KR102346917B1 - 반도체 디바이스 칩 및 반도체 디바이스 칩의 제조 방법 - Google Patents

반도체 디바이스 칩 및 반도체 디바이스 칩의 제조 방법 Download PDF

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Abstract

본 발명은, 판금 실드를 채용하지 않고 무선 시스템에 악영향을 미치는 전자파 노이즈를 차단 가능한 반도체 디바이스 칩 및 반도체 디바이스 칩의 제조 방법을 제공하는 것이다.
반도체 디바이스 칩으로서, 제1 면 및 상기 제1 면과 반대측의 제2 면을 갖는 반도체 기판과, 상기 반도체 기판의 제1 면 상에 형성된 반도체 소자와, 일단부가 상기 반도체 소자에 접속되고 타단부가 상기 반도체 기판의 제1 면 상에 형성된 기능층의 표면에 노출된 배선 패턴과, 상기 기능층의 표면 상에 탑재되고, 상기 배선 패턴의 타단부에 전기적으로 접속된 복수의 외부 접속 전극과, 상기 반도체 기판의 상기 제2 면 및 상기 반도체 기판 및 상기 기능층의 측면에 형성된 전자파를 실드하는 전자파 실드막과, 상기 전자파 실드막에 전기적으로 접속되며, 상기 기능층에 형성된 어스 배선을 구비한다.

Description

반도체 디바이스 칩 및 반도체 디바이스 칩의 제조 방법{SEMICONDUCTOR DEVICE CHIP AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 디바이스 칩 및 반도체 디바이스 칩의 제조 방법에 관한 것이다.
최근, 휴대전화나 스마트폰 등의 휴대무선통신기기에서는, 고기능화, 고성능화 등을 위해, 기기 내에 탑재되는 무선 시스템을 구성하는 SAW 디바이스나 안테나 엘리먼트 등의 전자부품의 수가 증가하고 있다.
한편, 기기 내에 탑재되는 DRAM이나 플래시 메모리 등의 각종 반도체 패키지의 데이터 전송 속도가 빨라지고 있고, 그 결과, 각종 반도체 패키지로부터 발생하는 전자파가 노이즈로서 무선 시스템에 악영향을 미친다고 하는 문제가 있다.
현재 이 대책으로서, 전자파 노이즈를 발생하는 반도체 패키지를 포함하는 회로를 금속판으로 둘러싸는 판금 실드가 이용되고 있다(예컨대, 일본 특허 공개 제2001-44680호 공보 및 일본 특허 공개 제2004-72051호 공보 참조).
일본 특허 공개 제2001-44680호 공보 일본 특허 공개 제2004-72051호 공보
그러나, 특허문헌 1 또는 특허문헌 2에 기재된 바와 같은 반도체 패키지를 포함하는 회로를 금속판으로 둘러싸는 판금 실드 구조를 채용한 경우에는, 실장에 필요한 면적이 커져 버리기 때문에, 휴대전화나 스마트폰 등의 휴대무선통신기기의 소형화나 박형화의 저해 요인이 되고 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 판금 실드를 채용하지 않고 무선 시스템에 악영향을 미치는 전자파 노이즈를 차단 가능한 반도체 디바이스 칩 및 반도체 디바이스 칩의 제조 방법을 제공하는 것이다.
제1항에 기재된 발명에 따르면, 반도체 디바이스 칩으로서, 제1 면 및 상기 제1 면과 반대측의 제2 면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제1 면 상에 형성된 반도체 소자와, 일단부가 상기 반도체 소자에 접속되고 타단부가 상기 반도체 기판의 제1 면 상에 형성된 기능층의 표면에 노출된 배선 패턴과, 상기 기능층의 표면 상에 탑재되고, 상기 배선 패턴의 타단부에 전기적으로 접속된 복수의 외부 접속 전극과, 상기 반도체 기판의 상기 제2 면 및 상기 반도체 기판 및 상기 기능층의 측면에 형성된 전자파를 실드하는 전자파 실드막과, 상기 전자파 실드막에 전기적으로 접속되며, 상기 기능층에 형성된 어스용 배선을 구비한 것을 특징으로 하는 반도체 디바이스 칩이 제공된다.
제2항에 기재된 발명에 따르면, 제1항에 기재된 반도체 디바이스 칩의 제조 방법으로서, 반도체 기판의 제1 면 상에 형성된 기능층에 격자형으로 형성된 복수의 분할 예정 라인에 의해 구획된 각 영역에 각각 반도체 소자가 형성되고, 상기 기능층의 표면에 복수의 외부 접속 전극이 배치됨과 더불어, 상기 기능층에 상기 반도체 소자와 상기 복수의 외부 접속 전극을 전기적으로 접속하는 배선 패턴이 형성된 반도체 웨이퍼를 준비하는 반도체 웨이퍼 준비 공정과, 상기 반도체 웨이퍼의 상기 외부 접속 전극이 형성된 면의 전면에 액상 수지를 도포하여 보호막을 형성하는 보호막 피복 공정과, 상기 보호막 피복 공정을 실시한 후, 상기 반도체 웨이퍼를 분할 예정 라인을 따라 절삭 블레이드에 의해 절삭하고, 상기 반도체 웨이퍼를 개개의 반도체 디바이스 칩으로 분할하는 분할 공정과, 분할된 상기 반도체 디바이스 칩의 제2 면 및 측면에 금속막을 피복하여 전자파를 차단하는 전자파 실드막을 형성하는 전자파 실드막 형성 공정과, 상기 전자파 실드막 형성 공정을 실시한 후, 상기 반도체 디바이스 칩의 상기 외부 접속 전극이 형성된 면에 피복된 상기 보호막을 제거하는 보호막 제거 공정을 구비한 것을 특징으로 하는 반도체 디바이스 칩의 제조 방법이 제공된다.
바람직하게는, 반도체 디바이스 칩의 제조 방법은, 상기 보호막 피복 공정을 실시한 후, 상기 분할 공정을 실시하기 전에, 상기 반도체 기판의 상기 분할 예정 라인을 따라, 상기 분할 예정 라인 상의 상기 보호막을 부분적으로 제거하는 일부 보호막 제거 공정을 더 구비한다.
본 발명에 따르면, 반도체 디바이스 칩의 상면 및 측면에 금속막으로 이루어진 전자파 실드막을 피복하고, 또한 반도체 디바이스 칩이 머더보드에 실장되었을 때, 전자파 실드막이 어스용 배선을 통해 접지되는 구조를 취함으로써, 판금 실드를 이용하지 않고 무선 시스템에 악영향을 미치지 않는 반도체 디바이스 칩을 제공할 수 있다.
도 1의 (A)는 표면에 복수의 범프를 갖는 반도체 웨이퍼의 사시도, 도 1의 (B)는 도 1의 (A)에 도시된 반도체 웨이퍼의 일부 확대 단면도이다.
도 2는 보호막 피복 공정의 일례를 도시한 사시도이다.
도 3은 분할 공정을 도시한 반도체 웨이퍼의 일부 확대 단면도이다.
도 4의 (A)는 보호막 일부 제거 공정을 도시한 반도체 웨이퍼의 일부 확대 단면도, 도 4의 (B)는 보호막 일부 제거 공정을 도시한 분할 예정 라인에 대응하는 웨이퍼 내부에 레이저 빔 차폐막을 갖는 반도체 웨이퍼의 일부 확대 단면도이다.
도 5는 전자파 실드막 형성 공정을 도시한 반도체 디바이스 칩의 확대 단면도이다.
도 6은 보호막 제거 공정을 도시한 반도체 디바이스 칩의 확대 단면도이다.
도 7의 (A)는 레이저 빔의 조사에 의한 분할 공정을 도시한 반도체 웨이퍼의 일부 확대 단면도, 도 7의 (B)는 플라즈마 에칭에 의한 분할 공정을 도시한 반도체 웨이퍼의 일부 확대 단면도이다.
이하, 본 발명의 실시형태를 도면을 참조하여 상세히 설명한다. 도 1의 (A)를 참조하면, 반도체 웨이퍼(11)의 사시도가 도시되어 있다. 반도체 웨이퍼(11)의 표면(11a)에는 복수의 분할 예정 라인(13)이 격자형으로 형성되어 있고, 교차하는 분할 예정 라인(13)에 의해 구획된 각 영역에는 반도체 소자(디바이스)(15)가 형성되어 있다. 각 디바이스(15)는 반도체 웨이퍼(11)의 표면(11a)에 형성된 복수의 외부 접속 전극(범프)(17)에 접속되어 있다.
보다 상세하게는, 도 1의 (B)에 도시된 바와 같이, 반도체 웨이퍼(11)의 실리콘 등의 반도체 기판(19) 상에는, 복수의 도전막과 복수의 층간 절연막을 각각 교대로 적층하여 형성된 기능층(21)이 형성되어 있다.
기능층(21)의 분할 예정 라인(13)에 의해 구획된 각 영역에는 잘 알려진 포토리소그래피에 의해 반도체 소자(디바이스)(15)가 형성되고, 기능층(21)의 표면 상에는 복수의 외부 접속 전극(범프)(17)이 탑재되어 있다.
반도체 소자(15)와 범프(17)는 기능층(21)에 형성된 배선 패턴(23)에 의해 전기적으로 접속되어 있다. 기능층(21)의 표면에 형성된 어스용 배선(24)도 범프(17)에 접속되어 있다.
도 1의 (B)에서, 각 분할 예정 라인(13)은 W1의 폭을 갖고 있고, 반도체 웨이퍼(11)의 이면(11b)에는 반도체 기판(19)이 노출되어 있다. 본 발명 실시형태에 따른 반도체 디바이스 칩의 제조 방법에서는, 우선, 전술한 바와 같은 반도체 웨이퍼(11)를 준비하는 반도체 웨이퍼 준비 공정을 실시한다.
계속해서, 도 2에 도시된 바와 같이, 반도체 웨이퍼(11)의 외부 접속 전극(17)이 형성된 표면(제1 면)(11a)의 전체면에 액상 수지 코팅 장치(12)로부터 액상 수지(14)를 코팅하고, 도 3에 도시된 바와 같이, 반도체 웨이퍼(11)의 표면(11a) 상에 보호막(25)을 형성하는 보호막 피복 공정을 실시한다.
보호막 피복 공정은, 종래 공지된 스크린 인쇄법, 스프레이 코팅법, 라미네이트법, 스핀 코팅법, 잉크젯법, 증착법 등에 의해 실시할 수 있다.
보호막 피복 공정을 실시한 후, 반도체 웨이퍼(11)의 이면(11b) 측을, 도 3에 도시된 바와 같이, 다이싱 테이프(T)에 첩착시키고, 다이싱 테이프(T)의 외주부를 도시하지 않은 환형 프레임에 첩착시켜, 반도체 웨이퍼(11)를 다이싱 테이프(T)를 통해 환형 프레임으로 지지하는 반도체 웨이퍼 지지 공정을 실시한다.
계속해서, 절삭 장치의 척 테이블로 다이싱 테이프(T)를 통해 반도체 웨이퍼(11)를 흡인 유지하고, 도 3에 도시된 바와 같이, 절삭 장치의 절삭 블레이드(16)로 반도체 웨이퍼(11)의 세로 방향 및 가로 방향으로 신장되는 모든 분할 예정 라인(13)을 절삭하여, 반도체 웨이퍼(11)를 개개의 반도체 디바이스 칩으로 분할하는 분할 공정을 실시한다. 이 분할 공정에서는, 절삭 블레이드(16)를 분할 예정 라인(13)을 따라 다이싱 테이프(T)까지 절입하여 반도체 웨이퍼(11)를 풀컷(full cut)한다.
바람직하게는, 절삭 블레이드(16)에 의한 분할 공정을 실시하기 전에, 도 4의 (A)에 도시된 바와 같이, 레이저 가공 장치의 레이저 빔 조사 유닛의 집광기(18)로부터 반도체 웨이퍼(11)의 분할 예정 라인(13)을 따라, 보호막(25)에 대하여 흡수성을 갖는 파장의 펄스 레이저빔(LB)을 조사하여, 보호막(25)을 부분적으로 제거하는 보호막 일부 제거 공정을 실시한다.
이 보호막 일부 제거 공정에서는, 분할 예정 라인(13)의 폭(W1)보다도 넓은 폭(W2)의 보호막(25)을 제거하기 위해서, 펄스 레이저빔을 폭(W2)에 걸쳐 복수 회 주사할 필요가 있다. 이러한 일부 보호막 제거 공정을 실시하는 것은, 나중에 실시하는 전자파 실드막 형성 공정에서 전자파 실드막을 어스용 배선(24)에 확실하게 접속하기 위함이다.
보다 바람직하게는, 집광기(18)로부터 조사되는 펄스 레이저빔(LB)의 누설광이 반도체 소자(15)에 악영향을 부여하지 않도록, 도 4의 (B)에 도시된 바와 같이, 레이저 빔(LB)이 조사되는 분할 예정 라인(13)의 대략 중앙부에 대응하여 레이저 빔 차폐막(27)을 형성해 둔다. 펄스 레이저빔(LB)의 누설광은 이 레이저 빔 차폐막(27)으로 차단되어, 반도체 소자(15)에 악영향을 미치는 것이 방지된다.
분할 공정을 실시한 후, 분할된 반도체 디바이스 칩의 상하를 반전시켜, 도 5에 도시된 바와 같이, 반도체 디바이스 칩의 보호막(25)측을 다이싱 테이프(T)에 첩착시키고, 다이싱 테이프(T)의 외주부를 도시하지 않은 환형 프레임에 첩착시켜, 다이싱 테이프(T)를 통해 복수의 반도체 디바이스 칩(도 5에서는 1개만 도시)을 환형 프레임으로 지지하는 반도체 디바이스 칩 지지 공정을 실시한다.
반도체 디바이스 칩 지지 공정을 실시한 후, 다이싱 테이프(T)에 지지된 복수의 반도체 디바이스 칩을 증착로 내에 반입하고, CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition)에 의해, 도 5에 도시된 바와 같이, 반도체 디바이스 칩의 상면 및 측면에 금속막을 피복하여 전자파를 차단하는 전자파 실드막(25)을 형성하는 전자파 실드막 형성 공정을 실시한다.
이 전자파 실드막 형성 공정을 실시함으로써, 반도체 디바이스 칩의 상면 및 측면이 전자파 실드막(25)으로 피복된 반도체 디바이스 칩(33)을 제조할 수 있다.
이 전자파 실드막(25)의 두께는, 예컨대 2 ㎛∼10 ㎛의 범위가 바람직하고, 보다 바람직하게는 3 ㎛∼8 ㎛이다. 전자파 실드막(25)을 형성하는 금속으로는, 예컨대, 구리, 알루미늄, 니켈, 스테인리스강 등을 채용할 수 있다.
전자파 실드막 형성 공정 실시 후, 도 6에 도시된 바와 같이, 반도체 디바이스 칩(33)의 외부 접속 전극(17)이 형성된 면(제1 면)(11a)에 피복된 보호막(25)을 제거하는 보호막 제거 공정을 실시한다. 이 상태에서는, 전자파 실드막(31)은 반도체 디바이스 칩(33)의 표면(제1 면)(11a)에 형성된 어스용 배선(24)에 전기적으로 접속되어 있다.
따라서, 반도체 디바이스 칩(33)을 외부 접속 전극(17)을 통해 머더보드에 플립 칩 실장하면, 전자파 실드막(31)은, 어스용 배선(24) 및 외부 접속 전극(17)을 통해 도시하지 않은 머더보드의 접지 패턴에 전기적으로 접속되어, 전자파 실드막(31)이 접지되게 된다.
여기서, 도 6에 도시된 반도체 디바이스 칩(33)은, 제1 면(19a)과, 제1 면(19a)의 반대측의 제2 면(19b)과, 측면(19c)을 갖는 반도체 기판(19)과, 반도체 기판(19)의 제1 면(19a) 상에 형성된 복수의 도전막과 복수의 층간 절연막을 교대로 적층한 기능층(21)을 포함하고 있다.
기능층(21) 내에 잘 알려진 포토리소그래피에 의해, 반도체 소자(디바이스)(15)가 형성되고, 기능층(21)의 표면에는 복수의 외부 접속 전극(범프)(17)이 탑재되어 있다.
반도체 소자(15)와 범프(17)는, 기능층(21)에 형성된 배선 패턴(23)에 의해 서로 전기적으로 접속되어 있다. 어스용 배선(24)도 외부 접속 전극(17)에 전기적으로 접속되어 있다. 그리고, 반도체 기판(19)의 상면(제2 면)(19b) 및 반도체 기판(19)의 측면(19c)과 기능층(21)의 측면은, 전자파 실드막(31)으로 피복되어 있다.
도 7의 (A)를 참조하면, 분할 공정을 나타내는 다른 실시형태의 단면도가 도시되어 있다. 본 실시형태에서는, 반도체 기판(19) 및 보호막(25)에 대하여 흡수성을 갖는 파장(예컨대 355 ㎚)의 펄스 레이저빔(LB)을 집광기(18)로부터 반도체 웨이퍼(11)의 분할 예정 라인(13)에 조사하여, 어블레이션 가공에 의해 레이저 가공홈(35)을 형성하여 반도체 웨이퍼(11)를 풀컷한다.
제1 방향으로 신장되는 모든 분할 예정 라인(13) 및 상기 제1 방향으로 신장되는 분할 예정 라인과 직교하는 방향으로 신장되는 모든 분할 예정 라인(13)에 대해서도 펄스 레이저빔(LB)을 조사하여 반도체 웨이퍼(11)를 풀컷하고, 반도체 웨이퍼(11)를 개개의 반도체 디바이스 칩으로 분할한다.
도 7의 (B)를 참조하면, 분할 공정의 또 다른 실시형태의 단면도가 도시되어 있다. 본 실시형태에서는, 레이저 빔을 조사하여 보호막을 제거한 후, 이 보호막을 마스크로 하여, 반도체 웨이퍼(11)에 플라즈마(37)를 조사하고, 플라즈마 에칭에 의해 모든 분할 예정 라인(13)을 따라 분할홈(39)을 형성하며, 반도체 웨이퍼(11)를 반도체 디바이스 칩으로 분할한다.
도 7의 (A)에 도시된 분할 공정 및 도 7의 (B)에 도시된 분할 공정을 실시한 후, 도 5에 도시된 전자파 실드막 형성 공정 및 도 6에 도시된 보호막 제거 공정을 실시한다.
11 : 반도체 웨이퍼
12 : 액상 수지 코팅 장치
13 : 분할 예정 라인
15 : 반도체 소자(디바이스)
16 : 절삭 블레이드
17 : 외부 접속 전극(범프)
18 : 집광기
19 : 반도체 기판
21 : 기능층
23 : 배선 패턴
24 : 어스용 배선
25 : 보호막
31 : 전자파 실드막
33 : 반도체 디바이스 칩
37 : 플라즈마

Claims (5)

  1. 제1 면 및 상기 제1 면과 반대측의 제2 면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제1 면 상에 형성된 반도체 소자와, 일단부가 상기 반도체 소자에 접속되고 타단부가 상기 반도체 기판의 제1 면 상에 형성된 기능층의 표면에 노출된 배선 패턴과, 상기 기능층의 표면 상에 탑재되고, 상기 배선 패턴의 타단부에 전기적으로 접속된 복수의 외부 접속 전극과, 상기 반도체 기판의 상기 제2 면 및 상기 반도체 기판 및 상기 기능층의 측면에 형성된 전자파를 실드하는 전자파 실드막과, 상기 전자파 실드막에 전기적으로 접속되며, 상기 기능층에 형성된 어스용 배선을 포함하는 반도체 디바이스 칩의 제조 방법으로서,
    상기 반도체 기판의 상기 제1 면 상에 형성된 상기 기능층에 격자형으로 형성된 복수의 분할 예정 라인에 의해 구획된 각 영역에 각각 상기 반도체 소자가 형성되고, 상기 기능층의 표면에 상기 복수의 외부 접속 전극이 배치되며, 상기 기능층에 상기 반도체 소자와 상기 복수의 외부 접속 전극을 전기적으로 접속하는 상기 배선 패턴이 형성된 반도체 웨이퍼를 준비하는 반도체 웨이퍼 준비 공정과,
    상기 반도체 웨이퍼의 상기 외부 접속 전극이 형성된 면의 전체면에 액상 수지를 도포하여 보호막을 형성하는 보호막 피복 공정과,
    상기 보호막 피복 공정을 실시한 후, 상기 반도체 웨이퍼를 분할 예정 라인을 따라 절삭 블레이드에 의해 절삭하고, 상기 반도체 웨이퍼를 개개의 반도체 디바이스 칩으로 분할하는 분할 공정과,
    분할된 상기 반도체 디바이스 칩의 상기 제2 면 및 측면에 금속막을 피복하여 전자파를 차단하는 전자파 실드막을 형성하는 전자파 실드막 형성 공정과,
    상기 전자파 실드막 형성 공정을 실시한 후, 상기 반도체 디바이스 칩의 상기 외부 접속 전극이 형성된 면에 피복된 상기 보호막을 제거하는 보호막 제거 공정
    을 포함한 것을 특징으로 하는 반도체 디바이스 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 보호막 피복 공정을 실시한 후, 상기 분할 공정을 실시하기 전에, 상기 반도체 기판의 분할 예정 라인을 따라, 상기 분할 예정 라인 상의 상기 보호막을 부분적으로 제거하는 일부 보호막 제거 공정을 더 포함한 반도체 디바이스 칩의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 분할 공정은, 상기 절삭 블레이드 대신에, 상기 반도체 기판에 대하여 흡수성을 갖는 파장의 레이저 빔을 상기 분할 예정 라인을 따라 조사함으로써, 상기 반도체 웨이퍼를 개개의 반도체 디바이스 칩으로 분할하는 것인 반도체 디바이스 칩의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 분할 공정은 상기 절삭 블레이드 대신에, 플라즈마 에칭에 의해 상기 반도체 웨이퍼를 개개의 반도체 디바이스 칩으로 분할하는 것인 반도체 디바이스 칩의 제조 방법.
  5. 삭제
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