KR102345587B1 - 자기정렬된 콘택트 스킴을 위한 희생적 pmd - Google Patents

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토마스 웰러 마운트시어
슈라벤디크 바트 제이. 반
아난다 케이. 바네르지
나그라 샹카르
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램 리써치 코포레이션
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Abstract

본 명세서의 다양한 실시예들은 게이트들 및 콘택트들의 형성의 맥락에서 콘택트 에칭 정지층들의 형성에 관한 것이다. 특정한 실시예들에서, 특정한 콘택트 에칭 정지층이 형성되기 전에 희생적 PMD (pre-metal dielectric) 재료의 증착 및 제거를 수반할 수도 있는, 신규한 프로세스 흐름이 사용된다. 보조 콘택트 에칭 정지층이 이전에 증착된 주 에칭 정지층에 부가하여 사용될 수도 있다. 특정한 경우들에서 콘택트 에칭 정지층은 나이트라이드 또는 옥사이드와 같은 금속 함유 재료이다. 콘택트 에칭 정지층은 일부 실시예들에서 순환적인 증기 증착을 통해 증착될 수도 있다. 본 명세서에 개시된 프로세스 흐름들은 오버-에칭 게이트 스택들에 대한 개선된 보호를 제공하여, 게이트-콘택트 (gate-to-contact) 누설을 최소화한다. 또한, 개시된 프로세스 흐름들은 재료들 및 다양한 유전체 재료들을 형성하기 위해 사용된 증착 조건들의 관점에서 보다 넓은 유연성을 발생시켜, 기생 커패시턴스를 최소화한다.

Description

자기정렬된 콘택트 스킴을 위한 희생적 PMD{SACRIFICIAL PRE-METAL DIELECTRIC FOR SELF-ALIGNED CONTACT SCHEME}
FET들 (field effect transistors) 과 같은 반도체 디바이스들의 제조는 다양한 층들 및 구조체들의 연속적인 증착 및 에칭을 수반한다. 스페이서 및 캡핑 재료들을 채용하는 집적 스킴들은 게이트와 콘택트 간의 누설을 최소화하여 고품질 디바이스들을 생성하도록 사용될 수도 있다.
본 명세서의 특정한 실시예들은 반도체 디바이스 내에 게이트들 및 콘택트들을 제조하는 방법들에 관한 것이다. 본 명세서의 실시예들의 일 양태에서, 게이트들 및 콘택트 캐비티들을 형성하기 위한 방법이 제공되고, 이 방법은: (a) 기판 상에 복수의 더미 게이트 구조체들을 형성하는 단계로서, 더미 게이트 구조체 각각은 (i) 캡핑층, (ii) 캡핑층 아래에 위치된 실리콘층, 및 (iii) 캡핑층 및 실리콘층의 수직 측벽들과 콘택트하는 스페이서층을 포함하는, 복수의 더미 게이트 구조체들을 형성하는 단계; (b) 기판 상의 더미 게이트 구조체들 위 및 활성 영역 위에 주 콘택트 에칭 정지층을 증착하는 단계; (c) 인접한 더미 게이트 구조체들 사이에 위치된 복수의 갭들에 희생적 PMD (pre-metal dielectric) 재료를 증착하는 단계; (d) 캡핑층 및 실리콘층을 더미 게이트 구조체들로부터 제거하는 단계; (e) 금속 구조체 및 금속 구조체 위에 위치된 캡핑층을 포함하는 복수의 대체 금속 게이트들을 증착하는 단계로서, 대체 금속 게이트들은 더미 게이트 구조체들의 캡핑층 및 실리콘을 포함하는 층에 의해 이전에 점유된 공간들에 증착되는, 복수의 대체 금속 게이트들을 증착하는 단계; (f) 희생적 PMD를 제거하는 단계; (g) 보조 콘택트 에칭 정지층을 증착하는 단계로서, 보조 콘택트 에칭 정지층은 주 콘택트 에칭 정지층, 스페이서층, 및 대체 금속 게이트의 캡핑층과 물리적으로 콘택트하는, 보조 콘택트 에칭 정지층을 증착하는 단계; (h) 보조 콘택트 에칭 정지층 위에 대체 유전체 재료를 증착하는 단계로서, 대체 유전체 재료는 인접한 대체 금속 게이트들 간의 갭들 내 또는 대체 금속 게이트들 위에 증착되는, 유전체 재료를 증착하는 단계; 및 (i) 주 콘택트 에칭 정지층 아래 및 인접한 대체 금속 게이트들 사이의 활성 영역을 노출시키도록 대체 유전체 재료, 보조 콘택트 에칭 정지층, 및 주 콘택트 에칭 정지층을 관통하여 에칭하여, 콘택트 캐비티들을 형성하는 단계를 포함한다.
일부 실시예들에서, 주 콘택트 에칭 정지층 및 보조 콘택트 에칭 정지층 중 적어도 하나는 금속 함유 재료를 포함한다. 일부 예들에서, 금속 함유 재료 내의 금속은 알루미늄 및/또는 마그네슘일 수도 있다. 알루미늄 및/또는 마그네슘은 질화물 또는 산화물의 형태로 제공될 수도 있다.
보조 콘택트 에칭 정지층의 증착은 다수의 단계들, 예를 들어: 금속 함유 전구체를 반응 챔버 내로 흘리고 기판을 금속 함유 전구체로 하여금 기판의 표면에 흡착되게 하는 조건들 하에서 금속 함유 전구체에 노출시키는 단계; 반응 챔버로부터 흡착되지 않은 금속 함유 전구체의 상당한 부분을 제거하도록 반응 챔버를 퍼지하는 단계, 및 반응 챔버 내로 제 2 전구체를 흘리고 보조 콘택트 에칭 정지층을 형성하도록 금속 함유 전구체 및 제 2 전구체를 변환하는 단계를 포함할 수도 있다. 특정한 실시예들에서, 금속 함유 전구체를 흘리는 단계, 반응 챔버를 퍼지하는 단계, 및 제 2 전구체를 반응 챔버 내로 흘리는 단계 및 변환하는 단계는 순환적으로 발생한다. 다수의 기법들이 재료들을 변환하기 위해 사용될 수 있다. 예를 들어, 금속 함유 전구체 및 제 2 전구체를 변환하는 단계는 기판을 플라즈마에 노출시키는 단계를 포함할 수도 있다. 이들 또는 다른 경우들에서, 금속 함유 전구체 및 제 2 전구체를 변환하는 단계는 기판을 UV 방사선 및/또는 상승된 온도에 노출시키는 단계를 포함한다.
주 에칭 정지층 또는 보조 에칭 정지층으로 사용될 수도 있는 다른 예시적인 재료들은 SiN, SiCN, 및 SiCO, 및 이들의 조합들 중 적어도 하나를 포함한다. 일부 실시예들에서, 주 에칭 정지층은 SiN, SiCN, SiCO, 및 이들의 조합 중 적어도 하나를 포함하고, 보조 에칭 정지층은 금속 함유 재료를 포함한다. 다른 실시예들에서, 주 에칭 정지층은 금속 함유 재료 및 SiN, SiCN, SiCO, 및 이들의 조합 중 적어도 하나를 포함한다. 다른 실시예들에서, 주 에칭 정지층 및 보조 에칭 정지층 둘다는 금속 함유 재료를 포함한다. 또 다른 실시예들에서, 주 에칭 정지층 및 보조 에칭 정지층 둘다는 SiN, SiCN, SiCO, 및 이들의 조합 중 적어도 하나를 포함한다. 특정한 실시예들에서, 대체 유전체 재료는 약 7 이하, 예를 들어, 약 5 이하의 유전 상수를 갖는 로우-k 재료이다. 이들 및 다른 경우들에서, 대체 금속 게이트의 캡핑층은 약 7 이하, 예를 들어, 약 5 이하의 유전 상수를 갖는 로우-k 재료를 포함할 수도 있다. 스페이서층은 유사하게 약 7 이하, 또는 약 5 이하의 유전 상수를 갖는 로우-k 재료일 수도 있다.
일부 실시예들에서, 방법은 대체 게이트 재료를 부분적으로 제거하는 단계; 희생적 PMD 및 대체 게이트들의 남아 있는 부분들 위에 대체 게이트 캡핑 재료를 증착하는 단계; 및 희생적 PMD 위의 영역들로부터 증착된 대체 게이트 캡핑 재료를 제거하기 위해 증착된 대체 게이트 캡핑 재료를 평탄화하는 단계를 더 포함한다. 개시된 실시예들은 다양한 동작들에 대해 보다 넓은 프로세싱 윈도우들을 달성하기 위해 사용될 수도 있다. 예를 들어, 일부 경우들에서 대체 PMD 및 콘택트 에칭 정지층을 통한 선택적인 에칭이 (g) 에서 증착된 콘택트 에칭 정지층에 의해 보호되지 않는다면 유전체 스페이서들을 상당히 침식시킬 조건들 하에서 수행된다.
개시된 실시예들의 또 다른 양태에서, 게이트들 및 콘택트 캐비티들을 형성하는 방법이 제공되고, 방법은: (a) 기판 상에 복수의 더미 게이트 구조체들을 형성하는 단계로서, 더미 게이트 구조체들은 (i) 캡핑층, (ii) 캡핑층 아래에 위치된 실리콘층, 및 (iii) 캡핑층 및 실리콘층의 수직 측벽들과 콘택트하는 스페이서층을 포함하는, 복수의 더미 게이트 구조체들을 형성하는 단계; (b) 인접한 더미 게이트 구조체들 사이에 희생적 PMD를 증착하는 단계; (c) 더미 게이트 구조체들로부터 캡핑층 및 실리콘층을 제거하는 단계; (d) 금속 구조체 및 금속 구조체 위에 위치된 캡핑층을 포함하는 대체 금속 게이트들을 형성하는 단계로서, 대체 금속 게이트들은 캡핑층 및 실리콘을 포함하는 층이 더미 게이트 구조체들로부터 제거된 위치들에 형성되는, 대체 금속 게이트들을 형성하는 단계; (e) 희생적 PMD를 제거하는 단계; (f) 스페이서층, 대체 금속 게이트의 캡핑층, 및 기판 상의 활성 영역과 물리적으로 콘택트하는 콘택트 에칭 정지층을 증착하는 단계; (g) 콘택트 에칭 정지층 위에 대체 유전체 재료를 증착하는 단계로서, 대체 유전체 재료는 인접한 대체 금속 게이트들 간에 위치된 갭들 내 및 대체 금속 게이트들 위에 증착되는, 대체 유전체 재료를 증착하는 단계; 및 (h) 콘택트 에칭 정지층 아래 및 대체 금속 게이트들 간의 활성 영역을 노출시키도록, 대체 유전체 재료 및 콘택트 에칭 정지층을 관통하여 에칭하여, 콘택트 캐비티들을 형성하는 단계를 포함한다.
특정한 실시예들에서, 콘택트 에칭 정지층은 금속 함유 재료를 포함한다. 예를 들어, 금속 함유 재료 내의 금속은 알루미늄 및/또는 마그네슘을 포함할 수도 있다. 다양한 경우들에서 금속은 산화물 또는 질화물의 형태로 제공될 수도 있다.
콘택트 에칭 정지층의 형성시: 금속 함유 전구체를 반응 챔버 내로 흘리고 기판을 금속 함유 전구체로 하여금 기판의 표면에 흡착되게 하는 조건들 하에서 금속 함유 전구체에 노출시키는 단계; 반응 챔버로부터 흡착되지 않은 금속 함유 전구체의 상당한 부분을 제거하도록 반응 챔버를 퍼지하는 단계, 및 반응 챔버 내로 제 2 전구체를 흘리고 콘택트 에칭 정지층을 형성하도록 금속 함유 전구체 및 제 2 전구체를 변환하는 단계를 포함하는 다수의 단계들이 수행될 수도 있다. 상이한 변환 동작들이 이용가능하다. 일부 경우들에서, 금속 함유 전구체 및 제 2 전구체를 변환하는 단계는 기판을 플라즈마에 노출시키는 것을 포함한다. 이들 및 다른 경우들에서, 금속 함유 전구체 및 제 2 전구체를 변환하는 단계는 기판을 UV 방사선 및/또는 상승된 온도에 노출시키는 것을 포함한다.
주의된 바와 같이, 개시된 방법의 일 장점은 특정한 다른 재료들 및 프로세싱 조건들에 대해 보다 큰 윈도우이다. 예를 들어, 일부 경우들에서, 대체 유전체 재료, 스페이서층, 및 대체 금속 게이트의 캡핑층 중 적어도 하나는 약 7 이하, 예를 들어, 약 5 이하의 유전 상수를 갖는 로우-k 재료를 포함한다. 특정한 실시예들에서 콘택트 에칭 정지층은 약 1 내지 50 ㎚, 예를 들어 약 2 내지 10 ㎚의 두께로 증착될 수도 있다.
개시된 실시예들의 다른 양태에서, 트랜지스터를 제조하는 방법이 제공되고, 방법은: (a) 소스 영역 및/또는 드레인 영역에 대한 복수의 전기적 콘택트 영역들에 인접하여 복수의 더미 게이트 구조체들을 형성하는 단계로서, 더미 게이트 구조체 각각은 콘택트 영역들 중 하나를 분리하는 유전체 스페이서 및 스페이서와 인접한 더미 게이트를 포함하는, 복수의 더미 게이트 구조체들을 형성하는 단계; (b) 복수의 더미 게이트 구조체들 및 인접한 전기적 콘택트 영역들 위에 희생적 PMD를 형성하는 단계; (c) 전기적 콘택트 영역들 위에 위치된 스페이서들 및 희생적 PMD를 실질적으로 보존하는 동안 더미 게이트들을 제거하는 단계; (d) 더미 게이트들이 위치되었던 곳에 대체 게이트들을 형성하는 단계; (e) 희생적 PMD를 제거하는 단계로서, 희생적 PMD를 제거한 후, 복수의 대체 게이트 구조체들 및 인접한 전기적 콘택트 영역들이 노출되고, 대체 게이트 구조체들 각각은 대체 게이트 및 연관된 유전체 스페이서를 포함하는, 희생적 PMD를 제거하는 단계; (f) 복수의 대체 게이트 구조체들 및 인접한 전기적 콘택트 영역들 위에 콘택트 에칭 정지층을 형성하는 단계; (g) 콘택트 에칭 정지층 위에 대체 PMD를 형성하는 단계; 및 (h) 대체 게이트들은 노출시키지 않고 전기적 콘택트 영역들을 노출시키도록 대체 PMD 및 콘택트 에칭 정지층을 통해 선택적으로 에칭하는 단계를 포함한다.
전기적 콘택트 영역은 (i) 활성 영역 또는 (ii) 주 콘택트 에칭 정지층 및 하부 활성 영역을 포함할 수도 있다. 더미 게이트는 실리콘 부분 및 SiN, SiCN, 또는 SiCO를 포함하는 캡핑층을 포함할 수도 있다. 특정한 경우들에서, 희생적 PMD를 형성하는 단계는 더미 게이트 구조체들 및 인접한 콘택트 영역들 위에 PMD 재료를 증착하는 단계 및 증착된 PMD 재료를 평탄화하는 단계를 포함한다. 다양한 경우들에서, 희생적 PMD는 이산화 실리콘을 포함한다. 일부 실시예들에서 이산화 실리콘은 도핑되거나 다공성이 될 수도 있다. 특정한 경우들에서, 대체 게이트들을 형성하는 단계는, 희생적 PMD 위 및 더미 게이트들이 있었던 위치에 대체 게이트 재료를 증착하는 단계; 및 희생적 PMD 위의 영역들로부터 증착된 대체 금속 게이트 재료를 제거하도록 증착된 대체 금속 게이트 재료를 평탄화하는 단계를 포함한다.
개시된 실시예들의 다른 양태에서, 트랜지스터를 형성하는 방법이 제공되고, 방법은: (a) 부분적으로 제조된 반도체 디바이스를 제공하는 단계로서, 부분적으로 제조된 반도체 디바이스는, (i) 소스 영역 및/또는 드레인 영역에 대한 복수의 전기적 콘택트 영역들에 인접한 복수의 대체 게이트 구조체들로서, 대체 게이트 구조체들 각각은 대체 게이트 및 전기적 콘택트 영역들 중 하나로부터 대체 게이트를 분리하는 유전체 스페이서를 포함하고, 유전체 스페이서는 대체 게이트에 인접한, 복수의 대체 게이트 구조체들, 및 (ii) 복수의 전기적 콘택트 영역들 위에 위치된 희생적 PMD를 포함하는, 부분적으로 제조된 반도체 디바이스를 제공하는 단계; (b) 희생적 PMD를 제거하는 단계로서, 희생적 PMD를 제거한 후, 복수의 대체 게이트 구조체들 및 인접한 전기적 콘택트 영역들이 노출되는, 희생적 PMD를 제거하는 단계; (c) 복수의 대체 게이트 구조체들 및 인접한 전기적 콘택트 영역들 위에 콘택트 에칭 정지층을 형성하는 단계; (d) 콘택트 에칭 정지층 위에 대체 PMD를 형성하는 단계; 및 (e) 대체 게이트들을 노출시키지 않고 전기적 콘택트 영역들을 노출시키도록 대체 PMD 및 콘택트 에칭 정지층을 통해 선택적으로 에칭하는 단계를 포함한다.
이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 기술될 것이다.
도 1a 내지 도 1f는 단일 콘택트 에칭 정지층이 사용된 프로세싱의 다양한 단계들 동안 부분적으로 제조된 반도체 디바이스를 예시한다.
도 2a 내지 도 2h는 주 콘택트 에칭 정지층에 부가하여 보조 콘택트 에칭 정지층이 사용된 프로세싱의 다양한 단계들 동안 부분적으로 제조된 반도체 디바이스를 예시한다.
도 3a 내지 도 3h는 대체 금속 게이트의 형성 후에 단일 콘택트 에칭 정지층이 증착된 프로세싱의 다양한 단계들 동안 부분적으로 제조된 반도체 디바이스를 도시한다.
본 명세서에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로" 는 상호교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로" 가 실리콘 웨이퍼 위의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업에서 사용된 웨이퍼 또는 기판은 통상적으로 100 ㎜ 미만으로부터 450 ㎜ 범위의 직경을 갖는다. 이하의 상세한 설명은 본 발명이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 발명은 이렇게 제한되지 않는다. 워크피스는 다양한 형태들, 크기들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 부가하여, 본 발명의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 레코딩 매체, 자기 레코딩 센서들, 미러들, 광학 엘리먼트들, 마이크로기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
이하의 기술에서, 다수의 구체적인 상세들이 제공된 실시예들의 완전한 이해를 제공하기 위해 언급된다. 개시된 실시예들은 이들 구체적인 상세들의 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들과 관련하여 기술되지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다. 특정한 문서들이 본 명세서에 참조로서 인용될 수도 있다. 이러한 문서들에 포함된 임의의 거부들 또는 부인들은 이러한 포기들 또는 부인들이 본 명세서에서 또는 본 명세서의 수행 동안 달리 주장되지 않는 한 현재의 실시예들을 제한하도록 의도되지 않는다는 것을 이해해야 한다.
FET들 (field effect transistors) 을 형성하기 위한 종래의 방법들은 때때로 콘택트와 게이트 간에 바람직하지 않게 높은 누설을 발생시킬 수 있다. 이 누설은 문제가 되고 제조된 디바이스의 고장을 유발할 수 있다. 누설 문제는 도 1a 내지 도 1f에 대해 더 기술된다.
도 1a 내지 도 1f는 제조의 상이한 단계들 동안 부분적으로 제조된 반도체 디바이스의 단면도를 제공한다. 도 1a는 상부에 더미 게이트 구조체들 (102) 이 형성된 하부 기판층 (101) (예를 들어, 실리콘 기판) 을 포함하는 부분적으로 제조된 반도체 디바이스 (100) 를 도시한다. 더미 게이트들은 마지막 게이트들이 형성될 곳에 위치된다. 더미 게이트들은 이하에 기술된 바와 같이, 나중의 프로세싱시 제거되는 희생적 재료이다. 더미 게이트 구조체들 (102) 은 게이트 유전체층 (104) (예를 들어, 산화물) 상에 형성되고, 열적 이산화 실리콘과 같은 열적으로 성장된 산화물일 수도 있다. 본 명세서에서 사용되는 바와 같이, 용어 산화 실리콘은 이산화 실리콘뿐만 아니라 산화 실리콘의 다른 비화학량론적 형태들을 포함하도록 의도되고, 적어도 비정질 또는 다결정 실리콘층 (106), 캡핑층 (108) (예를 들어, 질화 실리콘과 같은 질화물층), 및 스페이서층 (110) 을 포함한다. 스페이서층 (110) 은 도시된 바와 같이 수직으로 배향되고 게이트 유전체 (104), 실리콘층 (106) 및 캡핑층 (108) 과 인접한다. 스페이서층은 질화 실리콘과 같은 유전체 재료로부터 형성될 수도 있다. 더미 게이트 구조체 (102) 의 일부만이 희생적 재료로서 실제로 제거된다. 특히, 캡핑층 (108) 및 실리콘층 (106) 은 (이하에 기술된 바와 같이) 제거되고, 이들 부분들은 함께 더미 게이트로 지칭될 수도 있다 (라벨링되지 않음). 게이트 유전체 (104) 는 또한 제거되고 또 다른 게이트 유전체 (105) 로 대체된다. 특히, 스페이서층 (110) 은 완성된 디바이스에서 주로 온전히 남아 있을 수도 있다.
콘택트 에칭 정지층 (CESL) (112) 은 더미 게이트 구조체들 (102) 및 노출된 하부 기판층 (101) 위에 형성될 수도 있다. CESL을 위한 통상적인 재료들은 SiN, SiCN, 및 SiCO를 포함한다. CESL의 목적은 콘택트 에칭 프로세스 동안 특정한 영역들 (인접한 게이트 구조체들 간) 에 대한 에칭을 한정하는 것이다. 최종 디바이스 내의 소스 콘택트 및 드레인 콘택트는 인접한 게이트들의 스페이서들 간의 하부 활성 영역의 소스 영역 및 드레인 영역으로 만들어진다. 활성 영역은 때때로 또한 활성층으로 지칭되지만, 당업자는 활성층/영역이 기본적인 실리콘 웨이퍼 기판 자체 내에 있을 수도 있다는 것을 이해한다. CESL은 콘택트가 형성되는 영역을 에칭하기 위해 나중에 사용되는 화학물질에 대한 양호한 에칭 내성을 가져야 한다.
도 1a에 도시된 구조체가 형성된 후, PMD (114) 는 CESL (112) 에 의해 라이닝되는 캐비티들과 같은, 인접한 더미 게이트 구조체들 (102) 간의 캐비티들/영역들 내에 증착된다. 통상적으로 PMD (114) 는 산화물 (예를 들어, 이산화 실리콘) 이고, HDP (high density plasma) 증착, 스핀-온 (spin-on) 증착, SACVD (sub-atmospheric CVD), ALD (atomic layer deposition), 및 유동성 재료 증착과 같은 다양한 프로세스들을 통해 증착될 수도 있다. PMD의 목적은 활성 디바이스층과 제 1 금속화층 사이의 분리를 제공하고, 또한 인접한 게이트들을 분리하는 것이다. 이어서 부분적으로 제조된 반도체 디바이스 (100) 는 (임의의 오버버든 (overburden) PMD를 포함하여) 상단 부분을 제거하기 위해 CMP (chemical mechanical polishing) 를 받고, 도 1b에 도시된 구조체를 발생시킨다. CMP 프로세스는 통상적으로 많은 캡핑층 (108) 이 CMP 프로세스 후에 남도록, CESL (112) 과 캡핑층 (108) 사이의 계면에서 또는 계면 근방에서 정지한다.
도 1b의 구조체가 형성된 후, 더미 게이트 스택 (102) 의 나머지 캡핑층 (108) 및 실리콘층 (106) 뿐만 아니라 게이트 유전체 (104) 가 도 1c의 구조체로부터 제거된다. 게이트 유전체 (104) 는 고 유전 상수를 갖는 새로운 게이트 재료 (105) (예를 들어 HfO2) 가 증착될 수 있도록 통상적으로 제거된다. 이러한 대체 재료는 또한 게이트 유전체 (105) 로서 지칭될 수도 있다. 다음에, 대체 금속 게이트 (RMG; replacement metal gate) 는 실리콘층 (106) 및 캡핑층 (108) (즉, 더미 게이트들) 이 이전에 위치되었던 캐비티들 내에 형성된다. RMG는 금속 구조체 (120) 및 캡핑층 (122) 을 포함한다. 대체 금속 게이트 구조체 (RMG 구조체) (130) 는 대체 금속 게이트 (금속 구조체 (120) 및 캡핑층 (122)) 및 스페이서층 (110) 을 포함한다. RMG는, 제조 프로세스가 완료된 후 발생하는 최종 디바이스에서 최종 게이트 전극으로서 기능한다. 금속 구조체 (120) 는 관련된 위치들에 (예를 들어, 필요에 따라 n-금속 및 p-금속을 사용하는) 매우 얇은 일 함수 층들 을 포함할 수도 있다. 금속 구조체 (120) 의 남아 있는 부분은 텅스텐, 알루미늄, 코발트 또는 이들의 조합과 같은 양호한 충진 성능을 갖는 금속 또는 금속들을 포함할 수도 있다. 금속 구조체 (120) 가 증착된 후, CMP 프로세스가 진행되고, 따라서 PMD (114) 위에 증착되었던 금속은 제거된다. 에칭 프로세스는 어느 정도까지 금속 구조체 (120) 를 에칭 백 (etch back) 하기 위해 발생할 수도 있다. 다음에, 캡핑층 (122) 이 금속 구조체 (120) 상에 형성된다. 캡핑층은 일부 경우들에서 질화 실리콘일 수도 있지만, SiCN 및 SiCO가 특정한 다른 경우들에서 사용된다. 캡핑층 (122) 및 스페이서층 (110) 은 게이트 전극을 소스 콘택트/드레인 콘택트로부터 분리시키도록 기능한다. 캡핑층 (122) 의 증착 후에, 도 1d의 구조체를 형성하도록 또 다른 CMP 프로세스가 완료된다.
다음에, 콘택트 유전체 (124) 층이 도 1e에 도시된 구조체를 형성하도록 증착된다. 콘택트 유전체 (124) 는 예를 들어, 질화 실리콘일 수도 있다. 콘택트 유전체 (124) 는 PMD (114) 와 동일하거나 상이한 재료일 수도 있다. 콘택트 유전체 (124) 의 목적은 제 1 금속화 층이 형성되는 높이까지 유전체 재료를 연장하는 것이다. 이어서 콘택트 유전체 (124)/PMD (114) 내에 캐비티들을 에칭하도록 콘택트 에칭이 수행된다. CESL (112), 게이트 캡핑층 (122), 및 스페이서층 (110) 은 RMG 구조체들 사이의 목표된 캐비티들로 에칭 프로파일을 한정하는 것을 돕고 또한 게이트의 상단에서 단락을 방지하는 것을 돕는다. 이는 도 1f에 도시된 구조체들 내에서 발생한다. 이어서 캐비티는 콘택트를 형성하도록 충진된다. 콘택트 에칭 후, 콘택트 및 BEOL (back-end-of-line) 프로세싱이 필요에 따라 진행된다.
게이트와 콘택트 간의 수용불가능하게 높은 누설 전류 또는 심지어 단락은 콘택트 에칭 동안 형성된 캐비티가 금속 구조체 (120) 에 너무 가까워지면 발생할 수도 있다. 도 1f의 점선 타원으로 하이라이트된 영역은 이러한 누설이 문제가 될 수 있는 예시적인 영역을 예시한다. 대체 금속 게이트가 형성된 후 CESL 층 (112) 이 캡핑층 (122) 또는 스페이서층 (110) 의 상단 부분들을 덮지 않기 때문에 (도 1d 참조), 콘택트 에칭 동안 캡핑층 (122) 의 오버에칭 위험이 있다. 캡핑층 (122) 이 완성된 디바이스에서 누설에 대해 적절하게 보호하기에 불충분한 두께로 남는다면, 캡핑층 (122) 은 오버에칭된 것으로 간주된다. 누설에 대해 보호하기 위한 최소의 두께는 디바이스의 타입, 디바이스가 사용되는 애플리케이션뿐만 아니라 동작 전압 및 다른 요건들에 의존한다. 콘택트 에칭은 (이 캐비티들 내에 형성된 콘택트는 활성층 (101) 까지 연장해야 하기 때문에) PMD (114) 및 PMD (114) 아래의 CESL (112) 을 관통하기 위해 충분한 지속기간 동안 수행되어야 한다. 이 지속기간은 또한 캡핑층 (122) 및/또는 스페이서층 (110) 을 오버에칭하기에 충분할 수도 있다.
콘택트 에칭 정지층 재료 및 증착
I본 명세서의 다양한 실시예들에서, 도 1a 내지 도 1f와 관련하여 기술된 프로세스는 수용가능하지 않은 누설의 위험을 감소시키도록 수정된다. 수정의 일 유형은 CESL에 대해 대안적인 재료의 사용을 수반할 수도 있다. 발생할 수 있는 수정의 대안적인 또는 부가적인 유형은, 본 명세서에 개시된 종래의 CESL 재료들 또는 대안적인 CESL 재료들로 이루어질 수도 있는, 보조 CESL의 사용이다. 보조 CESL이 사용되면, 프로세스 흐름은 이하에 추가로 논의된 바와 같이 적절한 시간에 보조 CESL을 증착하도록 수정될 수도 있다. 통상적으로 보조 CESL이 사용되면, 부분적으로 제조된 반도체 디바이스는 이전에 증착된 CESL을 포함한다. 즉, 보조 CESL은 종종 또 다른 CESL에 부가하여 증착된다.
대안적인 및/또는 보조 CESL을 제조하기 위해 사용된 재료는 (일반적으로 산화 실리콘을 에칭하는) 콘택트 에칭에 대해 우수한 에칭 내성을 가져야 한다. 또한, CESL 재료는 산화 실리콘의 CMP를 견뎌야 한다. CESL 재료는 또한 양호한 절연체여야 하고 (예를 들어, 저 누설 및 고 브레이크다운 강도, 예를 들어, 약 8 MV/㎝ 이상의 브레이크다운 강도를 갖고), 많은 경우들에서 CESL 재료에 대해 충분히 낮은 유전 상수 (예를 들어, 약 7 미만, 예를 들어, 약 5 미만) 를 갖는 것이 유익하다. CESL 재료는 금속 함유 화합물, 예를 들어 알루미늄 또는 마그네슘을 포함하는 화합물일 수도 있다. 다른 금속들 및 금속 함유 화합물들이 다른 특정한 실시예들에서 사용될 수도 있다. 다양한 경우들에서, CESL 재료는 금속 질화물일 수도 있다. 다른 경우들에서 CESL은 금속 산화물이다. CESL 재료들의 특정한 예들은 질화 알루미늄 (AlN), 산화 알루미늄 (Al2O3), 산화질화 알루미늄 (AlON), 질화 마그네슘 (Mg3N2), 산화 마그네슘 (MgO), 및 이들의 조합들을 포함한다. 재료는 화학량론적일 수도 있거나 화학량론적이 아닐 수도 있다. 상기 언급된 자격들을 만족하는 다른 재료들이 또한 사용될 수도 있다. 일부 경우들에서, CESL 재료는 CVD (chemical vapor deposition) 에 의해 또는 ALD (atomic layer deposition) 와 같은 순환적 방법에 의해 증착된다. 증착은 플라즈마-보조된 프로세스에서 발생할 수도 있다. 이들 증착 방법들은 CESL 재료로 하여금 고 종횡비 갭들에서 우수한 컨포멀성 (conformality) 으로 증착되게 한다. CESL 재료의 응력 및 조성은 증착 조건들 (예를 들어, RF 전력 레벨들, RF 주파수, RF 노출 시간들, 도즈 시간들, 플로우 레이트들, 퍼지 시간들, 압력, 온도, 등) 을 제어함으로써 튜닝될 수 있다. 증착 프로세스의 일 예가 이하에 기술된다.
다양한 실시예들에서, CESL의 형성은 반응 챔버 내에서 기판 표면을 금속 함유 전구체에 노출시키는 것을 시작한다. 특정한 경우들에서 반응 챔버는 CA, Fremont의 Lam Research Corporation으로부터 입수가능한 SEQUELTM 및 VECTORTM PECVD 툴들과 같은 CVD 또는 ALD 장치의 일부일 수도 있다. 유기금속성 화합물들, 금속 하이드라이드들, 금속 할라이드들, 및 금속 카르보닐들은 적합한 금속 함유 반응물질들로서 기능할 수도 있다. 예를 들어, 알킬-치환된 금속 유도체들 및 시클로펜타디에닐-치환된 금속 유도체들이 사용될 수도 있다. 예시적인 전구체들이 이하에 열거된다. 금속-함유 반응물질은 기판의 표면 상에 흡착하고 기판 상에 금속 함유 전구체층을 형성하도록 고온에서 반응한다 (예를 들어, 분해한다). 일반적으로, 전구체의 특성에 따라, 증착 조건들은 목표된 품질들을 갖는 금속 함유 전구체층을 증착하도록 최적화된다. 예를 들어, 온도 범위는 전구체에 대한 특정한 분해 메커니즘을 돕도록 최적화되어, 원하는 대로 금속 함유 전구체층의 조성을 튜닝할 수도 있다. 통상적으로, 금속 함유 전구체는 플라즈마의 부재 시 전달된다. 금속 함유 전구체에 의해 형성된 층은 또한 전구체층으로서 지칭될 수도 있다. 특정한 실시예들에서, 금속 함유 전구체의 플로우는 약 180 L의 반응기 체적을 가정하면, 약 7.5 내지 30 초의 지속기간 동안, 약 10 내지 350 sccm일 수도 있다. 금속 함유 전구체는, 약 50 내지 1000 sccm의 레이트로 흐를 수도 있는, 아르곤, 수소, 헬륨 또는 질소와 같은 불활성 캐리어 가스 내에서 전달될 수도 있다. 캐리어 가스가 기판을 금속 함유 전구체에 노출시키도록 사용될 때, 금속 함유 전구체의 전체 플로우 레이트는 약 150 내지 950 sccm의 캐리어 가스 플로우에 대해 약 10 내지 200 sccm의 순수 금속 함유 반응물질 증기 (예를 들어, TMA) 와 같이, 보다 높을 수도 있다. 일부 실시예들에서, TMA의 전체 플로우 레이트는 보다 낮을 수도 있다. 상기에 주의된 바와 같이, 조건들은 특정한 전구체들 및 다른 조건들에 대해 튜닝될 수도 있다.
전구체층의 두께는 흡착의 열역학들에 의해 결정된 바와 같이 모노레이어 또는 포화된 층을 형성하도록 제어될 수도 있다. 예를 들어, 일부 실시예들에서, 전구체층 두께는 기판에 의해 흡착될 수 있는 전구체의 두께보다 크지 않다. 따라서, 일부 실시예들에서 프로세스는 흡착 제어되고, 제어가능하지 않은 많은 양의 재료의 증착은 회피된다. 퍼지 단계 (이하에 기술됨) 는 전구체층의 두께가 흡착 특성들에 의해 제한되는 것을 보장하는 것을 돕는다. 전구체층의 두께는 또한 전구체 플로우 레이트들, 기판 노출 시간, 기판 온도, 또는 증착 프로세스의 다른 파라미터들을 제어함으로써 튜닝될 수 있다.
상기에 언급된 바와 같이, 일부 경우들에서, 금속 함유 반응 물질은 알루미늄 및/또는 마그네슘을 포함한다.
예시적인 알루미늄 함유 반응물질들은, 이로 제한되는 것은 아니지만, 트리알킬알루미늄 전구체들 (예를 들어, 트리메틸알루미늄 (TMA), 트리에틸알루미늄 (TEA), 및 트리이소부틸알루미늄 (TIBA)) 을 포함한다. 알루미늄 함유 반응물질들의 다른 예들은 알루미늄 트리스 (2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 및 트리스(디메틸아미도)알루미늄(III)을 포함한다. DMAH (dimethylaluminumhydride) 와 같은 하이드라이드 함유 유기금속성 전구체들이 또한 사용될 수 있다.
예시적인 마그네슘 함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(시클로펜타디에닐)마그네슘, 비스(에틸시클로펜타디에닐)마그네슘, 비스(펜타메틸시클로펜타디에닐)마그네슘, 비스(n-프로필시클로펜타디에닐)마그네슘과 같은 유기금속성 마그네슘 함유 전구체들 및 다른 적절한 전구체들을 포함한다.
다음에, 반응 챔버는 흡착되지 않은 전구체 재료를 제거하도록 퍼지될 수도 있다. 퍼지는 반응 챔버를 배기하는 것 및/또는 불활성 가스로 반응 챔버를 스윕핑 (sweeping) 하는 것을 포함할 수도 있다. 퍼지는 (극소량의 흡착되지 않은 금속 함유 전구체만 남도록) 실질적으로 완료되거나 실질적으로 완료보다 적을 수도 있다. 특정한 실시예들에서, 퍼지 가스의 플로우 레이트는 약 15 내지 500 sccm이다. 퍼지 가스는 금속 함유 전구체의 흐름이 정지된 후에 도입된다. 언급된 바와 같이, 퍼지 시간 또는 퍼지의 지속기간은, 표면 흡착뿐만 아니라 반응 공간 내에 가스 상의 잔여 금속 함유 전구체가 기판의 표면 상에 없거나 기판에 헐겁게 부착되도록, 가스 상의 알루미늄 함유 전구체를 완전히 퍼지하기에 불충분할 수도 있다. 많은 실시예들에서, 퍼지 시간 대 도즈 시간의 비는 약 3:1 내지 약 20:1, 예를 들어, 약 3.75:1 내지 약 15:1일 수도 있다. 일부 실시예들에서, 퍼지 시간은 약 5 초 미만, 예를 들어, 약 0.1 초 내지 약 5 초, 또는 약 2 초이다. 일부 실시예들에서, 퍼지는 반응 챔버를 배기함으로써 달성될 수도 있다.
반응 챔버가 퍼지된 후, 변환 단계가 발생한다. 변환 단계는 반응 챔버로의 제 2 반응물질을 전달하는 단계 및 제 2 반응물질과 기판 표면 상에 흡착된 금속 함유 반응물질을 반응시키는 것을 포함한다. 제 2 반응물질은 질소 함유 반응물질, 산소 함유 반응물질, 탄소 함유 반응물질, 또는 이들의 조합일 수도 있다. 제 2 반응물질은 약 0.1 내지 20 SLM, 예를 들어 약 1 내지 10 SLM의 레이트로 반응 챔버로 흐를 수도 있다. 제 2 반응물질이 반응 챔버 내로 흐르는 지속기간은 약 1 내지 60 초, 예를 들어, 약 2.5 내지 30 초일 수도 있다. 제 2 반응물질은 약 500 sccm 내지 10 SLM의 레이트로 흐를 수도 있는, 불활성 캐리어 가스 내에서 전달될 수도 있다. 제 2 반응물질은 또한, 금속 전구체층으로부터 잔여 유기기들을 제거하도록 작용할 수도 있는, 수소 가스를 사용하여 전달될 수도 있다. 다양한 실시예들에서, 발생되는 층은 약 1.5 Å 이상, 통상적으로 3 Å/cycle 초과의 두께를 갖는다.
예시적인 질소 함유 반응물질들은, 이로 제한되는 것은 아니지만, 질소, 암모니아, 하이드라진, 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, 디-t-부틸아민, 시클로프로필아민, sec-부틸아민, 시클로부틸아민, 이소아밀아민, 2-메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, 디-t-부틸하이드라진뿐만 아니라 아닐린들, 피리딘들, 및 벤질아민들과 같은 방향족 함유 아민들과 같은 아민들 (예를 들어, 탄소 베어링 아민들 (amines bearing carbon)) 을 포함한다. 아민들은 1차, 2차, 3차, 또는 4차 (예를 들어, 테트라알킬암모늄 화합물들) 일 수도 있다. 질소 함유 반응물질은 질소 이외의 헤테로원자들을 함유할 수 있고, 예를 들어, 히드록실아민, t-부틸옥시카르보닐 아민 및 N-t-부틸히드록실아민은 질소 함유 반응물질들이다.
예시적인 산소 함유 반응물질들은, 이로 제한되는 것은 아니지만, 산소, 오존, 아산화 질소 (nitrous oxide), 일산화 탄소, 일산화 질소, 이산화 질소, 산화 황, 이산화 황, 산소 함유 하이드로카본 (CxHyOz), 물, 이들의 혼합물들, 등을 포함한다.
금속 함유 반응물질과 제 2 반응물질 간의 반응은 특정한 실시예들에서, 플라즈마, 열, 또는 UV 에너지에 의해 구동될 수도 있다. 다른 실시예들에서, 반응은 2 개의 전구체들이 서로 콘택트하게 하는 결과로서 단순히 발생할 수도 있다. 플라즈마 변환이 목표되면, 이러한 플라즈마는 임의의 사용가능한 소스로부터 형성될 수도 있다 (예를 들어, 유도 결합 플라즈마, 용량 결합 플라즈마, 마이크로파 플라즈마, 리모트 플라즈마, 인시츄 플라즈마, 등), 원격으로 생성된 플라즈마들은 인시츄 플라즈마들과 비교하여 상대적으로 보다 관대한 조건들로 인해, 일부 경우들에서 유익할 수도 있다. 리모트 플라즈마는 기판을 하우징하는 챔버로부터 물리적으로 분리된 챔버 내에서 생성된다. 리모트 플라즈마는 일단 기판으로 전달되면 이온종이 공핍되어, 기판에 대한 대미지의 위험을 감소시킨다.
사용된 주파수는 고주파수 (HF) 컴포넌트 및/또는 저주파수 (LF) 컴포넌트를 포함할 수도 있다. 저주파수 RF 전력은 100 ㎑ 내지 2 ㎒의 주파수를 갖는 RF 전력을 지칭한다. LF 플라즈마 소스에 대한 통상적인 주파수 범위는 약 100 ㎑ 내지 500 ㎑이고, 예를 들어, 400 ㎑ 주파수가 사용될 수도 있다. 고주파수 전력은 2 ㎒보다 높은 주파수를 갖는 RF 전력을 지칭한다. 통상적으로 HF RF 주파수는 약 2㎒ 내지 30 ㎒의 범위 내에 있다. 일반적으로 사용된 HF RF 값들은 13.56 ㎒ 및 27 ㎒이다. 일부 실시예들에서, 약 0 W/㎠ 내지 1.0 W/㎠의 범위의 LF 전력, 0.1 내지 1.5 W/㎠의 범위의 HF 전력이 변환 단계와 같은 플라즈마 보조된 동작들에 사용될 수 있다.
열 변환이 목표되면, 웨이퍼는 제 2 반응물질의 존재 하에 적어도 약 300 내지 350 ℃의 온도로 가열될 수도 있다. 이러한 열 처리는 연약한 ULK 유전체들을 함유하는 기판들을 처리하기 위해 특히 유리하다.
UV 변환이 목표되면, 기판은 제 2 반응물질의 존재 하에 UV 광원에 노출될 수도 있다. UV를 사용한 변환은 본 명세서에 참조로서 인용된, 2009년 12월 23일 출원된 미국 특허 출원 제 12/646,830 호에 더 기술되고 논의된다.
변환 단계는, 전구체층의 증착 후에 발생하기 때문에, 종종 후처리 단계라고 지칭된다. 다양한 변환 프로세스들이 본 명세서에 참조로서 인용된, 2010년 1월 15일 출원된 미국 특허 출원 제 12/688,154 호에 기술된다. 임의의 이들 변환 프로세스들은 본 명세서에 기술된 방법들과 사용하기에 적합하다.
변환 단계가 수행된 후, 반응 챔버는 챔버를 배기 및/또는 스윕핑함으로써 퍼지될 수도 있다. 많은 실시예들에서, 퍼지는 예를 들어, 질소 (N2) 와 같은 퍼지 가스를 흘리는 것을 포함한다. 일부 실시예들에서, 퍼지 가스는, 약 0 sccm 내지 약 10,000 sccm의 플로우 레이트로 약 5 초 내지 약 10초, 또는 약 6 초 흐른다. 이 퍼지는 반응 공간, 또는 스테이션, 또는 챔버로부터 실질적으로 남아 있는 제 2 반응물질 전부를 가스 상으로 제거하기에 충분할 수도 있다.
이어서 금속 함유 반응물질 도즈, 퍼지, 변환, 및 퍼지의 기본적인 동작들이 목표된 두께를 갖는 막을 형성하도록 반복될 수도 있다.
일 특정한 예에서, 질화 알루미늄 CESL이 사용된다. 질화 알루미늄을 증착하기 위한 특정한 프로세스 조건들은 전체가본 명세서에 참조로서 인용된, 2014년 2월 18일 출원된 미국 특허 출원 제 14/183,287 호에서 논의된다.
본 명세서의 많은 논의가 질소 함유 막을 발생시키는 변환 단계들에 포커스를 두지만, 다른 타입들의 변환들이 사용될 수도 있고, 그리고 다른 타입들의 막이 형성될 수도 있다. 예를 들어, 금속-O 결합을 형성하기 위한 산화 변환은 노출된 금속 함유 전구체층을 갖는 기판을 플라즈마 내에서 산소 함유 가스 (예를 들어 O2, CO2, N2O, 등) 에 콘택트시킴으로써 구현될 수도 있다. 다른 실시예들에서, 금속-C 결합은, 예를 들어, 전구체층을 플라즈마 내에서 하이드로카본으로 처리함으로써 변환 단계에서 형성된다. 금속-S 막, 금속-Se 막, 금속-Te 막, 및 금속-P 막은 플라즈마를 사용하거나 사용하지 않고, 요구된 엘리먼트들, 예를 들어, H2S, H2Se, H2Te, PH3 각각을 함유하는 반응물질에 기판을 노출시킴으로써 변환 단계에서 형성될 수 있다. 이들 타입들의 변환 동작들을 위해 다이렉트 플라즈마 및 리모트 플라즈마 둘다 사용될 수 있다.
특정한 실시예들에서, 상기 기술된 바와 같은 금속 함유 CESL은 도 1a 내지 도 1f와 관련하여 기술된 프로세스 플로우에 따라 증착된다. 일부 구현예들에서, 상기 기술된 바와 같은 금속 함유 CESL은 보조 CESL로서 증착된다. 보조 CESL은 이하에 기술된 바와 같이 주 CESL에 부가하여 증착된다. 주 CESL은 상기 기술된 바와 같은 금속 함유 CESL일 수도 있고, 또는 보다 관습적인 CESL 재료일 수도 있다.
CESL 재료들을 증착하기 위한 프로세스 흐름들
도 1a 내지 도 1f의 프로세스 흐름이 사용될 때 발생할 수 있는 한가지 이슈는 대체 금속 게이트 구조체 (130) 의 스페이서층 (110) 및 캡핑층 (122) 의 오버에칭이다. 이 오버에칭은 대체 금속 게이트 구조체 (130) 의 금속 구조체 (120) 를 노출시킬 수 있다. 이러한 노출은 콘택트 재료가 콘택트 에칭에 의해 형성된 캐비티 내에 증착될 때 문제가 된다. 콘택트 재료는 대체 금속 게이트 내의 금속 구조체와 직접적으로 물리적 콘택트를 하지 않아야 한다.
오버에칭의 위험을 감소시키기 위해, 상이한 프로세스 흐름이 사용될 수도 있다. 예를 들어, 보조 CESL은 도 2a 내지 도 2h에 도시된 바와 같이, 주 CESL에 부가하여 증착될 수도 있다. 도 3a 내지 도 3h에 도시된 또 다른 예에서, 주 CESL은 보조 CESL의 증착 없이, 도 1a 내지 도 1f에 도시된 시간들과 상이한 시간에 증착될 수도 있다.
도 2a 내지 도 2h는 주 CESL 및 보조 CESL 둘다가 사용된 프로세스 흐름을 예시한다. 도 2a 내지 도 2d는 도 1a 내지 도 1d에 밀접하게 대응하고, 간결성을 위해 기술은 반복되지 않는다. 한가지 주목할만한 차이는 도 1a 내지 도 1d의 PMD 재료 (114) 가 도 2a 내지 도 2d에서 희생적 PMD (214) 라는 것이다. 도 2g에 도시된 바와 같이, 희생적 PMD (214) 는 제거되고 대체 유전체 (260) 로 대체되고 이하에 더 기술된다. 희생적 PMD 재료 (214) 는 용이하게 에칭되어야 하고, (종종 질화물 재료들인) 스페이서 (110) 및 캡핑층들 (122) 에 사용된 재료에 대해 양호한 에칭 선택도를 가져야 한다. 즉, 희생적 PMD 재료 (214) 는, 스페이서 (110) 또는 캡핑층 (122) 을 제거하지 않고 희생적 PMD 재료 (214) 를 제거하기 쉽도록 선택되어야 한다. 특정한 예에서, 희생적 PMD는 산화 실리콘이지만, 이 실시예들은 이로 제한되지 않는다. 산화 실리콘 (예를 들어, SiO2) 은 하나 이상의 엘리먼트들로 도핑될 수도 있다. 일부 경우들에서, 산화 실리콘은 보다 고속으로 에칭하도록 도입된 다공성을 갖는다. 이들 도면들 간의 또 다른 차이는 도 1a 내지 도 1f에 도시된 CESL (112) 이 도 2a 내지 도 2d에서 "주 CESL (212)"로 지칭된다는 것이다. 주 CESL (212) 은 종래의 CESL 재료들 또는 상기 기술된 바와 같은 금속 함유 재료들로 이루어질 수도 있다. 용어 "주 (primary)"는 보조 CESL (250) 로부터 주 CESL (212) 을 구별하기 위해 포함되었다.
도 2e는 희생적 PMD (214) 가 제거된 후 부분적으로 제조된 반도체 디바이스 (100) 를 도시한다. 희생적 PMD (214) 는 습식 에칭 동작 또는 건식 에칭 동작을 통해 제거될 수도 있다. 일 예시적인 습식 에칭 동작은 희석 HF를 함유하는 습식 욕에 디바이스를 위치시키는 것을 수반한다. 희석 HF는, 질화 실리콘 (예를 들어, 스페이서, 캡핑층, 및 일부 경우들에서 주 CESL) 을 대체로 온전히 남기면서 산화 실리콘 (예를 들어, 희생적 PMD) 을 희석한다. 다른 습식 에칭 동작 및 건식 에칭 동작이 적절히 사용될 수도 있다. 보조 CESL이 PMD를 제거하지 않고 증착되는, 관련된 프로세스 흐름 (미도시) 은, 보조 CESL이 PMD를 덮을 수도 있어 콘택트 에칭 동안 문제들을 유발할 수 있기 때문에 덜 적합하다.
다음에, 보조 CESL (250) 은 도 2f에 도시된 바와 같이, 주 CESL (212), 스페이서 (110), 및 캡핑층 (122) 과 직접적으로 물리적 콘택트하는 블랭킷층으로서 증착된다. 보조 CESL (250) 은 상기 기술된 바와 같이 금속 함유 재료일 수도 있다. 종래의 CESL 재료들은 또한 보조 CESL (250) (예를 들어, 질화 실리콘, 탄화 실리콘, 등) 으로 사용될 수도 있다. 보조 CESL 재료 (250) 는 콘택트 에칭 동안 에칭을 견디기에 유리하다 (그러나, 콘택트 에칭은 활성 영역 (101) 에 도달하기 위해 대체 금속 게이트 구조체들 (130) 사이에서 보조 CESL (250) 을 관통하여 에칭해야 하기 때문에, 적어도 수평 배향에서, 이러한 에칭 내성은 완전하지 않아야 한다). 많은 경우들에서, 보조 CESL 재료 (250) 는 종래의 CESL 재료보다 더 콘택트 에칭을 견딘다. 보조 CESL (250) 은 콘택트 에칭 동안 스페이서 (110) 및 캡핑층 (122) 의 오버에칭에 대한 개선된 보호를 제공한다. 이 개선된 보호는 금속 구조체 (120) 가 콘택트 에칭 동안 노출될 위험을 감소시킨다. 일부 실시예들에서, 보조 CESL (250) 은 약 1㎚ 내지 50㎚, 예를 들어 약 2㎚ 내지 10㎚의 두께를 갖는다. 상관 없이, 대체 금속 게이트 및 스페이서 (110) 의 상단부 위에서 보조 CESL (250) 의 위치는 콘택트 에칭 동안 RMG의 노출에 대해 부가된 보호를 제공한다.
다음에, 대체 유전체 (260) 는 도 2g에 도시된 바와 같이, 보조 CESL (250) 위에 증착된다. 대체 유전체 (260) 는 희생적 PMD (214) 와 동일한 재료일 수도 있고, 또는 상이한 재료일 수도 있다. 도 2a 내지 도 2h에 도시된 프로세스 흐름을 사용하는 것의 일 장점은 도 1a 내지 도 1f에 사용된 PMD 재료 (114) 와 비교하여 대체 유전체 재료 (260) 에 대해 증가된 유연성이다. 예를 들어, PMD (114) (도 1a 내지 도 1f의 프로세스 흐름에서) 및 희생적 PMD (214) (도 2a 내지 도 2g의 프로세스 흐름에서) 에 대한 재료의 선택은 상기 기술된 화학적 기계적 연마 단계들로 인해 제한될 수도 있다. PMD (114) 및 희생적 PMD (214) 구조체들/재료들은 CMP 동안 구조체에 기계적 안정성을 제공한다. (예를 들어, 기생 커패시턴스를 감소시키기 위해) 이러한 유전체 재료들이 점유하는 구역 내에 로우-k 재료들 또는 다른 타입들의 재료들을 사용하는 것이 바람직할 수도 있지만, 이들 로우-k 재료들은 CMP를 사용하여 평탄화하는데 문제가 될 수 있다. 예를 들어, 로우-k 재료들이 사용되면, 목표된 시간/위치에서 CMP 프로세스를 정지하는 것이 보다 어려울 수도 있다. 도 2a 내지 도 2h에 도시된 수정된 프로세스 흐름은 상이한 유전체 재료들 (희생적 PMD (214) 및 대체 유전체 (260)) 로 하여금 이들의 개별적 목적들을 위해 별개로 최적화되게 한다. 예를 들어, 희생적 PMD (214) 는 양호한 CMP 결과들을 제공하도록 선택된 재료 (예를 들어, 산화 실리콘) 일 수 있고, 대체 유전체 (250) 는 다른 바람직한 품질들 (예를 들어, 저 유전상수, 저 누설, 저 브레이크다운 필드) 을 제공하도록 선택된 재료일 수 있다. 산화 실리콘을 희생적 PMD에 대한 양호한 후보가 되게 하는 다른 인자들은 게이트 집적의 용이성 및 높은 온도 안정성을 포함한다. 대체 유전체 (260) 는 이산화 실리콘 또는 탄소 도핑된 산화물과 같은 로우-k 재료, 등일 수도 있다. 로우-k 재료들은 디바이스 내에서 기생 커패시턴스를 감소시킨다는 점에서 유리할 수도 있다.
도 2a 내지 도 2h에 예시된 프로세스 흐름과 유사한 장점은 스페이서층 (110) 및 캡핑층 (122) 에 대해 선택된 재료들에서의 증가된 유연성이다. 종래의 프로세스 흐름들에서, 캡핑층 (122) 의 재료는 콘택트 에칭 동안 금속 구조체 (120) 의 오버에칭 및 노출을 방지하기 위해 양호한 에칭 내성을 제공하도록 선택된다. 불행히도, 양호한 에칭 내성을 나타내는 재료들은 또한 상대적으로 높은 유전상수들을 갖는 경향이 있다. 캡핑층 (122) 으로 보다 낮은 k 재료를 사용하는 것이 바람직할 수도 있지만, 이들 재료들은 충분한 에칭 내성을 제공하지 않기 때문에 일반적으로 사용가능하지 않다. 보조 CESL (250) 이 사용되면, 보조 CESL (250) 은 많은 목표된 에칭 내성을 제공한다. 따라서, 캡핑층 (122), 뿐만 아니라 스페이서층 (110) 으로 선택된 재료들에 대한 보다 큰 유연성이 있다. 유사하게, 종래의 스페이서 및 캡핑 재료들이 사용되더라도, 보조 CESL (250) 및 이의 개선된 에칭 보호는 스페이서 및 캡핑 재료들을 증착하기 위해 사용된 프로세스 윈도우에서 증가된 유연성을 허용한다. 일부 실시예들에서, 스페이서층 (110) 또는 캡핑층 (122) 에서 사용된 재료는 로우-k 재료일 수도 있다. 상기에 주의된 바와 같이, 로우-k 재료들은 기생 커패시턴스를 감소시키는데 유리할 수도 있다. 일부 실시예들에서, 스페이서층 (110) 및/또는 캡핑층 (122) 으로 선택된 재료는 약 7 이하, 예를 들어, 5 이하의 유전 상수를 가질 수도 있다. 종래에, 이들 FET (field effect transistor) 애플리케이션들에서 스페이서 및 캡핑 재료들은 약 6 이상의 유전 상수를 갖는다. 이들 보다 높은 유전 상수들은 바람직하지 않지만, 보조 (또는 대안적인 재료) CESL이 제공되지 않으면 이러한 층들이 요구할 수도 있는 높은 에칭 내성에 관련된다. 개시된 프로세스 흐름이 특정한 추가의 단계들 (예를 들어, 희생적 PMD의 제거, 보조 CESL의 증착, 및 대체 유전체의 증착) 을 수반하지만, 이들 부가적인 단계들은 누설 및 기생 커패시턴스의 최소화된 위험, 캡핑 재료, 스페이서 재료 및 대체 유전체 재료 선택시 증가된 유연성, 이러한 재료들을 형성하기 위해 확장된 프로세싱 윈도우들, 및 콘택트 에칭을 수행하기 위해 확장된 프로세싱 윈도우와 관련된 상당한 이점들을 제공할 것이다.
대체 유전체 (260) 는 다양한 방법들을 통해 증착될 수도 있다. 일부 경우들에서 2단계 프로세스가 사용되고, 제 1 단계는 대체 금속 게이트 구조체들 (130) 간의 갭들을 충진하고, 제 2 단계는 제 1 금속화층이 형성된 레벨까지 부가적인 오버버든을 증착한다. 다른 경우들에서, 증착은 단일 단계로 발생한다. 대체 유전체 (260) (및 희생적 PMD (214)) 를 증착하기 위한 예시적인 프로세스들은, 이로 제한되는 것은 아니지만, 스핀-온 글래스 방법들, SACVD (sub-atmospheric chemical vapor deposition) 방법들, HDPCVD (high density plasma chemical vapor deposition) 방법들, CVD (chemical vapor deposition) 방법들, ALD (atomic layer deposition) 방법들, 및 유동성 재료 방법들을 포함한다.
대체 유전체 (260) 가 증착된 후, 콘택트 에칭이 수행되고, 발생된 구조체는 도 2h에 도시된다. 이 단계 후에, 콘택트 및 BEOL 프로세싱이 정상적으로 진행된다. 보조 CESL (250) 의 RMG 및 스페이서 위의 위치때문에, 보조 CESL (250) 은 보조 CESL이 사용되지 않는 경우와 비교하여 보다 양호한 에칭 보호를 제공한다. 도 1a 내지 도 1f에 도시된 프로세스 흐름과 비교하여, 주 CESL (212) 및 캡핑층 (122) 은 보다 낮은 정도로 에칭되고, 스페이서 페시팅 (spacer faceting) 이 감소된다. 개선된 에칭 보호는 콘택트 에칭 동안 금속 구조체 (120) 가 노출되거나 거의 노출될 위험을 최소화하여, 보다 강건하고 보다 덜 결함성이 되는 (또는 덜 결함성인) 디바이스들을 발생시킨다. 대체 금속 게이트의 금속 구조체 둘레에 충분한 두께의 유전체 재료를 유지함으로써, 콘택트-투-게이트 누설 및 브레이크다운 고장이 최소화된다.
또 다른 대안적인 프로세스 흐름에서, 단일 CESL만이 사용되지만, 도 1a 내지 도 1f에 도시된 바와 상이한 시간에 증착된다. 이러한 프로세스 흐름의 예는 도 3a 내지 도 3h에 도시된다. 프로세스는 도 3a에 도시된 기판으로 시작한다. 활성층 또는 영역 (101) 및 게이트 유전체 (104) 상에 비정질 또는 다결정 실리콘층 (106), 캡핑층 (108), 및 스페이서층 (110) 을 포함하는 더미 게이트 구조체 (102) 가 증착된다. 더미 게이트 구조체 (102) 내에 실리콘층 (106) 및 캡핑층 (108) 을 포함하는 더미 게이트 (라벨링되지 않음) 가 있다. 다음에, 희생적 PMD (214) 가 더미 게이트 구조체들 (102) 사이에 증착되고, 도 3b에 도시된 구조체를 형성하도록 CMP 프로세스가 발생한다. 이어서, 도 3c의 구조체를 형성하도록 더미 게이트들 (즉, 실리콘층 (106) 및 캡핑층 (108)) 이 제거된다. 더미 게이트들 및 게이트 유전체 (104) 가 제거된 후, 새로운 게이트 유전체 (105) 및 금속 구조체 (120) 및 캡핑층 (122) 을 포함하는 대체 금속 게이트들이 증착된다. 이들 증착들은 CMP를 수반할 수도 있다. 금속 구조체 (120), 캡핑층 (122), 및 스페이서층 (110) 은 함께 대체 금속 게이트 구조체 (130) 를 형성한다. 다음에, 도 3e의 구조체를 형성하도록 희생적 PMD (214) 가 제거된다. 프로세스의 이 지점에서, CESL (312) 은 재료의 블랭킷으로서 증착되고, 이는 활성층 (101), 스페이서층 (110), 및 캡핑층 (122) 과 직접적으로 물리적 콘택트한다. 이 실시예에서, CESL은 약 1 내지 50㎚, 예를 들어 약 2 내지 10㎚의 두께로 증착될 수도 있다. CESL (312) 의 증착은 도 3f에 도시된 구조체를 발생시킨다. CESL (312) 은 종래의 CESL 재료일 수도 있고, 또는 상기 기술된 바와 같이 금속 함유 재료일 수도 있다. 일 예에서, CESL (312) 은 질화 알루미늄이다. 또 다른 예에서 CESL (312) 은 산화 알루미늄 또는 산화질화 알루미늄이다. 사용될 수도 있는 다른 CESL 재료들은 상기에 논의되었다. CESL (312) 의 증착 후에, 대체 유전체 (260) 가 이웃하는 대체 금속 게이트 구조체들 (130) 사이의 갭들에 증착된다. 대체 유전체 (260) 는 콘택트의 높이까지 증착되어, 도 3g에 도시된 구조체를 발생시킨다. 다음에, 콘택트 에칭은 도 3h에 도시된 구조체를 발생시키도록 수행된다. CESL (312) 은 대체 금속 게이트들의 형성 후에 증착되기 때문에, CESL은 오버에칭에 대해 양호한 보호를 제공할 수 있고, 따라서 금속 구조체 (120) 를 노출하거나 거의 노출할 위험을 최소화한다.
도 2a 내지 도 2g에 도시된 프로세스 흐름에 대해 상기 관련된 이점들은 또한 도 3a 내지 도 3g에 도시된 프로세스 흐름에 적용된다 (단일 CESL만이 존재한다는 것을 고려하면 보다 낮은 정도로 가능하지만). 특히, 이러한 이점들은 캡핑층 (122) 및 스페이서층 (110) 을 형성하는 재료 및 증착 조건들에서 증가된 유연성, 대체 유전체 (260) 의 증가된 유연성/최적화, 및 감소된 결함성 디바이스들을 형성할 위험과 관련될 수도 있다.
장치
본 명세서에 기술된 방법들은 임의의 적합한 장치 또는 장치의 조합으로 수행될 수도 있다. 다양한 증착 단계들은 CVD 장치 또는 ALD 장치, 예를 들어, CA, Fremont의 Lam Research Corporation으로부터 입수가능한 Altus® 제품군, Vector® 제품군, 및/또는 Speed® 제품군 장치에서 발생할 수도 있다. 스핀-온 및 유동성 막 프로세스들과 같은 다른 증착 프로세스들이 이러한 목적들을 위해 설계된 장치에서 발생할 수도 있다. 에칭 프로세스들은 또한 습식 프로세싱 장치 및 건식 프로세싱 장치를 포함하는 임의의 적합한 장치에서 발생할 수도 있다. 적합한 장치의 예들은 또한 Lam Research Corporation으로부터 입수가능한 Kiyo® 제품군 및 Versys® 제품군을 포함할 수도 있다. 개시된 실시예들은 특정한 장치 또는 장치의 조합으로 제한되지 않고, 임의의 적합한 장치가 사용될 수도 있다.
적합한 장치는 일반적으로 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세스 툴 내에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다.
시스템 제어기
일부 구현예들에서, 제어기는 상술한 예들의 일부일 수 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 예를 들어 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
상기에 기술된 다양한 하드웨어 및 방법 실시예들은, 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비 내에서 함께 사용되거나 수행될 것이다.
막의 리소그래픽 패터닝은 통상적으로 단계들 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 단계들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 예를 들어 그위에 형성된 질화 실리콘을 갖는 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다. 일부 실시예들에서, (비정질 탄소층과 같은) 애시가능 하드마스크층 및 (반사방지층과 같은) 다른 적합한 하드 마스크가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에 기술된 구성들 및/또는 접근 방법들은 본질적으로 예시적이고, 이들 구체적인 실시예들 또는 예들은 다양한 변형들이 가능하기 때문에 제한하는 방식으로 고려되지 않는다는 것이 이해된다. 본 명세서에 기술된 구체적인 루틴들 또는 방법들은 하나 이상의 임의의 수의 프로세싱 전략들을 나타낼 수도 있다. 이와 같이, 예시된 다양한 동작들은 예시된 순서로, 다른 순서로, 병행하여, 수행될 수도 있고, 또는 일부 경우들에서 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변경될 수도 있다.
본 개시의 주제는 본 명세서에 개시된 다양한 프로세스들, 시스템들 및 구성들, 및 다른 특징들, 기능들, 동작들, 및/또는 특성들의 모든 신규하고 명백하지 않은 조합들, 및 임의의 모든 이들의 등가물들을 포함한다.

Claims (30)

  1. 게이트들 및 콘택트 캐비티들을 형성하는 방법으로서,
    (a) 기판 상에 복수의 더미 게이트 구조체들을 형성하는 단계로서, 상기 더미 게이트 구조체 각각은 (i) 캡핑층, (ii) 상기 캡핑층 아래에 위치된 실리콘을 포함하는 층, 및 (iii) 상기 캡핑층 및 상기 실리콘을 포함하는 층의 수직 측벽들과 콘택트하는 스페이서층을 포함하는, 상기 복수의 더미 게이트 구조체들을 형성하는 단계;
    (b) 상기 기판 상의 상기 더미 게이트 구조체들 위 및 활성 영역 위에 주 콘택트 에칭 정지층을 증착하는 단계;
    (c) 인접한 더미 게이트 구조체들 사이에 위치된 복수의 갭들에 희생적 PMD (pre-metal dielectric) 재료를 증착하는 단계;
    (d) 상기 캡핑층 및 상기 실리콘을 포함하는 층을 상기 더미 게이트 구조체들로부터 제거하는 단계;
    (e) 금속 구조체 및 상기 금속 구조체 위에 위치된 캡핑층을 포함하는 복수의 대체 금속 게이트들을 증착하는 단계로서, 상기 대체 금속 게이트들은 상기 더미 게이트 구조체들의 상기 캡핑층 및 상기 실리콘을 포함하는 층에 의해 이전에 점유된 공간들에 증착되는, 상기 복수의 대체 금속 게이트들을 증착하는 단계;
    (f) 상기 희생적 PMD 재료를 제거하는 단계;
    (g) 보조 콘택트 에칭 정지층을 증착하는 단계로서, 상기 보조 콘택트 에칭 정지층은 상기 주 콘택트 에칭 정지층, 상기 스페이서층, 및 상기 대체 금속 게이트의 상기 캡핑층과 물리적으로 콘택트하는, 상기 보조 콘택트 에칭 정지층을 증착하는 단계;
    (h) 상기 보조 콘택트 에칭 정지층 위에 대체 유전체 재료를 증착하는 단계로서, 상기 대체 유전체 재료는 인접한 대체 금속 게이트들 간의 갭들 내 및 상기 대체 금속 게이트들 위에 증착되는, 상기 유전체 재료를 증착하는 단계; 및
    (i) 상기 주 콘택트 에칭 정지층 아래 및 인접한 대체 금속 게이트들 사이의 상기 활성 영역을 노출시키도록 상기 대체 유전체 재료, 상기 보조 콘택트 에칭 정지층, 및 상기 주 콘택트 에칭 정지층을 관통하여 에칭하여, 상기 콘택트 캐비티들을 형성하는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 주 콘택트 에칭 정지층 및 상기 보조 콘택트 에칭 정지층 중 적어도 하나는 금속 함유 재료를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 금속 함유 재료 내의 상기 금속은 알루미늄 및/또는 마그네슘인, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 알루미늄 및/또는 마그네슘은 질화물 또는 산화물의 형태로 제공되는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 보조 콘택트 에칭 정지층을 증착하는 단계는,
    금속 함유 전구체를 반응 챔버 내로 흘리고 상기 기판을 상기 금속 함유 전구체로 하여금 상기 기판의 표면에 흡착되게 하는 조건들 하에서 상기 금속 함유 전구체에 노출시키는 단계;
    상기 반응 챔버로부터 흡착되지 않은 금속 함유 전구체의 상당한 부분을 제거하도록 상기 반응 챔버를 퍼지하는 단계; 및
    상기 반응 챔버 내로 제 2 전구체를 흘리고 상기 보조 콘택트 에칭 정지층을 형성하도록 상기 금속 함유 전구체 및 상기 제 2 전구체를 변환하는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 금속 함유 전구체를 흘리는 단계, 상기 반응 챔버를 퍼지하는 단계, 및 상기 제 2 전구체를 상기 반응 챔버 내로 흘리는 단계 및 변환하는 단계는 순환적으로 발생하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  7. 제 5 항에 있어서,
    상기 금속 함유 전구체 및 상기 제 2 전구체를 변환하는 단계는 상기 기판을 플라즈마에 노출시키는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  8. 제 5 항에 있어서,
    상기 금속 함유 전구체 및 상기 제 2 전구체를 변환하는 단계는 상기 기판을 UV 방사선 및/또는 상승된 온도에 노출시키는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 주 콘택트 에칭 정지층 또는 상기 보조 콘택트 에칭 정지층은 SiN, 또는 SiCN, 또는 SiCO를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 대체 유전체 재료는 5 이하의 유전 상수를 갖는 로우-k 재료인, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 스페이서층 및 상기 대체 금속 게이트의 상기 캡핑층 중 적어도 하나는 5 이하의 유전 상수를 갖는 로우-k 재료를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  12. 게이트들 및 콘택트 캐비티들을 형성하는 방법으로서,
    (a) 기판 상에 복수의 더미 게이트 구조체들을 형성하는 단계로서, 상기 더미 게이트 구조체들은 (i) 캡핑층, (ii) 상기 캡핑층 아래에 위치된 실리콘을 포함하는 층, 및 (iii) 상기 캡핑층 및 상기 실리콘을 포함하는 층의 수직 측벽들과 콘택트하는 스페이서층을 포함하는, 상기 복수의 더미 게이트 구조체들을 형성하는 단계;
    (b) 인접한 더미 게이트 구조체들 사이에 희생적 PMD 재료를 증착하는 단계;
    (c) 상기 더미 게이트 구조체들로부터 상기 캡핑층 및 상기 실리콘을 포함하는 층을 제거하는 단계;
    (d) 금속 구조체 및 상기 금속 구조체 위에 위치된 캡핑층을 포함하는 대체 금속 게이트들을 형성하는 단계로서, 상기 대체 금속 게이트들은 상기 캡핑층 및 상기 실리콘을 포함하는 층이 상기 더미 게이트 구조체들로부터 제거된 위치들에 형성되는, 상기 대체 금속 게이트들을 형성하는 단계;
    (e) 상기 희생적 PMD 재료를 제거하는 단계;
    (f) 상기 스페이서층, 상기 대체 금속 게이트의 상기 캡핑층, 및 상기 기판 상의 활성 영역과 물리적으로 콘택트하는 콘택트 에칭 정지층을 증착하는 단계;
    (g) 상기 콘택트 에칭 정지층 위에 대체 유전체 재료를 증착하는 단계로서, 상기 대체 유전체 재료는 인접한 대체 금속 게이트들 간에 위치된 갭들 내 및 상기 대체 금속 게이트들 위에 증착되는, 상기 대체 유전체 재료를 증착하는 단계; 및
    (h) 상기 콘택트 에칭 정지층 아래 및 인접한 대체 금속 게이트들 간의 상기 활성 영역을 노출시키도록, 상기 대체 유전체 재료 및 상기 콘택트 에칭 정지층을 관통하여 에칭하여, 상기 콘택트 캐비티들을 형성하는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 콘택트 에칭 정지층은 금속 함유 재료를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 금속 함유 재료 내의 상기 금속은 알루미늄 및/또는 마그네슘을 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 금속은 산화물 또는 질화물의 형태로 제공되는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 콘택트 에칭 정지층을 증착하는 단계는,
    금속 함유 전구체를 반응 챔버 내로 흘리고 상기 기판을 상기 금속 함유 전구체로 하여금 상기 기판의 표면에 흡착되게 하는 조건들 하에서 상기 금속 함유 전구체에 노출시키는 단계;
    상기 반응 챔버로부터 흡착되지 않은 금속 함유 전구체의 상당한 부분을 제거하도록 상기 반응 챔버를 퍼지하는 단계; 및
    상기 반응 챔버 내로 제 2 전구체를 흘리고 상기 콘택트 에칭 정지층을 형성하도록 상기 금속 함유 전구체 및 상기 제 2 전구체를 변환하는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  17. 제 16 항에 있어서,
    상기 금속 함유 전구체 및 상기 제 2 전구체를 변환하는 단계는 상기 기판을 플라즈마에 노출시키는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  18. 제 16 항에 있어서,
    상기 금속 함유 전구체 및 상기 제 2 전구체를 변환하는 단계는 상기 기판을 UV 방사선 및/또는 상승된 온도에 노출시키는 단계를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  19. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 대체 유전체 재료, 상기 스페이서층, 및 상기 대체 금속 게이트의 상기 캡핑층 중 적어도 하나는 5 이하의 유전 상수를 갖는 로우-k 재료를 포함하는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  20. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 콘택트 에칭 정지층은 1 내지 50 ㎚의 두께로 증착되는, 게이트들 및 콘택트 캐비티들을 형성하는 방법.
  21. 트랜지스터를 제조하는 방법으로서,
    (a) 소스 영역 및/또는 드레인 영역에 대한 복수의 전기적 콘택트 영역들에 인접하여 복수의 더미 게이트 구조체들을 형성하는 단계로서, 더미 게이트 구조체 각각은 상기 콘택트 영역들 중 하나를 분리하는 유전체 스페이서 및 상기 스페이서와 인접한 더미 게이트를 포함하는, 상기 복수의 더미 게이트 구조체들을 형성하는 단계;
    (b) 상기 복수의 더미 게이트 구조체들 및 인접한 전기적 콘택트 영역들 위에 희생적 PMD를 형성하는 단계;
    (c) 상기 전기적 콘택트 영역들 위에 위치된 상기 스페이서들 및 상기 희생적 PMD를 실질적으로 보존하는 동안 상기 더미 게이트들을 제거하는 단계;
    (d) 상기 더미 게이트들이 위치되었던 곳에 대체 게이트들을 형성하는 단계;
    (e) 상기 희생적 PMD를 제거하는 단계로서, 상기 희생적 PMD를 제거한 후, 복수의 대체 게이트 구조체들 및 상기 인접한 전기적 콘택트 영역들이 노출되고, 상기 대체 게이트 구조체들 각각은 대체 게이트 및 연관된 유전체 스페이서를 포함하는, 상기 희생적 PMD를 제거하는 단계;
    (f) 상기 복수의 대체 게이트 구조체들 및 인접한 전기적 콘택트 영역들 위에 콘택트 에칭 정지층을 형성하는 단계;
    (g) 상기 콘택트 에칭 정지층 위에 대체 PMD를 형성하는 단계; 및
    (h) 상기 대체 게이트들은 노출시키지 않고 상기 전기적 콘택트 영역들을 노출시키도록 상기 대체 PMD 및 콘택트 에칭 정지층을 통해 선택적으로 에칭하는 단계를 포함하는, 트랜지스터를 제조하는 방법.
  22. 제 21 항에 있어서,
    상기 전기적 콘택트 영역은 (i) 활성 영역 또는 (ii) 주 콘택트 에칭 정지층 및 하부 활성 영역을 포함하는, 트랜지스터를 제조하는 방법.
  23. 제 21 항에 있어서,
    상기 더미 게이트는 실리콘 부분 및 SiN, SiCN, 또는 SiCO를 포함하는 캡핑층을 포함하는, 트랜지스터를 제조하는 방법.
  24. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 희생적 PMD를 형성하는 단계는 상기 더미 게이트 구조체들 및 인접한 콘택트 영역들 위에 PMD 재료를 증착하는 단계 및 상기 증착된 PMD 재료를 평탄화하는 단계를 포함하는, 트랜지스터를 제조하는 방법.
  25. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 희생적 PMD는 이산화 실리콘을 포함하는, 트랜지스터를 제조하는 방법.
  26. 제 25 항에 있어서,
    상기 이산화 실리콘은 도핑되거나 다공성으로 되는, 트랜지스터를 제조하는 방법.
  27. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 대체 게이트들을 형성하는 단계는,
    상기 희생적 PMD 위 및 상기 더미 게이트들이 있었던 영역들에 대체 게이트 재료를 증착하는 단계; 및
    상기 희생적 PMD 위의 영역들로부터 상기 증착된 대체 금속 게이트 재료를 제거하도록 상기 증착된 대체 금속 게이트 재료를 평탄화하는 단계를 포함하는, 트랜지스터를 제조하는 방법.
  28. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 대체 게이트들의 부분을 제거하는 단계;
    상기 희생적 PMD 및 상기 대체 게이트들의 남아 있는 부분들 위에 대체 게이트 캡핑 재료를 증착하는 단계; 및
    상기 희생적 PMD 위의 영역들로부터 상기 증착된 대체 게이트 캡핑 재료를 제거하도록 상기 증착된 대체 게이트 캡핑 재료를 평탄화하는 단계를 더 포함하는, 트랜지스터를 제조하는 방법.
  29. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 대체 PMD 및 상기 콘택트 에칭 정지층을 통해 선택적으로 에칭하는 단계는, (f) 에서 증착된 상기 콘택트 에칭 정지층에 의해 보호되지 않는다면 상기 유전체 스페이서들을 상당히 침식시킬 조건들 하에서 수행되는, 트랜지스터를 제조하는 방법.
  30. 트랜지스터를 형성하는 방법으로서,
    (a) 부분적으로 제조된 반도체 디바이스를 제공하는 단계로서,
    상기 부분적으로 제조된 반도체 디바이스는,
    (i) 소스 영역 및/또는 드레인 영역에 대한 복수의 전기적 콘택트 영역들에 인접한 복수의 대체 게이트 구조체들로서, 대체 게이트 구조체들 각각은 대체 게이트 및 상기 전기적 콘택트 영역들 중 하나로부터 상기 대체 게이트를 분리하는 유전체 스페이서를 포함하고, 상기 유전체 스페이서는 상기 대체 게이트에 인접한, 상기 복수의 대체 게이트 구조체들, 및
    (ii) 상기 복수의 전기적 콘택트 영역들 위에 위치된 희생적 PMD를 포함하는, 상기 부분적으로 제조된 반도체 디바이스를 제공하는 단계;
    (b) 상기 희생적 PMD를 제거하는 단계로서, 상기 희생적 PMD를 제거한 후, 복수의 대체 게이트 구조체들 및 상기 인접한 전기적 콘택트 영역들이 노출되는, 상기 희생적 PMD를 제거하는 단계;
    (c) 상기 복수의 대체 게이트 구조체들 및 인접한 전기적 콘택트 영역들 위에 콘택트 에칭 정지층을 형성하는 단계;
    (d) 상기 콘택트 에칭 정지층 위에 대체 PMD를 형성하는 단계; 및
    (e) 상기 대체 게이트들을 노출시키지 않고 상기 전기적 콘택트 영역들을 노출시키도록 상기 대체 PMD 및 상기 콘택트 에칭 정지층을 통해 선택적으로 에칭하는 단계를 포함하는, 트랜지스터를 형성하는 방법.
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