KR102344950B1 - 워드라인 및 감지 증폭기를 제어하기 위한 장치 및 방법 - Google Patents

워드라인 및 감지 증폭기를 제어하기 위한 장치 및 방법 Download PDF

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Abstract

반도체 디바이스에서 워드 라인 및 감지 증폭기를 제어하기 위한 장치 및 방법이 기재된다. 예시적 장치는 로우 주소 신호에 응답하여 복수의 서브 워드 선택 신호 중 적어도 하나의 서브 워드 선택 신호를 활성화하는 서브 워드 라인 선택 신호 디코더, 컬럼 주소 신호의 일부분 및 로우 주소 신호의 일부분에 응답하여 복수의 컬럼 세그먼트 신호 중 적어도 하나를 활성화하는 컬럼 세그먼트 선택 신호 디코더, 활성화된 컬럼 세그먼트 신호 및 활성화된 서브 워드 선택 신호에 응답하여 복수의 컬럼-서브워드 선택 신호 중 적어도 하나를 활성화하는 컬럼 세그먼트 선택 회로, 및 활성화된 메인 워드 라인 및 활성화된 서브 워드 선택 신호에 응답하여 복수의 서브 워드 라인 중 적어도 하나를 활성화하는 서브 워드 라인 드라이브를 포함한다.

Description

워드라인 및 감지 증폭기를 제어하기 위한 장치 및 방법{APPARATUSES AND METHODS FOR CONTROLLING WORDLINES AND SENSE AMPLIFIERS}
고속 메모리 액세스, 및 감소된 전력 소비가 반도체 디바이스로부터 요구되는 특징이다. 최근, 멀티-코어 프로세서 및 복수의 애플리케이션의 동시 실행을 채용한 컴퓨터 시스템이 메인 메모리(가령, 동적 랜덤 액세스 메모리(DRAM))로서 역할하는 메모리 디바이스로의 액세스 패턴의 더 낮은 공간 구역성(spatial locality) 및 더 많은 랜덤 액세스 패턴을 도출했다. DRAM으로의 일반적인 액세스 패턴이 뱅크 활성화(bank activation), 읽기 액세스 또는 쓰기 액세스, 및 뱅크 프리차지(bank precharge)를 순서대로 반복한다. 상이한 뱅크가 앞서 언급된 액세스 패턴을 이용한 뱅크 인터리빙에 의해 연속적으로 액세스될 때, 상이한 뱅크로의 동시 뱅크 활성화에 의해 피크 전력 소비가 허용되는 임계치를 초과할 수 있다. 이러한 초과 전력 소비를 피하기 위해, 동시에 액세스되는 뱅크의 수는 제한될 수 있다(가령, 최대 4개). 그러나 액세스되는 뱅크의 수의 제한은 DRAM의 액세스 효율을 낮출 수 있다.
활성화/프리차지 전력 소비를 감소시키기 위한 일부 기법이 개시된 바 있다. 예를 들어, Cooper-Balis 및 Jacob이 추가적인 레이턴시와 포스팅된 컬럼-주소 스트로브(posted-CAS) 명령어를 이용하여 뱅크가 활성화된 동안 액세스될 컬럼 주소를 획득하는 세립 활성화 기법(fine-grained activation technique)을 제안했다. 컬럼 주소를 포함하는 보통의 워드 라인보다 짧은 길이를 갖는 워드 라인이 대응하는 감지 증폭기에 의해서만 활성화될 수 있다. 이러한 방식으로, 뱅크가 활성화된 동안의 전력 소비량이 감소될 수 있다. 그러나 세립 활성화 기법은 감소된 데이터 대역폭으로 인해 심각한 성능 또는 영역 오버헤드를 유도할 수 있다. Zhang외 다수가 Cooper-Balis 및 Jacob의 세립 활성화 기법의 문제를 해결하기 위해 데이터의 대역폭 감소를 피하는 하프-DRAM 기법을 개시한다. 하프-DRAM 기법에 의해, "1RD-2HFF" 구조를 활용하고 서브-어레이 레벨 병렬처리를 이용함으로써 전체 데이터 대역폭을 갖는 세립 활성화가 가능해진다.
또 다른 예를 들면, DRAM의 서브 워드 라인 드라이버가 컬럼 세그먼트에서 엇갈릴 배열(staggered arrangement)로 위치할 수 있다. 도 1은 예시적 동적 랜덤-액세스 메모리(DRAM)에서의 개략도이다. 하나의 블록이 행렬 MAT0 내지 MAT7일 수 있는 복수의 컬럼 세그먼트로 분할된다. 서브 워드 라인 드라이버가 각자의 행렬들 간 그리고 블록의 상부 측과 하부 측 상에 배치된다. 예를 들어, 도 1은 컬럼 주소 Y9 및 Y8가 컬럼 세그먼트로서 사용되는 구성을 도시한다. 각각의 블록이 4개의 컬럼 세그먼트로 분할되며, 여기서 각각의 컬럼 세그먼트가 2개의 행렬을 포함하고 대응하는 서브 워드 라인이 선택되고 활성화된다. 서브 워드 라인의 작은 피치 때문에, 서브 워드 라인 드라이버 레이아웃이 서브 워드 라인의 피치의 두 배인 피치를 갖는 서브 워드 라인 드라이버를 포함한다. 도 1에 도시된 바와 같이, Y9 및 Y8를 이용함으로써 선택된 서브 워드 라인 선택 범위가 하나의 컬럼 세그먼트에 대응할 수 있다. 예를 들어, 서브 워드 라인 선택 범위는 각각의 서브 워드 라인 길이를 유지하기 위해, MAT1와 MAT2 사이, MAT3와 MAT4 사이, 그리고 MAT5와 MAT6 사이에 각각 배치되는 서브 워드 라인 드라이버의 2개의 로우(row)일 수 있다. 그러나 각각의 블록 내 세 개의 위치에서 서브 워드 라인 드라이버의 2개의 로우를 갖는 이 구성은 칩 면적을 증가시킬 수 있다.
본 발명의 하나의 실시예에 따르는 예시적 디바이스가 복수의 서브 워드 선택 신호 중 적어도 하나를 로우 주소 신호에 응답하여 활성화된 서브 워드 선택 신호로 변경하도록 구성될 수 있는 서브 워드 라인 선택 신호 디코더, 복수의 컬럼 세그먼트 신호 중 적어도 하나를 컬럼 주소 신호의 일부분 및 로우 주소 신호의 일부분에 응답하여 활성화된 컬럼 세그먼트 신호로 변경하도록 구성될 수 있는 컬럼 세그먼트 선택 신호 디코더, 복수의 컬럼-서브워드 선택 신호 중 적어도 하나를 활성화된 컬럼 세그먼트 신호 및 활성화된 서브 워드 선택 신호에 응답하여 활성화된 컬럼-서브워드 선택 신호로 변경하도록 구성될 수 있는 컬럼 세그먼트 선택 회로, 및 복수의 서브 워드 라인 중 적어도 하나를 활성화된 메인 워드 라인 및 활성화된 서브 워드 선택 신호에 응답하여 활성화된 서브 워드 라인으로 변경하도록 구성될 수 있는 서브 워드 라인 드라이버를 포함할 수 있다.
본 발명의 하나의 실시예에 따르는 또 다른 예시적 장치가 복수의 어레이를 포함하는 복수의 뱅크일 수 있고, 각각의 어레이는 복수의 블록을 포함하며, 각각의 블록은 메인 워드 라인을 활성화하도록 구성될 수 있는 메인 워드 라인 드라이버, 복수의 서브 워드 라인 드라이버 - 복수의 서브 워드 라인 드라이버의 각각의 서브 워드 라인 드라이버는 활성화된 메인 워드 라인에 응답하여 서브 워드 라인을 활성화하도록 구성될 수 있음 - , 복수의 행렬 - 복수의 행렬의 각각의 행렬은 복수의 메모리 셀을 포함하며 복수의 서브 워드 라인 드라이버의 대응하는 서브 워드 라인에 연결됨 - , 및 복수의 감지 증폭기 - 각각의 감지 증폭기는 복수의 행렬의 대응하는 행렬의 측부에 배치되고 서브 워드 라인에 의해 선택된 메모리 셀로부터 비트 라인으로 판독된 신호를 증폭하도록 구성될 수 있음 - 을 포함한다. 복수의 서브 워드 라인 드라이버의 각각의 서브 워드 라인 드라이버는 복수의 행렬의 하나 이상의 인접 행렬을 포함하는 컬럼 세그먼트에 대응할 수 있으며, 복수의 서브 워드 라인 드라이버의 각각의 서브 워드 라인 드라이버는 하나 이상의 서브 워드 라인을 활성화하여 대응하는 컬럼 세그먼트에서 하나 이상의 인접 행렬을 활성화하도록 구성될 수 있다.
본 발명의 하나의 실시예에 따르는 워드 라인 및 감지 증폭기를 제어하기 위한 예시적 방법이 로우 주소 신호에 응답하여 복수의 서브 워드 선택 신호 중 적어도 하나를 활성화하는 단계, 컬럼 주소 신호의 일부분 및 로우 주소 신호의 일부분에 응답하여 복수의 컬럼 세그먼트 신호 중 적어도 하나를 활성화하는 단계, 활성화된 컬럼 세그먼트 신호 및 활성화된 서브 워드 선택 신호에 응답하여 복수의 서브 워드 라인 중 적어도 하나를 활성 레벨로 구동하는 단계, 복수의 컬럼 세그먼트 신호 중 일부분 및 감지 증폭기 활성화 신호를 수신하는 단계, 복수의 컬럼 세그먼트 신호 중 일부분의 상기 활성화된 컬럼 세그먼트 신호 및 감지 증폭기 활성화 신호에 응답하여 감지 증폭기를 활성화하는 단계, 및 활성화된 서브 워드 라인에 의해 선택된 메모리 셀로부터 판독된 신호를 감지 증폭기에 의해 증폭하는 단계를 포함할 수 있다.
도 1은 동적 랜덤-액세스 메모리(DRAM)에서의 컬럼 세그먼트의 개략도이다.
도 2는 본 발명의 하나의 실시예에 따르는, 메모리 서브 시스템을 포함하는 컴퓨터 시스템의 블록도이다.
도 3은 본 발명의 하나의 실시예에 따르는 도 2의 컴퓨터 시스템의 일부분의 블록도이다.
도 4는 본 발명의 실시예에 따르는, 메모리 서브 시스템에서의 메모리 칩의 블록도이다.
도 5는 본 발명의 하나의 실시예에 따르는 도 4의 메모리 칩의 레이아웃도이다.
도 6은 본 발명의 하나의 실시예에 따르는 도 5의 메모리 칩에서의 메모리 어레이의 블록도이다.
도 7은 본 발명의 하나의 실시예에 따르는 동적 랜덤-액세스 메모리(DRAM)에서의 컬럼 세그먼트의 개략도이다.
도 8a는 본 발명의 하나의 실시예에 따르는 도 6의 컬럼 세그먼트 선택 신호 생성기 회로에서의 컬럼 세그먼트 선택 신호 디코더의 회로도이다.
도 8b는 본 발명의 하나의 실시예에 따르는 도 8a의 컬럼 세그먼트 선택 신호 디코더의 진리표이다.
도 9a는 본 발명의 하나의 실시예에 따르는 서브 워드 라인 선택 신호 디코더의 논리도이다.
도 9b는 본 발명의 하나의 실시예에 따르는 도 9a의 서브 워드 라인 선택 신호 디코더의 진리표이다.
도 10은 본 발명의 하나의 실시예에 따르는 동적 랜덤-액세스 메모리(DRAM)에서의 컬럼 세그먼트의 회로도이다.
도 11a는 본 발명의 하나의 실시예에 따르는, 컬럼 디코더의 회로도이다.
도 11b는 본 발명의 하나의 실시예에 따르는 도 11a의 컬럼 디코더 회로의 회로도이다.
도 12a는 본 발명의 하나의 실시예에 따르는 블록 내 입/출력 라인 선택 스킴의 블록도이다.
도 12b는 본 발명의 하나의 실시예에 따르는 블록 내 입/출력 라인 및 선택 회로의 레이아웃의 개략도이다.
도 13은 본 발명의 하나의 실시예에 따르는, 모드 레지스터의 개략도이다.
도 14는 본 발명의 하나의 실시예에 따르는, 컬럼 세그먼트 선택 신호 생성기 회로에서의 컬럼 세그먼트 선택 신호 디코더의 회로도이다.
본 발명의 다양한 실시예가 첨부된 도면을 참조하여 이하에서 상세히 설명될 것이다. 이하의 상세한 설명은 예시로서 본 발명이 실시될 수 있는 특정 양태 및 실시예를 보여주는 도면을 참조한다. 이들 실시예는 해당 분야의 통상의 기술자가 본 발명을 실시하기에 충분히 상세히 기재된다. 그 밖의 다른 실시예가 사용될 수 있으며, 구조적, 논리적 및 전기적 변화가 본 발명의 범위 내에서 이뤄질 수 있다. 본 명세서에 기재된 다양한 실시예가 반드시 상호 배타적인 것은 아닌데, 이는 개시된 일부 실시예는 개시된 하나 이상의 다른 실시예와 조합되어 새로운 실시예를 형성할 수 있기 때문이다.
도 2는 본 발명의 하나의 실시예에 따르는 메모리 서브 시스템을 포함하는 컴퓨터 시스템의 블록도이다. 컴퓨터 시스템(20)은 멀티-코어 프로세서(21) 및 메모리 서브 시스템(22)을 포함한다. 멀티-코어 프로세서(21)는 복수의 코어(211)(코어_1, 코어_2, 코어_3 … 코어_n)를 포함하며, 여기서 n은 복수의 코어(211)의 개수인 자연수이다. 복수의 코어(211)는 프로그램 명령을 독립적으로 읽고 실행하는 프로세싱 회로이다. 컴퓨터 시스템(20)은 또한 멀티-코어 프로세서(21)와 컴퓨터 시스템(20) 내 그 밖의 다른 회로 간 통신 신호를 핸들링하는 입/출력(I/O) 제어 회로(212)를 포함한다. 멀티-코어 프로세서(21)는 또한 온-칩 메모리(213) 및 메모리 서브 시스템 제어 블록(214)을 포함한다. 복수의 코어(211), I/O 제어 회로(212), 온-칩 메모리(213) 및 메모리 서브 시스템 제어 블록(214) 간 통신이 프로세서 내부 버스(215)를 통해 제공된다. 멀티-코어 프로세서(21) 상의 메모리 서브 시스템 제어 블록(214)은 멀티-코어 프로세서(21)의 외부에 있을 수 있는 메모리 서브 시스템(22)과의 통신을 핸들링한다. 예를 들어, 메모리 서브 시스템 제어 블록(214)은 복수의 코어(211)로부터 메모리 서브 시스템(22)으로 액세스 요청을 제공할 수 있다. 메모리 서브 시스템 제어 블록(214)은 클록 신호, 명령어 신호 및 주소 신호를 메모리 서브 시스템(22)으로 제공한다. 데이터를 메모리 서브 시스템(22) 내에 저장함으로써 데이터를 쓰는 동안, 메모리 서브 시스템 제어 블록(214)은 쓰기 명령어와 함께 메모리 서브 시스템(22)으로 쓰기 데이터를 제공한다. 메모리 서브 시스템(22)으로부터 저장된 데이터를 읽는 동안, 메모리 서브 시스템 제어 블록(214)은 읽기 명령어를 제공하고 메모리 서브 시스템(22)으로부터 데이터를 수신한다.
하나의 실시예에서, 메모리 서브 시스템(22)은 서로 병렬로 장착되며 동시에 동작하는 복수의 메모리 칩을 포함하는 메모리 모듈의 구성을 가질 수 있다. 예를 들어, 8개의 메모리 칩이 포함될 수 있고 각각의 메모리 칩은 8 비트 폭을 갖는 데이터 버스를 포함할 수 있으며, 따라서 메모리 서브 시스템(22)은 64 비트 폭을 가질 수 있다. 복수의 메모리 칩은 모듈 상에 하나의 층으로서 배열 및 배치될 수 있거나 적층된 층들로서 배치될 수 있다. 하나의 실시예에서, 메모리 서브 시스템(22)은 복수의 메모리 모듈을 포함할 수 있다. 하나의 실시예에서, 메모리 칩은 메인 메모리의 기능을 갖는 임의의 메모리일 수 있다. 예를 들어, 메모리 칩은 동적 랜덤-액세스 메모리(DRAM) 또는 비휘발성 랜덤-액세스 메모리(RAM), 가령, 강유전성 RAM(FeRAM), 스핀-전달-토크 RAM(STT-RAM), 상-변화 RAM(PCRAM), 저항 변화 RAM(ReRAM) 등일 수 있다.
도 3은 본 발명의 하나의 실시예에 따르는 도 2의 컴퓨터 시스템(20)의 일부분의 블록도이다. 특히 도 3의 블록도가 도 2의 메모리 서브 시스템 제어 블록(213)으로서 사용될 수 있는 메모리 서브 시스템 제어 블록(213)의 아키텍처를 도시한다. 예를 들어, 메모리 서브 시스템 제어 블록(213)은 제어 논리 회로(31), 명령어 생성 회로(32), 주소 생성 회로(33), 데이터 출력 회로(34) 및 데이터 입력 회로(35)를 포함할 수 있다. 명령어 생성 회로(32)는 메모리 서브 시스템(22)으로 명령어 신호를 제공할 수 있다. 주소 생성 회로(33)는 메모리 서브 시스템(22)으로 주소 신호를 제공할 수 있다. 데이터 출력 회로(34)는 메모리 서브 시스템(22)에 써질 데이터를 제공할 수 있고, 데이터 입력 회로(35)는 메모리 서브 시스템(22)으로부터 판독되는 데이터를 수신한다. 제어 논리 회로(31)는 명령어 생성 회로(32), 주소 생성 회로(33), 데이터 출력 회로(34) 및 데이터 입력 회로(35)를 독립적으로 제어한다. 제어 논리 회로(31)는 메모리 서브 시스템(22)을 제어하기 위한 상태 머신(311), 액세스 요청을 저장하기 위한 액세스 큐(312), 데이터 액세스의 순서를 제어하기 위한 스케줄러(313), 및 저전력 랜덤 액세스 모드 선택 회로(314)를 포함한다. 제어 논리 회로(31)는 앞서 기재된 바와 같이 도 2의 복수의 코어(211)로부터 메모리 서브 시스템으로 액세스 요청을 제어한다. 추가 레이턴시(AL: additive latency)가 설정 회로(315)가 추가 레이턴시를 설정할 수 있으며, 이는 이하에서 상세히 기재될 것이다. 메모리 서브 시스템(22)은 포스팅된-명령어 주소 스트로브(CAS) 모드를 이용하여 추가 레이턴시(AL)를 설정함으로써 오토-프리차지(auto-precharge)가 활성화된 채 읽기/쓰기 명령을 실행하기 위한 전력 소비를 감소시킨다.
도 4는 본 발명의 실시예에 따라 메모리 서브 시스템에서의 메모리 칩의 블록도이다. 메모리 칩(40)은 가령 단일 반도체 칩으로 집적되는 DRAM 또는 비휘발성 RAM일 수 있지만, 그 밖의 다른 디바이스가 또한 본 발명의 메모리 칩(40)일 수 있다. 메모리 칩(40)은 메모리 모듈 기판, 마더 보드 등(도시되지 않음) 상에 장착될 수 있다. 메모리 칩은 메모리 셀 어레이 영역(41) 및 주변 회로 영역(42)을 포함한다. 메모리 셀 어레이 영역(41)은 복수의 뱅크를 포함하는 메모리 셀 어레이(43)를 포함하며, 이때 각각의 뱅크는 복수의 워드 라인, 복수의 비트 라인, 및 상기 복수의 워드 라인과 상기 복수의 비트 라인의 교차점에 배열되는 복수의 메모리 셀을 포함한다. 예를 들어, 복수의 뱅크의 개수는 도 4에 도시된 바와 같이 8일 수 있다. 비트 라인의 선택은 복수의 컬럼 디코더(44)에 의해 수행되며 워드 라인의 선택은 복수의 로우 디코더(45)에 의해 수행된다. 어레이 제어 회로(46)는 메모리 셀 어레이(43)의 뱅크를 선택하도록 제공된다.
주변 회로 영역(42)은 클록 단자(48), 주소 단자(49), 명령어 단자(50) 및 데이터 입/출력(I/O) 단자 DQ(60)를 포함한다. 예를 들어, 데이터 I/O 단자는 8-비트 데이터 통신을 핸들링할 수 있다. 데이터 입력 출력(I/O) 버퍼(59)가 데이터 액세스, 가령, 메모리의 읽기 액세스 및 쓰기 액세스를 위해 데이터 입/출력 단자 DQ(60)로 연결된다. 데이터 I/O 버퍼(59)와 메모리 셀 어레이(43) 간 데이터 액세스는 읽기/쓰기(RW) 증폭기(57) 및 메모리 셀 어레이 영역(41)과 데이터 I/O 단자(60)의 병렬 데이터들을 변환하는 병렬 직렬 변환 회로(58)에 의해 실행될 수 있다. 따라서 데이터는 RW 증폭기(57)와 데이터 I/O 버퍼(59) 간에 전송된다.
주소 단자(49)에 주소 신호(A15-A0) 및 뱅크 주소 신호(BA0-BA2)가 공급된다. 뱅크 주소 신호는 복수의 뱅크 중에서 하나의 뱅크를 선택하는 데 사용될 수 있다. 하나의 뱅크를 선택하기 위해 뱅크 주소 신호는 뱅크 주소 버퍼(56)를 통해 뱅크 선택 신호로서 어레이 제어 회로(46)로 제공된다. 예를 들어, 도 4에 도시된 바와 같이 8개의 뱅크 중에서 하나의 뱅크를 선택할 수 있게 하는 3개의 뱅크 주소 신호(BA0-BA2)가 존재한다. 하나의 실시예에서, 주소 멀티플렉싱에 의해 로우 주소 및 컬럼 주소가 주소 신호(A15-A0) 상에 제공될 수 있다. 추가 레이턴시 및 포스팅된 CAS-모드 없이 메모리 칩에서, 컬럼 주소의 일부분(가령, 도 4에서 Y9 및 Y8)이 멀티플렉싱되지 않을 수 있으며, 개별적으로 로우 주소와 동시에 공급될 수 있다.
명령어 단자(50)는 상보적 CS 신호를 수신하기 위한 칩 선택(/CS) 핀(501), RAS 신호를 수신하기 위한 로우 주소 스트로브(/RAS) 핀(502), CAS 신호를 수신하기 위한 컬럼 주소 스트로브(/CAS) 핀(503), WE 신호를 수신하기 위한 쓰기 활성화(/WE) 핀(504) 등을 포함할 수 있다. 명령어 디코더(51)는 명령어 단자(50)로부터 명령어 신호를 디코딩하여 읽기 명령어 및 쓰기 명령어를 포함하는 다양한 명령어를 수신하고 수신된 명령어에 응답하여 제어 신호를 칩 제어 회로(52)로 제공할 수 있다.
따라서 읽기 명령어가 발행되고 로우 주소와 컬럼 주소가 상기 읽기 명령어와 함께 적시에 공급될 때 읽기 데이터가 로우 주소 및 컬럼 주소에 의해 지정되는 메모리 셀 어레이(43)의 메모리 셀로부터 읽힌다. 읽기 데이터(DQ)는 데이터 I/O 단자(60)로부터 RW 증폭기(57), 병렬 직렬 변환 회로(58) 및 데이터 I/O 버퍼(59)를 통해 출력된다. 마찬가지로, 쓰기 데이터(DQ)는 데이터 I/O 버퍼(59), 병렬 직렬 변환 회로(58) 및 메모리 셀 어레이(43)로의 RW 증폭기(57)를 통해 데이터 I/O 단자(60)로 공급되고 쓰기 명령어가 발행되고 로우 주소와 컬럼 주소가 쓰기 명령어와 함께 적시에 공급될 때 로우 주소 및 컬럼 주소에 의해 지정된 메모리 셀에 써진다.
클록 단자(48)는 클록 핀 CK(481) 및 /CK(482) 및 클록 활성화(CKE) 핀(483)을 포함한다. 클록 단자(48)에 CK 핀(481) 및 /CK 핀(482) 각각에서의 외부 클록 신호 CK 및 /CK가 공급된다. 클록 활성화(CKE) 신호가 클록 단자(48)의 CKE 핀(483)에 공급된다. CKE 신호가 내부 클록 회로, 입력 버퍼 및 출력 드라이버를 활성화 또는 비활성화할 수 있으며, 따라서 CKE 신호는 명령어의 일부이다. 외부 클록 신호 CK 및 /CK가 서로 상보적이며 클록 생성기(47)로 공급된다. 클록 생성기(47)는 외부 클록 신호 CK 및 /CK를 수신하고 상 제어를 실행할 수 있으며 수신된 외부 클록 신호 및 CKE 신호를 기초로 내부 클록 신호를 생성한다. DLL 회로가 클록 생성기(47)로 사용될 수 있지만, 이에 한정되지 않는다. 내부 클록 신호가 다양한 회로, 가령, 명령어 디코더(51), 칩 제어 회로(52), 데이터 I/O 버퍼(59) 등으로 공급될 수 있다. 다양한 회로는 타이밍 신호로서 내부 클록 신호를 이용할 수 있다.
도 5는 본 발명의 실시예에 따르는 도 4의 메모리 칩의 메모리 셀 어레이 영역의 레이아웃 다이어그램이다. 메모리 셀 어레이 영역(41)은 뱅크(70) 내 뱅크(70) 및 어레이(61)를 포함한다. 예를 들어, 메모리 셀 어레이 영역(41) 내 뱅크의 개수는 8일 수 있으며 각각의 뱅크는 뱅크 주소 BA2 내지 BA0에 의해 선택될 수 있다. 예를 들어, 컬럼 디코더(44) 및 로우 디코더(45)가 각각의 뱅크에 대해 제공될 수 있다. 2개의 로우 디코더(45)가 각각의 뱅크의 하나의 방향에서 중앙 부분에 배치될 수 있고 컬럼 디코더(44)가 상기 하나의 방향에 실질적으로 수직인 방향으로 중앙 부분에 배치될 수 있다. 각각의 뱅크(70)는 로우 디코더(45)와 컬럼 디코더(44)에 의해 분할되는 각각의 뱅크의 4개의 영역 상에 배치되는 4개의 어레이(61), 가령, 어레이 0 내지 어레이 3를 포함할 수 있다.
도 6은 본 발명의 하나의 실시예에 따라 도 5의 메모리 칩 내 메모리 어레이의 블록도이다. 예를 들어, 각각의 어레이(61)는 16개의 블록(62)으로 분할될 수 있다. 여기서 블록 0(62)은 2개의 서브 블록(62a 및 62b)으로 분할될 수 있다. 상기 서브 블록(62a)은 하나의 종단에 배치되는 블록 0(62)의 절반 부분이다. 상기 서브 블록(62b)은 다른 종단에 배치되는 블록 0(62)의 다른 절반 부분이다. 블록 0(62)이 2개의 종단에서 2개의 서브 블록(62a 및 62b)으로 분할되기 때문에, 15개의 완전 블록(62)과 2개의 서브 블록(62a 및 62b)을 포함하여 총 17개의 블록이 어레이(61)에 배치된다. 각각의 뱅크(70)는 4개의 어레이(61)를 포함하며(도 5에 도시된 바와 같이), 각각의 어레이(61)는 완전한 16개의 블록에 상응하는 상기 블록(62)을 포함하며, 블록 0에서 블록 63까지 총 64개의 블록(62)이 각각의 뱅크(70) 상에 배치될 수 있다. 예를 들어, 블록 0 내지 블록 15는 어레이 0에 포함될 수 있다. 각각의 블록(62)은 로우 주소의 일부분(가령, 6비트, 가령, X15 내지 X10)에 의해 지시되는 블록 주소에 의해 선택될 수 있다. 예를 들어, 6비트 X15 내지 X10에 의해 지시되는 블록 주소가 "000000"일 때 블록 0이 선택된다. 예를 들어, 로우 주소의 일부분(가령, 10비트, 가령, X9 내지 X0)에 의해 워드 라인이 선택되고 각각의 블록 내 워드 라인의 수는 1024일 수 있다.
어레이 제어 회로(46)가 로우 주소 신호 X15 내지 X0를 수신하고 블록 주소(가령, X15 내지 X10)에 의해 선택된 블록으로 워드 라인 선택을 나타내는 로우 주소 신호의 일부분(가령, X9 내지 X0)을 제공한다. 어레이 제어 회로(46)는 컬럼 세그먼트 선택 신호 생성 회로(65)를 포함할 수 있다. 컬럼 세그먼트 선택 신호 생성 회로(65)는 로우 주소 신호의 일부분(가령, 최하위 비트 X0) 및 컬럼 주소 신호의 일부분(가령, 2비트 Y9 및 Y8)을 수신할 수 있다. 로우 주소 신호의 일부분 및 컬럼 주소 신호의 일부분에 응답하여, 컬럼 세그먼트 선택 신호 생성 회로(65)는 컬럼 세그먼트 신호(가령, CS7 내지 CS0)를 제공할 수 있다. 어레이 제어 회로(46)는 로우 주소 신호의 일부분(가령, X9 내지 X0) 및 컬럼 세그먼트 신호(가령, CS7 내지 CS0)를 제공한다. 각각의 블록은 로우 주소 신호의 일부분(가령, X9 내지 X0) 및 컬럼 세그먼트 신호(가령, CS7 내지 CS0)를 수신하고 로우 주소 신호(가령, X9 내지 X0)의 일부분 및 컬럼 세그먼트 신호(가령, CS7 내지 CS0)에 응답하여 메인 워드 라인(MWL)을 선택하는 로우 디코더(45)를 포함한다. 각각의 블록(62)은 또한 서브 워드 라인(SWL)을 선택하기 위한 서브 워드 드라이버(차후 기재될 예정)를 더 포함할 수 있다. 각각의 블록(62)은 감지 증폭기(63)를 더 포함할 수 있다. 각각의 감지 증폭기(63)는 비트 라인 상으로 서브 워드 라인에 의해 선택된 메모리 셀로부터 판독된 신호를 증폭한다. 컬럼 세그먼트 신호(CS7 내지 CS0)는 어레이 제어 회로(46)로부터 감지 증폭기(63)로 제공될 수 있고 하나 이상의 감지 증폭기(63)는 컬럼 세그먼트 신호에 응답하여 활성화될 수 있다.
컬럼 주소 신호(가령, Y7 내지 Y3) 및 컬럼 세그먼트 신호(CS7 내지 CS0)가 컬럼 디코더(44)로 제공될 수 있다. 1024개의 YS 물리 라인 중에서 8개의 물리 라인을 활성화함으로써 하나의 논리 라인이 128개의 컬럼 선택 라인(YS) 중에서 선택된다. 8개의 물리 라인의 선택에 응답하여, 활성 명령어(ACT)에 의해 선택된 하나의 페이지 내에서 64개의 감지 증폭기(63) 및 IO 라인(64)의 64개 쌍이 서로 선택적으로 연결된다. 선택된 64 비트의 메모리 셀의 읽기 데이터 및 쓰기 데이터가 IO 라인(64)의 쌍을 통해 메모리 셀 어레이와 도 4의 R/W 증폭기(57) 간에 교환된다. 도 4에 도시된 바와 같이, 병렬/직렬 변환 회로(58)가 R/W 증폭기(57)와 데이터 I/O 버퍼(59) 간에 배치되며, 64 비트의 병렬 데이터 및 8 비트 폭을 갖는 8 버스트 길이를 갖는 직렬 데이터가 컬럼 주소 신호의 일부분(가령, Y2 내지 Y0)에 따라 서로 변환된다. 예를 들어, 각각의 블록(62)은 1024개의 로우 곱하기 128개의 컬럼 곱하기 64 비트의 총 약 8M 비트를 갖는 메모리 셀을 포함한다. 이 예시에서, 각각의 뱅크는 64개 블록의 대략 512M 비트를 포함한다. 하나의 칩이 8개의 뱅크를 포함하는 대략 총 4G 비트를 포함한다.
도 7은 본 발명의 하나의 실시예에 따라, 동적 랜덤-액세스 메모리(DRAM)에서의 컬럼 세그먼트의 개략도이다. 각각의 블록(62)은 복수의 메모리 셀 행렬(67)(가령, MAT0 to MAT7)로 분할될 수 있다. 각각의 블록은 메인 워드 라인을 활성화시키기 위한 메인 워드 라인(MWL) 드라이버(68)를 포함할 수 있다. 서브 워드 라인(SWL) 드라이버(66)는 메모리 셀 행렬(67)과 블록(62)의 상부측과 하부측 사이에 배치되며 메인 워드 라인에 연결된다. 각각의 SWL 드라이버(66)는 각각의 SWL 드라이버(66)에 인접한 2개의 메모리 셀 행렬(67)을 포함하는 하나의 컬럼 세그먼트에 대응한다. 서브 워드 라인 선택 신호 디코더(69)는 MWL 드라이버(68)의 측부에 배치될 수 있고 서브 워드 선택 신호를 제공한다. 컬럼 세그먼트 신호(CS7 내지 CS0)가 도 6의 컬럼 세그먼트 선택 신호 생성 회로(65)에서 로우 주소 신호의 일부분(가령, X0) 및 컬럼 주소 신호의 일부분(가령, Y9 및 Y8)으로부터 생성될 수 있다. 2개의 행렬에 대한 각각의 서브 워드 라인이 각각의 컬럼 세그먼트 신호에 의해 선택될 수 있다. 예를 들어, MAT0 및 MAT7가 CS0를 선택함으로써 선택될 수 있다. 마찬가지로, MAT0 및 MAT1가 CS1을 선택함으로써 선택될 수 있다. 대응하는 감지 증폭기(63)가 각각의 컬럼 세그먼트 신호에 응답하여 동시에 활성화될 수 있다. 하나의 컬럼 세그먼트 신호(CS: 가령, 0, 1, 2, 3, 4, 5, 6, 7)를 선택함으로써, 하나 이상의 행렬의 서브 워드 라인 선택 범위 및 하나 이상의 행렬의 감지 증폭기 선택 범위가 도 7에 도시된 바와 같이 정의될 수 있다. 따라서 서브 워드 라인의 선택 및 대응하는 감지 증폭기의 활성화를 포함하는 컬럼 세그먼트의 선택이 하나의 컬럼 세그먼트 신호의 선택에 의해 실행될 수 있다.
도 8a는 본 발명의 하나의 실시예에 따르는 도 6의 컬럼 세그먼트 선택 신호 생성 회로(65)에서 컬럼 세그먼트 선택 신호 디코더의 논리도이다. 도 8b는 본 발명의 하나의 실시예에 따르는, 도 8a의 컬럼 세그먼트 선택 신호 디코더의 진리표이다. 예를 들어, 도 8a의 컬럼 세그먼트 선택 신호 디코더(80)는 논리 회로(81)를 포함할 수 있으며, 각각의 논리 회로(81)는 컬럼 세그먼트 신호와 로우 주소 신호(X0)와 컬럼 주소 신호(Y9 및 Y8)의 조합 간 관계에 대응할 수 있다. 예를 들어, 각각의 논리 회로(81)는 로우 주소 신호(X0)와 컬럼 주소 신호(Y9 및 Y8)의 조합을 수신하는 AND 게이트일 수 있다. 관계에 따라서, 로우 주소 신호(X0)와 컬럼 주소 신호(Y9 및 Y8)의 조합 중 일부가 각각의 논리 회로(81)의 입력 노드에서 반전될 수 있다. 따라서 컬럼 세그먼트 선택 신호 디코더(80)가 로우 주소 신호(X0) 및 컬럼 주소 신호(Y9 및 Y8)를 디코딩하고 로우 주소 신호(X0) 및 컬럼 주소 신호(Y9 및 Y8)에 응답하여, 현재 명령어에 의해 활성화될 블록을 기초로 컬럼 세그먼트 신호(CS7 내지 CS0)를 더 생성할 수 있다. 다시 말하면, 컬럼 세그먼트 선택 신호 디코더(80)가 컬럼 주소 신호의 일부분, 가령, 컬럼 주소 신호(Y9 및 Y8) 및 로우 주소 신호의 일부분, 가령, 로우 주소 신호(X0)에 응답하여, 복수의 컬럼 세그먼트 신호(CS7 내지 CS0) 중 적어도 하나를 활성화시킨다.
도 9a는 본 발명의 하나의 실시예에 따르는 서브 워드-라인 선택 신호 디코더의 논리도이다. 도 9b는 본 발명의 하나의 실시예에 따르는, 도 9a의 서브 워드 라인 선택 신호 디코더의 진리표이다. 예를 들어, 서브 워드 라인 선택 신호 디코더(90)는 도 7의 서브 워드 라인 선택 신호 디코더(69)로서 사용될 수 있다. 도 9a의 서브 워드 라인 선택 신호 디코더(90)는 논리 회로(91)를 포함할 수 있으며, 각각의 논리 회로(91)는 서브 워드 라인 선택 범위와 로우 주소 신호(X2 내지 X0)의 조합 간 관계에 대응할 수 있다. 예를 들어, 각각의 논리 회로(91)는 AND 게이트일 수 있으며 로우 주소 신호(X2 내지 X0)의 조합을 수신할 수 있다. 관계에 따라, 로우 주소 신호(X2 내지 X0)의 조합 중 일부가 각각의 논리 회로(91)의 입력 노드에서 반전될 수 있다. 따라서 서브 워드 라인 선택 신호 디코더(90)가 로우 주소 신호(X2 내지 X0)를 디코딩하고, 로우 주소 신호(X2 내지 X0)에 응답하여 서브 워드 라인 선택 신호(FX7 내지 FX0)를 더 생성할 수 있다. 다시 말해서, 서브 워드 라인 선택 신호 디코더(90)는, 최하위 비트 X0을 포함하여 로우 주소의 하위 비트에 대응하는 로우 주소 신호에 응답하여, 복수의 서브 라인 선택 신호(FX7 내지 FX0) 중 적어도 하나를 활성화한다. 서브 워드 라인 선택 신호 디코더(90)는 컬럼 세그먼트 신호(CS7 내지 CS0)에 대한 신호 라인을 이용해 서브 워드 라인 선택 신호(FX7 내지 FX0) 중 하나를 선택적으로 활성화시킬 수 있다.
도 10은 본 발명의 하나의 실시예에 따르는, 동적 랜덤-액세스 메모리(DRAM)에서의 컬럼 세그먼트의 회로도이다. 각각의 블록(62)은 복수의 컬럼 세그먼트 선택 회로(100)를 포함한다. 앞서 도 8a 및 9a를 참조하여 기재된 바와 같이, 각각의 컬럼 세그먼트 선택 회로(100)는 서브 워드 선택 신호(FX7 내지 FX0)의 활성화된 서브 워드 선택 신호 및 컬럼 세그먼트 신호(CS7 내지 CS0)의 활성화된 컬럼 세그먼트 신호에 응답하여 컬럼-서브워드(C-SW) 선택 신호 중 적어도 하나를 활성화시킬 수 있다. 감지 증폭기 활성화 신호(SE)와 함께 컬럼 세그먼트 신호(CS7 내지 CS0)에 응답하여, 복수의 감지 증폭기 선택 회로(103) 중 하나가 도 7의 대응하는 감지 증폭기(63)를 활성화하도록 선택될 수 있다. 컬럼 세그먼트는 행렬(107)(가령, MAT0 내지 MAT2), 행렬(107)들 간 서브 워드 라인(SWL) 드라이버(106) 및 행렬(107)의 측부에서 행렬(107)에 대응하는 감지 증폭기 선택 회로(103)를 포함하는 감지 증폭기 컬럼을 포함한다. 각각의 행렬(107)과 연관된 각각의 서브 워드 라인 SWL(102)이 활성 메인 워드 라인 MWL(101) 및 활성 C-SW 선택 신호에 응답하여 각각의 서브 워드 라인 SWL(102)의 측부 상에 배치되는 각각의 SWL 드라이버(106)에 의해 구동된다. 예를 들어, SWL 드라이버(106)는 서브 워드 라인 SWL(102)의 상부측 및 하부측 상에 배치된다. 행렬 MAT0 및 MAT1을 포함하는 컬럼 세그먼트를 선택하기 위한 컬럼 세그먼트 신호(CS1)가 활성 레벨(가령, 논리적 하이(high) 레벨)로 설정되고, 메인 워드 라인 MWL(101) 중 하나가 로우 주소 신호(X9 내지 X3)를 디코딩한 결과로서 활성 레벨로 설정된다. 서브 워드 라인 선택 신호(FX1, FX3, FX5 및 FX7) 중 임의의 하나가 로우 주소 신호(X2 내지 X0)를 디코딩함으로써 활성 레벨로 설정될 때, SWL 드라이버(106)가 행렬 MAT0 및 MAT1(107)에 연결된 대응하는 서브 워드 라인 SWL(102)을 활성 레벨로 활성화시킬 수 있다. 다시 말하면, SWL 드라이버(106)는 활성화된 서브 워드 라인 선택 신호 및 활성화된 MWL(101)에 응답하여 대응하는 서브 워드 라인을 구동할 수 있다. 행렬 MAT0 및 MAT1(107)에 대한 컬럼 세그먼트 신호(CS1)가 활성 레벨로 설정될 때 감지 증폭기 활성화 신호(SE)가 행렬 MAT0 및 MAT1(107)에 대해 감지 증폭기 선택 회로(103)로 제공된다. 이러한 방식으로, 컬럼 세그먼트 선택 신호(CS7 내지 CS0) 중 하나에 의해 선택되는 행렬(107)에 대응하는 서브 워드 라인 SWL(102)과 감지 증폭기 선택 회로(103)의 조합이 활성화될 수 있다.
도 11a는 본 발명의 하나의 실시예에 따르는 컬럼 디코더의 회로도이다. 컬럼 디코더(44)는 컬럼 선택 라인 YS 중 하나를 선택하는 것을 제어한다. 예를 들어, 컬럼 디코더(44)는 컬럼 디코더 회로(112) 및 컬럼 세그먼트 신호 CS0 내지 CS7 중 2개를 수신하는 OR 회로인 논리 게이트(113)를 포함할 수 있다. 예를 들어, 도 11a의 컬럼 디코더 회로(112) 및 논리 게이트(113)가 도 10의 행렬 MAT0 내지 MAT2에 대응할 수 있다. 예를 들어, 2개의 컬럼 디코더 회로(112)가 행렬 MAT0 및 MAT1에 대한 컬럼 세그먼트 신호 CS1의 활성 레벨에 응답하여 선택될 수 있다. 도 11b는 본 발명의 하나의 실시예에 따르는 도 11a의 컬럼 디코더 회로의 회로도이다. 각각의 컬럼 디코더 회로(112)는 논리 게이트, 가령, NAND 회로인 1000-1031, 1100-1131, 1200-1231 및 1300-1331를 포함할 수 있다. 32개의 논리 컬럼 선택 라인(YS31 내지 YS0) 중 하나가 선택될 때, 선택된 논리 컬럼 선택 라인에 대응하는 128개의 물리 컬럼 선택 라인 중 4개의 라인이 컬럼 주소 신호 Y7 내지 Y3에 응답하여 활성화될 수 있다. 다시 말하면, 컬럼 디코더 회로(112)가 컬럼 주소 신호의 일부분(가령, Y7 내지 Y3)에 응답하고, 복수의 컬럼 세그먼트 신호(가령, 도 11a의 중앙의 컬럼 디코더 회로(112)에 대한 CS2 및 CS1)에 더 응답하여, 물리 컬럼 선택 라인에 대응하는 복수의 컬럼 선택 신호를 생성할 수 있다. 예를 들어, 논리 컬럼 선택 라인(YS0)이 선택될 때 물리 컬럼 선택 라인 0-0, 0-1, 0-2 및 0-3이 활성 레벨로 설정된다. 앞서 언급된 바와 같이, 하나의 컬럼 세그먼트에 대응하는 2개의 컬럼 디코더, 가령, 2개의 행렬(가령, MAT0 및 MAT1)이 선택될 수 있다. 따라서 총 8개의 물리 컬럼 선택 라인(YS)이 활성화될 수 있다.
도 12a는 본 발명의 하나의 실시예에 따라 블록 내 입/출력 라인 선택 스킴의 블록도이다. 예를 들어, 행렬 MAT1(107)이 메모리 셀(1401)을 포함할 수 있다. 행렬 MAT1(107)은 각각의 메모리 셀(1401)을 액세스하기 위한 서브 워드 라인 SWL(1404) 및 비트 라인 BL(1405)을 더 포함한다. 앞서 기재된 바와 같이, 서브 워드 라인 SWL 드라이버(1466)는 2개의 행렬, 가령, MAT1 및 MAT0 사이에 배치될 수 있다. 도 10의 SWL 드라이버(106)는 SWL 드라이버(1466)으로서 사용될 수 있다. SWL 드라이버(1466)는 메인 워드 라인 MWL 드라이버 MWL, 가령, 도 7의 MWL 드라이버(68)로부터의 신호뿐 아니라 도 10에서 기재된 서브 워드 라인 선택 신호(FX) 및 컬럼 세그먼트 신호(CS)까지 수신할 수 있다. MWL, FX 및 CS 신호에 응답하여, SWL 드라이버(1266)는 MAT1 및 MAT0에 대해 서브 워드 라인 SWL(1404)을 활성화시킬 수 있다. 행렬 MAT1(107)은 예를 들어 1024개 비트 라인을 포함할 수 있다. 8개의 행렬을 포함하는 하나의 블록은 8192 (=1024×8)개 비트 라인을 포함한다. 앞서 기재된 바와 같이, 행렬 MAT1(107)은 32개의 논리 컬럼 선택 라인 YS31 내지 YS0(1402)에 연결될 수 있다. 32개의 논리 컬럼 선택 라인(1402)(가령, YS31 내지 YS0) 중 하나가 선택될 때, 선택된 논리 컬럼 선택 라인(1402)에 대응하는 4개의 물리 컬럼 선택 라인(1403)이 활성화될 수 있다. 예를 들어, 논리 컬럼 선택 라인(1402)(가령, YS0)이 선택될 때 물리 컬럼 선택 라인(1403)(가령, 도 12a의 0-0, 0-1, 0-2 및 0-3)이 활성 레벨로 설정된다. 앞서 언급된 바와 같이, 2개의 행렬(107)에 대해 서브 워드 라인 SWL(1404)을 활성화함으로써, 2개의 행렬(107)(가령, MAT0 및 MAT1)을 포함하는 하나의 컬럼 세그먼트가 선택될 수 있다. 도 12a에서, 도 12a의 좌측부 상의 4개의 감지 증폭기(1463) 및 도 12a의 우측부 상의 4개의 감지 증폭기(1463)가 하나의 물리 컬럼 선택 라인(1403)에 응답하여 대응하는 4개의 로컬 입/출력 라인 LIO(1406)으로 연결될 수 있다. 예를 들어, 메모리 셀(1401) 내 데이터가 행렬(107)의 좌측부 상의 4개의 감지 증폭기(1463)에 연결된 4개의 상위 LIO(1406) 및 우측부 상의 4개의 감지 증폭기(1463)으로 연결된 4개의 하위 LIO(1406)을 통과할 수 있다. 행렬(107)(가령, MAT1) 내 총 8개의 LIO(1406)가 8개의 메인 입/출력 라인 MIO(1407)으로 연결된다. 8개의 MIO는 하나의 물리 컬럼 선택 라인(1403)에 대응하고 4개의 물리 컬럼 선택 라인(1403)이 하나의 논리 컬럼 선택 라인(1402)의 활성화에 의해 활성화된다. 즉, 하나의 행렬(107)로부터의 메모리 셀(1401)의 총 32개 비트가 동시에 액세스될 수 있다. 하나의 활성 서브 워드 라인(1404)이 하나의 뱅크 내에서 활성화될 수 있는 하나의 블록 내 2개의 행렬(107)에 대응하기 때문에, 하나의 논리 컬럼 선택 라인 YS(1402)을 기초로 하는 8개의 물리 컬럼 선택 라인(1403)의 조합(가령, 0-0, 0-1) 및 서브 워드 라인 SWL(1404)의 선택에 의해 총 64개 비트가 액세스될 수 있다.
도 12b는 본 발명의 하나의 실시예에 따르는 블록 내 입/출력 라인 및 선택 회로의 레이아웃의 개략도이다. 각각의 블록(62)은 LIO(1406)의 복수의 쌍에 연결된다. IO 라인의 복수의 쌍은 LIO(1406)의 쌍 및 MIO(1407)의 쌍으로 계층적으로 분할된다. LIO(1406)의 쌍과 MIO(1407)의 쌍의 연결은 각각의 행렬에 대해 복수의 감지 증폭기(1463)에 의해 제어된다. 도 12a에 도시된 바와 같이 하나의 물리 컬럼 선택 라인(1403)의 활성화에 응답하여, 행렬(67)의 각각의 측부에서의 4개의 감지 증폭기(1463)가 LIO(1406)의 4개의 쌍으로 연결된다. LIO(1406)의 4개의 쌍이 MIO(1407)의 4개의 쌍에 연결된다. 따라서 행렬(67)의 양 측부 상의 MIO 라인(1407)의 총 8개의 쌍이 물리 컬럼 선택 라인 YS(1403)의 활성화에 응답하여 활성화된다. 하나의 행렬(67) 내에서, 도 12a에 도시된 바와 같이 하나의 논리 컬럼 선택 라인 YS(1402)의 활성화에 응답하여 4개의 물리 컬럼 선택 라인(1403)이 활성화될 수 있다. 따라서 총 32개의 감지 증폭기(1463)가 하나의 행렬(67) 내에서 MIO(1407)의 32개의 쌍에 연결될 수 있다. 따라서 총 64개의 감지 증폭기(1463)가 2개의 행렬(67)을 포함하는 하나의 컬럼 세그먼트 내 MIO(1407)의 64개의 쌍에 연결될 수 있다. I/O 선택 회로(1470)가 컬럼 세그먼트 신호(CS7 내지 CS0)에 응답하여 MIO(1407)의 64개의 쌍을 RW 증폭기, 가령, 도 4의 RW 증폭기(57)로 선택적으로 연결한다. 따라서 I/O 선택 회로가 MIO(1407)의 64개의 쌍과 RW 증폭기 간 데이터 통신을 핸들링한다. 예를 들어, I/O 선택 회로가 도 11a의 컬럼 디코더(44)와 유사한 회로 구조를 가질 수 있으며, 따라서 이의 기재가 생략될 것이다.
하나의 실시예에서, 추가 레이턴시가 활성화되는 동안 연속적으로 발행된 뱅크 활성화 명령어 및 오토-프리차지 명령어에 응답하여 컬럼 세그먼트 선택이 실행될 수 있다. 상기의 컬럼 세그먼트 선택이 JEDEC 표준에 부합할 수 있다. 도 13은 본 발명의 하나의 실시예에 따르는 모드 레지스터 MR1(53)의 개략도이다. JEDEC에 부합하는 더블 데이터 율 유형 3 동기식 DRAM(DDR3 SDRAM) 또는 더블 데이터 율 4세대 SDRAM(DDR4 SDRAM)이 도 4의 모드 레지스터(53)로서 사용될 수 있는 모드 레지스터 MR1(53)를 포함할 수 있다. 모드 레지스터(53)는 추가 레이턴시의 활성화 상태를 나타내는 AL 비트 필드 A4 및 A3를 포함할 수 있다. 추가 레이턴시 AL의 활성화 및 추가 레이턴시 AL의 크기가 모드 레지스터(53)의 AL 비트 필드 A4 및 A3에서 설정될 수 있다. 예를 들어, 모드 레지스터(53)의 AL 비트 필드 A4 및 A3가 "0" 및 "0"으로 설정될 때 추가 레이턴시가 비활성화될 수 있다. 예를 들어, A4 및 A3의 AL 비트 필드가 "0" 및 "1"로 설정될 때, 추가 레이턴시 AL의 크기가 "CL-1"로 설정되며, 여기서 CL은 CAS 레이턴시이다. A4 및 A3의 AL 비트 필드가 "1" 및 "0"으로 설정될 때 추가 레이턴시 AL의 크기가 "CL-2"로 설정된다.
도 14는 본 발명의 하나의 실시예에 따르는, 컬럼 세그먼트 선택 신호 생성기 회로에서의 컬럼 세그먼트 선택 신호 디코더의 회로도이다. 예를 들어, 도 14의 컬럼 세그먼트 선택 신호 디코더(80')가 논리 회로(81)를 포함할 수 있으며, 이의 기재는 생략될 것이다. 컬럼 세그먼트 선택 신호 디코더(80')는 선택기 회로(1482) 및 선택 제어 회로(1483)를 더 포함할 수 있다. 예를 들어, 선택 제어 회로(1483)는 NAND 게이트일 수 있다. 선택 제어 회로(1483)는 추가 레이턴시 활성화 신호(ALE) 및 오토 프리차지 활성화 신호(APE)를 입력 신호로서 수신할 수 있다. 추가 레이턴시(AL)가 모드 레지스터, 가령 도 13의 모드 레지스터 MR1(53)에서 설정될 때 추가 레이턴시 활성화 신호(ALE)는 활성(가령, 논리적 하이 레벨)일 수 있다. 오토-프리차지 활성화된 읽기/쓰기 명령어에 응답하여 오토 프리차지 활성화 신호(APE)는 활성(가령, 논리적 하이 레벨)일 수 있다. 이 실시예에서, 컬럼 세그먼트 신호(CS7 내지 CS0)가 선택기 회로(1482)로 제공될 수 있다. 따라서 선택 제어 회로(1483)가 활성 ALE 및 APE 신호에 응답하여 활성 신호(가령, 논리적 로우(low) 레벨)을 제공한다. 선택기 회로(1482)는 도 6의 컬럼 세그먼트 선택 신호 생성 회로(65)로부터의 컬럼 세그먼트 신호(CS7 내지 CS0)를 대신하여 신호(XCS7 내지 XCS0)를 제공하는 OR 게이트일 수 있다. 활성 레이턴시가 설정되고 오토-프리차지가 활성돠된 읽기/쓰기 명령어가 실행 중일 때 선택기 회로(1482)는 신호(XCS7 내지 XCS0)로서 컬럼 세그먼트 신호(CS0 내지 CS7)를 도 10의 컬럼 세그먼트의 회로도로 제공한다. ALE 및 APE 신호 중 적어도 하나가 비활성화 상태(가령, 논리적 로우 레벨)로 설정되는 경우, 모든 신호(XCS7 내지 XCS0)가 활성화 상태(가령, 논리적 하이 레벨)로 설정될 수 있다. 따라서 도 10의 컬럼 세그먼트 신호(CS0 내지 CS7)를 이용한 각각의 블록 내 컬럼 세그먼트 제어가 비활성화될 수 있다. 결과적으로, 서브 워드 라인이 선택될 수 있고 대응하는 감지 증폭기가 각각의 블록에서 활성화될 수 있다.
본 발명이 특정한 바람직한 실시예 및 예시의 맥락으로 개시되었지만, 해당 분야의 통상의 기술자라면 본 발명이 특정하게 개시된 실시예를 넘어서 그 밖의 다른 대안적 실시예 및/또는 본 발명의 용도 및 자명한 변경예 및 균등예까지 확장될 수 있음을 알 것이다. 덧붙여, 본 발명의 범위 내에 있는 그 밖의 다른 변경이 본 명세서를 기초로 해당 분야의 통상의 기술자에게 자명할 것이다. 실시예의 특정 특징 및 양태의 다양한 조합 또는 부분 조합이 만들어질 수 있고 여전히 본 발명의 범위 내에 있음이 또한 자명하다. 개시된 실시예의 다양한 특징 및 양태가 조합될 수 있거나 서로를 대체하여 개시된 발명의 다양한 모드를 형성할 수 있음이 이해되어야 한다. 따라서 여기서 개시된 본 발명의 적어도 일부의 범위가 앞서 기재된 특정하게 개시된 실시예에 한정되지 않음이 이해될 것이다.

Claims (20)

  1. 장치로서,
    제어 정보 및 복수의 입력 신호들을 수신하도록 구성되고, 복수의 디코드된 신호들을 제공하도록 구성된, 디코더 회로를 포함하며,
    상기 디코더 회로는, 추가 레이턴시 활성화 신호 및 오토 프리차지 활성화 신호에 기초하여 상기 제어 정보가 제1 상태를 나타낼 때, 상기 복수의 입력 신호들에 응답하여 상기 디코드된 신호들 중 하나를 활성화하도록 구성되고; 상기 추가 레이턴시 활성화 신호 및 상기 오토 프리차지 활성화 신호에 기초하여 상기 제어 정보가 제2 상태를 나타낼 때, 상기 복수의 입력 신호들과는 무관하게 상기 복수의 디코드된 신호들 각각을 활성화하도록 구성되는, 장치.
  2. 제1항에 있어서,
    상기 제어 정보는 적어도 상기 추가 레이턴시 활성화 신호에 응답하는, 장치.
  3. 제1항에 있어서,
    상기 제어 정보는 적어도 상기 오토 프리차지 활성화 신호에 응답하는, 장치.
  4. 제1항에 있어서,
    상기 제어 정보는 적어도 상기 추가 레이턴시 활성화 신호 및 상기 오토 프리차지 활성화 신호의 조합에 응답하는, 장치.
  5. 제4항에 있어서,
    상기 추가 레이턴시 활성화 신호 및 상기 오토 프리차지 활성화 신호 중 적어도 하나가 활성화되지 않았을 때, 상기 제어 정보는 상기 제2 상태를 나타내는, 장치.
  6. 제5항에 있어서,
    상기 추가 레이턴시 활성화 신호 및 상기 오토 프리차지 활성화 신호 모두 활성화되었을 때, 상기 제어 정보는 상기 제1 상태를 나타내는, 장치.
  7. 제1항에 있어서,
    상기 복수의 입력 신호들은 컬럼 주소 신호들의 일부와 로우 주소 신호들의 일부를 포함하는, 장치.
  8. 제1항에 있어서,
    상기 장치는,
    복수의 서브 워드 드라이버들로서, 상기 복수의 서브 워드 드라이버들 각각은 상기 복수의 디코드된 신호들 중 대응하는 하나를 수신하도록 구성되며, 상기 복수의 입력 신호들 중 대응하는 하나가 활성화됨에 적어도 부분적으로 응답하여 활성화되도록 추가적으로 구성되는, 상기 복수의 서브 워드 드라이버들을 더 포함하는, 장치.
  9. 장치로서,
    제어 정보 및 복수의 입력 신호들을 수신하도록 구성되고, 복수의 디코드된 신호들을 제공하도록 추가적으로 구성된, 디코더 회로를 포함하며,
    상기 디코더 회로는, 상기 제어 정보가 제1 상태를 나타낼 때, 상기 복수의 입력 신호들에 응답하여 상기 디코드된 신호들 중 하나를 활성화하도록 구성되고; 상기 제어 정보가 제2 상태를 나타낼 때, 상기 복수의 입력 신호들과는 무관하게 상기 복수의 디코드된 신호들 각각을 활성화하도록 구성되며;
    상기 디코더 회로는,
    상기 복수의 입력 신호들을 수신하고 복수의 중간 디코드된 신호들을 출력하도록 구성되고, 상기 복수의 입력 신호들에 응답하여 상기 복수의 중간 디코드된 신호들 중 하나의 신호를 활성화하고 상기 복수의 중간 디코드된 신호들 중 나머지의 신호들을 비활성화하도록 추가적으로 구성된 디코딩 회로; 및
    상기 복수의 중간 디코드된 신호들을 수신하도록 구성되고, 상기 제어 정보가 상기 제1 상태를 나타낼 때는 상기 복수의 중간 디코드된 신호들을 상기 복수의 디코드된 신호들로서 통과시키며, 상기 제어 정보가 상기 제2 상태를 나타낼 때는 상기 복수의 중간 디코드된 신호들과는 무관하게 상기 디코드된 신호들 각각을 활성화하도록 추가적으로 구성되는 게이트 회로를 포함하는, 장치.
  10. 제9항에 있어서,
    상기 장치는 상기 복수의 디코드된 신호들을 각각 수신하도록 구성된 복수의 기능성 회로들을 더 포함하며,
    상기 복수의 기능성 회로들 각각은 상기 복수의 디코드된 신호들 중 연관된 디코드된 신호가 활성화됨에 적어도 부분적으로 응답하여 활성화되도록 구성되는, 장치.
  11. 제10항에 있어서,
    상기 복수의 입력 신호들은 주소 신호들의 세트이며,
    상기 복수의 기능성 회로들 각각은 워드 라인 드라이버를 포함하는, 장치.
  12. 제11항에 있어서,
    상기 주소 신호들의 세트는 적어도 하나의 로우 주소 및 적어도 하나의 컬럼 주소를 포함하는, 장치.
  13. 제9항에 있어서,
    상기 제어 정보는 적어도 두 개의 제어 신호들에 기초하여 생성되며,
    상기 제어 정보는 상기 적어도 두 개의 제어 신호들 중 적어도 하나가 제1 논리 레벨일 때 상기 제2 상태를 나타내며,
    상기 제어 정보는 상기 적어도 두 개의 제어 신호들 각각이 제2 논리 레벨일 때 상기 제1 상태를 나타내는, 장치.
  14. 디코더 회로를 포함하는 장치로서,
    상기 디코더 회로는,
    복수의 논리 회로들로서, 상기 복수의 논리 회로들의 각각의 논리 회로는 로우 주소 신호들의 일부와 컬럼 주소 신호들의 일부를 수신하도록 구성되며, 상기 복수의 논리 회로들은 활성화 신호 및 복수의 비활성화 신호들을 포함하는 복수의 제1 출력 신호들을 제공하도록 구성되는, 상기 복수의 논리 회로들;
    복수의 제어 신호들에 응답하고 제어 신호를 출력하도록 구성되는, 제어 회로;
    복수의 선택 회로들로서, 상기 복수의 선택 회로들의 각각의 선택 회로는 상기 복수의 제1 출력 신호들 중 대응하는 하나를 수신하도록 구성되고, 상기 복수의 선택 회로들은 상기 제어 신호가 제1 논리 레벨일 때 상기 활성화 신호 및 상기 복수의 비활성화 신호들을 포함하는 복수의 제2 출력 신호들을 제공하도록 구성되고 상기 제어 신호가 제2 논리 레벨일 때 복수의 활성화 신호들을 포함하는 상기 복수의 제2 출력 신호들을 제공하도록 추가적으로 구성되는, 상기 복수의 선택 회로들을 포함하는, 장치.
  15. 제14항에 있어서,
    상기 제어 신호는 추가 레이턴시 활성화 신호를 포함하는, 장치.
  16. 제14항에 있어서,
    상기 제어 신호는 오토-프리차지 활성화된 신호를 포함하는, 장치.
  17. 제14항에 있어서,
    상기 제어 신호는 추가 레이턴시 활성화 신호 및 오토-프리차지 활성화된 신호의 조합인, 장치.
  18. 제17항에 있어서,
    상기 추가 레이턴시 활성화 신호 및 상기 오토-프리차지 활성화된 신호 중 적어도 하나가 활성화되지 않았을 때, 상기 제어 신호는 상기 제2 논리 레벨로 설정되는, 장치.
  19. 제18항에 있어서,
    상기 추가 레이턴시 활성화 신호 및 상기 오토-프리차지 활성화된 신호 모두 활성화되었을 때, 상기 제어 신호는 상기 제1 논리 레벨로 설정되는, 장치.
  20. 제14항에 있어서,
    상기 장치는,
    복수의 서브 워드 드라이버들로서, 상기 복수의 서브 워드 드라이버들의 각각의 서브 워드 드라이버는 상기 복수의 제2 출력 신호들 중 대응하는 제2 출력 신호를 수신하도록 구성되는 상기 복수의 서브 워드 드라이버들을 더 포함하며,
    상기 복수의 서브 워드 드라이버들의 각각의 서브 워드 드라이버는 상기 대응하는 제2 출력 신호가 활성화 상태인 것에 응답하여 활성화되고,
    상기 복수의 서브 워드 드라이버들의 각각의 서브 워드 드라이버는 상기 대응하는 제2 출력 신호가 비활성화 상태인 것에 응답하여 비활성화되는, 장치.
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