KR102309357B1 - 반도체 디바이스 및 제조를 위한 방법 - Google Patents

반도체 디바이스 및 제조를 위한 방법 Download PDF

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KR102309357B1
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다-쇼우 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스가 제공된다. 반도체 디바이스는, 소스/드레인 영역을 포함하는 반도체층, 반도체층 위의 제1 자기층, 및 소스/드레인 영역 위에 있고 제1 자기층에 인접한 제1 유전체층을 갖는다. 반도체 디바이스는, 제1 유전체층을 관통해 연장되는 금속 구조물, 금속 구조물 위의 제2 자기층, 및 제1 자기층 위에 있고 제1 유전체층에 인접한 제2 유전체층을 갖는다.

Description

반도체 디바이스 및 제조를 위한 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION}
[관련 출원]
본 출원은, 발명의 명칭이 "SEMICONDUCTOR ARRANGEMENT AND METHOD FOR MANUFACTURE(반도체 배열 및 제조 방법)"이고 2018년 10월 31일에 출원된 미국 가특허 출원 제62/753,187호에 대한 우선권을 청구하며, 이 미국 가특허 출원은 본 명세서에 참조로서 통합된다.
자기 랜덤 액세스 메모리(MRAM, magnetic random access memory)는 데이터를 저장하기 위한 기술이다. MRAM은 MRAM 셀 내의 자기 터널 접합부(MTJ, magnetic tunnel junction) 디바이스의 저항에 기초하여 데이터를 저장한다. MTJ 디바이스는, 절연체층에 의해 분리된 2개의 자기층을 일반적으로 포함한다. MTJ 디바이스의 자기층 중 하나의 자기장 방향을 바꿈으로써 MRAM 셀에 데이터가 기입된다. 자기장 방향은 MTJ 디바이스의 저항에 영향을 미치며, 이에 의해, 기입되는 데이터를 저장한다.
본 개시의 양상들은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1 내지 도 8은, 하나 이상의 실시예에 따른, 다양한 제조 단계에서의 반도체 디바이스를 도시한 것이다.
도 9 내지 도 17은, 하나 이상의 실시예에 따른, 다양한 제조 단계에서의 반도체 디바이스를 도시한 것이다.
도 18 내지 도 28은, 하나 이상의 실시예에 따른, 다양한 제조 단계에서의 반도체 디바이스를 도시한 것이다.
다음의 개시는, 예컨대, 제공되는 주제의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 디바이스의 특정한 예가 설명되어 있다. 물론, 이들은 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예시에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.
반도체 디바이스를 제조하기 위한 하나 이상의 기법이 본 명세서에서 제공된다. 일부 실시예에서, 반도체 디바이스는 MRAM의 MTJ 디바이스를 포함한다.
도 1을 참조하면, 기판(101) 상에 반도체 디바이스(100)의 적어도 일부가 형성된다. 일부 실시예에서, 기판(101)은 에피택셜층, SOI(silicon-on-insulator) 구조물, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 실리콘, 게르마늄 탄화물, 갈륨 비화물, 게르마늄 비화물, 인듐 산화물, 사파이어, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 p형 기판(P-기판) 또는 n형 기판(N-기판) 중 적어도 하나이다. 일부 실시예에서, 기판(101)은 도핑된 에피택셜층, 구배형 반도체층, 또는 복수의 반도체층으로서, 반도체층 중 하나 이상은 반도체층 중 또 다른 복수의 층과는 상이한 유형인, 복수의 반도체층 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 p-웰 또는 n-웰 중 적어도 하나를 포함한다.
일부 실시예에 따라서, 기판(101)은 절연체층을 포함한다. 일부 실시예에서, 절연체층은 실리콘 산화물, 사파이어, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 절연체층은 매립형 산화물(BOX, buried oxide)층을 포함한다. 일부 실시예에서, 절연체층은 주입, 산화, 퇴적, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 절연체층은 SOI 구조물의 컴포넌트이다.
계속하여 도 1을 참조하면, 기판(101) 내에 제1 소스/드레인 영역(102a) 및 제2 소스/드레인 영역(102b)이 형성된다. 제1 소스/드레인 영역(102a)은 제1 비아와 같은 전도성 부재(108a)에 의해 제1 콘택트(110a)에 커플링된다. 제2 소스/드레인 영역(102b)은 제2 비아와 같은 전도성 부재(108b)에 의해 제2 콘택트(110b)에 커플링된다. 일부 실시예에서, 제1 소스/드레인 영역(102a) 또는 제2 소스/드레인 영역(102b) 중 적어도 하나는 이온 주입, 인시츄(in situ) 도핑, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 게이트 전극을 포함하는 게이트 스택(104)이 기판(101) 위에 형성된다.
기판(101), 게이트 스택(104), 제1 소스/드레인 영역(102a), 또는 제2 소스/드레인 영역(102b) 중 적어도 하나의 위에 제1 유전체층(106)이 형성된다. 일부 실시예에 따라서, 제1 유전체층(106)은 물리적 기상 증착(PVD, physical vapor deposition), 스퍼터링, 화학적 기상 증착(CVD, chemical vapor deposition), 저압 CVD (LPCVD, low pressure CVD), 원자층 화학적 기상 증착(ALCVD, atomic layer chemical vapor deposition), 초고진공 CVD (UHVCVD, ultrahigh vacuum CVD), 감압 CVD (RPCVD, reduced pressure CVD), 분자 빔 에피택시(MBE, molecular beam epitaxy), 액상 에피택시(LPE, liquid phase epitaxy), 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제1 유전체층(106)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제1 유전체층(106)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 예를 들어 에칭에 의해, 제1 유전체층(106) 내에 하나 이상의 개구가 형성되고, 하나 이상의 개구 중 적어도 하나의 내에 제1 콘택트(110a), 전도성 부재(108a), 제2 콘택트(110b), 또는 전도성 부재(108b) 중 적어도 하나가 형성된다.
계속하여 도 1을 참조하면, 제1 유전체층(106) 위에 에칭 정지층(112)이 형성된다. 일부 실시예에서, 에칭 정지층(112)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 에칭 정지층(112)은 실리콘 산화질화물(SiON), SiN, SiC, 탄소 도핑 실리콘 산화물, 또는 다른 적합한 물질 중 적어도 하나를 포함한다.
계속하여 도 1을 참조하면, 에칭 정지층(112) 위에 제2 유전체층(114)이 형성된다. 일부 실시예에 따라서, 제2 유전체층(114)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제2 유전체층(114)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제2 유전체층(114)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다.
도 2를 참조하면, 일부 실시예에 따라서, 개구(123)를 형성하고 제2 콘택트(110b)를 노출시키기 위해 제2 유전체층(114) 및 에칭 정지층(112)이 패터닝된다. 일부 실시예에서, 개구(123)는 비아 부분(123a) 및 트렌치 부분(123b)을 갖는다. 일부 실시예에서, 제2 유전체층(114) 또는 에칭 정지층(112) 중 적어도 하나는 이중 다마신(dual damascene) 공정에 의해 패터닝된다. 일부 실시예에서, 제2 유전체층(114) 또는 에칭 정지층(112) 중 적어도 하나는 플라즈마 에칭, 반응성 이온 에칭(RIE, reactive ion etching), 습식 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 패터닝된다. 일부 실시예에서, 제2 유전체층(114) 또는 에칭 정지층(112) 중 적어도 하나의 패터닝 시에 포토레지스트가 사용되며, 포토레지스트의, 용해성과 같은, 특성이 광에 의해 영향을 받도록, 포토레지스트는 광감성 물질을 포함한다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트 중 어느 하나이다. 네거티브 포토레지스트에 관하여, 네거티브 포토레지스트의 영역은 광원에 의해 조명될 때 불용성이 되어, 후속 현상 단계 중에 네거티브 포토레지스트에 용제를 도포하는 것은 네거티브 포토레지스트의 조명되지 않은 영역을 제거하도록 한다. 네거티브 포토레지스트 내에 형성된 패턴은 따라서 광원과 네거티브 포토레지스트 사이의 템플릿의 불투명 영역에 의해 규정되는 패턴의 네거티브이다. 포지티브 포토레지스트에서, 포지티브 포토레지스트의 조명된 영역은 가용성이되며 현상 중의 용제 도포를 통해 제거된다. 따라서, 포지티브 포토레지스트 내에 형성된 패턴은 광원과 포지티브 포토레지스트 사이의 템플릿의 불투명 영역의 포지티브 이미지이다.
도 3은, 제2 유전체층(114) 위에 그리고 개구(123) 내에 형성된 제1 자기층(118)을 도시한다. 일부 실시예에서, 제2 콘택트(110b) 위에, 그리고 개구(123)를 규정하는 제2 유전체층(114)의 측벽 또는 에칭 정지층(112)의 측벽 중 적어도 하나에 인접하게, 제1 자기층(118)의 일부가 형성된다. 본 명세서에서 사용되는 바와 같이, 인접이라는 용어는, 기판(101)의 상단 표면에 평행하게 연장되는 평면이 두 물체 다와 교차하도록 2개의 물체가 측방향으로 동일 평면 내에 있음을 나타낸다. 다르게 언급되어 있지 않은 한, 인접은 두 물체가 서로 직접 접촉한다는 것을 의미하도록 의도되지 않지만, 두 물체는 서로에 인접하면서도 서로와 접촉할 수 있다. 일부 실시예에서, 제1 자기층(118)의 일부는, 개구(123)를 규정하는 제2 유전체층(114)의 측벽 또는 에칭 정지층(112)의 측벽 중 적어도 하나와 접촉한다.
일부 실시예에서, 제1 자기층(118)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에 따라서, 제1 자기층(118)은 영구적인 자화 방향을 갖도록 형성된다. 일부 실시예에서, 제1 자기층(118)은 Ni, Fe, Mn, Co, CoFeB, CoFe, NiFe, NiMnSb, PtMnSb, PtMnSb, Fe3O4, CrO2, CoCr, CoPt, CoCrPt, CoFe, CoFeCr, CoFePt, CoFeCrPt, 또는 다른 적합한 물질 중 적어도 하나를 포함한다.
계속하여 도 3을 참조하면, 일부 실시예에 따라서, 제1 자기층(118) 위에 그리고 개구(123) 내에 터널층(120)이 형성된다. 일부 실시예에서, 제2 콘택트(110b) 위에, 그리고 개구(123)를 규정하는 제2 유전체층(114)의 측벽 또는 에칭 정지층(112)의 측벽 중 적어도 하나에 인접하게, 터널층(120)의 일부가 형성된다. 일부 실시예에 따라서, 터널층(120)은 비자기(non-magnetic) 물질을 포함한다. 일부 실시예에 따라서, 터널층(120)은 절연체 물질을 포함한다. 일부 실시예에서, 터널층(120)은 마그네슘 산화물(MgO), Al2O3, 알루미늄 질화물(AlN), 알루미늄 산화질화물(AlON), 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 터널층(120)은 5옹스트롬과 15옹스트롬 사이의 두께를 갖는다. 일부 실시예에서, 터널층(120)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다.
계속하여 도 3을 참조하면, 일부 실시예에 따라서, 터널층(120) 위에 그리고 개구(123) 내에 제2 자기층(122)이 형성된다. 일부 실시예에서, 제2 콘택트(110b) 위에, 그리고 개구(123)를 규정하는 제2 유전체층(114)의 측벽 또는 에칭 정지층(112)의 측벽 중 적어도 하나에 인접하게, 제2 자기층(122)의 일부가 형성된다. 일부 실시예에 따라서, 제2 자기층(122)은 영구적인 자화 방향을 갖도록 형성된다. 일부 실시예에 따라서, 제2 자기층(122)은 Ni, Fe, Mn, Co, CoFeB, CoFe, NiFe, NiMnSb, PtMnSb, PtMnSb, Fe3O4, CrO2, CoCr, CoPt, CoCrPt, CoFe, CoFeCr, CoFePt, CoFeCrPt, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 제2 자기층(122)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에 따라서, 제1 자기층(118)과 제2 자기층(122)은 동일한 물질 조성을 갖는다.
제1 자기층(118), 터널층(120), 및 제2 자기층(122)은, 때로는, MTJ 스택(124)으로서 지칭된다. 일부 실시예에서, MTJ 스택(124)은 완전히 또는 부분적으로 원통형 형상을 갖는다. 일부 실시예에서, MTJ 스택(124)은 완전히 또는 부분적으로 사각형 형상을 갖는다. 일부 실시예에서, MTJ 스택(124)은 하나 이상의 다른 자기층 또는 하나 이상의 다른 비자기층 중 적어도 하나를 갖는다.
도 4를 참조하면, 일부 실시예에 따라서, 개구(123)의 트렌치 부분(123b)을 규정하는 제2 유전체층(114)의 일부 및 개구(123)의 비아 부분(123a)(도 2에 나타나 있음) 내에 있지 않은 MTJ 스택(124)의 부분이 제거된다. 일부 실시예에 따라서, 개구(123)의 트렌치 부분(123b)을 규정하는 제2 유전체층(114)의 부분 또는 개구(123)의 비아 부분(123a) 내에 있지 않은 MTJ 스택(124)의 부분 중 적어도 하나는 화학적-기계적 평탄화(CMP, chemical-mechanical planarization) 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에서, MTJ 스택(124)의 최상단 표면은 제2 유전체층(114)의 최상단 표면과 동일 평면 내에 있다.
도 5를 참조하면, 일부 실시예에 따라서, 제2 유전체층(114) 및 MTJ 스택(124) 위에 제3 유전체층(126)이 형성된다. 일부 실시예에 따라서, 제3 유전체층(126)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제3 유전체층(126)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제3 유전체층(126)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제2 유전체층(114)과 제3 유전체층(126)은 동일한 물질 조성을 갖는다.
계속하여 도 5를 참조하면, 일부 실시예에 따라서, 제3 유전체층(126)이 제2 유전체층(114)과 접촉하는 곳에 제1 계면(128)이 규정된다.
도 6을 참조하면, 일부 실시예에 따라서, 제2 개구(125)를 형성하고 MTJ 스택(124)을 노출시키기 위해 제3 유전체층(126)이 패터닝된다. 일부 실시예에 따라서, 제3 유전체층(126)은 플라즈마 에칭, RIE, 습식 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 패터닝된다. 일부 실시예에서, 제3 유전체층(126)의 패터닝 시에 포토레지스트가 사용된다.
도 7을 참조하면, 제3 유전체층(126) 위에 그리고 MTJ 스택(124) 위의 제2 개구(125) 내에 전도성 물질의 층(131)이 형성된다. 일부 실시예에 따라서, 전도성 물질의 층(131)은 Co, Ni, W, Ti, Ta, Cu, Al, Mo, TiN, TaN, WSi, Ni-Si, Co-Si, WN, TiAlN, TaCN, TaC, TaSiN, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 전도성 물질의 층(131)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 전기화학 도금(ECP, electrochemical plating), 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다.
도 8을 참조하면, MTJ 스택(124) 위에 전극(132)을 형성하기 위해, 제2 개구(125) 내에 있지 않은 전도성 물질의 층(131)의 부분이 제거된다. 일부 실시예에 따라서, 전극(132)은 MTJ 스택(124)과 전기자기적으로 커플링된다. 일부 실시예에 따라서, 제2 개구(125) 내에 있지 않은 전도성 물질의 층(131)의 부분은 CMP 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에서, 전극(132)의 최상단 표면은 제3 유전체층(126)의 최상단 표면과 동일 평면 내에 있다.
일부 실시예에 따라서, 반도체 디바이스(100)는, 전극(132), MTJ 스택(124), 제2 콘택트(110b), 및 전도성 부재(108b)를 경유하는, 제2 소스/드레인 영역(102b)에 대한 전기 연결부를 포함한다. 일부 실시예에 따라서, MTJ 스택(124)의 자기층 중 하나의 자기장 방향을 바꿈으로써 반도체 디바이스(100)에 데이터가 기입된다.
도 9를 참조하면, 기판(101) 상에 반도체 디바이스(200) 중 적어도 일부가 형성된다. 일부 실시예에서, 기판(101)은 에피택셜층, SOI(silicon-on-insulator) 구조물, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 실리콘, 게르마늄 탄화물, 갈륨 비화물, 게르마늄 비화물, 인듐 산화물, 사파이어, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 p형 기판(P-기판) 또는 n형 기판(N-기판) 중 적어도 하나이다. 일부 실시예에서, 기판(101)은 도핑된 에피택셜층, 구배형 반도체층, 또는 복수의 반도체층으로서, 반도체층 중 하나 이상은 반도체층 중 또 다른 복수의 층과는 상이한 유형인, 복수의 반도체층 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 p-웰 또는 n-웰 중 적어도 하나를 포함한다.
일부 실시예에 따라서, 기판(101)은 절연체층을 포함한다. 일부 실시예에서, 절연체층은 실리콘 산화물, 사파이어, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 절연체층은 매립형 산화물(BOX)층을 포함한다. 일부 실시예에서, 절연체층은 주입, 산화, 퇴적, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 절연체층은 SOI 구조물의 컴포넌트이다.
계속하여 도 9를 참조하면, 기판(101) 내에 제1 소스/드레인 영역(102a) 및 제2 소스/드레인 영역(102b)이 형성된다. 제1 소스/드레인 영역(102a)은 전도성 부재(108a)에 의해 제1 콘택트(110a)에 커플링된다. 제2 소스/드레인 영역(102b)은 전도성 부재(108b)에 의해 제2 콘택트(110b)에 커플링된다. 일부 실시예에서, 제1 소스/드레인 영역(102a) 또는 제2 소스/드레인 영역(102b) 중 적어도 하나는 이온 주입, 인시츄 도핑, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 게이트 전극을 포함하는 게이트 스택(104)이 기판(101) 위에 형성된다.
기판(101), 게이트 스택(104), 제1 소스/드레인 영역(102a), 또는 제2 소스/드레인 영역(102b) 중 적어도 하나의 위에 제1 유전체층(106)이 형성된다. 일부 실시예에 따라서, 제1 유전체층(106)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제1 유전체층(106)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제1 유전체층(106)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 예를 들어 에칭에 의해, 제1 유전체층(106) 내에 하나 이상의 개구가 형성되고, 하나 이상의 개구 중 적어도 하나의 내에 제1 콘택트(110a), 전도성 부재(108a), 제2 콘택트(110b), 또는 전도성 부재(108b) 중 적어도 하나가 형성된다.
계속하여 도 9를 참조하면, 제1 유전체층(106) 위에 에칭 정지층(112)이 형성된다. 일부 실시예에서, 에칭 정지층(112)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 에칭 정지층(112)은 SiON, SiN, SiC, 탄소 도핑 실리콘 산화물, 또는 다른 적합한 물질 중 적어도 하나를 포함한다.
계속하여 도 9를 참조하면, 에칭 정지층(112) 위에 제2 유전체층(214)이 형성된다. 일부 실시예에 따라서, 제2 유전체층(214)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제2 유전체층(214)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제2 유전체층(214)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다.
도 10을 참조하면, 일부 실시예에 따라서, 제1 개구(223)를 형성하고 제2 콘택트(110b)를 노출시키기 위해 제2 유전체층(214) 및 에칭 정지층(112)이 패터닝된다. 일부 실시예에서, 개구(223)는 비아 부분(223a) 및 트렌치 부분(223b)을 갖는다. 일부 실시예에서, 제2 유전체층(214) 또는 에칭 정지층(112) 중 적어도 하나는 이중 다마신 공정에 의해 패터닝된다. 일부 실시예에서, 제2 유전체층(214) 또는 에칭 정지층(112) 중 적어도 하나는 플라즈마 에칭, 반응성 이온 에칭(RIE), 습식 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 패터닝된다. 일부 실시예에서, 제2 유전체층(214) 또는 에칭 정지층(112) 중 적어도 하나의 패터닝 시에 포토레지스트가 사용된다.
도 11을 참조하면, 일부 실시예에서, 제1 개구(223)의 비아 부분(223a) 및 트렌치 부분(223b) 내에 그리고 제2 콘택트(110b) 위에 금속 구조물(234)이 형성된다. 일부 실시예에서, 금속 구조물(234)은 Co, Ni, W, Ti, Ta, Cu, Al, Mo, TiN, TaN, WSi, Ni-Si, Co-Si, WN, TiAlN, TaCN, TaC, TaSiN, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 금속 구조물(234)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, ECP, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 금속 구조물(234)은 화학적 기계적 연마를 거친다. 일부 실시예에서, 금속 구조물(234)의 최상단 표면은 제2 유전체층(214)의 최상단 표면과 동일 평면 내에 있다.
도 12를 참조하면, 일부 실시예에서, 제2 유전체층(214)이 제거된다. 일부 실시예에 따라서, 제2 유전체층(214)은 플라즈마 에칭, RIE, 습식 에칭 중 적어도 하나에 의해 제거된다. 일부 실시예에 따라서, 제1 개구(223)의 트렌치 부분(223b) 내에 형성된 금속 구조물(234)의 일부 아래에 놓이는(또는 그에 의해 커버되는) 제2 유전체층(214)의 일부 또는 나머지가 잔존한다. 일부 실시예에서, 제2 유전체층(214)의 제거 시에 포토레지스트가 사용된다. 일부 실시예에서, 금속 구조물(234)의 에칭 선택도는 제2 유전체층(214)의 에칭 선택도와는 충분히 상이하여, 제2 유전체층의 제거 공정 중에 금속 구조물(234)은 금속 구조물(234) 아래에 놓이는(또는 그에 의해 커버되는) 제2 유전체층(214)의 부분 또는 나머지가 제거되는 것을 막기 위한 하드 마스크로서 기능한다.
도 13을 참조하면, 일부 실시예에서, 에칭 정지층(112) 및 금속 구조물(234) 위에 그리고 제2 유전체층(214)의 나머지의 측벽에 인접하게 MTJ 스택(224)이 형성된다. 일부 실시예에서, MTJ 스택(224)은 제1 자기층, 제1 자기층 위의 터널층, 및 터널층 위의 제2 자기층을 포함한다. 일부 실시예에서, MTJ 스택(224)의 층들 중 적어도 하나는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에 따라서, 제1 자기층의 측벽, 터널층의 측벽, 및 제2 자기층의 측벽은 제2 유전체층(214)의 측벽과 접촉한다.
일부 실시예에 따라서, 제1 자기층은 영구적인 자화 방향을 갖도록 형성된다. 일부 실시예에서, 제1 자기층은 Ni, Fe, Mn, Co, CoFeB, CoFe, NiFe, NiMnSb, PtMnSb, PtMnSb, Fe3O4, CrO2, CoCr, CoPt, CoCrPt, CoFe, CoFeCr, CoFePt, CoFeCrPt, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 터널층은 비자기 물질을 포함한다. 일부 실시예에 따라서, 터널층은 절연체 물질을 포함한다. 일부 실시예에서, 터널층은 마그네슘 산화물(MgO), Al2O3, 알루미늄 질화물(AlN), 알루미늄 산화질화물(AlON), 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 터널층은 5옹스트롬과 15옹스트롬 사이의 두께를 갖는다. 일부 실시예에 따라서, 제2 자기층은 영구적인 자화 방향을 갖도록 형성된다. 일부 실시예에 따라서, 제2 자기층(122)은 Ni, Fe, Mn, Co, CoFeB, CoFe, NiFe, NiMnSb, PtMnSb, PtMnSb, Fe3O4, CrO2, CoCr, CoPt, CoCrPt, CoFe, CoFeCr, CoFePt, CoFeCrPt, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제1 자기층과 제2 자기층은 동일한 물질 조성을 갖는다.
일부 실시예에 따라서, MTJ 스택(224)과 금속 구조물(234) 사이의 가능한 단락을 완화시키기 위하여, 비아 부분(223a)의 높이(227)는, 후속적으로 형성되는 MTJ 스택(224)의 높이(228)보다 더 크도록 선택된다. 즉, MTJ 스택(224)의 측벽이 제2 유전체층(214)의 나머지 부분에만 접촉하고 MTJ 스택(224)에는 접촉하지 않도록, 비아 부분(223a)의 높이는, 후속적으로 형성되는 MTJ 스택(224)의 높이보다 더 크도록 선택된다.
도 14를 참조하면, 일부 실시예에 따라서, MTJ 스택(224) 위에 그리고 제2 유전체층(214)의 나머지의 측벽에 인접하게 제3 유전체층(226)이 형성된다. 일부 실시예에 따라서, 제3 유전체층(226)의 측벽은, 금속 구조물(234) 위에 놓이는 제1 자기층, 터널층, 및 제2 자기층과 같은, MTJ 스택(224)의 일부의 측벽과 접촉하고 제2 유전체층(214)의 측벽과 접촉한다.
일부 실시예에서, 제3 유전체층(226)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제3 유전체층(226)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제3 유전체층(226)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제2 유전체층(214)과 제3 유전체층(226)은 동일한 물질 조성을 갖는다.
도 15를 참조하면, 일부 실시예에 따라서, 제2 개구(225)를 형성하고 금속 구조물(234) 위의 MTJ 스택(224)의 일부를 노출시키기 위해 제3 유전체층(226)이 패터닝된다. 일부 실시예에 따라서, 제3 유전체층(226)은 플라즈마 에칭, RIE, 습식 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 패터닝된다. 일부 실시예에서, 제3 유전체층(226)의 패터닝 시에 포토레지스트가 사용된다.
도 16을 참조하면, 제3 유전체층(226) 위에 그리고 MTJ 스택(224) 위의 제2 개구(225) 내에 전도성 물질의 층(231)이 형성된다. 일부 실시예에 따라서, 전도성 물질의 층(231)은 Co, Ni, W, Ti, Ta, Cu, Al, Mo, TiN, TaN, WSi, Ni-Si, Co-Si, WN, TiAlN, TaCN, TaC, TaSiN, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 전도성 물질의 층(231)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 전기화학 도금(ECP), 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다.
도 17을 참조하면, MTJ 스택(224) 위에 그리고 제3 유전체층(226)에 인접하게 전극(232)을 형성하기 위해, 제2 개구(225) 내에 있지 않은 전도성 물질의 층(231)의 부분이 제거된다. 일부 실시예에 따라서, 전극(232)은 MTJ 스택(224)과 전기자기적으로 커플링된다. 일부 실시예에 따라서, 제2 개구(225) 내에 있지 않은 전도성 물질의 층(231)의 부분은 CMP 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에서, 전극(232)의 최상단 표면은 제3 유전체층(226)의 최상단 표면과 동일 평면 내에 있다.
일부 실시예에 따라서, 반도체 디바이스(200)는, 전극(232), MTJ 스택(224), 금속 구조물(234), 제2 콘택트(110b), 및 전도성 부재(108b)를 경유하는, 제2 소스/드레인 영역(102b)에 대한 전기 연결부를 포함한다. 일부 실시예에 따라서, MTJ 스택(224)의 자기층 중 하나의 자기장 방향을 바꿈으로써 반도체 디바이스(200)에 데이터가 기입된다. 제3 유전체층(226) 아래에 놓이는(또는 그에 의해 커버되는) MTJ 스택(224)의 부분은 더미 MTJ 스택으로서 지칭될 수 있다는 것이 이해될 수 있으며, 왜냐하면 MTJ 스택의 이 부분은 데이터를 저장하기 위해 사용되지 않으며 단지 형성 공정의 나머지일 뿐이기 때문이다.
도 18을 참조하면, 기판(101) 상에 반도체 디바이스(300)의 적어도 일부가 형성된다. 일부 실시예에서, 기판(101)은 에피택셜층, SOI(silicon-on-insulator) 구조물, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 실리콘, 게르마늄 탄화물, 갈륨 비화물, 게르마늄 비화물, 인듐 산화물, 사파이어, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 p형 기판(P-기판) 또는 n형 기판(N-기판) 중 적어도 하나이다. 일부 실시예에서, 기판(101)은 도핑된 에피택셜층, 구배형 반도체층, 또는 복수의 반도체층으로서, 반도체층 중 하나 이상은 반도체층 중 또 다른 복수의 층과는 상이한 유형인, 복수의 반도체층 중 적어도 하나를 포함한다. 일부 실시예에서, 기판(101)은 p-웰 또는 n-웰 중 적어도 하나를 포함한다.
일부 실시예에 따라서, 기판(101)은 절연체층을 포함한다. 일부 실시예에서, 절연체층은 실리콘 산화물, 사파이어, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 절연체층은 매립형 산화물(BOX)층을 포함한다. 일부 실시예에서, 절연체층은 주입, 산화, 퇴적, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 절연체층은 SOI 구조물의 컴포넌트이다.
계속하여 도 18을 참조하면, 기판(101) 내에 제1 소스/드레인 영역(102a) 및 제2 소스/드레인 영역(102b)이 형성된다. 제1 소스/드레인 영역(102a)은 전도성 부재(108a)에 의해 제1 콘택트(110a)에 커플링된다. 제2 소스/드레인 영역(102b)은 전도성 부재(108b)에 의해 제2 콘택트에 커플링된다. 일부 실시예에서, 제1 소스/드레인 영역(102a) 또는 제2 소스/드레인 영역(102b) 중 적어도 하나는 이온 주입, 인시츄 도핑, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 게이트 전극을 포함하는 게이트 스택(104)이 기판(101) 위에 형성된다.
기판(101), 게이트 스택(104), 제1 소스/드레인 영역(102a), 또는 제2 소스/드레인 영역(102b) 중 적어도 하나의 위에 제1 유전체층(106)이 형성된다. 일부 실시예에 따라서, 제1 유전체층(106)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제1 유전체층(106)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제1 유전체층(106)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 예를 들어 에칭에 의해, 제1 유전체층(106) 내에 하나 이상의 개구가 형성되고, 하나 이상의 개구 중 적어도 하나의 내에 제1 콘택트(110a), 전도성 부재(108a), 제2 콘택트(110b), 또는 전도성 부재(108b) 중 적어도 하나가 형성된다.
계속하여 도 18을 참조하면, 제1 유전체층(106) 위에 에칭 정지층(112)이 형성된다. 일부 실시예에서, 에칭 정지층(112)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 에칭 정지층(112)은 SiON, SiN, SiC, 탄소 도핑 실리콘 산화물, 또는 다른 적합한 물질 중 적어도 하나를 포함한다.
계속하여 도 18을 참조하면, 에칭 정지층(112) 위에 제2 유전체층(314)이 형성된다. 일부 실시예에 따라서, 제2 유전체층(314)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제2 유전체층(314)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제2 유전체층(314)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다.
도 19를 참조하면, 일부 실시예에 따라서, 개구(323)를 형성하고 제2 콘택트(110b)를 노출시키기 위해 제2 유전체층(314) 및 에칭 정지층(112)이 패터닝된다. 일부 실시예에서, 제2 유전체층(314) 또는 에칭 정지층(112) 중 적어도 하나는 단일 다마신 공정에 의해 패터닝된다. 일부 실시예에서, 제2 유전체층(314) 또는 에칭 정지층(112) 중 적어도 하나는 플라즈마 에칭, 반응성 이온 에칭(RIE), 습식 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 패터닝된다. 일부 실시예에서, 제2 유전체층(314) 또는 에칭 정지층(112) 중 적어도 하나의 패터닝 시에 포토레지스트가 사용된다.
도 20을 참조하면, 일부 실시예에서, 개구(323) 내에 그리고 제2 콘택트(110b) 위에 금속 구조물(342)이 형성된다. 일부 실시예에서, 금속 구조물(342)은 Co, Ni, W, Ti, Ta, Cu, Al, Mo, TiN, TaN, WSi, Ni-Si, Co-Si, WN, TiAlN, TaCN, TaC, TaSiN, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 금속 구조물(342)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, ECP, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 금속 구조물(342)은 CMP를 거친다. 일부 실시예에서, 금속 구조물(342)의 최상단 표면은 제2 유전체층(314)의 최상단 표면과 동일 평면 내에 있다.
도 21을 참조하면, 제2 유전체층(314) 및 금속 구조물(342) 위에 제3 유전체층(326)이 형성된다. 일부 실시예에 따라서, 제3 유전체층(326)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제3 유전체층(326)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제3 유전체층(326)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제2 유전체층(314)과 제3 유전체층(326)은 동일한 물질 조성을 갖는다.
계속하여 도 21을 참조하면, 일부 실시예에 따라서, 제3 유전체층(326)이 제2 유전체층(314)과 접촉하는 곳에 제1 계면(328)이 규정된다.
도 22를 참조하면, 일부 실시예에 따라서, 제2 개구(325)를 형성하고 금속 구조물(342)을 노출시키기 위해 제3 유전체층(326)이 패터닝된다. 일부 실시예에 따라서, 제3 유전체층(326)은 플라즈마 에칭, RIE, 습식 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 패터닝된다. 일부 실시예에서, 제3 유전체층(326)의 패터닝 시에 포토레지스트가 사용된다. 일부 실시예에서, 개구(325)의 폭은 금속 구조물(342)의 폭보다 더 크다.
도 23을 참조하면, 일부 실시예에서, 제3 유전체층(326) 위에 그리고 금속 구조물(342) 위의 제2 개구(325) 내에 MTJ 스택(324)이 형성된다. 일부 실시예에서, MTJ 스택(224)은 제1 자기층, 제1 자기층 위의 터널층, 및 터널층 위의 제2 자기층을 포함한다. 일부 실시예에서, MTJ 스택(324)의 층들 중 적어도 하나는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에 따라서, 제1 자기층은 영구적인 자화 방향을 갖도록 형성된다. 일부 실시예에서, 제1 자기층은 Ni, Fe, Mn, Co, CoFeB, CoFe, NiFe, NiMnSb, PtMnSb, PtMnSb, Fe3O4, CrO2, CoCr, CoPt, CoCrPt, CoFe, CoFeCr, CoFePt, CoFeCrPt, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 터널층은 비자기 물질을 포함한다. 일부 실시예에 따라서, 터널층은 절연체 물질을 포함한다. 일부 실시예에서, 터널층은 마그네슘 산화물(MgO), Al2O3, 알루미늄 질화물(AlN), 알루미늄 산화질화물(AlON), 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 터널층은 5옹스트롬과 15옹스트롬 사이의 두께를 갖는다. 일부 실시예에 따라서, 제2 자기층은 영구적인 자화 방향을 갖도록 형성된다. 일부 실시예에 따라서, 제2 자기층은 Ni, Fe, Mn, Co, CoFeB, CoFe, NiFe, NiMnSb, PtMnSb, PtMnSb, Fe3O4, CrO2, CoCr, CoPt, CoCrPt, CoFe, CoFeCr, CoFePt, CoFeCrPt, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제1 자기층과 제2 자기층은 동일한 물질 조성을 갖는다.
일부 실시예에 따라서, 제2 개구(325)의 높이는, 후속적으로 형성되는 MTJ 스택(324)의 높이보다 더 크도록 선택된다. 일부 실시예에서, 제2 개구(325) 내의 MTJ 스택(324)의 부분의 최상단 표면은 제3 유전체층(326)의 최상단 표면과 동일 평면 내에 있지 않다. 일부 실시예에서, 제2 개구(325) 내의 MTJ 스택(324)의 부분의 최상단 표면은 제3 유전체층(326)의 최상단 표면 아래에 있다. 일부 실시예에서, 제2 개구(325) 내의 MTJ 스택(324)의 부분의 최상단 표면은 제3 유전체층(326)의 최상단 표면과 동일 평면 내에 있다.
도 24를 참조하면, 일부 실시예에 따라서, 제2 개구(325) 내에 있지 않은 MTJ 스택(324)의 부분이 제거된다. 일부 실시예에 따라서, 제2 개구(325) 내의 MTJ 스택(324)의 부분의 최상단 표면 위로 연장되는 제3 유전체층(326)의 부분이 제거된다. 일부 실시예에 따라서, 제2 개구(325) 내에 있지 않은 MTJ 스택(324)의 부분 또는 제2 개구(325) 내의 MTJ 스택(324)의 부분의 최상단 표면 위로 연장되는 제3 유전체층(326)의 부분 중 적어도 하나는 CMP 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에서, 제2 개구(325) 내에 있지 않은 MTJ 스택(324)의 부분이 제거된 후, MTJ 스택(324)의 최상단 표면은 제3 유전체층(326)의 최상단 표면과 동일 평면 내에 있다. 일부 실시예에서, 제2 개구(325) 내에 있지 않은 MTJ 스택(324)의 부분이 제거된 후, 제2 개구(325) 내의 MTJ 스택(324)의 부분의 최상단 표면은 제3 유전체층(326)의 최상단 표면 아래에 있다.
도 25를 참조하면, 제3 유전체층(326) 및 MTJ 스택(324) 위에 제4 유전체층(334)이 형성된다. 일부 실시예에 따라서, 제4 유전체층(334)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제4 유전체층(334)은 금속 질화물, 하이-k 유전체, 희토류 산화물, 희토류 산화물의 알루미늄산염, 희토류 산화물의 규산염, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제3 유전체층(326)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 제2 유전체층(214)과 제4 유전체층(334)은 동일한 물질 조성을 갖는다. 일부 실시예에 따라서, 제3 유전체층(326)과 제4 유전체층(334)은 동일한 물질 조성을 갖는다.
계속하여 도 25를 참조하면, 일부 실시예에 따라서, 제4 유전체층(334)이 제3 유전체층(326)과 접촉하는 곳에 제2 계면(335)이 규정된다.
도 26을 참조하면, 일부 실시예에 따라서, 제3 개구(327)를 형성하고 MTJ 스택(324)을 노출시키기 위해 제4 유전체층(334)이 패터닝된다. 일부 실시예에 따라서, 플라즈마 에칭, RIE, 습식 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 제4 유전체층(334)이 패터닝된다. 일부 실시예에서, 제3 유전체층(326)의 패터닝 시에 포토레지스트가 사용된다.
도 27을 참조하면, 제4 유전체층(334) 위에 그리고 MTJ 스택(324) 위의 제3 개구(327) 내에 전도성 물질의 층(331)이 형성된다. 일부 실시예에 따라서, 전도성 물질의 층(331)은 Co, Ni, W, Ti, Ta, Cu, Al, Mo, TiN, TaN, WSi, Ni-Si, Co-Si, WN, TiAlN, TaCN, TaC, TaSiN, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따라서, 전도성 물질의 층(331)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 전기화학 도금(ECP), 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다.
도 28을 참조하면, MTJ 스택(324) 위에 전극(332)을 형성하기 위해, 제3 개구(327) 내에 있지 않은 전도성 물질의 층(331)의 부분이 제거된다. 일부 실시예에 따라서, 전극(332)은 MTJ 스택(324)에 전기자기적으로 커플링된다. 일부 실시예에 따라서, 제3 개구(327) 내에 있지 않은 전도성 물질의 층(331)의 부분은 CMP 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에서, 전극(332)의 최상단 표면은 제4 유전체층(334)의 최상단 표면과 동일 평면 내에 있다.
일부 실시예에 따라서, 반도체 디바이스(300)는, 전극(332), MTJ 스택(324), 금속 구조물(342), 제2 콘택트(110b), 및 전도성 부재(108b)를 경유하는, 제2 소스/드레인 영역(102b)에 대한 전기 연결부를 포함한다. 일부 실시예에 따라서, MTJ 스택(324)의 자기층 중 하나의 자기장 방향을 바꿈으로써 반도체 디바이스(300)에 데이터가 기입된다.
일부 실시예에 따라서, 본 명세서에 설명된 공정은, 이온 빔 에칭(IBE, an ion beam etch)을 사용하여 MTJ를 에칭하지 않고도, MTJ의 형성을 가능케 한다. 그러므로, MTJ의 단락을 초래할 수 있는, IBE 도중의 스퍼터링으로 인한 MTJ의 재퇴적이 완화될 수 있고, 에칭 정지층과 같은 다른 층에 대한 손상이 완화될 수 있으며, 이는 반도체 디바이스의 전체적인 성능을 개선한다. 또한, 전술한 실시예는, 소스/드레인 영역에 가까운 유전체층 내에 MTJ 스택을 형성하는 것을 예시하지만, 일부 실시예에서, MTJ 스택은, 소스/드레인 영역으로부터 더 멀리 떨어진 유전체층 내에 형성될 수 있고, 비아 구조물 또는 다른 전도성 구조물이 콘택트와 MTJ 스택 사이에 형성되어 소스/드레인 영역을 MTJ 스택에 연결하도록 할 수 있다는 것이 이해될 것이다.
일부 실시예에 따라서, 반도체 디바이스가 제공된다. 반도체 디바이스는, 소스/드레인 영역을 포함하는 반도체층, 반도체층 위의 제1 자기층, 및 소스/드레인 영역 위에 있고 제1 자기층에 인접한 제1 유전체층을 포함한다. 반도체 디바이스는, 제1 유전체층을 관통해 연장되는 금속 구조물, 금속 구조물 위의 제2 자기층, 및 제1 자기층 위에 있고 제1 유전체층에 인접한 제2 유전체층을 포함한다.
일부 실시예에 따라서, 제1 자기층과 제2 자기층은 동일한 물질 조성을 갖는다.
일부 실시예에 따라서, 제2 유전체층은 제2 자기층에 인접하다.
일부 실시예에 따라서, 제1 유전체층의 측벽은 제1 자기층의 측벽 및 제2 유전체층의 측벽과 접촉한다.
일부 실시예에 따라서, 반도체 디바이스는, 제2 자기층 위에 있고 제2 유전체층에 인접한 전극을 포함한다.
일부 실시예에 따라서, 반도체 디바이스는, 제1 자기층 위의 제1 절연체 및 제1 절연체 위의 제3 자기층을 포함한다. 제1 자기층, 제1 절연체층, 및 제3 자기층은 더미 자기 터널 접합부를 규정한다.
일부 실시예에 따라서, 반도체 디바이스는 제2 자기층 위의 제1 절연체, 및 제1 절연체 위의 제3 자기층을 포함한다. 제2 자기층, 제1 절연체, 및 제3 자기층은 자기 터널 접합부를 규정한다.
일부 실시예에 따라서, 제2 유전체층의 측벽은 제1 유전체층의 측벽 및 제1 자기층의 측벽과 접촉한다.
일부 실시예에 따라서, 제2 유전체층의 측벽은 금속 구조물의 측벽과 접촉한다.
일부 실시예에 따라서, 반도체 디바이스가 제공된다. 반도체 디바이스는, 소스/드레인 영역을 포함하는 반도체층, 반도체층 위의 제1 유전체층, 및 소스/드레인 영역 위에 있고 제1 유전체층에 인접한 제1 자기층을 갖는다. 반도체 디바이스는 제1 유전체층 위의 제2 유전체층으로서, 제2 유전체층이 제1 유전체층과 접촉하는 곳에 계면이 규정되는, 제2 유전체층, 및 제1 자기층 위에 있고 제2 유전체층에 인접한 전극을 갖는다.
일부 실시예에 따라서, 반도체 디바이스는 소스/드레인 영역 위의 금속 구조물을 포함하며, 금속 구조물은 소스/드레인 영역과 제1 자기층 사이에 있다.
일부 실시예에 따라서, 반도체 디바이스는 제1 자기층 위의 절연체 및 절연체 위의 제2 자기층을 포함하며, 절연체 및 제2 자기층은 제1 자기층과 전극 사이에 있다.
일부 실시예에 따라서, 반도체 디바이스는 제1 유전체층 아래의 제2 유전체층, 및 제2 유전체층에 인접하고 소스/드레인 영역 위에 있는 콘택트를 포함한다.
일부 실시예에 따라서, 제1 자기층은 콘택트의 상단 표면과 접촉한다.
일부 실시예에 따라서, 반도체 디바이스는 콘택트 위의 금속 구조물을 포함하며, 금속 구조물은 콘택트와 제1 자기층 사이에 있다.
일부 실시예에 따라서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은, 소스/드레인 영역 위에 제1 유전체층을 형성하는 단계, 소스/드레인 영역 위의 제1 유전체층 내에 제1 개구를 형성하는 단계, 및 제1 개구 내에 금속 구조물을 형성하는 단계를 포함한다. 방법은, 금속 구조물 아래에 놓이는 제1 유전체층의 제2 부분을 유지하면서 제1 유전체층의 제1 부분을 제거하는 단계, 및 소스/드레인 영역을 포함하는 반도체층 위에 제1 자기층을 형성하는 단계를 포함한다. 제1 자기층은 제1 유전체층의 제2 부분에 인접하다.
일부 실시예에 따라서, 방법은, 금속 구조물 위에 제2 자기층을 형성하는 단계를 포함한다.
일부 실시예에 따라서, 제1 자기층을 형성하는 단계 및 제2 자기층을 형성하는 단계는 제1 자기층과 제2 자기층을 동시에 형성하는 단계를 포함한다.
일부 실시예에 따라서, 방법은, 제1 자기층 위에 있고 제1 유전체층에 인접한 제2 유전체층을 형성하는 단계를 포함한다.
일부 실시예에 따라서, 방법은, 제2 유전체층을 형성하는 단계 이전에 금속 구조물 위에 제2 자기층을 형성하는 단계를 포함한다. 제2 유전체층을 형성하는 단계는, 제2 자기층 위에 제2 유전체층을 형성하는 단계를 포함한다. 방법은 또한, 제2 개구를 형성하기 위해 제2 자기층 위의 제2 유전체층의 일부를 제거하는 단계 및 제2 개구 내에 콘택트를 형성하는 단계를 포함한다.
전술한 내용은, 당업자가 본 개시의 다양한 양상을 더 잘 이해할 수 있도록 여러 실시예의 특징을 약술한다. 당업자는, 동일한 목적을 수행하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 및/또는 본 명세서에 소개된 다양한 실시예의 동일한 장점을 달성하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체 및 수정을 할 수 있다는 것을 인지할 것이다.
구조적 특징 또는 방법론적 동작에 특유한 언어로 주제가 설명되었지만, 첨부된 청구범위의 주제는, 전술한 특정 특징 또는 동작으로 필연적으로 제한되지 않는다는 것이 이해되어야 한다. 오히려, 전술한 특정 특징 또는 동작은, 청구범위의 적어도 일부를 구현하는 예시 형태로서 개시된 것이다.
본 명세서에서는 실시예의 다양한 동작이 제공된다. 동작 중 일부 또는 전부가 설명된 순서는, 이들 동작이 필연적으로 순서 의존적이라는 것을 의미하는 것으로 해석되어서는 안 된다. 본 설명으로부터의 이익을 얻는다면, 대안적인 순서가 이해될 것이다. 또한, 모든 동작이, 본 명세서에서 제공된 각 실시예 내에 필연적으로 존재하는 것은 아니라는 것이 이해될 것이다. 또한, 일부 실시예에서는 모든 동작이 필요한 것이 아니라는 것이 이해될 것이다.
본 명세서에 묘사된 층, 피처, 요소 등은, 예컨대, 간략화 및 이해의 용이성의 목적을 위해, 서로에 대해 상대적인 특정한 치수로, 예를 들어 구조적 치수 또는 배향으로 예시되었다는 것, 그리고 일부 실시예에서, 이들의 실제 치수는 본 명세서에 예시된 것과는 실질적으로 상이하다는 것이 이해될 것이다. 또한, 예컨대, 에칭 기법, 평탄화 기법, 주입 기법, 도핑 기법, 스핀온 기법, 스퍼터링 기법, 성장 기법, 또는 화학적 기상 증착(CVD)과 같은 퇴적 기법 중 적어도 하나와 같이, 본 명세서에 언급된 층, 영역, 피처, 요소 등을 형성하기 위한 다양한 기법이 존재한다.
또한, 본 명세서에서 "예시적"은 예시, 예, 실례 등으로서 소용되는 것을 의미하기 위해 사용되며 필연적으로 이로운 것은 아니다. 본 출원에서 사용되는 바와 같은 "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 또한, 다르게 명시되어 있지 않은 한, 또는 단수형에 관한 것이라는 것이 맥락으로부터 명확하지 않은 한, 본 출원 및 첨부되는 청구범위에서 사용되는 바와 같은 단수형은 "하나 이상"을 의미하는 것으로 일반적으로 해석된다. 또한, A와 B 중 적어도 하나 및/또는 이와 유사한 표현은 A 또는 B나 A와 B 둘 다를 일반적으로 의미한다. 또한, "포함한다", "갖는", "갖는다", "~이(가) 있는", 또는 이들의 변형체가 사용되는 경우, 그러한 용어는 "~(으)로 구성된"이라는 용어와 유사한 방식으로 포괄적이도록 의도된다. 또한, 다르게 명시되어 있지 않은 한, "제1" 또는 "제2" 등은 시간적 양상, 공간적 양상, 순서 등을 의미하도록 의도되지 않는다. 오히려, 그러한 용어는 단지 피처, 요소, 항목 등에 대한 식별자, 이름 등으로서 사용되는 것 뿐이다. 예컨대, 제1 요소와 제2 요소는 요소 A와 요소 B에, 2개의 상이하거나 2개의 동일한 요소에, 또는 동일한 요소에 일반적으로 대응한다.
또한, 하나 이상의 구현예에 관하여 본 개시가 도시 및 설명되었지만, 본 명세서 및 첨부 도면의 독해 및 이해에 기초하여, 등가의 변형예 및 수정예가 당업자에게 떠오를 것이다. 본 개시는 모든 그러한 수정예 및 변형예를 포함하며, 다음의 청구범위에 의해서만 제한된다. 특히 전술한 컴포넌트들(예컨대, 요소, 자원 등)에 의해 수행되는 다양한 기능에 관하여, 그러한 컴포넌트를 설명하기 위해 사용된 용어는, 다르게 지시되어 있지 않은 한, 설명된 컴포넌트의 명시된 기능을 수행하는(예컨대, 기능적으로 등가인) 임의의 컴포넌트에 대응하도록 의도되며, 이는 개시된 구조물에 대해 구조적으로 등가가 아니라 할지라도 마찬가지이다. 또한, 여러 구현예 중 단 하나에 관해서만 본 개시의 특정 특징이 개시되었을 수 있지만, 그러한 특징은, 임의의 주어진 또는 특정한 응용예에 대해 요구되고 이로울 수 있는 바와 같이, 다른 구현예의 하나 이상의 다른 특징과 결합될 수 있다.
<부기>
1. 반도체 디바이스에 있어서,
소스/드레인 영역을 포함하는 반도체층;
상기 반도체층 위의 제1 자기층;
상기 소스/드레인 영역 위에 있고 상기 제1 자기층에 인접한 제1 유전체층;
상기 제1 유전체층을 관통해 연장되는 금속 구조물;
상기 금속 구조물 위의 제2 자기층; 및
상기 제1 자기층 위에 있고 상기 제1 유전체층에 인접한 제2 유전체층
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서, 상기 제1 자기층 및 상기 제2 자기층은 동일한 물질 조성을 갖는, 반도체 디바이스.
3. 제1항에 있어서, 상기 제2 유전체층은 상기 제2 자기층에 인접한, 반도체 디바이스.
4. 제1항에 있어서, 상기 제1 유전체층의 측벽은 상기 제1 자기층의 측벽 및 상기 제2 유전체층의 측벽과 접촉하는, 반도체 디바이스.
5. 제1항에 있어서,
상기 제2 자기층 위에 있고 상기 제2 유전체층에 인접한 전극을 더 포함하는, 반도체 디바이스.
6. 제1항에 있어서,
상기 제1 자기층 위의 터널층; 및
상기 터널층 위의 제3 자기층을 더 포함하며, 상기 제1 자기층, 상기 터널층, 및 상기 제3 자기층은 더미 자기 터널 접합부 스택을 규정하는, 반도체 디바이스.
7. 제1항에 있어서,
상기 제2 자기층 위의 터널층; 및
상기 터널층 위의 제3 자기층을 더 포함하며, 상기 제2 자기층, 상기 터널층, 및 상기 제3 자기층은 자기 터널 접합부를 규정하는, 반도체 디바이스.
8. 제1항에 있어서, 상기 제2 유전체층의 측벽은 상기 제1 유전체층의 측벽 및 상기 제1 자기층의 측벽과 접촉하는, 반도체 디바이스.
9. 제8항에 있어서, 상기 제2 유전체층의 측벽은 상기 금속 구조물의 측벽과 접촉하는, 반도체 디바이스.
10. 반도체 디바이스에 있어서,
소스/드레인 영역을 포함하는 반도체층;
상기 반도체층 위의 제1 유전체층;
상기 소스/드레인 영역 위에 있고 상기 제1 유전체층에 인접한 제1 자기층;
상기 제1 유전체층 위의 제2 유전체층으로서, 상기 제2 유전체층이 상기 제1 유전체층과 접촉하는 곳에 계면이 규정되는, 상기 제2 유전체층; 및
상기 제1 자기층 위에 있고 상기 제2 유전체층에 인접한 전극
을 포함하는, 반도체 디바이스.
11. 제10항에 있어서,
상기 소스/드레인 영역 위의 금속 구조물을 더 포함하며, 상기 금속 구조물은 상기 소스/드레인과 상기 제1 자기층 사이에 있는, 반도체 디바이스.
12. 제10항에 있어서,
상기 제1 자기층 위의 터널층; 및
상기 터널층 위의 제2 자기층을 더 포함하며, 상기 터널층 및 상기 제2 자기층은 상기 제1 자기층과 상기 전극 사이에 있는, 반도체 디바이스.
13. 제10항에 있어서,
상기 제1 유전체층 아래의 제3 유전체층, 및
상기 제3 유전체층에 인접하고 상기 소스/드레인 영역 위에 있는 콘택트를 더 포함하는, 반도체 디바이스.
14. 제13항에 있어서, 상기 제1 자기층은 상기 콘택트의 상단 표면과 접촉하는, 반도체 디바이스.
15. 제13항에 있어서,
상기 콘택트 위의 금속 구조물을 포함하며, 상기 금속 구조물은 상기 콘택트와 상기 제1 자기층 사이에 있는, 반도체 디바이스.
16. 반도체 디바이스를 형성하는 방법에 있어서,
소스/드레인 영역 위에 제1 유전체층을 형성하는 단계;
상기 소스/드레인 영역 위의 상기 제1 유전체층 내에 제1 개구를 형성하는 단계;
상기 제1 개구 내에 금속 구조물을 형성하는 단계;
상기 금속 구조물 아래에 놓이는 상기 제1 유전체층의 제2 부분을 유지하면서 상기 제1 유전체층의 제1 부분을 제거하는 단계; 및
상기 소스/드레인 영역을 포함하는 반도체층 위에 제1 자기층을 형성하는 단계를 포함하며, 상기 제1 자기층은 상기 제1 유전체층의 제2 부분에 인접한,
반도체 디바이스를 형성하는 방법.
17. 제16항에 있어서,
상기 금속 구조물 위에 제2 자기층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
18. 제17항에 있어서, 상기 제1 자기층을 형성하는 단계 및 상기 제2 자기층을 형성하는 단계는, 상기 제1 자기층과 상기 제2 자기층을 동시에 형성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
19. 제16항에 있어서,
상기 제1 자기층 위에 있고 상기 제1 유전체층에 인접한 제2 유전체층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
20. 제19항에 있어서,
상기 제2 유전체층을 형성하는 단계 이전에 상기 금속 구조물 위에 제2 자기층을 형성하는 단계로서, 상기 제2 유전체층을 형성하는 단계는, 상기 제2 자기층 위에 상기 제2 유전체층을 형성하는 단계를 포함하는, 상기 제2 자기층을 형성하는 단계;
제2 개구를 형성하기 위해 상기 제2 자기층 위의 상기 제2 유전체층의 일부를 제거하는 단계; 및
상기 제2 개구 내에 콘택트를 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    소스/드레인 영역을 포함하는 반도체층;
    상기 반도체층 위의 제1 자기층;
    상기 소스/드레인 영역 위에 있고 상기 제1 자기층에 인접한 제1 유전체층;
    상기 제1 유전체층을 관통해 연장되는 금속 구조물 - 상기 제1 유전체층은 상기 금속 구조물의 하부 부분에 측방으로 인접함 -;
    상기 금속 구조물 위의 제2 자기층; 및
    상기 제1 자기층 위에 있고 상기 제1 유전체층에 인접하며 상기 제1 유전체층과는 구별되는 것인 제2 유전체층
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 자기층 및 상기 제2 자기층은 동일한 물질 조성을 갖는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제2 유전체층은 상기 제2 자기층에 인접한, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 유전체층의 측벽은 상기 제1 자기층의 측벽 및 상기 제2 유전체층의 측벽과 접촉하는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제2 자기층 위에 있고 상기 제2 유전체층에 인접한 전극을 더 포함하는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 자기층 위의 터널층; 및
    상기 터널층 위의 제3 자기층을 더 포함하며, 상기 제1 자기층, 상기 터널층, 및 상기 제3 자기층은 더미 자기 터널 접합부 스택을 규정하는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제2 자기층 위의 터널층; 및
    상기 터널층 위의 제3 자기층을 더 포함하며, 상기 제2 자기층, 상기 터널층, 및 상기 제3 자기층은 자기 터널 접합부를 규정하는, 반도체 디바이스.
  8. 제1항에 있어서, 상기 제2 유전체층의 측벽은 상기 제1 유전체층의 측벽 및 상기 제1 자기층의 측벽과 접촉하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    소스/드레인 영역을 포함하는 반도체층;
    상기 반도체층 위의 제1 유전체층;
    상기 소스/드레인 영역 위에 있고 상기 제1 유전체층에 측방으로 인접한 제1 자기층;
    상기 제1 유전체층 위의 제2 유전체층으로서, 상기 제2 유전체층이 상기 제1 유전체층과 접촉하는 곳에 계면이 규정되는, 상기 제2 유전체층;
    상기 제1 자기층 위에 있고 상기 제2 유전체층에 인접한 전극으로서, 상기 전극의 최상단 표면은 상기 제2 유전체층의 최상단 표면과 동일 평면 내에 있는 것인, 전극;
    상기 제1 유전체층 아래의 제3 유전체층; 및
    상기 제1 유전체층 및 상기 제3 유전체층 사이의 에칭 정지층
    을 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    소스/드레인 영역 위에 제1 유전체층을 형성하는 단계;
    상기 소스/드레인 영역 위의 상기 제1 유전체층 내에 제1 개구를 형성하는 단계;
    상기 제1 개구 내에 금속 구조물을 형성하는 단계;
    상기 금속 구조물 아래에 놓이는 상기 제1 유전체층의 제2 부분을 유지하면서 상기 제1 유전체층의 제1 부분을 제거하는 단계; 및
    상기 소스/드레인 영역을 포함하는 반도체층 위에 제1 자기층을 형성하는 단계를 포함하며, 상기 제1 자기층은 상기 제1 유전체층의 제2 부분에 인접한,
    반도체 디바이스를 형성하는 방법.
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