KR102301854B1 - 전송선로 트랜스 및 증폭회로 - Google Patents

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Abstract

(과제) 종래의 전송선로 트랜스에 비해서 큰 임피던스 변환비를 실현하는 것이 가능한 전송선로 트랜스를 제공한다.
(해결수단) 기판의 두께방향에 관해서 다른 위치에 직렬 접속된 제1전송선로 및 제2전송선로가 배치되어 있다. 기판의 두께방향에 관해서 제1전송선로와 제2전송선로 사이에 한쪽의 단부가 제1전송선로의 한쪽의 단부에 접속되고, 다른쪽의 단부가 교류적으로 접지되는 제3전송선로가 배치되어 있다. 제1전송선로 및 제2전송선로가 제3전송선로에 전자기적으로 결합되어 있다.

Description

전송선로 트랜스 및 증폭회로{TRANSMISSION LINE TRANSFORMER AND AMPLIFYING CIRCUIT}
본 발명은 전송선로 트랜스 및 증폭회로에 관한 것이다.
증폭기의 출력 단자와 부하 사이에 삽입되는 임피던스 정합회로로서 전송선로 트랜스를 사용하는 기술이 알려져 있다(특허문헌 1). 특허문헌 1에 개시된 전송선로 트랜스는 브로드 사이드 결합한 2개의 전송선로로 구성된다. 특허문헌 1에 개시된 장치에서는 복수의 전송선로 트랜스를 종속 접속함으로써 소망의 임피던스 변환비를 실현하고 있다. 또, 하기의 비특허문헌 1에 기본적인 전송선로 트랜스에 대해서 설명되어 있다.
미국 특허 제8384484호 명세서
"Chapter Six Transmission Line Transformers", Radio Frequency Circuit Design, Second Edition, by W. Alan Davis Copyright (C) 2011 John Wiley & Sons, Inc.
특허문헌 1에 개시된 전송선로 트랜스에서는 임피던스 변환비를 크게 하는 것이 곤란하기 때문에, 복수의 전송선로 트랜스를 종속 접속함으로써 소망의 임피던스 변환비를 실현하고 있다. 이 때문에, 임피던스 정합회로를 소형화하는 것이 곤란하다.
본 발명의 목적은 종래의 전송선로 트랜스에 비해서 큰 임피던스 변환비를 실현하는 것이 가능한 전송선로 트랜스를 제공하는 것이다. 본 발명의 다른 목적은 이 전송선로 트랜스를 사용한 증폭회로를 제공하는 것이다.
본 발명의 1관점에 의하면,
기판의 두께방향에 관해서 다른 위치에 배치되고, 직렬 접속된 제1전송선로 및 제2전송선로와,
상기 기판의 두께방향에 관해서 상기 제1전송선로와 상기 제2전송선로 사이에 배치되고, 한쪽의 단부인 제1단부가 상기 제1전송선로의 한쪽의 단부에 접속되고, 다른쪽의 단부인 제2단부가 교류적으로 접지되는 제3전송선로를 갖고,
상기 제1전송선로 및 상기 제2전송선로가 상기 제3전송선로에 전자기적으로 결합되어 있는 전송선로 트랜스가 제공된다.
본 발명의 다른 관점에 의하면,
고주파 신호를 증폭시키는 증폭 소자와,
상기 증폭 소자의 입력 단자 또는 출력 단자에 접속된 전송선로 트랜스를 갖고,
상기 전송선로 트랜스는,
기판의 두께방향에 관해서 다른 위치에 배치되고, 직렬 접속된 제1전송선로 및 제2전송선로와,
상기 기판의 두께방향에 관해서 상기 제1전송선로와 상기 제2전송선로 사이에 배치되고,
한쪽의 단부인 제1단부가 상기 제1전송선로의 상기 증폭 소자에 접속되어 있는 쪽의 단부에 접속되고, 다른쪽의 단부인 제2단부가 교류적으로 접지되는 제3전송선로를 갖고,
상기 제1전송선로 및 상기 제2전송선로가 상기 제3전송선로에 전자기적으로 결합되어 있는 증폭회로가 제공된다.
1개의 전송선로 트랜스로 종래보다 큰 임피던스 변환비를 얻을 수 있다. 이 때문에, 전송선로 트랜스로 구성되는 임피던스 정합회로의 소형화를 꾀하는 것이 가능하게 된다.
도 1A는 제1실시예에 의한 전송선로 트랜스의 동작 원리를 설명하기 위한 모식도이며, 도 1B는 제1실시예에 의한 전송선로 트랜스의 개략 사시도이며, 도 1C는 도 1B의 1점 쇄선(1C)으로 나타낸 단면에 있어서의 단면도이다.
도 2A는 코일 패턴의 일례를 나타내는 도면이며, 도 2B는 코일 패턴을 따라 원점(O)으로부터 종점(E)까지 이동할 때의 경로길이(L)와 유클리드 거리(D)의 관계를 나타내는 그래프이다.
도 3A는 제2실시예에 의한 전송선로 트랜스의 동작 원리를 설명하기 위한 모식도이며, 도 3B는 제2실시예에 의한 전송선로 트랜스의 개략 사시도이다.
도 4는 제2실시예의 변형예에 의한 전송선로 트랜스의 개략 사시도이다.
도 5A는 제3실시예에 의한 전송선로 트랜스의 동작 원리를 설명하기 위한 모식도이며, 도 5B는 제3실시예에 의한 전송선로 트랜스의 개략 사시도이다.
도 6은 제3실시예의 변형예에 의한 전송선로 트랜스의 개략 사시도이다.
도 7은 제4실시예에 의한 증폭회로의 등가 회로도이다.
도 8은 제5실시예에 의한 증폭회로의 등가 회로도이다.
도 9는 제6실시예에 의한 증폭회로의 등가 회로도이다.
도 10은 제7실시예에 의한 증폭회로의 블럭도이다.
도 11A 및 도 11B는 시뮬레이션 대상이 되는 제8실시예에 의한 임피던스 변환 회로의 블럭도이다.
도 12A 및 도 12B는 각각 주파수를 변화시켰을 때의 임피던스(Z1 및 Z2)(도 11)의 궤적을 스미스 차트 상에 플롯한 그래프이다.
도 13A 및 도 13B는 전송선로 트랜스의 삽입 손실의 시뮬레이션 결과를 나타내는 그래프이다.
도 14A 및 도 14B는 시뮬레이션 대상이 되는 제9실시예에 의한 임피던스 변환 회로의 블럭도이다.
도 15A 및 도 15B는 각각 주파수를 변화시켰을 때의 임피던스(Z1 및 Z2)(도 14)의 궤적을 스미스 차트 상에 플롯한 그래프이다.
도 16A 및 도 16B는 전송선로 트랜스의 삽입 손실의 시뮬레이션 결과를 나타내는 그래프이다.
[제1실시예]
도 1A, 도 1B, 및 도 1C를 참조해서 제1실시예에 의한 전송선로 트랜스에 대해서 설명한다.
도 1A는 제1실시예에 의한 전송선로 트랜스(20)의 동작 원리를 설명하기 위한 모식도이다. 제1실시예에 의한 전송선로 트랜스(20)는 기판의 표면 또는 내층에 설치된 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)를 포함한다. 도 1A의 세로방향이 기판의 두께방향에 해당된다. 제1전송선로(21)와 제2전송선로(22)는 기판의 두께방향에 관해서 다른 위치에 배치되어 있다. 제3전송선로(23)는 기판의 두께방향에 관해서 제1전송선로(21)와 제2전송선로(22) 사이에 배치되어 있다.
제3전송선로(23)의 한쪽의 단부를 제1단부(23A)라고 하고, 다른쪽의 단부를 제2단부(23B)라고 하는 것으로 한다. 제1전송선로(21)의 한쪽의 단부를 제3단부(21A)라고 하고, 다른쪽의 단부를 제4단부(21B)라고 하는 것으로 한다. 제2전송선로(22)의 한쪽의 단부를 제5단부(22A)라고 하고, 다른쪽의 단부를 제6단부(22B)라고 하는 것으로 한다. 제3전송선로(23)의 제1단부(23A)가 제1전송선로(21)의 제3단부(21A)에 접속되어 있고, 제2단부(23B)가 접지되어 있다. 또, 여기에서 「접지」는 직류적인 접지와, 교류적인 접지 둘다를 포함한다. 제1전송선로(21)의 제3단부(21A)가 외부회로와 접속하기 위한 제1단자(31)에 접속되어 있다. 제1전송선로(21)의 제4단부(21B)가 제2전송선로(22)의 제5단부(22A)에 접속되어 있다. 제2전송선로(22)의 제6단부(22B)가 외부회로에 접속하기 위한 제2단자(32)에 접속되어 있다. 즉, 제1전송선로(21)와 제2전송선로(22)가 직렬 접속되고, 직렬 접속된 전송선로의 양단이 각각 제1단자(31) 및 제2단자(32)에 해당된다.
제1전송선로(21) 및 제2전송선로(22)가 각각 제3전송선로(23)에 전자기적으로 결합하고 있다. 본 실시예에서는 제1전송선로(21)와 제3전송선로(23)는 턴수(T)가 같은 코일끼리의 결합에 해당되고, 제2전송선로(22)와 제3전송선로(23)도 턴수(T)가 같은 코일끼리의 결합에 해당된다. 예를 들면 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)의 턴수(T)는 전부 n으로 같다.
다음에 도 2A 및 도 2B를 참조해서 본 명세서에 있어서의 턴수(T)의 정의에 대해서 설명한다.
도 2A는 코일 패턴의 일례를 나타내는 도면이다. 코일 패턴의 외주측의 단부를 원점(O)으로 하는 XY 직교 좌표계를 정의한다. 이 코일 패턴은 원점(O)으로부터 임의의 경로를 통과해서 내주측의 종점(E)에 이른다. 코일 패턴 상의 임의의 점(P)까지의 경로길이를 L로 나타낸다. 점(P)의 좌표의 유클리드 거리를 D로 나타낸다.
도 2B는 코일 패턴을 따라 원점(O)으로부터 종점(E)까지 이동할 때의 경로길이(L)와 유클리드 거리(D)의 관계를 나타내는 그래프이다. 도 2A에 나타낸 코일 패턴의 경우, 유클리드 거리(D)는 점(P1)에서 1회째의 극대값을 나타내고, 그 후 점(P2)에서 극소값을 나타내고, 점(P3)에서 2번째의 극대값을 나타내고, 종점(E)에 이른다. 이 경로길이(L)와 유클리드 거리(D)의 관계를 나타내는 그래프에 나타나는 극대값의 개수를 코일 패턴의 턴수(T)라고 정의한다. 도 2A에 나타낸 코일 패턴의 턴수(T)는 2이다.
우선, 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)에 흐르는 교류 전류에 대해서 설명한다. 제1단자(31)로부터 제2단자(32)를 향해서 흐르는 전류는 우선 제1전송선로(21)의 제3단부(21A)로부터 제4단부(21B)를 향해서 흐르고, 그 후, 제2전송선로(22)의 제5단부(22A)로부터 제6단부(22B)를 향해서 흐른다. 제1전송선로(21)를 흐르는 교류 전류의 크기는 제2전송선로(22)를 흐르는 교류 전류의 크기와 같다. 제1전송선로(21)를 흐르는 교류 전류에 의해 제3전송선로(23)에 오드 모드(Odd Mode) 전류가 제1단부(23A)로부터 제2단부(23B)를 향해서 유기되고, 제2전송선로(22)를 흐르는 교류 전류에 의해 제3전송선로(23)에 오드 모드 전류가 제1단부(23A)로부터 제2단부(23B)를 향해서 유기된다. 제3전송선로(23)에 유기되는 오드 모드 전류의 방향은 제1전송선로(21) 및 제2전송선로(22)를 흐르는 교류 전류의 방향과 역방향이다. 제1전송선로(21)를 흐르는 전류에 의한 오드 모드 전류와, 제2전송선로(22)를 흐르는 전류에 의한 오드 모드 전류는 그 크기 및 방향이 같다.
제3전송선로(23)에는 제1전송선로(21)로부터의 오드 모드 전류와 제2전송선로(22)로부터의 오드 모드 전류가 중첩되어서 흐른다. 이 때문에, 제1전송선로(21)와 제2전송선로(22)로 이루어지는 직렬 회로를 흐르는 전류의 2배의 크기의 오드 모드 전류가 제3전송선로(23)에 유기된다. 제1단자(31)로부터 전송선로 트랜스(20)에 유입하는 전류의 크기를 i로 나타내면, (1/3)i의 전류가 제1전송선로(21)와 제2전송선로(22)의 직렬 회로에 흐르고, (2/3)i의 전류가 제3전송선로(23)에 흐른다. 제2단자(32)로부터 출력되는 전류의 크기는 (1/3)i가 된다.
다음에 전압에 대해서 설명한다. 제1단자(31)의 전압을 v1, 제2단자(32)의 전압을 v2로 나타낸다. 제1전송선로(21)의 제3단부(21A)의 전압, 및 제3전송선로(23)의 제1단부(23A)의 전압은 모두 제1단자(31)의 전압(v1)과 같다. 제2전송선로(22)의 제6단부(22B)의 전압은 제2단자(32)의 전압(v2)과 같다. 제1전송선로(21)의 제4단부(21B)의 전압을 v3으로 나타낸다. 제2전송선로(22)의 제5단부(22A)의 전압은 제1전송선로(21)의 제4단부(21B)의 전압(v3)과 같다. 제3전송선로(23)의 제2단부(23B)의 전압은 0V이다.
제1전송선로(21)의 제3단부(21A)와 제4단부(21B)의 전위차는 제3전송선로(23)의 제2단부(23B)와 제1단부(23A)의 전위차와 같기 때문에, v1-v3=0-v1이 성립된다. 제2전송선로(22)와 제3전송선로(23) 사이에서도 마찬가지로, v3-v2=0-v1이 성립된다. 이 연립방정식을 풀면, 3×v1=v2가 얻어진다. 이렇게, 제2단자(32)의 전압(v2)은 제1단자(31)의 전압(v1)의 3배가 된다.
제2단자(32)에 임피던스(R2)의 부하를 접속했을 때, v2=(1/3)i×R2가 성립된다. 제1단자(31)로부터 부하측을 보았을 때의 임피던스를 R1로 나타내면, v1=R1×i가 성립된다. 이들 식을 풀면, R1=(1/9)R2가 얻어진다. 이렇게, 제1단자(31)로부터 부하측을 본 임피던스(R1)는 제2단자(32)에 접속되는 부하의 임피던스(R2)의 (1/9)배가 된다. 반대로, 제1단자(31)에 부하를 접속하면, 제2단자(32)로부터 부하측을 본 임피던스는 제1단자(31)에 접속한 부하의 9배가 된다. 이렇게, 제1실시예에 의한 전송선로 트랜스(20)는 임피던스 변환비가 9인 임피던스 변환 회로로서 기능한다.
도 1B는 제1실시예에 의한 전송선로 트랜스(20)의 개략 사시도이며, 도 1C는 도 1B의 1점 쇄선(1C)으로 나타낸 단면에 있어서의 단면도이다.
기판(30)(도 1C)의 두께방향에 관해서 다른 위치에 제1전송선로(21) 및 제2전송선로(22)가 배치되어 있다. 기판(30)에는 예를 들면, 자성절연체 또는 유전체를 사용할 수 있다. 유전체로 이루어지는 기판의 예로서, 수지 기판이나 세라믹 기판을 들 수 있다. 또한 반도체 기판 상에 형성된 절연체층을 기판(30)으로서 이용하는 것도 가능하다. 제1전송선로(21)와 제2전송선로(22) 사이에 제3전송선로(23)가 배치되어 있다. 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)는 두께방향의 치수보다 폭방향의 치수의 쪽이 큰 소용돌이형상의 도체 패턴으로 구성된다. 또한, 기판(30)에 인출선로(24) 및 그라운드 도체(35)(도 1B)가 배치되어 있다.
제1전송선로(21)의 제3단부(21A), 제3전송선로(23)의 제1단부(23A), 및 제2전송선로(22)의 제6단부(22B)가 평면에서 볼 때 서로 겹치는 위치에 배치되어 있다. 제1전송선로(21)의 제4단부(21B) 및 제2전송선로(22)의 제5단부(22A)가 평면에서 볼 때 서로 겹치는 위치에 배치되어 있다. 제3전송선로(23)와 동일의 층내의 제1전송선로(21)의 제4단부(21B)에 대응하는 위치에 도체 패턴(29)이 배치되어 있다. 비아 도체(25)가 제1전송선로(21)의 제3단부(21A)와 제3전송선로(23)의 제1단부(23A)를 접속한다. 비아 도체(26)가 제1전송선로(21)의 제4단부(21B)와 도체 패턴(29)을 접속하고, 비아 도체(27)가 도체 패턴(29)과 제2전송선로(22)의 제5단부(22A)를 접속한다. 비아 도체(28)가 제2전송선로(22)의 제6단부(22B)와 인출선로(24)를 접속한다. 제1전송선로(21)의 제3단부(21A)가 제1단자(31)에 접속되고, 인출선로(24)가 제2단자(32)에 접속되어 있다. 제3전송선로(23)의 제2단부(23B)가 그라운드 도체(35)에 접속되어 있다.
평면에서 볼 때 제1전송선로(21)는 제3단부(21A)를 시점으로 해서 제1회전방향(도 1B에 있어서 반시계방향)으로 회전하도록 연장된다. 제3전송선로(23)는 제1단부(23A)를 시점으로 해서 제1회전방향과는 반대의 제2회전방향(도 1B에 있어서 시계방향)으로 회전하도록 연장된다. 제2전송선로(22)는 제5단부(22A)를 시점으로 해서 제1회전방향으로 회전하도록 연장된다.
평면에서 볼 때 대략 정방형의 외주를 따르는 폐쇄된 가상적인 둘레회로(36)를 정의한다. 제1전송선로(21)의 제3단부(21A), 제3전송선로(23)의 제1단부(23A), 및 제2전송선로(22)의 제6단부(22B)는 평면에서 볼 때 둘레회로(36) 상의 동일 지점에 배치되어 있다. 제1전송선로(21)의 제4단부(21B), 도체 패턴(29), 및 제2전송선로(22)의 제5단부(22A)는 평면에서 볼 때 둘레회로(36)의 내측의 동일 위치에 배치되어 있다. 또, 제3단부(21A), 제1단부(23A), 및 제6단부(22B)가 평면에서 볼 때 부분적으로 겹치도록 이들 단부를 배치해도 좋다. 마찬가지로, 제4단부(21B), 도체 패턴(29), 및 제5단부(22A)가 평면에서 볼 때 부분적으로 겹치도록 이들 단부를 배치해도 좋다.
제1전송선로(21)는 제3단부(21A)로부터 둘레회로(36)를 따라 제1회전방향으로 대략 1주한 후, 둘레회로(36)의 내측을 향해서 연장되고, 제4단부(21B)에 이른다. 제3전송선로(23)는 제1단부(23A)로부터 둘레회로(36)를 따라 제2회전방향으로 대략 1주한 후, 둘레회로(36)의 외측을 향해서 연장되고, 제2단부(23B)에 이른다. 제2전송선로(22)는 둘레회로(36)의 내측에 위치하는 제5단부(22A)로부터 둘레회로(36)를 향해서 연장된 후, 둘레회로(36)를 제1회전방향으로 대략 1주해서 제6단부(22B)에 이른다. 이렇게, 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)는 각각 턴수가 약 1인 코일 패턴을 구성한다.
제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)의 둘레회로(36)를 따르는 부분은 평면에서 볼 때 적어도 부분적으로 겹치고 있다. 이 때문에, 제1전송선로(21)는 제3전송선로(23)에 용량 결합하고, 제2전송선로(22)도 제3전송선로(23)에 용량 결합한다.
다음에 제1실시예의 우수한 효과에 대해서 설명한다.
제1전송선로(21)와 제3전송선로(23)의 2층 구조를 갖는 전송선로 트랜스에서는 임피던스 변환비가 약 4가 된다. 이것에 대해서 제1실시예에 의한 전송선로 트랜스(20)의 임피던스 변환비는 약 9이며, 2층 구조의 전송선로 트랜스보다 큰 임피던스 변환비가 실현된다. 이것은 제3전송선로(23)가 제1전송선로(21)와 제2전송선로(22)의 양쪽에 전자기적으로 결합함으로써, 제3전송선로(23)에 유기되는 오드 모드 전류가 배증되기 때문이다.
또한, 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)가 평면에서 볼 때 대략 겹쳐서 배치되어 있기 때문에, 임피던스 변환비를 크게 해도 전송선로 트랜스(20)가 기판(30)내에 차지하는 영역은 커지지 않는다. 이 때문에, 임피던스 변환비가 작은 복수의 전송선로 트랜스를 종속 접속해서 큰 임피던스 변환비를 실현하는 구성과 비교해서 전송선로 트랜스(20)의 소형화를 꾀하는 것이 가능하게 된다.
다음에 제1실시예의 변형예에 의한 전송선로 트랜스에 대해서 설명한다.
제1실시예에서는 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)가 따르는 둘레회로(36)(도 1B)를 대략 정방형의 외주와 일치하는 형상으로 했지만, 그 밖의 형상으로 해도 좋다. 예를 들면, 둘레회로(36)를 원, 타원, 장방형, 다른 다각형 등의 외주와 일치하는 형상으로 해도 좋다. 또한 제1실시예에서는 제3단부(21A)를 시점으로 해서 제1전송선로(21) 및 제2전송선로(22)로 이루어지는 직렬 회로가 반시계방향으로 회전하도록 연장되고, 제3전송선로(23)가 시계방향으로 회전하도록 연장되어 있지만, 양자의 회전방향을 반대로 해도 좋다.
제1실시예에서는 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)가 둘레회로(36)를 따라 대략 1주하는 형상으로 했지만, 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)가 둘레회로(36)를 따르는 부분의 길이를 1주보다 짧게 해도 좋다. 본 명세서에 있어서의 턴수(T)의 정의(도 2A, 도 2B)에서는 둘레회로(36)를 따르는 부분의 길이가 1주보다 짧은 경우이어도 턴수(T)가 1이 될 수 있다. 충분한 전자기적 결합을 얻기 위해서, 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)의 턴수(T)를 1 이상으로 하는 것이 바람직하다.
제1실시예에서는 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)를 구성하는 도체 패턴의 폭을 대략 같게 했다. 그 밖의 구성으로서, 제3전송선로(23)의 도체 패턴의 폭을 제1전송선로(21) 및 제2전송선로(22)의 도체 패턴의 각각의 폭 이상으로 해도 좋다. 이 경우, 평면에서 볼 때 도체 패턴의 폭방향에 관해서 제1전송선로(21)의 도체 패턴 및 제2전송선로(22)의 도체 패턴이 제3전송선로(23)의 도체 패턴의 내측에 배치되도록 하면 좋다. 이러한 배치로 함으로써, 제1전송선로(21)와 제3전송선로(23)의 용량결합, 및 제2전송선로(22)와 제3전송선로(23)의 용량결합을 크게 할 수 있다. 용량결합을 크게 함으로써, 제3전송선로(23)에 오드 모드 전류를 유기시킬 때의 손실을 저감시킬 수 있다. 그 결과, 삽입 손실이 개선되어 임피던스 변환비가 이론 상의 변환비에 접근한다고 하는 효과가 얻어진다.
제1실시예에서는 도 1B에 나타내어져 있듯이, 제2전송선로(22)와는 다른 층에 인출선로(24)를 배치하고, 이 인출선로(24)를 통해 제2전송선로(22)와 제2단자(32)를 접속했지만, 이 인출선로(24)를 제2전송선로(22)와 동일한 층에 배치해도 좋다. 이 구성에서는 제2전송선로(22)와 인출선로(24)가 공통의 도체 패턴으로 형성되므로, 제2전송선로(22)의 제6단부(22B)를 명확하게 특정할 수 없다. 이 경우, 제2전송선로(22)가 둘레회로(36)로부터 벗어나는 개소를 제6단부(22B)라고 정의하면 좋다.
제1실시예에서는 도 1B에 나타내듯이, 제3전송선로(23)의 둘레회로(36)를 따르는 부분으로부터 외측을 향해서 연장된 부분의 선단을 제2단부(23B)(도 1B)라고 정의한다. 그 밖에, 둘레회로(36)를 따르는 부분의 단을 제2단부(23B)라고 정의하고, 그것으로부터 그라운드 도체(35)에 이르는 부분을 인출선로의 일부라고 생각해도 좋다.
마찬가지로, 제1전송선로(21)의 둘레회로(36)를 따르는 부분의 단을 제4단부(21B)라고 정의하고, 그것으로부터 둘레회로(36)의 내측을 향해서 연장되는 부분을 제1전송선로(21)와 제2전송선로(22)를 접속하는 배선이라고 생각해도 좋다. 마찬가지로, 제2전송선로(22)의 둘레회로(36)에 부분의 단을 제5단부(22A)라고 정의하고, 그것으로부터 둘레회로(36)의 내측을 향해서 연장되는 부분을 제1전송선로(21)와 제2전송선로(22)를 접속하는 배선이라고 생각해도 좋다.
[제2실시예]
다음에 도 3A 및 도 3B를 참조해서 제2실시예에 의한 전송선로 트랜스(20)에 대해서 설명한다. 이하, 제1실시예에 의한 전송선로 트랜스(20)와 공통의 구성에 대해서는 설명을 생략한다.
도 3A는 제2실시예에 의한 전송선로 트랜스(20)의 동작 원리를 설명하기 위한 모식도이다. 제1실시예에서는 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)의 턴수(T)가 전부 동일했다. 제2실시예에서는 제1전송선로(21) 및 제3전송선로(23)의 턴수(T)가 n이며, 제2전송선로(22)의 턴수(T)가 2n이다. 즉, 제2전송선로(22)의 턴수(T)가 제1전송선로(21) 및 제3전송선로(23)의 턴수(T)의 2배이다.
이 때, 제2전송선로(22)를 흐르는 교류 전류에 의해 제3전송선로(23)에 유기되는 오드 모드 전류의 크기는 제2전송선로(22)를 흐르는 교류 전류의 크기의 2배가 된다. 제1전송선로(21)를 흐르는 교류 전류에 의해서도 제1실시예와 마찬가지로 제3전송선로(23)에 오드 모드 전류가 유기된다. 이 때문에, 제3전송선로(23)에는 제1전송선로(21) 및 제2전송선로(22)로 이루어지는 직렬 회로를 흐르는 교류 전류의 크기의 3배의 오드 모드 전류가 유기된다. 따라서, 제1단자(31)로부터 전송선로 트랜스(20)에 유입하는 전류의 크기를 i로 나타내면, (1/4)i의 전류가 제1전송선로(21)와 제2전송선로(22)의 직렬 회로에 흐르고, (3/4)i의 전류가 제3전송선로(23)에 흐른다. 제2단자(32)로부터 출력되는 전류의 크기는 (1/4)i가 된다.
전압에 관해서는 제1전송선로(21)와 제3전송선로(23) 사이에서 제1실시예와 마찬가지로 v1-v3=0-v1이 성립된다. 제2전송선로(22)와 제3전송선로(23) 사이에서는 2(0-v1)=v3-v2가 성립된다. 이 연립방정식을 풀면, v2=4×v1이 얻어진다. 즉, 제2단자(32)의 전압(v2)은 제1단자(31)의 전압(v1)의 4배가 된다.
제2단자(32)에 부하를 접속했을 때, 제1단자(31)로부터 부하측을 본 임피던스는 제2단자(32)에 접속되는 부하의 임피던스의 (1/16)배가 된다. 반대로, 제1단자(31)에 부하를 접속하면, 제2단자(32)로부터 부하측을 본 임피던스는 제1단자(31)에 접속한 부하의 16배가 된다. 이렇게, 제2실시예에 의한 전송선로 트랜스(20)는 임피던스 변환비가 16인 임피던스 변환 회로로서 기능한다.
도 3B는 제2실시예에 의한 전송선로 트랜스(20)의 개략 사시도이다. 제1실시예에서는 제2전송선로(22)(도 1B)가 제5단부(22A)를 시점으로 해서 둘레회로(36)를 따라 반시계방향으로 약 1주한다. 이것에 대해서 제2실시예에서는 제2전송선로(22)가 제5단부(22A)를 시점으로 해서 둘레회로(36)를 따라 반시계방향으로 약 2주한다. 이 때문에, 제2전송선로(22)의 턴수(T)가 제3전송선로(23)의 턴수(T)의 약 2배가 된다. 또, 제2전송선로(22)의 턴수(T)를 구할 때는 외주측의 단부인 제6단부(22B)을 원점으로 해서 도 2A, 도 2B에서 설명한 방법을 적용한다. 제2전송선로(22)의 턴수(T)를 약 2로 한 것에 의해, 제2전송선로(22)의 폭을 제1전송선로(21) 및 제3전송선로(23)의 폭보다 좁게 하고 있다.
다음에 제2실시예의 우수한 효과에 대해서 설명한다.
제2실시예에서는 제2전송선로(22)의 턴수(T)를 제3전송선로(23)의 턴수(T)의 2배로 함으로써, 임피던스 변환비가 16까지 커진다. 또한 제2실시예에 있어서도 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)를 평면에서 볼 때 겹쳐서 배치하고 있기 때문에, 기판내에서 전송선로 트랜스(20)가 차지하는 영역의 증대를 억제할 수 있다. 이렇게, 회로의 대형화를 억제하면서, 또한 임피던스 변환비가 큰 임피던스 변환 회로를 실현할 수 있다.
다음에 도 4를 참조해서 제2실시예의 변형예에 의한 전송선로 트랜스(20)에 대해서 설명한다.
도 4는 제2실시예의 본 변형예에 의한 전송선로 트랜스(20)의 개략 사시도이다. 본 변형예에서는 제2전송선로(22)가 2개의 합동의 코일 패턴(221,222)으로 구성되어 있다. 코일 패턴(221,222)의 각각의 평면형상은 제2실시예의 제2전송선로(22)(도 3B)의 평면형상과 동일하다. 한쪽의 코일 패턴(221)은 제2실시예에 의한 전송선로 트랜스(20)의 제2전송선로(22)(도 3B)와 같은 위치에 같은 자세로 배치되어 있다.
다른쪽의 코일 패턴(222)은 두께방향에 관해서 코일 패턴(221)으로부터 볼 때 제3전송선로(23)와는 반대측에 배치되어 있다. 또한 평면에서 볼 때 코일 패턴(222)은 코일 패턴(221)과 겹치도록 배치되어 있다.
비아 도체(225)가 한쪽의 코일 패턴(221)의 제5단부(221A)와, 다른쪽의 코일 패턴(222)의 제5단부(222A)를 접속한다. 비아 도체(226)가 한쪽의 코일 패턴(221)의 제6단부(221B)와, 다른쪽의 코일 패턴(222)의 제6단부(222B)를 접속한다. 이렇게, 제2전송선로(22)는 서로 병렬로 접속된 2개의 코일 패턴(221,222)으로 구성된다.
제2실시예의 본 변형예에서는 2개의 코일 패턴(221,222)을 병렬로 접속함으로써, 제2전송선로(22)의 전기저항의 증대가 억제된다. 그 결과, 전송선로 트랜스(20)의 삽입 손실을 저감할 수 있다.
다음에 제2실시예의 다른 변형예에 대해서 설명한다.
제2실시예에서는 제2전송선로(22)의 턴수(T)를 제3전송선로(23)의 턴수(T)의 약 2배로 함으로써, 임피던스 변환비를 약 16까지 크게 했다. 임피던스 변환비를 16 이상으로 하기 위해서는 제2전송선로(22)의 턴수(T)를 제3전송선로(23)의 턴수(T)의 2배 이상으로 하면 좋다. 또한 제2전송선로(22) 대신에 제1전송선로(21)의 턴수(T)를 제3전송선로(23)의 턴수(T)의 2배 이상으로 해도 좋다. 이렇게, 제1전송선로(21) 및 제2전송선로(22)의 적어도 한쪽의 턴수(T)를 제3전송선로(23)의 턴수(T)의 2배 이상으로 하면 좋다.
[제3실시예]
다음에 도 5A 및 도 5B를 참조해서 제3실시예에 의한 전송선로 트랜스(20)에 대해서 설명한다. 이하, 제2실시예에 의한 전송선로 트랜스(20)(도 3A, 도 3B)와 공통의 구성에 대해서는 설명을 생략한다.
도 5A는 제3실시예에 의한 전송선로 트랜스(20)의 동작 원리를 설명하기 위한 모식도이다. 제2실시예에서는 제1전송선로(21)의 턴수(T)와 제3전송선로(23)의 턴수(T)가 동일했다. 제2실시예에서는 제1전송선로(21)의 턴수(T)가 2n이며, 제3전송선로(23)의 턴수(T)가 n이다. 즉, 제1전송선로(21)의 턴수(T)가 제3전송선로(23)의 턴수(T)의 2배이다.
이 때, 제1전송선로(21)를 흐르는 교류 전류에 의해 제3전송선로(23)에 유기되는 오드 모드 전류의 크기는 제1전송선로(21)를 흐르는 교류 전류의 크기의 2배가 된다. 제3전송선로(23)에는 제1전송선로(21) 및 제2전송선로(22)로 이루어지는 직렬 회로를 흐르는 교류 전류의 크기의 4배의 오드 모드 전류가 유기된다. 따라서, 제1단자(31)로부터 전송선로 트랜스(20)에 유입하는 전류의 크기를 i로 나타내면, (1/5)i의 전류가 제1전송선로(21)와 제2전송선로(22)의 직렬 회로에 흐르고, (4/5)i의 전류가 제3전송선로(23)에 흐른다. 제2단자(32)로부터 출력되는 전류의 크기는 (1/5)i가 된다.
전압에 관해서는 제1전송선로(21)와 제3전송선로(23) 사이에서 2(0-v1)=v1-v3이 성립된다. 제2전송선로(22)와 제3전송선로(23) 사이에서는 제2실시예와 마찬가지로, 2(0-v1)=v3-v2가 성립된다. 이 연립방정식을 풀면, v2=5×v1이 얻어진다. 즉, 제2단자(32)의 전압(v2)은 제1단자(31)의 전압(v1)의 5배가 된다.
제1단자(31)로부터 부하측을 본 임피던스는 제2단자(32)에 접속되는 부하의 임피던스의 (1/25)배가 된다. 반대로, 제1단자(31)에 부하를 접속하면, 제2단자(32)로부터 부하측을 본 임피던스는 제1단자(31)에 접속한 부하의 25배가 된다. 이렇게, 제3실시예에 의한 전송선로 트랜스(20)는 임피던스 변환비가 25인 임피던스 변환 회로로서 기능한다.
도 5B는 제3실시예에 의한 전송선로 트랜스(20)의 개략 사시도이다. 제3실시예에서는 제1전송선로(21)가 평면에서 볼 때 제3단부(21A)를 시점으로 해서, 둘레회로(36)를 따라 대략 2주한 후, 제4단부(21B)에 이른다. 제1전송선로(21) 중 2주째의 부분은 1주째의 부분보다 내측에 배치되어 있다. 제1전송선로(21)의 폭은 제3전송선로(23)의 폭과 대략 동일하다. 제1전송선로(21)의 1주째의 부분의 중심선은 제3전송선로(23)의 중심선보다 외측에 위치하고 있고, 제1전송선로(21)의 2주째의 부분의 중심선은 제3전송선로(23)의 중심선보다 내측에 위치하고 있다. 이러한 배치로 함으로써, 제1전송선로(21)의 폭을 제3전송선로(23)의 폭과 대략 동일하게 하고, 또한 턴수(T)를 약 2로 하고 있다.
다음에 제3실시예의 우수한 효과에 대해서 설명한다.
제3실시예에서는 제2전송선로(22)의 턴수(T) 뿐만 아니라 제1전송선로(21)의 턴수(T)도 제3전송선로(23)의 턴수(T)의 2배로 한 것에 의해, 임피던스 변환비가 25까지 커진다. 또한 제3실시예에 있어서도, 제1전송선로(21), 제2전송선로(22), 및 제3전송선로(23)를 평면에서 볼 때 겹쳐서 배치하고 있기 때문에, 기판내에서 전송선로 트랜스(20)가 차지하는 영역의 증대를 억제할 수 있다. 이렇게, 회로의 대형화를 억제하면서, 또한 임피던스 변환비의 보다 큰 임피던스 변환 회로를 실현할 수 있다.
또한 제3실시예에서는 제1전송선로(21)의 폭이 제2전송선로(22)의 폭보다 크다. 이 때문에, 제1전송선로(21)의 전기저항이 제2전송선로(22)의 전기저항보다 작다. 제2전송선로(22)의 제5단부(22A)에 있어서의 임피던스는 제1전송선로(21)와 제3전송선로(23)로 구성되는 전송선로 트랜스에 의해 임피던스 변환되고, 제1전송선로(21)의 제3단부(21A)에 있어서의 임피던스보다 커진다. 이 때문에, 실제로는 제1전송선로(21) 및 제2전송선로(22)로 이루어지는 직렬 회로를 흐르는 전류의 크기(진폭)는 제1전송선로(21)의 제3단부(21A)로부터 제2전송선로(22)의 제6단부(22B)를 향해서 서서히 감소한다. 즉, 제1전송선로(21)를 흐르는 전류의 크기(진폭)는 제2전송선로(22)를 흐르는 전류의 크기(진폭)보다 크다. 상대적으로 큰 전류가 흐르는 제1전송선로(21)의 전기저항을 상대적으로 작은 전류가 흐르는 제2전송선로(22)의 전기저항보다 낮게 함으로써, 전기저항에 의한 손실을 억제할 수 있다.
다음에 도 6을 참조해서 제3실시예의 변형예에 의한 전송선로 트랜스(20)에 대해서 설명한다.
도 6은 제3실시예의 본 변형예에 의한 전송선로 트랜스(20)의 개략 사시도이다. 본 변형예에서는 제1전송선로(21)가 2개의 코일 패턴(211,212)으로 구성된다. 2개의 코일 패턴(211,212)은 기판(30)(도 1C)의 두께방향에 관해서 다른 위치에 배치되어 있다. 평면에서 볼 때 코일 패턴(211,212)의 각각은 제3실시예의 제1전송선로(21)(도 5B)와 동일한 형상을 갖고, 동일한 자세로 배치되어 있다.
한쪽의 코일 패턴(212)과 제3전송선로(23)의 위치 관계는 제3실시예(도 5B)의 제1전송선로(21)와 제3전송선로(23)의 위치 관계와 동일하다. 다른쪽의 코일 패턴(211)은 코일 패턴(212)으로부터 볼 때 제3전송선로(23)와는 반대측에 배치되어 있다.
비아 도체(215)가 한쪽의 코일 패턴(211)의 제3단부(211A)와, 다른쪽의 코일 패턴(212)의 제3단부(212A)를 접속한다. 비아 도체(216)가 한쪽의 코일 패턴(211)의 제4단부(211B)와, 다른쪽의 코일 패턴(212)의 제4단부(212B)를 접속한다. 이렇게, 제1전송선로(21)는 서로 병렬로 접속된 2개의 코일 패턴(211,212)으로 구성된다.
제2전송선로(22)는 도 4에 나타낸 제2실시예의 변형예에 의한 전송선로 트랜스(20)의 제2전송선로(22)와 마찬가지로, 2개의 코일 패턴(221,222)으로 구성되어 있다.
다음에 제3실시예의 본 변형예의 우수한 효과에 대해서 설명한다.
제3실시예에서는 본 변형예에서는 제1전송선로(21)가 서로 병렬 접속된 2개의 코일 패턴(211,212)으로 구성되고, 제2전송선로(22)도 서로 병렬 접속된 2개의 코일 패턴(221,222)으로 구성되어 있다. 이 때문에, 제1전송선로(21) 및 제2전송선로(22)의 전기저항이 낮아진다. 그 결과, 전송선로 트랜스(20)의 삽입 손실을 저감할 수 있다.
또한 본 변형예에서는 제1전송선로(21)를 구성하는 2개의 코일 패턴(211,212)의 폭이 제2전송선로(22)를 구성하는 2개의 코일 패턴(221,222)의 폭보다 크다. 이 때문에, 제3실시예의 경우와 마찬가지로, 상대적으로 큰 전류가 흐르는 제1전송선로(21)의 전기저항이 상대적으로 작은 전류가 흐르는 제2전송선로(22)의 전기저항보다 낮아진다. 그 결과, 전기저항에 의한 손실을 억제할 수 있다.
다음에 제3실시예의 다른 변형예에 대해서 설명한다.
제3실시예에서는 제1전송선로(21) 및 제2전송선로(22)의 양쪽의 턴수(T)를 제3전송선로(23)의 턴수(T)의 약 2배로 했다. 이 턴수(T)의 비를 2 이외로 해도 좋다. 제1전송선로(21) 및 제2전송선로(22)의 양쪽의 턴수(T)를 제3전송선로(23)의 턴수(T) 이상으로 함으로써, 임피던스 변환비를 9 이상으로 할 수 있다.
[제4실시예]
다음에 도 7을 참조해서 제4실시예에 의한 증폭회로에 대해서 설명한다.
도 7은 제4실시예에 의한 증폭회로의 등가 회로도이다. 고주파 신호를 증폭시키는 증폭 소자(40)의 출력 단자에 DC 컷 콘덴서(44)를 통해 전송선로 트랜스(20)의 제1단자(31)가 접속되어 있다. 증폭 소자(40)로서, 예를 들면, 헤테로 접합 바이폴러 트랜지스터를 사용할 수 있다. 전송선로 트랜스(20)로서 제1실시예∼제3실시예 중 어느 하나의 실시예, 또는 그 변형예에 의한 전송선로 트랜스(20)가 사용된다. 증폭 소자(40)로 증폭된 고주파 신호가 DC 컷 콘덴서(44)를 통해 전송선로 트랜스(20)에 입력된다. 전송선로 트랜스(20)의 제2단자(32)가 DC 컷 콘덴서(45)에 접속되어 있고, 제2단자(32)로부터의 출력 신호가 DC 컷 콘덴서(45)를 통해 부하에 공급된다.
증폭 소자(40)의 출력 단자가 고조파 종단 회로(41)를 통해 접지되어 있다. 증폭 소자(40)의 출력 단자는 또한 인덕터(42)를 통해 전원 공급 회로(46)에 접속되어 있다. 전원 공급 회로(46)로부터 인덕터(42)를 통해 증폭 소자(40)에 직류 전원이 공급된다. 전원 공급 회로(46)와 인덕터(42)를 접속하는 배선은 디커플링 콘덴서(43)를 통해 접지되어 있다.
다음에 제4실시예의 우수한 효과에 대해서 설명한다.
제4실시예에서는 전송선로 트랜스(20)가 증폭 소자(40)와 부하 사이의 임피던스 정합회로로서 기능한다. 제4실시예에서는 증폭 소자(40)의 출력 단자로부터 전송선로 트랜스(20)측을 본 임피던스가 제2단자(32)로부터 부하측을 본 임피던스보다 낮아진다. 제4실시예에서는 전송선로 트랜스(20)로서 제1실시예∼제3실시예 중 어느 하나의 실시예, 또는 그 변형예에 의한 전송선로 트랜스(20)가 사용되고 있다. 이 때문에, 종래의 전송선로 트랜스보다 큰 임피던스 변환비를 실현하고, 또한 임피던스 정합회로의 소형화를 꾀할 수 있다.
[제5실시예]
다음에 도 8을 참조해서 제5실시예에 의한 증폭회로에 대해서 설명한다. 이하, 제4실시예에 의한 증폭회로(도 7)와 공통의 구성에 대해서는 설명을 생략한다.
도 8은 제5실시예에 의한 증폭회로의 등가 회로도이다. 제4실시예에서는 증폭 소자(40)의 출력 단자와 전송선로 트랜스(20)의 제1단자(31) 사이에 DC 컷 콘덴서(44)(도 7)가 삽입되어 있었다. 제5실시예에서는 증폭 소자(40)의 출력 단자가 전송선로 트랜스(20)의 제1단자(31)에 직접 접속되어 있다. 또한 제4실시예에서는 증폭 소자(40)의 출력 단자가 인덕터(42)(도 7)를 통해 전원 공급 회로(46)에 접속되어 있었다. 제5실시예에서는 전송선로 트랜스(20)의 제3전송선로(23)의 제2단부(23B)가 인덕터(42)를 통해 전원 공급 회로(46)에 접속되어 있다. 전원 공급 회로(46)로부터 인덕터(42) 및 제3전송선로(23)를 통해 증폭 소자(40)에 직류 전원이 공급된다.
전원 공급 회로(46)는 교류적으로는 그라운드라고 간주할 수 있다. 이 때문에, 제3전송선로(23)의 제2단부(23B)는 인덕터(42)를 통해 교류적으로 접지되게 된다. 제3전송선로(23)는 직류 전원을 공급하는 경로를 겸한다.
다음에 제5실시예의 우수한 효과에 대해서 설명한다.
제5실시예에 있어서도 제4실시예와 마찬가지로, 종래의 전송선로 트랜스보다 큰 임피던스 변환비를 실현하고, 또한 임피던스 정합회로의 소형화를 꾀할 수 있다. 또한 제5실시예에서는 제4실시예의 DC 컷 콘덴서(44)(도 7)를 생략할 수 있다.
다음에 제5실시예의 변형예에 대해서 설명한다. 제5실시예에서는 제3전송선로(23)의 제2단부(23B)를 인덕터(42)를 통해 전원 공급 회로(46)에 접속했다. 제3전송선로(23)가 갖는 인덕턴스가 충분한 크기인 경우에는 인덕터(42)를 생략하고, 제3전송선로(23)의 제2단부(23B)를 전원 공급 회로(46)에 직접 접속해도 좋다.
[제6실시예]
다음에 도 9를 참조해서 제6실시예에 의한 증폭회로에 대해서 설명한다. 제4실시예(도 7) 및 제5실시예(도 8)에서는 전송선로 트랜스(20)가 증폭 소자(40)의 출력 단자에 접속되어 있었다. 제6실시예에서는 전송선로 트랜스(20)가 증폭 소자(40)의 입력 단자에 접속된다. 전송선로 트랜스(20)로서 제1실시예∼제3실시예 중 어느 하나의 실시예, 또는 그 변형예에 의한 전송선로 트랜스(20)가 사용된다.
도 9는 제6실시예에 의한 증폭회로의 등가 회로도이다. 고주파 신호가 고주파 신호 입력 단자(50)로부터 DC 컷 콘덴서(47)를 통해 전송선로 트랜스(20)의 제2단자(32)에 입력된다. 전송선로 트랜스(20)의 제1단자(31)가 DC 컷 콘덴서(48)를 통해 증폭 소자(40)의 입력 단자에 접속되어 있다. 전송선로 트랜스(20)는 증폭 소자(40)의 입력측의 임피던스 정합회로로서 기능한다. 제6실시예에서는 고주파 신호 입력 단자(50)로부터 전송선로 트랜스(20)측을 본 임피던스가 제1단자(31)로부터 증폭 소자(40)측을 본 임피던스보다 높아진다. 이렇게, 제9실시예에서는 임피던스를 낮게 하기 위한 임피던스 변환을 행하고 있다.
다음에 제6실시예의 우수한 효과에 대해서 설명한다.
제6실시예에 있어서도 제4실시예 및 제5실시예와 마찬가지로, 종래의 전송선로 트랜스보다 큰 임피던스 변환비를 실현하고, 또한 임피던스 정합회로의 소형화를 꾀할 수 있다.
[제7실시예]
다음에 도 10을 참조해서 제7실시예에 의한 증폭회로에 대해서 설명한다. 제7실시예에서는 증폭 소자(40)가 다단으로 접속되어서 다단 전력 증폭회로가 구성된다.
도 10은 제7실시예에 의한 증폭회로의 블럭도이다. 고주파 신호 입력 단자(50)와, 증폭된 고주파 신호가 출력되는 고주파 신호 출력 단자(51) 사이에 복수의 증폭 소자(40)가 다단으로 접속되어 있다. 고주파 신호 입력 단자(50)와 초단의 증폭 소자(40) 사이에 입력측의 전송선로 트랜스(20)가 삽입되어 있다. 최종단의 증폭 소자(40)와 고주파 신호 출력 단자(51) 사이에 출력측의 전송선로 트랜스(20)가 삽입되어 있다. 1개의 증폭 소자(40)와 그 후단의 증폭 소자(40) 사이에, 단간의 전송선로 트랜스(20)가 삽입되어 있다. 입력측, 출력측, 및 단간의 전송선로 트랜스(20)로서 제1실시예∼제3실시예 중 어느 하나의 실시예, 또는 그 변형예에 의한 전송선로 트랜스(20)가 사용된다.
복수의 증폭 소자(40)의 각각에 전원 공급 회로(46)로부터 인덕터(42)를 통해 직류 전원이 공급된다. 바이어스 제어 회로(53)로부터 증폭 소자(40)의 각각에 직류 바이어스가 공급된다.
다음에 제7실시예의 우수한 효과에 대해서 설명한다.
제7실시예에서는 전송선로 트랜스(20)가 입력측, 단간, 및 출력측의 임피던스 정합회로로서 기능한다. 제7실시예에 있어서는 제4실시예(도 7), 제5실시예(도 8), 및 제6실시예(도 9)와 마찬가지로 임피던스 정합회로의 소형화를 꾀할 수 있다.
다음에 제7실시예의 변형예에 대해서 설명한다.
제7실시예에서는 입력측, 출력측, 및 단간의 모든 임피던스 정합회로에 제1실시예∼제3실시예 중 어느 하나의 실시예, 또는 그 변형예에 의한 전송선로 트랜스(20)를 사용했다. 큰 임피던스 변환비가 필요로 되지 않는 개소에는 실시예 또는 그 변형예에 의한 전송선로 트랜스(20)를 사용하지 않아도 좋다. 예를 들면, 도 1A의 제2전송선로(22)를 갖지 않고, 제1전송선로(21)와 제3전송선로(23)를 갖는 전송선로 트랜스를 임피던스 정합회로로서 사용해도 좋다. 또한, 그 밖에, 커패시턴스와 인덕턴스로 이루어지는 래더형의 임피던스 정합회로를 사용해도 좋다. 예를 들면 입력측, 출력측, 및 단간의 복수의 임피던스 정합회로 중 적어도 1개에 실시예 또는 변형예에 의한 전송선로 트랜스(20)를 사용하면 좋다.
[제8실시예]
다음에 도 11A∼도 13B의 도면을 참조해서 제8실시예에 의한 임피던스 변환 회로의 입출력 임피던스의 시뮬레이션 결과에 대해서 설명한다.
도 11A 및 도 11B는 시뮬레이션 대상이 되는 제8실시예에 의한 임피던스 변환 회로의 블럭도이다. 임피던스 변환 회로로서 임피던스 변환비가 16인 제2실시예에 의한 전송선로 트랜스(20)(도 3A, 도 3B)를 사용했다.
도 11A에 나타낸 임피던스 변환 회로에서는 전송선로 트랜스(20)의 제1단자(31)에 출력 임피던스가 3Ω인 교류 전원(55)을 접속하고, 제2단자(32)를 50Ω에서 종단했다. 도 11B에 나타낸 임피던스 변환 회로에서는 전송선로 트랜스(20)의 제2단자(32)에 출력 임피던스가 50Ω인 교류 전원(55)을 접속하고, 제1단자(31)를 3Ω에서 종단했다.
도 11A에 나타낸 임피던스 변환 회로에 있어서, 제1단자(31)로부터 전송선로 트랜스(20)측을 본 임피던스를 Z1로 나타내고, 도 11B에 나타낸 임피던스 변환 회로에 있어서, 제2단자(32)로부터 전송선로 트랜스(20)측을 본 임피던스를 Z2로 나타낸다. 100MHz로부터 20㎓까지 주파수를 변화시켜서 전자계 시뮬레이션을 행함으로써, 임피던스(Z1 및 Z2)를 구했다. 또, 2.3㎓ 이상 2.69㎓ 이하의 주파수역에 있어서, 임피던스 변환비가 약 16이 되도록 전송선로 트랜스(20)를 설계했다.
도 12A는 주파수를 변화시켰을 때의 임피던스(Z1)의 궤적을 스미스 차트 상에 플롯한 그래프이다. 스미스 차트의 기준점(중심)의 리퍼런스 임피던스(Zreff)를 3Ω로 하고 있다. 2.3㎓ 이상 2.69㎓ 이하의 주파수역, 2배 고조파(4.6㎓ 이상 5.38㎓ 이하)의 주파수역, 및 3배 고조파(6.9㎓ 이상 8.07㎓ 이하)의 주파수역에 있어서의 임피던스(Z1)를 굵은 선으로 나타내고 있다. 2.3㎓ 이상 2.69㎓ 이하의 주파수역에 있어서 임피던스(Z1)가 스미스 차트의 기준점 근방에 위치하고, 3Ω에 가깝게 되어 있는 것을 알 수 있다. 이것으로부터 임피던스가 50Ω로부터 약 1/16인 약 3Ω로 변환되어 있는 것이 확인되었다.
도 12B는 주파수를 변화시켰을 때의 임피던스(Z2)의 궤적을 스미스 차트 상에 플롯한 그래프이다. 스미스 차트의 기준점(중심)의 리퍼런스 임피던스(Zreff)를 50Ω로 하고 있다. 2.3㎓ 이상 2.69㎓ 이하의 주파수역, 2배 고조파(4.6㎓ 이상5.38㎓ 이하)의 주파수역, 및 3배 고조파(6.9㎓ 이상 8.07㎓ 이하)의 주파수역에 있어서의 임피던스(Z2)를 굵은 선으로 나타내고 있다. 2.3㎓ 이상 2.69㎓ 이하의 주파수역에 있어서 임피던스(Z1)가 스미스 차트의 기준점 근방에 위치하고, 50Ω에 가깝게 되어 있는 것을 알 수 있다. 이것으로부터 임피던스가 3Ω로부터 약 16배인 약 50Ω로 변환되어 있는 것이 확인되었다.
도 13A 및 도 13B는 전송선로 트랜스(20)의 삽입 손실의 시뮬레이션 결과를 나타내는 그래프이다. 가로축은 주파수를 단위 「㎓」로 나타내고, 세로축은 삽입 손실을 단위 「dB」로 나타낸다. 삽입 손실(IL)은 이하의 식으로 정의된다.
Figure 112021037835092-pat00001
여기에서, S11 및 S21은 S 파라미터이다. 또, 세로축의 절대값이 작은 쪽이 손실이 작은 것을 의미한다. 도 13B는 도 13A의 가로축의 주파수 1㎓로부터 6㎓까지의 범위를 확대한 것이다. 주파수 2.3㎓ 이상 2.69㎓ 이하의 주파수역에 있어서, 삽입 손실이 작아져 있는 것을 알 수 있다.
제8실시예의 시뮬레이션에 의해, 제2실시예에 의한 전송선로 트랜스(20)를 사용해서 임피던스 변환비가 약 16인 임피던스 정합회로를 실현할 수 있는 것이 확인되었다. 또한 제2실시예에 의한 전송선로 트랜스(20)를 사용함으로써, 삽입 손실이 낮은 임피던스 정합회로가 얻어지는 것이 확인되었다. 또한 이 시뮬레이션 결과로부터 제1실시예나 제3실시예에 의한 전송선로 트랜스(20)를 사용해도 삽입 손실이 낮은 임피던스 정합회로를 실현하는 것이 가능한 것을 알 수 있다.
[제9실시예]
다음에 도 14A부터 도 16B까지의 도면을 참조해서 제9실시예에 의한 임피던스 변환 회로의 입출력 임피던스의 시뮬레이션 결과에 대해서 설명한다.
도 14A 및 도 14B는 시뮬레이션 대상의 임피던스 변환 회로의 블럭도이다. 도 14A에 나타낸 임피던스 변환 회로는 도 11A에 나타낸 교류 전원(55)과 전송선로 트랜스(20) 사이에 고조파 종단 회로(41)를 접속한 것이다. 도 14B에 나타낸 임피던스 변환 회로는 도 11B에 나타낸 부하와 전송선로 트랜스(20) 사이에 고조파 종단 회로(41)를 접속한 것이다.
도 14A의 교류 전원(55)으로부터 고조파 종단 회로(41) 및 전송선로 트랜스(20)측을 본 임피던스를 Z1로 나타낸다. 도 14B의 교류 전원(55)으로부터 고조파 종단 회로(41) 및 전송선로 트랜스(20)측을 본 임피던스를 Z1로 나타낸다. 100MHz로부터 20㎓까지 주파수를 변화시켜서 전자계 시뮬레이션을 행함으로써, 임피던스(Z1 및 Z2)를 구했다.
도 15A는 주파수를 변화시켰을 때의 임피던스(Z1)의 궤적을 스미스 차트 상에 플롯한 그래프이다. 스미스 차트의 기준점(중심)의 리퍼런스 임피던스(Zreff)를 3Ω로 하고 있다. 2.3㎓ 이상 2.69㎓ 이하의 주파수역, 2배 고조파(4.6㎓ 이상 5.38㎓ 이하)의 주파수역, 및 3배 고조파(6.9㎓ 이상 8.07㎓ 이하)의 주파수역에 있어서의 임피던스(Z1)를 굵은 선으로 나타내고 있다. 제8실시예(도 12A)의 경우와 마찬가지로, 2.3㎓ 이상 2.69㎓ 이하의 주파수역에 있어서 임피던스(Z1)가 스미스 차트의 기준점 근방에 위치하고, 3Ω에 가깝게 되어 있는 것을 알 수 있다. 이것으로부터, 임피던스가 50Ω로부터 약 1/16인 약 3Ω로 변환되어 있는 것이 확인되었다.
도 15B는 주파수를 변화시켰을 때의 임피던스(Z2)의 궤적을 스미스 차트 상에 플롯한 그래프이다. 스미스 차트의 기준점(중심)의 리퍼런스 임피던스(Zreff)를 50Ω로 하고 있다. 2.3㎓ 이상 2.69㎓ 이하의 주파수역, 2배 고조파(4.6㎓ 이상5.38㎓ 이하)의 주파수역, 및 3배 고조파(6.9㎓ 이상 8.07㎓ 이하)의 주파수역에 있어서의 임피던스(Z2)를 굵은 선으로 나타내고 있다. 2.3㎓ 이상 2.69㎓ 이하의 주파수역에 있어서 임피던스(Z2)가 스미스 차트의 기준점 근방에 위치하고, 50Ω에 가깝게 되어 있는 것을 알 수 있다. 이것으로부터, 임피던스가 3Ω로부터 약 16배인 약 50Ω로 변환되어 있는 것이 확인되었다.
도 16A 및 도 16B는 전송선로 트랜스(20)의 삽입 손실의 시뮬레이션 결과를 나타내는 그래프이다. 가로축은 주파수를 단위 「㎓」로 나타내고, 세로축은 삽입 손실을 단위 「dB」로 나타낸다. 또, 세로축의 절대값이 작은 쪽이 손실이 작은 것을 의미한다. 도 16B는 도 16A의 가로축의 주파수 1㎓로부터 6㎓까지의 범위를 확대한 것이다. 주파수 2.3㎓ 이상 2.69㎓ 이하의 주파수역에 있어서, 삽입 손실이 작아져 있는 것을 알 수 있다.
제9실시예의 시뮬레이션으로부터 고조파 종단 회로(41)를 접속한 구성에 있어서도, 제2실시예에 의한 전송선로 트랜스(20)를 사용함으로써, 삽입 손실이 낮은 임피던스 정합회로가 얻어지는 것이 확인되었다. 도 12A와 도 15A를 비교하면, 고조파 종단 회로(41)를 삽입함으로써, 2배 고조파 및 3배 고조파에 대한 임피던스(Z1)가 낮아져 있는 것을 알 수 있다. 따라서, 시뮬레이션 대상인 제2실시예에 의한 전송선로 트랜스(20)는 스위칭 모드 파워 앰프의 동작을 실현하기 위한 출력 정합회로로서도 이용할 수 있다. 이것에 의해 스위칭 모드 파워 앰프의 전력 부가 효율이 개선된다는 효과가 얻어진다.
또한 이 시뮬레이션 결과로부터, 제1실시예나 제3실시예에 의한 전송선로 트랜스(20)를 사용해도 삽입 손실이 낮은 임피던스 정합회로를 실현하는 것이 가능한 것을 용이하게 알 수 있다.
상술의 각 실시예는 예시이며, 다른 실시예에서 나타낸 구성의 부분적인 치환 또는 조합이 가능한 것은 말할 필요도 없다. 복수의 실시예의 동일한 구성에 의한 동일한 작용 효과에 대해서는 실시예마다는 축차 언급하지 않는다. 또한, 본 발명은 상술의 실시예에 제한되는 것은 아니다. 예를 들면 여러가지 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
20: 전송선로 트랜스
21: 제1전송선로
21A: 제3단부
21B: 제4단부
22: 제2전송선로
22A: 제5단부
22B: 제6단부
23: 제3전송선로
23A: 제1단부
23B: 제2단부
24: 인출선로
25, 26, 27, 28: 비아 도체
29: 도체 패턴
30: 기판
31: 제1단자
32: 제2단자
35: 그라운드 도체
36: 가상적인 둘레 회로
40: 증폭 소자
41: 고조파 종단 회로
42: 인덕터
43: 디커플링 콘덴서
44, 45: DC 컷 콘덴서
46: 전원 공급 회로
47, 48: DC 컷 콘덴서
50: 고주파 신호 입력 단자
51: 고주파 신호 출력 단자
53: 바이어스 제어 회로
55: 교류 전원
211: 코일 패턴
211A: 제3단부
211B: 제4단부
212: 코일 패턴
212A: 제3단부
212B: 제4단부
215, 216: 비아 도체
221: 코일 패턴
221A: 제5단부
221B: 제6단부
222: 코일 패턴
222A: 제5단부
222B: 제6단부
225, 226: 비아 도체

Claims (10)

  1. 기판의 두께방향에 관해서 다른 위치에 배치되고, 직렬 접속된 제1전송선로 및 제2전송선로와,
    상기 기판의 두께방향에 관해서 상기 제1전송선로와 상기 제2전송선로 사이에 배치되고, 한쪽의 단부인 제1단부가 상기 제1전송선로의 한쪽의 단부에 접속되고, 다른쪽의 단부인 제2단부가 접지되는 제3전송선로를 갖고,
    상기 제1전송선로 및 상기 제2전송선로가 상기 제3전송선로에 전자기적으로 결합되어 있고,
    상기 제3전송선로의 상기 제1단부에 접속된 쪽의 상기 제1전송선로의 단부인 제3단부가 외부의 회로에 접속되고, 상기 제3단부와는 반대측의 제4단부가 상기 제2전송선로의 한쪽의 단부인 제5단부에 접속되고, 상기 제2전송선로의 상기 제5단부와는 반대측의 제6단부가 외부의 회로에 접속되어 있고,
    상기 제1전송선로의 상기 제3단부로부터 상기 제4단부를 향하는 전류에 의해 상기 제3전송선로의 상기 제1단부로부터 상기 제2단부를 향하는 오드 모드 전류가 유기되고, 상기 제2전송선로의 상기 제5단부로부터 상기 제6단부를 향하는 전류에 의해 상기 제3전송선로의 상기 제1단부로부터 상기 제2단부를 향하는 오드 모드 전류가 유기되는 전송선로 트랜스.
  2. 제 1 항에 있어서,
    상기 제1전송선로 및 상기 제2전송선로가 직렬 접속된 전송선로에 흐르는 교류 전류가 상기 제3전송선로에 상기 교류 전류가 흐르는 방향과는 역방향의 오드 모드 전류를 유기시키도록 상기 제1전송선로 및 상기 제2전송선로가 접속되어 있는 전송선로 트랜스.
  3. 제 1 항 또는 제 2 항에 있어서,
    평면에서 볼 때 상기 제1전송선로, 상기 제2전송선로, 및 상기 제3전송선로는 소용돌이형상의 패턴을 갖고,
    상기 제1전송선로와 상기 제3전송선로가 접속된 개소를 시점으로 해서 상기 제1전송선로 및 상기 제2전송선로는 제1회전방향으로 회전하도록 연장되고, 상기 제3전송선로는 상기 제1회전방향과는 반대의 제2회전방향으로 회전하도록 연장되어 있는 전송선로 트랜스.
  4. 제 3 항에 있어서,
    상기 제1전송선로의 턴수 및 상기 제2전송선로의 턴수는 상기 제3전송선로의 턴수 이상인 전송선로 트랜스.
  5. 제 4 항에 있어서,
    상기 제1전송선로의 턴수 및 상기 제2전송선로의 턴수 중 적어도 한쪽은 상기 제3전송선로의 턴수의 2배 이상인 전송선로 트랜스.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제1전송선로, 상기 제2전송선로, 및 상기 제3전송선로는 두께방향의 치수보다 폭방향의 치수의 쪽이 큰 도체 패턴으로 형성되어 있고, 상기 제1전송선로의 도체 패턴, 상기 제2전송선로의 도체 패턴, 및 상기 제3전송선로의 도체 패턴의 3개의 도체 패턴이 평면에서 볼 때 적어도 부분적으로 겹쳐져 있는 전송선로 트랜스.
  7. 제 6 항에 있어서,
    상기 제3전송선로의 도체 패턴의 폭이 상기 제1전송선로의 도체 패턴의 폭 및 상기 제2전송선로의 도체 패턴의 폭 이상이며, 폭방향에 관해서 상기 제1전송선로의 도체 패턴 및 상기 제2전송선로의 도체 패턴이 상기 제3전송선로의 도체 패턴의 내측에 배치되어 있는 전송선로 트랜스.
  8. 제 6 항에 있어서,
    상기 제1전송선로의 도체 패턴의 폭이 상기 제2전송선로의 도체 패턴의 폭보다 큰 전송선로 트랜스.
  9. 고주파 신호를 증폭시키는 증폭 소자와,
    상기 증폭 소자의 입력 단자 또는 출력 단자에 접속된 전송선로 트랜스를 갖고,
    상기 전송선로 트랜스는,
    기판의 두께방향에 관해서 다른 위치에 배치되고, 직렬 접속된 제1전송선로 및 제2전송선로와,
    상기 기판의 두께방향에 관해서 상기 제1전송선로와 상기 제2전송선로 사이에 배치되고,
    한쪽의 단부인 제1단부가 상기 제1전송선로의 상기 증폭 소자에 접속되어 있는 쪽의 단부에 접속되고, 다른쪽의 단부인 제2단부가 교류적으로 접지되는 제3전송선로를 갖고,
    상기 제1전송선로 및 상기 제2전송선로가 상기 제3전송선로에 전자기적으로 결합되어 있고,
    상기 제3전송선로의 상기 제1단부에 접속된 쪽의 상기 제1전송선로의 단부인 제3단부가 외부의 회로에 접속되고, 상기 제3단부와는 반대측의 제4단부가 상기 제2전송선로의 한쪽의 단부인 제5단부에 접속되고, 상기 제2전송선로의 상기 제5단부와는 반대측의 제6단부가 외부의 회로에 접속되어 있고,
    상기 제1전송선로의 상기 제3단부로부터 상기 제4단부를 향하는 전류에 의해 상기 제3전송선로의 상기 제1단부로부터 상기 제2단부를 향하는 오드 모드 전류가 유기되고, 상기 제2전송선로의 상기 제5단부로부터 상기 제6단부를 향하는 전류에 의해 상기 제3전송선로의 상기 제1단부로부터 상기 제2단부를 향하는 오드 모드 전류가 유기되는 증폭회로.
  10. 제 9 항에 있어서,
    상기 제3전송선로의 상기 제2단부가 전원 공급 회로에 접속되고, 상기 제3전송선로를 통해 상기 증폭 소자에 직류 전원이 공급되는 증폭회로.
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