KR102297835B1 - 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법 - Google Patents

테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 있어서, 기판을 준비하는 제1단계와, 상기 기판의 일면에 비아 홀 형성을 위한 마스크 패턴을 형성하는 제2단계와, 상기 마스크 패턴을 식각 마스크로 하여 플라즈마 건식 식각 공정과 비아 홀 측벽 보호를 위한 보호층 형성 공정을 반복적으로 수행하여 테이퍼 형태의 경사벽을 갖는 비아 홀을 형성하는 제3단계와, 상기 마스크 패턴을 제거하는 제4단계 및 상기 비아 홀 내부의 표면 거칠기를 개선하기 위한 등방성 식각 공정을 진행하는 제5단계를 포함하는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법을 기술적 요지로 한다. 이에 의해 언더컷(undercut) 또는 보잉(bowing)이 없는 테이퍼 형태의 경사벽을 갖는 비아 홀을 제공하고, 비아 홀 측벽 표면 거칠기를 개선하여 고품질의 비아 홀 컨택을 제공하면서 공정 절차를 단순화한 테이퍼 형태의 경사벽을 갖는 비아 홀을 제공하는 이점이 있다.

Description

테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법{Method for manufacturing tapered sidewall via hole}
본 발명은 언더컷(undercut) 또는 보잉(bowing)이 없는 테이퍼 형태의 경사벽을 갖는 비아 홀을 제공하고, 비아 홀 측벽 표면 거칠기를 개선하여 고품질의 비아 홀 컨택을 제공하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법에 관한 것이다.
반도체 소자의 소형화 및 고집적화 요구에 따라 2.5/3D 웨이퍼 레벨 패키징 기술 중의 하나인 실리콘관통전극(Through Silicon Via, 이하 "TSV"라고 한다) 기술이 주목받고 있다.
TSV 기술은 적층된 반도체 칩의 기판을 수직으로 관통하는 비아 홀을 형성하여 내부에 도전성 재료를 채우고, 기판과 기판 사이 또는 칩과 칩 사이의 전기적 신호를 전달하는 기술로, 기존 와이어 본딩 패키징의 불필요한 면적을 줄이고, 다수의 회로의 전기적 신호를 연결하여 송수신의 효율을 높이는데 매우 효과적이므로 소형화 및 고집적 실현에 따라 그 수요가 증가하고 있다.
이러한 TSV 기술에서 식각된 비아 홀의 모양과 비아 홀 내부 표면 상태는 씨드층(seed layer) 증착, 전기 도금 등 후공정 품질에 영향을 주기 때문에 비아 홀을 제작하는 식각기술이 매우 중요하다.
일반적으로 식각 프로파일은 도 1에 도시한 바와 같이 크게 등방성 식각(도 1(a))과 이방성 식각(도 1(b))으로 구분하여 설명한다.
대부분의 식각은 모든 방향으로 반응이 일어나는 등방성 식각을 따르는데 이는 식각된 비아 홀의 가로 방향과 세로 방향의 길이가 비슷하여 일반적으로 종횡비(aspect ratio)가 낮고, 상부의 비아 홀 직경이 본래 설계된 비아 홀의 직경보다 증가된 상태이며, 상부에서 하부로 내려갈수록 직경이 감소하는 기울기 형태를 갖는 특징이 있다.
반면, 이방성 식각은 횡방향 대비 종방향의 식각 깊이가 크므로 종횡비가 크고, 아랫방향으로 수직의 각도로 깊게 식각되며 상부의 비아홀 직경이 본래 설계된 비아 홀 직경과 유사하여 반도체 칩 소형화에 따른 미세패턴 식각에 대부분 적용하고 있다.
상기에서 기술한 식각 프로파일은 시간, 압력, 가스 유량, 전력 등의 식각 조건에 따라 우세하는 작용이 달라질 수 있으며, 이를 식각의 목적과 사용 용도에 맞게 조절하여 적합한 특징을 갖는 비아 홀을 형성할 수 있다.
반도체 패키징을 목적으로 하는 비아 홀의 식각 깊이는 웨이퍼 그라인딩/박판화(wafer grinding/thinning)를 수행한 만큼 관통할 수 있는 정도의 깊이가 요구되는데 칩의 소형화로 웨이퍼의 두께가 얇아지고 있는 점과 비아 홀의 직경이 전극 연결을 위해 충분해야 하는 점을 고려하여 종횡비(aspect ratio)가 결정되어져야 한다.
또한 후공정인 씨드층 및 전기도금이 비아 홀 측벽으로 균일하게 증착되어 우수한 스텝 커버리지(step coverage)를 갖는 모양이 요구되며 기판 상부에서 하부로 멀어질수록 직경이 감소하는 기울기를 갖는 비아 홀 제작을 위한 식각 기술이 요구된다.
이와 같이 상기에서 기술한 식각 프로파일은 공정 조건을 조절하여 등방성 또는 이방성의 우세하는 정도가 달라질 수 있으며, 이를 식각의 목적과 사용 용도에 맞게 조절하여 적합한 특징을 갖는 비아 홀을 형성할 수 있다.
등방성 식각이 우세하게 작용할 경우, 상술한 바와 같이, 기판 상부에 포토레지스트 층의 아랫면으로 식각 반응 기체가 파고들어 설계된 직경보다 훨씬 넓어지며 '언더컷(undercut)' 또는 식각된 측벽의 둥근 정도가 심하게 나타나는 '보잉(bowing)'이 후공정 진행에 문제로 작용하게 된다.
이방성 식각이 우세하게 작용할 경우, 특히 보쉬 공정에서는 식각과 보호층 증착을 여러 차례 반복하는 과정으로 비아 홀 측벽에 스캘럽(scallop)이 발생하여 표면 거칠기가 매끄럽지 않는 특징이 있다. 작은 스케일에서 보잉과 그로 인해 날카롭게 돌출되는 비크(baek)가 반복적으로 등장하므로 후공정 진행에 문제가 된다.
또한 수직으로 깊게 식각되기 때문에 씨드층 증착 및 전기도금이 비아 홀 바닥면까지 불균일하게 증착되며, 기공(void) 및 심(seam)의 출현으로 전기적 특성 저하의 문제를 야기할 수 있다.
종래 기술에서 비보쉬 공정으로 기울어진 경사벽을 갖는 비아 홀을 식각하는 연구 결과가 있지만, 측벽의 스캘럽 문제는 개선되었을지라도 상단부에 있는 보잉과 비크는 이를 제거하기 위한 별도의 CMP(Chemical Mechanical Planarization, 화학기계적 평탄화) 공정 또는 추가 식각 공정이 요구되며, 이는 공정 절차를 증가시킬 뿐 아니라 비용이 상당히 큰 단점이 있다.
1. 대한민국특허청 특허출원번호 2009-0058315호(반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법). 2. 대한민국특허청 특허출원번호 2008-0102470호(경사벽을 갖는 비아홀 제조방법).
본 발명은 상기 필요성에 의해 고안된 것으로서, 언더컷(undercut) 또는 보잉(bowing)이 없는 테이퍼 형태의 경사벽을 갖는 비아 홀을 제공하고, 비아 홀 측벽 표면 거칠기를 개선하여 고품질의 비아 홀 컨택을 제공하면서 공정 절차를 단순화한 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명은, 반도체 소자의 제조방법에 있어서, 기판을 준비하는 제1단계와, 상기 기판의 일면에 비아 홀 형성을 위한 마스크 패턴을 형성하는 제2단계와, 상기 마스크 패턴을 식각 마스크로 하여 플라즈마 건식 식각 공정과 비아 홀 측벽 보호를 위한 보호층 형성 공정을 반복적으로 수행하여 테이퍼 형태의 경사벽을 갖는 비아 홀을 형성하는 제3단계와, 상기 마스크 패턴을 제거하는 제4단계 및 상기 비아 홀 내부의 표면 거칠기를 개선하기 위한 등방성 식각 공정을 진행하는 제5단계를 포함하는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법을 기술적 요지로 한다.
또한, 상기 제5단계의 등방성 식각 공정은, SF6/(O2+Ar)의 유량 비율이 1:1인 식각 가스를 사용하며, 3~5분 동안 상기 기판의 전 영역 및 상기 비아 홀 내부에 수행되는 것이 바람직하다.
또한, 상기 등방성 식각 공정을 수행한 상기 기판의 표면 및 비아 홀 내부 표면 거칠기는 380~420nm인 것이 바람직하다.
또한, 상기 제5단계의 등방성 식각 공정은, 상기 기판의 두께를 10~30㎛ 감소시키고, 상기 기판 상부 비아 홀의 직경을 5~15㎛ 증가시키는 것이 바람직하다.
또한, 상기 제4단계의 마스크 패턴 제거 후, 상기 제5단계의 등방성 식각 공정 전에, 상기 기판 및 비아 홀에 대해 O2 플라즈마 에칭 또는 O2 플라즈마 애싱(ashing)을 수행하여 상기 기판 표면 및 비아 홀 내부 표면의 잔류 물질을 제거하는 것이 바람직하다.
또한, 상기 기판은, 실리콘, 게르마늄, 인듐, 탄화규소, 산화물 중 어느 하나를 기반으로 하는 반도체 재료의 웨이퍼를 사용할 수 있다.
또한, 상기 제2단계는, 상기 기판 상에 포토레지스트층의 형성, 노광 및 현상을 포함하는 포토리소그래피 공정에 의해 상기 마스크 패턴이 구현할 수 있으며, 상기 포토리소그래피 공정에서의 현상 단계에서 하드 베이킹(hard-baking)을 110~130℃에서 170~190초 동안 수행하는 것이 바람직하다.
또한, 상기 제3단계는, 보호 가스 공급을 통한 보호층 형성 공정을 시작으로 상기 플라즈마 건식 식각 공정과 상기 보호층 형성 공정을 교대로 100~120회 수행하는 것이 바람직하다.
또한, 상기 플라즈마 건식 식각 공정은 6~8초, 상기 보호층 형성 공정은 6~8초 동안 수행하는 것이 바람직하며, 압력 48~52mTorr, RF(radio frequency) 파워 1700~1900W, 바이어스(bias) 파워 15~17W, 식각 가스는 SF6를 포함하는 것이 바람직하다.
여기에서, 상기 식각 가스는, O2를 더 포함하며, SF6/O2의 유량 비율이 9~11 : 1로 공급되는 것이 바람직하다.
또한, 상기 보호층 형성 공정은, 압력 18~22mTorr, RF 파워 1200~1600W, 상기 보호 가스는 C4F8, 상기 보호 가스의 유량은 60~120sccm 조건에서 수행되는 것이 바람직하다.
한편, 상기 비아 홀은, 상부에 수직으로 식각된 영역과, 그 하측으로 이어져 테이퍼 형태로 식각된 영역으로 이루어진 경사벽을 포함하는 것이 바람직하며, 상기 비아 홀 중 적어도 하나는, 상부에서 하부까지 수직으로 식각된 영역만으로 이루어진 경사벽을 포함하거나, 상부에서 하부까지 테이퍼 형태로 식각된 영역만으로 이루어진 경사벽을 포함하는 것이 바람직하다.
여기에서, 상기 경사벽의 경사지게 식각된 영역은, 73~85°의 기울기를 갖는 것이 바람직하다.
또한, 상기 제3단계의 상기 비아 홀은, 식각 깊이 60~80㎛이며, 상기 마스크 패턴에 따른 설계된 비아 홀 직경 대비 ±3㎛ 범위 내로 직경 차이가 있는 것을 특징으로 한다.
본 발명은 플라즈마 건식 식각 공정과 보호층 형성 공정을 반복적으로 실시하는 원스텝 식각 공정에 의해 언더컷(undercut) 또는 보잉(bowing) 등을 생성시키지 않으면서 테이퍼 형태의 경사벽을 갖는 비아 홀을 제조하는 것이다.
또한, 본 발명은 테이퍼 형태의 경사벽을 갖는 비아 홀이 형성된 상태에서 등방성 식각 공정을 진행함으로써 비아 홀 내부의 스캘럽(scallop) 및 마이크로 그래스(micro-grass) 등의 생성으로 거칠어진 표면을 개선하여, 비아 홀 컨택을 위한 씨드층 증착 및 전기도금과 같은 후공정 수행을 원활하게 진행할 수 있도록 하는 것이다.
또한, 본 발명은 비아 홀에 언더컷 또는 보잉 생성에 따른 CMP 또는 추가 식각 공정과 같은 추가 공정이 필요하지 않으며, 이에 따른 공정 단순화 및 생산 비용을 절감시키게 된다.
또한, 본 발명은 또한 O2 플라즈마 에칭 공정으로 기판 위에 도포한 포토레지스트와 비아 홀 측벽에 쌓인 탄소 폴리머 등 잔류물이 제거되어 씨드층 증착 및 전기 도금 공정에서의 불순물 유입을 막아 고품질의 비아 홀 컨택을 구현하게 된다.
도 1 - 등방성 식각(도 1(a)) 및 이방성 식각(도 1(b))의 개요를 나타낸 모식도.
도 2 - 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법에 대한 모식도.
도 3 - 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀(도 3(a)) 및 기존의 테이퍼 형태의 경사벽을 갖는 비아 홀(도 3(b))의 형태를 나타낸 모식도.
도 4 - 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제2단계의 포토리소그래피 공정에서의 하드 베이킹(hard-baking) 전(도 4(a)), 후(도 4(b))에 따른 마스크 패턴의 기울기를 나타낸 도(FIB).
도 5 - 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, O2 플라즈마 에칭 공정 및 제5단계에 따른 비아 홀의 형상 및 분석 파라미터를 나타낸 도(FE-SEM).
도 6 - 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제3단계의 비아 홀의 내부 모습을 나타낸 도(FE-SEM).
도 7 - 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제5단계의 비아 홀 형상을 나타낸 도(FE-SEM).
본 발명은 플라즈마 건식 식각 공정과 보호층 형성 공정을 반복적으로 실시하는 원스텝 식각 공정에 의해 언더컷(undercut) 또는 보잉(bowing) 등을 생성시키지 않으면서 테이퍼 형태의 경사벽을 갖는 비아 홀을 제조하는 것이다.
또한, 본 발명은 테이퍼 형태의 경사벽을 갖는 비아 홀이 형성된 상태에서 등방성 식각 공정을 진행함으로써 비아 홀 내부의 스캘럽(scallop) 및 마이크로 그래스(micro-grass) 등의 생성으로 거칠어진 표면을 개선하여, 비아 홀 컨택을 위한 씨드층 증착 및 전기도금과 같은 후공정 수행을 원활하게 진행할 수 있도록 하는 것이다.
또한, 본 발명은 비아 홀에 언더컷 또는 보잉 생성에 따른 CMP 또는 추가 식각 공정과 같은 추가 공정이 필요하지 않으며, 이에 따른 공정 단순화 및 생산 비용을 절감시키게 된다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법에 대한 모식도이고, 도 3은 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀(도 3(a)) 및 기존의 테이퍼 형태의 경사벽을 갖는 비아 홀의 형태를 나타낸 모식도이고, 도 4는 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제2단계의 포토리소그래피 공정에서의 하드 베이킹(hard-baking) 전(도 4(a)), 후(도 4(b))에 따른 마스크 패턴의 기울기를 나타낸 도(FIB)이고, 도 5는 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제3단계의 비아 홀의 형상 및 분석 파라미터를 나타낸 도(FE-SEM)이고, 도 6은 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제3단계의 비아 홀의 내부 모습을 나타낸 도(FE-SEM)이며, 도 7은 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제5단계의 비아 홀 형상을 나타낸 도(FE-SEM)이다.
도 2에 도시된 바와 같이 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법은, 반도체 소자의 제조방법에 있어서, 기판(10)을 준비하는 제1단계, 상기 기판(10)의 일면에 비아 홀(100) 형성을 위한 마스크 패턴을 형성하는 제2단계, 상기 마스크 패턴을 식각 마스크로 하여 플라즈마 건식 식각 공정과 비아 홀(100) 측벽 보호를 위한 보호층 형성 공정을 반복적으로 수행하여 테이퍼 형태의 경사벽을 갖는 비아 홀(100)을 형성하는 제3단계, 상기 마스크 패턴을 제거하는 제4단계 및 상기 비아 홀(100) 내부의 표면 거칠기를 개선하기 위한 등방성 식각 공정을 진행하는 제5단계를 포함하는 것을 특징으로 한다.
먼저 본 발명에 따른 제1단계는 기판(10)을 준비하는 것이다.
상기 기판(10)은 실리콘, 게르마늄, 인듐, 탄화규소, 산화물 중 어느 하나를 기반으로 하는 반도체 재료의 웨이퍼인 것으로, 그 외 통상적으로 기판의 개념에 속하는 모든 재료의 웨이퍼 및 반도체 칩을 포함한다.
예컨대, 복수의 집적 회로 칩들이 인쇄된 배선 라인을 따라 패키징되어 형성된 인쇄회로기판을 포함하는 절연기판 또는 전도성 기판, 이에 한정되지 않고 폴리머 재질의 유연기판, 절연기판 상에 금속 또는 복합 금속으로 이루어진 전도층이 형성된 복합기판일 수도 있다.
본 발명의 일실시예로는 두께 500~600㎛의 실리콘 웨이퍼(100)을 사용하였다.
그리고, 본 발명에 따른 제2단계는 상기 기판(10)의 일면에 비아 홀(100) 형성을 위한 마스크 패턴을 형성하는 것이다.
상기 비아 홀(100) 형성을 위한 마스크 패턴은 일반적인 포토레지스트층의 형성, 노광 및 현상을 포함하는 포토리소그래피 공정에 의해 이루어진다.
상기 기판(10) 상측에 DFR(Dry film resist)의 라미네이팅 또는 포토레지스트(photoresist)(20)를 코팅하여 포토레지스트층을 형성하여, 설계된 비아 홀(100) 위치 및 직경에 대응되는 패턴이 형성된 마스크로 노광 후, 현상 공정을 거쳐 상기 기판(10) 상측에 비아 홀(100) 형성을 위한 마스크 패턴을 형성한다.
본 발명의 일실시예로 비아 홀(100)의 직경은 5㎛ 간격으로 30~50㎛이며, 기판(10)의 상부에서 하부로 멀어질수록 비아 홀(100) 직경이 작아지는 테이퍼 형태의 경사벽을 갖는 비아 홀(100)을 제조하였다.
이를 위해 사용된 포토레지스트(20)는 포지티브(positive) 타입으로 사용하고, 현상 단계에서 하드 베이킹(hard-baking)을 110~130℃에서 170~190초 동안 수행하여 오버플로우(overflow) 발생으로 포토레지스트(20)가 완만하게 경사지는 효과를 더한다. 본 발명의 일실시예로 AZ4620 포토레지스트(20)를 두께 5㎛로 형성, 120℃에서 180초 동안 하드 베이킹을 진행하였다.
도 4는 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제2단계의 포토리소그래피 공정에서의 하드 베이킹(hard-baking) 전, 후에 따른 마스크 패턴의 기울기를 나타낸 것(FIB)으로서, 도 4(a)는 하드 베이킹 전, 마스크 패턴의 포토레지스트의 모서리의 각도는 91.6°이고, 도 4(b)는 하드 베이킹 후, 마스크 패턴의 포토레지스트의 모서리의 각도는 127.2°로, 하드 베이킹을 실행함으로써 포토레지스트가 더욱 완만하게 경사지게 되며, 이에 의해 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조를 더욱 유도하게 된다.
그리고, 본 발명에 따른 제3단계는 상기 마스크 패턴을 식각 마스크로 하여 플라즈마 건식 식각 공정과 비아 홀(100) 측벽 보호를 위한 보호층 형성 공정을 반복적으로 수행하여 테이퍼 형태의 경사벽을 갖는 비아 홀(100)을 형성하는 것이다. 즉, 기판(10) 상부에서 하부로 멀어질수록 비아 홀(100)의 직경이 작아지는 테이퍼 형태의 경사벽을 갖는 비아 홀(100)을 제조하는 것이다.
구체적으로는 보호 가스 공급을 통한 보호층 형성 공정을 시작으로 상기 플라즈마 건식 식각 공정과 상기 보호층 형성 공정을 교대로 100~120회 정도 수행하게 되며, 상기 플라즈마 건식 식각 공정은 6~8초, 상기 보호층 형성 공정은 6~8초 동안 수행하게 된다.
여기에서 상기 플라즈마 건식 식각 공정은, 압력 48~52mTorr, RF 파워 1700~1900W, 바이어스 파워 15~17W, 식각 가스는 SF6를 포함하며, 상기 식각 가스는, O2를 더 포함하며, SF6/O2의 유량 비율이 9~11 : 1로 공급되도록 한다.
또한, 상기 보호층 형성 공정은, 압력 18~22mTorr, RF 파워 1200~1600W, 상기 보호 가스는 C4F8, 상기 보호 가스의 유량은 60~120sccm 조건에서 수행되도록 한다.
구체적으로는 상기 보호 가스 C4F8을 공급하여 기판(10) 상부 및 비아 홀(100)의 측벽에 탄소 폴리머로 이루어진 보호층을 형성한다. 이후 플라즈마 건식 식각 공정에서 식각 가스로 SF6를 공급하여 상기 마스크 패턴을 식각 마스크로 하여 기판(10)의 식각을 진행한다.
이러한 보호층 형성 공정과 플라즈마 건식 식각 공정이 반복되면서 이전 단계에서 비아 홀(100) 측벽에 잔류한 보호층이 다음 단계에서 마스크 역할을 하게 되어 SF6 가스가 식각 반응을 일으키는 동안 측벽에 잔류한 보호층으로 인해 횡방향의 식각이 억제되고 종방향 식각이 우세하게 일어난다.
이러한 식각 매커니즘에 따라 기판(10) 하부로 직진성 식각이 우세하게 작용하면서 깊이가 증가하게 되고, 측벽에 잔류한 보호층으로 인해 비아 홀(100) 직경이 점점 좁아지는 특징을 갖는다.
이때 플라즈마 건식 식각 공정에서 기판(10) 하부로의 깊이 식각을 돕기 위하여 SF6와 함께 O2 가스를 첨가한다. O2 가스는 폴리머와 반응하여 측벽에 두껍게 쌓인 폴리머층(보호층)을 제거하는 역할을 하며, 비아 홀(100) 하단의 C4F8과 반응하여 이를 제거하고 SF6 가스가 깊이 투입되어 깊이 식각을 원활하게 수행하도록 한다.
이와 같은 공정을 반복적으로 진행하여 테이퍼 형태의 경사벽을 갖는 비아 홀(100)을 제작한다. 여기서 의미하는 테이퍼 모양은 기판(10)의 상부에서 하부로 멀어질수록 폭이 좁아지는 형태로 정의한다.
이러한 형태의 테이퍼를 형성하기 위해서는 플라즈마 식각 공정 조건과 보호층 형성 공정 조건의 균형을 맞추는 것이 매우 중요하다. 사용한 가스 SF6/O2/C4F8의 유량 및 각 단계의 RF 파워, 바이어스 파워, 시간 등을 조절하여 최적 조건을 찾는다.
본 발명의 일실시예로, 플라즈마 식각 공정 시간은 7초, 보호층 형성 공정은 7초로 반복 사이클 횟수 100 내지 120 사이클 조건에서 수행하였다. 제작된 테이퍼 비아 홀(100)의 식각 깊이는 일반적으로 60~80㎛이며, 경사벽의 기울기 각도는 73 ~ 85°을 형성하는 것이 바람직하다.
다음 표 1은 본 발명의 일실시예에 따른 플라즈마 식각 공정(Etch step)과 보호층 형성 공정(Passivation step)에 대한 조건을 나타낸 것이다.
보호층 형성 공정(Passivation step) 플라즈마 식각 공정(Etch step)
압력(Pressure) 18~22mT 48~52mT
가스(Gas) C4F8 60~120sccm SF6 260sccm
O2 26sccm
파워(Power) RF(ICP) 1200~1600W RF(ICP) 1800W
바이어스(Bias) 바이어스(Bias) 16W
시간(Time) 7초 7초
횟수(Cycles) 100~120 회
삭제
도 3은 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀(도 3(a))(100) 및 기존의 테이퍼 형태의 경사벽을 갖는 비아 홀(도 3(b))의 형태를 나타낸 것으로, 기존의 비아 홀의 경우 비아 홀 상부측에 언더컷(under cut)과 보잉(bowing)이 생성되며, 본 발명에 따른 비아 홀(100)은 언더컷 및 보잉의 생성됨이 없는 경사벽을 갖는 비아 홀(100)을 제공하게 된다.
이와 같이 본 발명은 테이퍼 형태의 경사벽을 갖는 비아 홀(100) 형성을 위해 플라즈마 건식 식각 공정과 보호층 형성 공정을 반복적으로 실시하는 원스텝 식각 공정에 의해 구현되게 되며, 이러한 방식은 비아 홀(100)에 언더컷(undercut) 또는 보잉(bowing) 등을 생성시키지 않으므로 이의 제거를 위한 별도의 후공정이 필요없게 되어 공정 비용의 절감 및 공정 절차를 단순화를 도모할 수 있게 된다.
즉, 기존의 경사벽을 갖는 비아 홀(100) 제조기술은 심도 반응성 이온에칭(DRIE), 반응성 이온에칭(RIE), 언더컷 제거를 위한 추가적인 반응성 이온에칭(RIE)과 같은 총 3단계의 식각 공정이 필요하게 되나(특허문헌 2), 본 발명은 플라즈마 건식 식각 공정과 같은 비아 홀(100) 형성을 위한 원스텝의 식각 공정에 의해 테이퍼 형태의 경사벽을 갖는 비아 홀(100)을 제조하면서, 언더컷 또는 보잉이 존재하지 않는 비아 홀(100)을 제공하게 된다.
상기 플라즈마 식각 공정과 보호층 형성 공정을 통해 테이퍼 형태의 비아 홀(100)을 제작한 후, 상기 마스크 패턴을 제거하게 된다(제4단계). 상기 마스크 패턴의 제거는 포토리소그래피 공정에 있어서 일반적인 포토레지스트(20) 제거 공정에 따른다.
이와 같이 제조된 비아 홀(100)은 상부에 수직으로 식각된 영역과, 그 하측으로 이어져 테이퍼 형태로 식각된 영역으로 이루어진 경사벽을 포함하는 것을 특징으로 한다.
도 5에 도시한 바와 같이, 본 발명의 일실시예에 따라 제작된 비아 홀은 기울기가 변환되는 지점(Transition point)으로부터 상부로는 수직으로 식각된 영역이 형성되고, 하부로는 테이퍼 형태로 식각된 영역으로 이루어진 경사벽을 포함하는 것이 일반적이다.
또한, 상기 비아 홀 중 적어도 하나는, 상부에서 하부까지 수직으로 식각된 영역만으로 이루어진 경사벽을 포함하거나, 상부에서 하부까지 테이퍼 형태로 식각된 영역만으로 이루어진 경사벽을 포함할 수도 있다.
즉, 적어도 하나의 비아홀은 상부에서 하부까지 수직으로 식각된 비아 홀의 형태를 띄거나 또는 기판 상부에 수직 형태로 식각된 깊이가 미세하게 또는 완전히 존재하지 않고 상부에서 하부까지 테이퍼 형태의 경사벽을 갖는 비아 홀을 포함할 수도 있다. 이는 기판 상부에 수직으로 식각되는 깊이를 미세한 수준, 거의 0인 것으로 간주하여 기판 상부의 위치와 경사벽의 기울기가 변환되는 지점이 동일한 것으로 해석한다.
이러한 식각된 비아 홀의 형상은 공정 파라미터 설정 조건에 따라 달라질 수 있으며 사용 목적에 따라 다양한 모양으로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 공정 조건 범위에서 나타나는 비아 홀의 형상은 상기 기술한 범주에서 크게 벗어나지 않는다.
본 발명에 따른 비아 홀은 칩의 소형화로 웨이퍼 두께가 얇아지고 있는 점과 비아 홀의 직경이 전극연결을 위해 충분해야하는 점을 고려하여 종횡비(aspect ratio)는 약 3:1~4:1로, 상기 비아 홀의 식각 깊이는 60~80㎛인 것을 특징으로 하며, 또한 후공정인 씨드층(seed layer) 및 전기도금이 비아 홀 측벽으로 균일하게 증착되어 우수한 스텝 커버리지(step coverage)를 갖도록 상기 경사벽의 경사지게 식각된 영역은, 73~85°의 기울기(Slope angle)를 갖는 것을 특징으로 한다.
또한 본 발명의 일실시예에 따른 상기 비아 홀은, 상기 마스크 패턴에 따른 설계된 비아 홀 직경 대비 상기 기판 상부 비아 홀의 직경이 5~15㎛ 이상 증가하며 경사벽을 갖는 것을 특징으로 한다.
즉, 기판 하부로의 이방성 식각(보호층 형성 공정 및 플라즈마 식각 공정)이 공정 초반에 수행되므로 본래 설계된 비아 홀의 직경과 식각 후의 직경 차가 작은 수준이므로 미세 패턴을 식각하는데 유리하다. 또한 비아 홀 측벽의 보호층 형성으로 횡방향 식각을 억제하며 테이퍼 형태의 경사벽을 갖는 비아 홀을 제작함으로써, 종래 기술에서 언더컷(undercut) 또는 보잉(bowing) 또는 새의 부리 모양(beak) 등의 발생으로 인한 후공정(예컨대 CMP 공정)의 어려움을 해결하고 공정의 단순화 및 공정 단가를 절감하게 된다.
도 6은 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, 제3단계의 비아 홀의 내부 모습을 나타낸 것(FE-SEM)으로서, 이방성 식각 공정(플라즈마 식각 공정 및 보호층 형성 공정) 완료 후 제작된 테이퍼 형태의 경사벽을 갖는 비아 홀의 측벽 내부는 물결 모양의 스캘럽, 또는 마이크로 혹은 나노 단위의 잔디모양 혹은 블랙 실리콘으로 불리는 모양과 유사한 것으로 들쭉날쭉하게 위로 치솟는 형태의 무늬를 가질 수 있으며, 또는 경사벽 일부는 폴리머(보호층)가 덮여있는 형태가 관측될 수 있다. 그러나 그렇지 않은 부분도 존재한다.
그리고 본 발명의 제5단계는, 상기 비아 홀(100) 내부의 상술한 표면 거칠기(스캘럽, 마이크로 그래스, 블랙 실리콘)를 개선하기 위한 등방성 식각 공정을 진행하게 된다. 본 발명에 따른 등방성 식각 공정은 제3단계에서 형성된 비아 홀의 경사벽의 형태를 유지하면서 표면 거칠기를 개선시키게 된다.
상기 제5단계의 등방성 식각 공정은, SF6/(O2+Ar)의 유량 비율이 1:1인 식각 가스를 사용하며, 3~5분 동안 상기 기판(10)의 전 영역 및 상기 비아 홀(100) 내부에 수행되도록 한다.
상기 등방성 식각 공정을 수행하면 상기 기판(10)의 두께를 10~30㎛ 감소시키고, 상기 기판(10) 상부 비아 홀(100)의 직경을 5~15㎛ 증가시키며, 상기 기판(10)의 표면 및 비아 홀(100) 내부 표면 거칠기는 380~420nm을 나타내었다.
본 발명의 일실시예에서는 상기 기판(10)의 표면 및 비아 홀(100) 내부 표면 거칠기는 400nm 정도였으며, 단차 400nm 이상의 씨드층 및 도금 두께를 설정하면 후공정 수행이 가능하다.
또한, 상기 제4단계의 마스크 패턴 제거 후, 상기 제5단계의 등방성 식각 공정 전에, 상기 기판(10) 및 비아 홀(100)에 대해 O2 플라즈마 에칭 또는 O2 플라즈마 애싱(ashing)을 수행하여 상기 기판(10) 표면 및 비아 홀(100) 내부 표면의 잔류물을 제거하는 것이 바람직하다.
즉, 산소(O2) 플라즈마 에칭 또는 애싱(ashing)을 이용하여 비아 홀(100) 내부에 잔류한 탄소 폴리머(보호층) 및 상기 기판(10)의 포토레지스트(20)를 10분 이상 화학적 반응에 의해 제거하여, 씨드층 및 도금 공정과 같은 후공정을 진행하게 된다.
이에 의해 씨드층 증착 및 전기 도금 공정에서의 불순물 유입을 막아 고품질의 비아 홀 컨택을 구현하게 된다.
도 7은 본 발명에 따른 테이퍼 형태의 경사벽을 갖는 비아 홀의 제조 방법에 있어서, O2 플라즈마 에칭 공정 및 제5단계의 등방성 식각 공정을 수행한 비아 홀 형상을 나타낸 것(FE-SEM)이다.
또한 O2 플라즈마 에칭 공정 및 등방성 식각 공정으로 표면 거칠기가 개선되었으며, 기판(10) 위에 도포한 포토레지스트(20)와 비아 홀 측벽에 쌓인 탄소 폴리머가 제거되어 씨드층 증착 및 전기 도금 공정 등의 후공정 수행이 원활하게 이루어지도록 하고, 고품질의 비아 홀 컨택이 이루어지도록 한다.
이와 같이 본원발명은 언더컷(undercut) 또는 보잉(bowing)이 없는 테이퍼 형태의 경사벽을 갖는 비아 홀을 제공하고, 비아 홀 측벽 표면 거칠기를 개선하여 고품질의 비아 홀 컨택을 제공하면서 공정 절차를 단순화한 테이퍼 형태의 경사벽을 갖는 비아 홀 제공하는 것이다.
특히, 본 발명은 플라즈마 건식 식각 공정과 보호층 형성 공정을 반복적으로 실시하는 원스텝 식각 공정에 의해 언더컷(undercut) 또는 보잉(bowing) 등을 생성시키지 않으면서 테이퍼 형태의 경사벽을 갖는 비아 홀을 제공하는 것이다.
또한, 본 발명은 테이퍼 형태의 경사벽을 갖는 비아 홀이 형성된 상태에서 등방성 식각 공정을 진행함으로써 비아 홀 내부의 스캘럽(scallop) 및 마이크로 그래스(micro-grass) 등의 생성으로 거칠어진 표면을 개선하여, 비아 홀 컨택을 위한 씨드층 증착 및 전기도금과 같은 후공정 수행을 원활하게 진행할 수 있도록 하는 것이다.
또한, 본 발명은 비아 홀에 언더컷 또는 보잉 생성에 따른 CMP, 추가 식각 공정과 같은 추가 공정이 필요하지 않으며, 이에 따른 공정 단순화 및 생산 비용을 절감시키게 된다.
또한, 본 발명은 또한 O2 플라즈마 에칭 공정으로 기판 위에 도포한 포토레지스트와 비아 홀 측벽에 쌓인 탄소 폴리머 등 잔류물이 제거되어 씨드층 증착 및 전기 도금 공정에서의 불순물 유입을 막아 고품질의 비아 홀 컨택을 구현하게 된다.
10 : 기판 20 : 포토레지스트
100 : 비아 홀

Claims (18)

  1. 반도체 소자의 제조방법에 있어서,
    기판을 준비하는 제1단계;
    상기 기판의 일면에 비아 홀 형성을 위한 마스크 패턴을 형성하는 제2단계;
    상기 마스크 패턴을 식각 마스크로 하여 플라즈마 건식 식각 공정과 비아 홀 측벽 보호를 위한 보호층 형성 공정을 반복적으로 수행하여 테이퍼 형태의 경사벽을 갖는 비아 홀을 형성하는 제3단계;
    상기 마스크 패턴을 제거하는 제4단계; 및
    상기 비아 홀 내부의 표면 거칠기를 개선하기 위한 등방성 식각 공정을 진행하는 제5단계;를 포함하고,
    상기 제2단계는,
    상기 기판 상에 포토레지스트층의 형성, 노광 및 현상을 포함하는 포토리소그래피 공정에 의해 상기 마스크 패턴이 구현되며, 상기 포토리소그래피 공정에서의 현상 단계에서 하드 베이킹(hard-baking)을 110~130℃에서 170~190초 동안 수행하여,
    상기 비아 홀은,
    상부에 수직으로 식각된 영역과, 그 하측으로 이어져 테이퍼 형태로 식각된 영역으로 이루어진 경사벽을 포함하는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  2. 제 1항에 있어서, 상기 제5단계의 등방성 식각 공정은,
    SF6/(O2+Ar)의 유량 비율이 1:1인 식각 가스를 사용하며, 3~5분 동안 상기 기판의 전 영역 및 상기 비아 홀 내부에 수행되는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  3. 삭제
  4. 제 1항에 있어서, 상기 제5단계의 등방성 식각 공정은,
    상기 기판의 두께를 10~30㎛ 감소시키고, 상기 기판 상부 비아 홀의 직경을 5~15㎛ 증가시키는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  5. 제 1항에 있어서, 상기 제4단계의 마스크 패턴 제거 후, 상기 제5단계의 등방성 식각 공정 전에,
    상기 기판 및 비아 홀에 대해 O2 플라즈마 에칭 또는 O2 플라즈마 애싱(ashing)을 수행하여 상기 기판 표면 및 비아 홀 내부 표면의 잔류 물질을 제거하는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  6. 제 1항에 있어서, 상기 기판은,
    실리콘, 게르마늄, 인듐, 탄화규소, 산화물 중 어느 하나를 기반으로 하는 반도체 재료의 웨이퍼인 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  7. 삭제
  8. 삭제
  9. 제 1항에 있어서, 상기 제3단계는,
    보호 가스 공급을 통한 보호층 형성 공정을 시작으로 상기 플라즈마 건식 식각 공정과 상기 보호층 형성 공정을 교대로 100~120회 수행하는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  10. 제 9항에 있어서, 상기 플라즈마 건식 식각 공정은 6~8초, 상기 보호층 형성 공정은 6~8초 동안 수행하는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  11. 제 10항에 있어서, 상기 플라즈마 건식 식각 공정은,
    압력 48~52mTorr, RF 파워 1700~1900W, 바이어스 파워 15~17W, 식각 가스는 SF6인 조건에서 수행되는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  12. 제 11항에 있어서, 상기 식각 가스는,
    O2를 더 포함하며, SF6/O2의 유량 비율이 9~11 : 1로 공급되는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  13. 제 10항에 있어서, 상기 보호층 형성 공정은,
    압력 18~22mTorr, RF 파워 1200~1600W, 상기 보호 가스는 C4F8, 상기 보호 가스의 유량은 60~120sccm인 조건에서 수행되는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  14. 삭제
  15. 제 1항에 있어서, 상기 비아 홀 중 적어도 하나는,
    상부에서 하부까지 수직으로 식각된 영역만으로 이루어진 경사벽을 포함하거나,
    상부에서 하부까지 테이퍼 형태로 식각된 영역만으로 이루어진 경사벽을 포함하는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  16. 제 1항에 있어서, 상기 경사벽의 경사지게 식각된 영역은,
    73~85°의 기울기를 갖는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  17. 제 1항에 있어서, 상기 제3단계의 상기 비아 홀은,
    식각 깊이 60~80㎛인 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
  18. 제 1항에 있어서, 상기 제3단계의 비아 홀은,
    상기 마스크 패턴에 따른 설계된 비아 홀 직경 대비 ±3㎛ 범위 내로 직경 차이가 있는 것을 특징으로 하는 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057304A (ja) 2000-08-07 2002-02-22 Promos Technologies Inc 表面積の大きいディープトレンチ構造及びその製造方法
US20120270404A1 (en) 2011-04-25 2012-10-25 Applied Materials, Inc Methods for etching through-silicon vias with tunable profile angles
JP2017092238A (ja) 2015-11-10 2017-05-25 株式会社リコー 半導体基板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1786027A3 (en) * 2005-11-14 2009-03-04 Schott AG Plasma etching of tapered structures
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
KR100886782B1 (ko) 2007-05-21 2009-03-04 위니아만도 주식회사 김치냉장고의 냉각 제어 방법
KR100918120B1 (ko) 2007-12-04 2009-09-24 한국단조주식회사 에어 드롭 해머용 피스톤 어셈블리
KR101588909B1 (ko) * 2007-12-21 2016-02-12 램 리써치 코포레이션 실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭
US9039908B2 (en) * 2008-08-27 2015-05-26 Applied Materials, Inc. Post etch reactive plasma milling to smooth through substrate via sidewalls and other deeply etched features
KR20120045985A (ko) * 2010-11-01 2012-05-09 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
KR20120071488A (ko) * 2010-12-23 2012-07-03 한국전자통신연구원 반도체 기판의 후면 비아홀 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057304A (ja) 2000-08-07 2002-02-22 Promos Technologies Inc 表面積の大きいディープトレンチ構造及びその製造方法
US20120270404A1 (en) 2011-04-25 2012-10-25 Applied Materials, Inc Methods for etching through-silicon vias with tunable profile angles
JP2017092238A (ja) 2015-11-10 2017-05-25 株式会社リコー 半導体基板の製造方法

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