KR102278159B1 - Thin Film Transistor Substrate For Flat Panel Display Having Enhanced Insulating Property Between Gate Line and Data Line And Method For Manufacturing The Same - Google Patents
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Abstract
본 발명은 게이트-데이터 배선들 사이의 절연성을 향상한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판 위에 배치된 소스-드레인 요소, 유기 절연막, 반도체 층, 게이트 요소, 소스-드레인 연결 단자 그리고 화소 전극을 포함한다. 유기 절연막은 소스-드레인 요소를 덮는다. 반도체 층은 유기 절연막 위에서 소스-드레인 요소 사이에 배치된다. 게이트 요소는 반도체 층 및 유기 절연막 위에서 게이트 절연막을 사이에 두고 배치된다. 소스-드레인 연결 단자는 소스-드레인 요소와 반도체 층을 연결한다. 그리고 화소 전극은 소스-드레인 요소에서 연장된다.The present invention relates to a thin film transistor substrate for a flat panel display having improved insulation between gate-data lines. A thin film transistor substrate for a flat panel display according to the present invention includes a source-drain element, an organic insulating film, a semiconductor layer, a gate element, a source-drain connection terminal, and a pixel electrode disposed on the substrate. An organic insulating film covers the source-drain elements. A semiconductor layer is disposed between the source-drain elements over the organic insulating film. The gate element is disposed over the semiconductor layer and the organic insulating film with the gate insulating film interposed therebetween. The source-drain connection terminal connects the source-drain element and the semiconductor layer. and the pixel electrode extends from the source-drain element.
Description
본 발명은 게이트-데이터 배선들 사이의 절연성을 향상한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은, 탑-게이트 구조의 박막 트랜지스터를 구비하고, 게이트-데이터 배선들 사이의 절연성을 향상하며 RC 지연을 억제하고, 제조 공정을 단순화한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate for a flat panel display having improved insulation between gate-data lines and a method for manufacturing the same. In particular, the present invention provides a thin film transistor substrate for a flat panel display including a thin film transistor having a top-gate structure, improving insulation between gate-data lines, suppressing RC delay, and simplifying a manufacturing process, and a method for manufacturing the same is about
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판 표시장치가 개발되어 활용되고 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. Accordingly, it has rapidly developed into a thin, light, and large-area Flat Panel Display Device (FPD) replacing a bulky cathode ray tube (CRT). Flat panel displays include Liquid Crystal Display Device (LCD), Plasma Display Panel (PDP), Organic Light Emitting Display Device (OLED), and Electrophoretic Display Device. : Various flat panel display devices such as ED) have been developed and used.
평판 표시장치를 구성하는 표시 패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터(Thin Film Transistor: TFT)가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 다른 예로, 유기발광 다이오드 표시장치는 애노드 전극과 캐소드 전극 사이에 유기발광 층을 개재하고 전압차이로 유기발광 층의 출광량을 조절함으로써 화상을 표시한다.The display panel DP constituting the flat panel display includes a thin film transistor substrate on which thin film transistors (TFTs) are arranged in pixel areas arranged in a matrix manner. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of liquid crystal using an electric field. As another example, an organic light emitting diode display device displays an image by interposing an organic light emitting layer between an anode electrode and a cathode electrode and controlling the amount of light emitted from the organic light emitting layer by a voltage difference.
도 1은 액정 표시장치의 일종인 종래 기술에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.1 is a plan view illustrating a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer included in a prior art fringe field type liquid crystal display, which is a type of liquid crystal display. FIG. 2 is a cross-sectional view taken along the cut line I-I' in the thin film transistor substrate of the flat panel display shown in FIG. 1 .
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 중간 절연막(IN)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통 전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.The thin film transistor substrate shown in FIGS. 1 and 2 includes a gate line GL and a data line DL crossing a lower substrate SUB with an intermediate insulating layer IN interposed therebetween, and a thin film transistor formed at each intersection thereof. T) is provided. A pixel area is defined by the cross structure of the gate line GL and the data line DL. In this pixel area, the pixel electrode PXL and the common electrode COM are provided with the passivation layer PAS interposed therebetween to form a fringe field. The pixel electrode PXL may have a substantially rectangular shape corresponding to the pixel area, and the common electrode COM may have a plurality of parallel bands.
공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common line CL arranged in parallel with the gate line. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(SE)을 포함한다.The thin film transistor T allows the pixel signal of the data line DL to be charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T faces the gate electrode G branched from the gate line GL, the source electrode S branched from the data line DL, and the source electrode S, and includes the pixel electrode PXL. a drain electrode D connected to the , and a semiconductor layer SE overlapping the gate electrode G with the gate insulating layer GI interposed therebetween and forming a channel between the source electrode S and the drain electrode D include
특히, 반도체 층(SE)은 금속 산화물 반도체 물질로 형성하는 데, 게이트 전극(G)과 동일한 모양으로 중첩하는 부분이 채널 영역(A)으로 정의된다. 그리고 반도체 층(SE)에서 채널 영역(A)을 제외한 영역을 제외한 부분은 도체화되어 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접촉된다. 즉, 반도체 층(SE)은 소스 전극(S)과 접촉하는 소스 영역(SA), 드레인 전극(D)과 접촉하는 드레인 영역(DA), 그리고 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩하는 채널 영역(A)으로 구분된다.In particular, the semiconductor layer SE is formed of a metal oxide semiconductor material, and a portion overlapping in the same shape as the gate electrode G is defined as the channel region A. As shown in FIG. In addition, a portion of the semiconductor layer SE except for the channel region A is made into a conductor, and is connected to the source electrode S and the drain electrode D through the source contact hole SH and the drain contact hole DH, respectively. is contacted That is, the semiconductor layer SE is formed between the source region SA in contact with the source electrode S, the drain region DA in contact with the drain electrode D, and between the source region SA and the drain region DA. It is divided into a channel region A completely overlapping the gate electrode G.
프린지 필드 스위칭 방식에서는 화소 전극(PXL)과 공통 전극(COM)이 중첩하는 구조를 갖는다. 이 중첩한 영역에서 보조 용량이 형성된다. 프린지 필드를 구성하고, 보조 용량을 충분히 충진하기 위해서는 고 용량의 박막 트랜지스터를 필요로 한다. 따라서, 프린지 필드 방식에서는 탑 게이트(Top Gate) 구조를 갖는 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터를 사용하는 것이 바람직하다.In the fringe field switching method, the pixel electrode PXL and the common electrode COM have a structure in which they overlap. An auxiliary capacitance is formed in this overlapping region. A high-capacity thin film transistor is required to form the fringe field and sufficiently fill the storage capacitor. Accordingly, in the fringe field method, it is preferable to use a thin film transistor including a metal oxide semiconductor material having a top gate structure.
도 2를 더 참조하여, 탑 게이트 구조를 갖는 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터의 구조를 상세히 설명한다. 기판(SUB) 위에, 차광층(LS)이 먼저 형성되어 있다. 차광층(LS)은 외부에서 채널 영역(A)으로 침투하는 빛을 차단하는 기능을 한다. 차광층(LS) 위에는 버퍼 층(BUF)이 기판 전체에 도포되어 있다.With further reference to FIG. 2 , a structure of a thin film transistor including a metal oxide semiconductor material having a top gate structure will be described in detail. A light blocking layer LS is first formed on the substrate SUB. The light blocking layer LS functions to block light penetrating into the channel region A from the outside. A buffer layer BUF is coated on the entire substrate on the light blocking layer LS.
버퍼 층(BUF) 위에서 차광층(LS)이 형성된 영역 내에, 반도체 층(SE)이 형성되어 있다. 반도체 층(SE) 위에는 게이트 절연막(GI)을 사이에 두고, 반도체 층(SE)의 중앙부인 채널 영역(A)과 중첩하도록 게이트 전극(G)이 형성되어 있다. 또한, 게이트 전극(G)에 연결된 게이트 배선(GL)이 기판(SUB)의 가로 방향으로 진행하도록 배치되어 있다.A semiconductor layer SE is formed in a region where the light blocking layer LS is formed on the buffer layer BUF. The gate electrode G is formed on the semiconductor layer SE to overlap the channel region A, which is the central portion of the semiconductor layer SE, with the gate insulating layer GI interposed therebetween. Also, the gate wiring GL connected to the gate electrode G is disposed to run in the horizontal direction of the substrate SUB.
게이트 전극(G) 위에는 기판(SUB) 전체를 덮는 중간 절연막(IN)이 도포되어 있다. 중간 절연막(IN)을 관통하여 반도체 층(SE)의 소스 영역(SA)과 드레인 영역(DA)을 개방하는 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성되어 있다. 그리고 중간 절연막(IN) 위에는 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉하는 소스 전극(S) 및 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉하는 드레인 전극(D)이 형성된다. 또한, 소스 전극(S)을 연결하는 데이터 배선(DL)이 기판(SUB) 세로 방향으로 진행하도록 배치되어 있다. 데이터 배선(DL)은 중간 절연막(IN)을 사이에 두고 게이트 배선(GL)과 교차한다.An intermediate insulating layer IN covering the entire substrate SUB is coated on the gate electrode G. A source contact hole SH and a drain contact hole DH are formed through the intermediate insulating layer IN to open the source area SA and the drain area DA of the semiconductor layer SE. And on the intermediate insulating layer IN, the source electrode S contacting the source area SA through the source contact hole SH and the drain electrode D contacting the drain area DA through the drain contact hole DH) this is formed In addition, the data line DL connecting the source electrode S is disposed to run in the vertical direction of the substrate SUB. The data line DL crosses the gate line GL with the intermediate insulating layer IN interposed therebetween.
이와 같이 탑 게이트 형 박막 트랜지스터(T)가 형성된 기판(SUB) 위의 전체 면에는 평탄화 막(PAC)이 도포되어 있다. 그리고 평탄화 막(PAC)을 관통하여 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)이 형성되어 있다.A planarization layer PAC is coated on the entire surface of the substrate SUB on which the top gate type thin film transistor T is formed. In addition, a pixel contact hole PH is formed through the planarization layer PAC to expose a portion of the drain electrode D. Referring to FIG.
화소 전극(PXL)은 평탄화 막(PAC) 위에서 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접속한다. 화소 전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 구조로 정의된 화소 영역 내에서 최대한의 크기를 갖는 형상으로 형성된다. 화소 전극(PXL) 위에는 기판(SUB) 전체를 덮는 보호막(PAS)이 도포되어 있다.The pixel electrode PXL is connected to the drain electrode D through the pixel contact hole PH on the planarization layer PAC. The pixel electrode PXL is formed to have a maximum size in a pixel area defined by a structure in which the gate line GL and the data line DL intersect. A passivation layer PAS covering the entire substrate SUB is coated on the pixel electrode PXL.
보호막(PAS) 위에는 공통 전극(COM) 및/또는 공통 배선(CL)이 형성되어 있다. 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소 전극(PXL)과 중첩하는 다수 개의 선분 형상으로 형성되어 있다. 각 화소 영역 내에 형성된 공통 전극(COM)들은 공통 배선(CL)에 의해 서로 연결되어 있다.A common electrode COM and/or a common wiring CL are formed on the passivation layer PAS. The common electrode COM is formed in the shape of a plurality of line segments overlapping the pixel electrode PXL with the passivation layer PAS covering the pixel electrode PXL interposed therebetween. The common electrodes COM formed in each pixel area are connected to each other by a common wiring CL.
이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소 전극(PXL)과 공통 전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.A fringe field type electric field is formed between the pixel electrode PXL and the common electrode COM. In addition, a storage capacitor is formed in a region where the pixel electrode PXL and the common electrode COM overlap. Liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy by the fringe field type electric field. In addition, the light transmittance through the pixel region varies according to the degree of rotation of the liquid crystal molecules to realize grayscale.
다른 평판 표시장치로서, 유기발광 다이오드 표시장치가 있다. 도 3은 종래 기술에 의한 능동소자인 박막 트랜지스터를 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode Display: OLED)의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.As another flat panel display, there is an organic light emitting diode display. 3 is a plan view showing the structure of an organic light emitting diode display (OLED) using a thin film transistor as an active element according to the prior art. 4 is a cross-sectional view taken along the cut line II-II' in FIG. 3 and is a cross-sectional view illustrating the structure of an organic light emitting diode display according to the related art.
도 3 및 4를 참조하면, 유기발광 다이오드 표시장치는 박막 트랜지스터 기판, 그리고 박막 트랜지스터 기판과 대향하여 유기 접합층(POLY)을 사이에 두고 접합하는 캡(ENC)을 포함한다. 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터(ST)와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.3 and 4 , the organic light emitting diode display includes a thin film transistor substrate and a cap ENC facing the thin film transistor substrate and bonding the organic bonding layer POLY therebetween. The thin film transistor substrate includes a switching thin film transistor ST, a driving thin film transistor DT connected to the switching thin film transistor ST, and an organic light emitting diode OLE connected to the driving thin film transistor DT.
유리 기판(SUB) 위에 스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)(혹은, 스캔 배선)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)에서 분기하는 게이트 전극(SG), 채널 영역(SA)을 포함하는 반도체 층, 소스 전극(SS), 그리고 드레인 전극(SD)을 포함한다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 채널 영역(DA)을 포함하는 반도체 층, 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS), 그리고 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.The switching thin film transistor ST is formed on the glass substrate SUB at a portion where the gate line GL (or the scan line) and the data line DL intersect. The switching thin film transistor ST functions to select a pixel. The switching thin film transistor ST includes a gate electrode SG branching from the gate line GL, a semiconductor layer including a channel region SA, a source electrode SS, and a drain electrode SD. The driving thin film transistor DT serves to drive the anode electrode ANO of the pixel selected by the switching thin film transistor ST. The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a semiconductor layer including the channel region DA, and a source electrode connected to the driving current transmission line VDD. DS), and a drain electrode DD. The drain electrode DD of the driving thin film transistor DT is connected to the anode electrode ANO of the organic light emitting diode.
도 4에서는 일례로, 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 도시하였다. 이 경우, 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 반도체 층들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 층들의 중심부인 채널 영역(SA, DA)과 중첩되어 형성되어 있다. 그리고, 채널 영역(SA, DA)의 양 측면에 연결된 반도체 층에는 콘택 홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결되어 있다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)들은 게이트 전극들(SG, DG)을 덮는 절연막(IN) 위에 형성되어 있다.4 illustrates, as an example, a thin film transistor having a top gate structure. In this case, the semiconductor layers of the switching thin film transistor ST and the driving thin film transistor DT are first formed on the substrate SUB, and the gate electrodes SG and DG are formed as semiconductor layers on the gate insulating film GI covering the substrate SUB. They are formed to overlap with the channel areas SA and DA, which are the central portions of the poles. In addition, the source electrodes SS and DS and the drain electrodes SD and DD are connected to the semiconductor layers connected to both sides of the channel regions SA and DA through contact holes. The source electrodes SS and DS and the drain electrodes SD and DD are formed on the insulating layer IN covering the gate electrodes SG and DG.
또한, 화소 영역이 배치된 표시 영역의 외주부에는, 각 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치되어 있다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포되어 있다. 그리고, 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 박막 트랜지스터(DT)의 드레인 전극(DD)을 노출하는 콘택홀들이 형성되어 있다. 그리고, 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PAC)은 유기발광 다이오드(OLE)를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판(SUB) 표면의 거칠기를 균일하게 하는 기능을 한다.In addition, on the outer periphery of the display area in which the pixel area is disposed, a gate pad GP formed at one end of each gate line GL, a data pad DP formed at one end of each data line DL, and each driver A driving current pad VDP formed at one end of the current transmission line VDD is disposed. A passivation layer PAS is coated over the entire substrate SUB on which the switching thin film transistor ST and the driving thin film transistor DT are formed. In addition, contact holes exposing the gate pad GP, the data pad DP, the driving current pad VDP, and the drain electrode DD of the driving thin film transistor DT are formed. In addition, a planarization layer PL is applied on the display area of the substrate SUB. The planarization layer PAC functions to uniform the roughness of the surface of the substrate SUB in order to apply the organic material constituting the organic light emitting diode OLE in a smooth planar state.
평탄화 막(PAC) 위에는 화소 콘택홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PAC)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀들을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BN)가 형성된다. 그리고, 뱅크(BN)의 일부 상부에는 스페이서(SP)를 더 형성할 수도 있다.An anode electrode ANO contacting the drain electrode DD of the driving thin film transistor DT through the pixel contact hole PH is formed on the planarization layer PAC. In addition, even at the outer periphery of the display area in which the planarization layer PAC is not formed, the gate formed on the gate pad GP, the data pad DP, and the driving current pad VDP exposed through the contact holes formed in the passivation layer PAS. A pad terminal GPT, a data pad terminal DPT, and a driving current pad terminal VDPT are respectively formed. In the display area, a bank BN is formed on the substrate SUB except for the pixel area. In addition, a spacer SP may be further formed on a portion of the bank BN.
뱅크(BN)는 애노드 전극(ANO)에서 발광 영역을 노출하는 개구부를 갖는다. 뱅크(BN) 위에는 유기발광 층(OL)과 캐소드 전극(CAT)이 도포되어 있다. 발광 영역에서는 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)이 중첩됨으로써 유기발광 다이오드(OLE)가 완성된다.The bank BN has an opening exposing the light emitting region in the anode electrode ANO. An organic light emitting layer OL and a cathode electrode CAT are coated on the bank BN. In the light emitting region, the anode electrode ANO, the organic light emitting layer OL, and the cathode electrode CAT overlap to complete the organic light emitting diode OLE.
상기와 같은 구조를 갖는 박막 트랜지스터 기판 위에 스페이서(SP)를 사이에 두고 일정 간격을 유지하여 캡(ENC)이 합착된다. 이 경우, 박막 트랜지스터 기판과 캡(ENC)은 그 사이에 유기 접합층(POLY)을 개재하여 완전 밀봉 합착하도록 하는 것이 바람직하다. 게이트 패드(GP) 및 게이트 패드 단자(GPT) 그리고 데이터 패드(DP) 및 데이터 패드 단자(DPT)는 캡(ENC) 외부에 노출되어 각종 연결 수단을 통해 외부에 설치되는 장치와 연결된다.The cap ENC is bonded to the thin film transistor substrate having the above structure by maintaining a predetermined distance with the spacer SP interposed therebetween. In this case, it is preferable that the thin film transistor substrate and the cap ENC are completely sealed with an organic bonding layer POLY interposed therebetween. The gate pad GP, the gate pad terminal GPT, and the data pad DP and the data pad terminal DPT are exposed to the outside of the cap ENC and are connected to an externally installed device through various connection means.
이상에서 설명한 액정 표시장치 및 유기발광 다이오드 표시장치에서, 도 2 및 도 4에서 도면 부호 K로 나타낸 원형 부위를 참조하면, 게이트 배선(GL)과 데이터 배선(DL)은 중간 절연막(IN) 하나를 사이에 두고 서로 교차하는 구조를 갖는다. 즉, 소스-드레인 요소를 형성할 때 게이트 요소에 손상을 주는 것을 방지하며, 게이트 배선과 데이터 배선 사이에 단락(short)을 방지하기 위해서는 중간 절연막(IN)이 필수적으로 필요하다. 하지만, 게이트 배선과 데이터 배선에서 단일 절연막만이 개재되어 있으므로, 두 배선들 사이에서 기생 용량의 발생을 억제하기 어렵다. 이러한 기생 용량이 발생할 경우, RC 지연이 발생하여 표시 품질이 저하될 수 있다.In the liquid crystal display device and the organic light emitting diode display device described above, referring to the circular portion indicated by reference numeral K in FIGS. 2 and 4 , the gate line GL and the data line DL include one intermediate insulating layer IN. They have a structure that intersects with each other. That is, in order to prevent damage to the gate element when the source-drain element is formed and to prevent a short between the gate line and the data line, the intermediate insulating layer IN is essential. However, since only a single insulating layer is interposed between the gate wiring and the data wiring, it is difficult to suppress the occurrence of parasitic capacitance between the two wirings. When such a parasitic capacitance occurs, RC delay may occur and display quality may be deteriorated.
본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 탑-게이트 구조의 박막 트랜지스터를 구비한 평판 표시장치용 박막 트랜지스터 기판에서 게이트 배선과 데이터 배선 사이의 절연성을 향상한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 게이트 배선과 데이터 배선 사이에서 절연성을 향상하면서도, 제조 공정을 단순화한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to overcome the problems caused by the prior art, and a thin film transistor substrate having improved insulation between a gate wiring and a data wiring in a thin film transistor substrate for a flat panel display having a top-gate structure thin film transistor and to provide a method for manufacturing the same. Another object of the present invention is to provide a thin film transistor substrate for a flat panel display device and a method of manufacturing the same while improving insulation between a gate line and a data line and simplifying a manufacturing process.
상기 본 발명의 목적을 달성하기 위한, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판 위에 배치된 소스-드레인 요소, 유기 절연막, 반도체 층, 게이트 요소, 소스-드레인 연결 단자 그리고 화소 전극을 포함한다. 평탄화 막은 소스-드레인 요소를 덮는다. 반도체 층은 유기 절연막 위에서 소스-드레인 요소 사이에 배치된다. 게이트 요소는 반도체 층 및 유기 절연막 위에서 게이트 절연막을 사이에 두고 배치된다. 소스-드레인 연결 단자는 소스-드레인 요소와 반도체 층을 연결한다. 그리고 화소 전극은 소스-드레인 요소에서 연장된다.In order to achieve the object of the present invention, a thin film transistor substrate for a flat panel display according to the present invention includes a source-drain element, an organic insulating film, a semiconductor layer, a gate element, a source-drain connection terminal and a pixel electrode disposed on the substrate. include A planarization film covers the source-drain elements. A semiconductor layer is disposed between the source-drain elements over the organic insulating film. The gate element is disposed over the semiconductor layer and the organic insulating film with the gate insulating film interposed therebetween. The source-drain connection terminal connects the source-drain element and the semiconductor layer. and the pixel electrode extends from the source-drain element.
일례로, 게이트 요소를 덮는 보호막을 더 포함하고; 소스-드레인 연결 단자는, 보호막을 관통하여 반도체 층 일부를 노출하며, 보호막 및 유기 절연막을 관통하여 소스-드레인 요소를 노출하는 소스-드레인 콘택홀을 통해 반도체 층과 소스-드레인 요소를 연결한다.In one example, a protective film covering the gate element is further included; The source-drain connection terminal connects the semiconductor layer and the source-drain element through a source-drain contact hole that penetrates the passivation layer to expose a portion of the semiconductor layer, and exposes the source-drain element through the passivation layer and the organic insulating layer.
일례로, 소스-드레인 요소는, 기판의 세로 방향으로 진행하는 데이터 배선, 데이터 배선에서 분기하는 소스 전극, 그리고 소스 전극과 대향하는 드레인 전극을 포함한다. 게이트 요소는, 기판의 가로 방향으로 진행하여, 유기 절연막 및 게이트 절연막을 사이에 두고 데이터 배선과 교차하는 게이트 배선, 그리고 게이트 배선에서 분기하는 게이트 전극을 포함한다.For example, the source-drain element includes a data line running in a longitudinal direction of the substrate, a source electrode branching from the data line, and a drain electrode facing the source electrode. The gate element includes a gate wiring extending in a horizontal direction of the substrate and intersecting the data wiring with an organic insulating film and a gate insulating film interposed therebetween, and a gate electrode branching from the gate wiring.
일례로, 반도체 층은, 게이트 전극과 중첩하는 채널 영역, 채널 영역에서 소스 전극과 인접하는 측면에 배치된 소스 영역, 그리고 채널 영역에서 드레인 전극과 인접하는 측면에 배치된 드레인 영역을 포함한다. 소스-드레인 연결 단자는, 소스 영역과 소스 전극을 연결하는 소스 연결 단자, 그리고 드레인 영역과 드레인 전극을 연결하는 드레인 연결 단자를 포함한다. 그리고 화소 전극은 드레인 연결 단자에서 연장된다.For example, the semiconductor layer includes a channel region overlapping the gate electrode, a source region disposed on a side surface adjacent to the source electrode in the channel region, and a drain region disposed on a side surface adjacent to the drain electrode in the channel region. The source-drain connection terminal includes a source connection terminal connecting the source region and the source electrode, and a drain connection terminal connecting the drain region and the drain electrode. And the pixel electrode extends from the drain connection terminal.
또한, 본 발명에 의한 유기발광 다이오드 표시장치는, 기판, 소스 전극 및 드레인 전극, 유기 절연막, 반도체 층, 게이트 전극, 그리고 연결 단자를 포함한다. 소스 전극 및 드레인 전극은 기판 위에 일정 거리 이격하여 배치된다. 유기 절연막은 소스 전극 및 드레인 전극의 일부를 노출하는 컨택홀을 포함하고, 소스 전극 및 드레인 전극을 덮는다. 반도체 층은 유기 절연막 위와 소스 전극과 드레인 전극 사이에 배치된다. 게이트 전극은 반도체 층 위에서 게이트 절연막을 사이에 두고 배치된다. 그리고 연결 단자는 유기 절연막의 컨택홀을 통해 소스 전극 또는 드레인 전극과 반도체 층을 연결한다.In addition, the organic light emitting diode display according to the present invention includes a substrate, a source electrode and a drain electrode, an organic insulating layer, a semiconductor layer, a gate electrode, and a connection terminal. The source electrode and the drain electrode are disposed to be spaced apart from each other by a predetermined distance on the substrate. The organic insulating layer includes a contact hole exposing a portion of the source electrode and the drain electrode, and covers the source electrode and the drain electrode. A semiconductor layer is disposed over the organic insulating film and between the source electrode and the drain electrode. The gate electrode is disposed on the semiconductor layer with a gate insulating film interposed therebetween. The connection terminal connects the source electrode or the drain electrode and the semiconductor layer through the contact hole of the organic insulating layer.
일례로, 유기 절연막과 게이트 절연막을 사이에 두고 배치된 데이터 배선 및 게이트 배선을 더 포함한다.In one example, a data line and a gate line disposed with the organic insulating layer and the gate insulating layer interposed therebetween are further included.
또한, 본 발명에 의한 유기발광 다이오드 표시장치의 제조 방법은, 소스-드레인 요소를 형성하는 단계, 반도체 층을 형성하는 단계, 게이트 전극을 형성하는 단계, 콘택홀을 형성하는 단계, 그리고 연결 단자를 형성하는 단계를 포함한다. 기판 위에 소스 금속 물질과 유기 절연물질을 순차 도포하고 패턴하여, 유기 절연막으로 완전히 덮인 소스-드레인 요소를 형성한다. 유기 절연막 위에서 소스-드레인 요소의 사이에 배치된 반도체 층을 형성한다. 게이트 절연막을 매개로 반도체 층의 중앙부와 중첩하는 게이트 전극을 형성한다. 게이트 전극이 형성된 기판 위에 보호막을 도포하고, 보호막 및 상기 유기 절연막을 패턴하여 소스-드레인 요소의 일부와 반도체 층의 일부를 노출하는 콘택홀을 형성한다. 그리고 보호막 위에 투명 도전 물질로 콘택홀을 통해 소스-드레인 요소와 반도체 층을 연결하는 연결 단자를 형성한다.In addition, the manufacturing method of the organic light emitting diode display device according to the present invention comprises the steps of forming a source-drain element, forming a semiconductor layer, forming a gate electrode, forming a contact hole, and a connection terminal. forming a step. A source metal material and an organic insulating material are sequentially applied and patterned on a substrate to form a source-drain element completely covered with an organic insulating film. A semiconductor layer disposed between the source-drain elements is formed over the organic insulating film. A gate electrode overlapping the central portion of the semiconductor layer is formed via the gate insulating film. A protective film is applied on the substrate on which the gate electrode is formed, and the protective film and the organic insulating film are patterned to form contact holes exposing a portion of the source-drain element and a portion of the semiconductor layer. A connection terminal for connecting the source-drain element and the semiconductor layer is formed on the passivation layer through a contact hole with a transparent conductive material.
일례로, 소스-드레인 요소를 형성하는 단계는, 유기 절연 물질을 일정 거리 이격한 소스 전극 및 드레인 전극의 형상으로 패턴하여 유기 절연막을 형성하는 단계, 유기 절연막을 마스크로 소스 금속 물질을 패턴하여 소스 전극 및 드레인 전극을 형성하는 단계; 그리고 유기 절연막이 소스-드레인 전극을 완전히 덮도록 큐어링하는 단계를 포함한다. 반도체 층을 형성하는 단계는, 반도체 층의 일측부가 유기 절연막을 매개로 소스 전극의 일측부와 중첩하고, 반도체 층의 타측부는 드레인 전극의 일측부와 중첩하도록 형성한다. 콘택홀을 형성하는 단계는, 소스 전극의 일부와 반도체 층의 일측부를 노출하는 소스 콘택홀, 그리고 드레인 전극의 일부와 반도체 층의 타측부를 노출하는 드레인 콘택홀을 형성한다. 연결 단자를 형성하는 단계는, 소스 콘택홀을 통해 소스 전극과 반도체 층을 연결하는 소스 연결 단자, 그리고 드레인 콘택홀을 통해 드레인 전극과 반도체 층을 연결하는 드레인 연결 단자를 형성하며, 동시에 드레인 연결 단자에서 확장된 화소 전극을 더 형성한다.For example, the forming of the source-drain element may include forming an organic insulating layer by patterning an organic insulating material in the shape of a source electrode and a drain electrode spaced apart by a predetermined distance, patterning a source metal material using the organic insulating layer as a mask to form a source forming an electrode and a drain electrode; and curing the organic insulating layer to completely cover the source-drain electrodes. In the forming of the semiconductor layer, one side of the semiconductor layer overlaps with one side of the source electrode via the organic insulating layer, and the other side of the semiconductor layer overlaps with one side of the drain electrode. In the forming of the contact hole, a source contact hole exposing a portion of the source electrode and one side of the semiconductor layer, and a drain contact hole exposing a portion of the drain electrode and the other side of the semiconductor layer are formed. In the forming of the connection terminal, a source connection terminal for connecting the source electrode and the semiconductor layer through the source contact hole, and a drain connection terminal for connecting the drain electrode and the semiconductor layer through the drain contact hole are formed, and at the same time, the drain connection terminal to further form an extended pixel electrode.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 탑-게이트 구조를 갖는 박막 트랜지스터를 포함하므로 채널 영역이 다른 층과 오버랩되지 않고 정확하게 정의되고 게이트 전극과 소스 전극 사이에 중첩되어 발생하는 기생 용량이 억제된다. 또한, 본 발명에 의한 박막 트랜지스터 기판은, 데이터 배선과 게이트 배선 사이에 유기 절연막 및 게이트 절연막이 적층되어 개재됨으로써, 절연성이 우수하고, RC 지연을 일으키는 기생 용량이 억제된다. 더구나, 제조 방법이 종래 기술에 비해 복잡하지 않고 오히려 더 단순한 제조 공정을 제공한다.Since the thin film transistor substrate for a flat panel display according to the present invention includes a thin film transistor having a top-gate structure, the channel region is accurately defined without overlapping with other layers, and parasitic capacitance generated by overlapping between the gate electrode and the source electrode is reduced. is suppressed Further, in the thin film transistor substrate according to the present invention, an organic insulating film and a gate insulating film are laminated and interposed between the data wiring and the gate wiring, so that the insulating property is excellent and the parasitic capacitance causing RC delay is suppressed. Moreover, the manufacturing method is not complicated compared to the prior art, but rather provides a simpler manufacturing process.
도 1은 종래의 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 종래 기술에 의한 능동소자인 박막 트랜지스터를 이용한 유기발광 다이오드 표시장치의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 6은 도 5에서 절취선 III-III'으로 자른, 본 발명에 의한 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 7a 내지 7h는, 도 5에서 절취선 III-III'으로 자른, 본 발명에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.1 is a plan view illustrating a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device;
FIG. 2 is a cross-sectional view taken along line I-I' in the thin film transistor substrate of the flat panel display shown in FIG. 1;
3 is a plan view showing the structure of an organic light emitting diode display using a thin film transistor as an active element according to the prior art.
FIG. 4 is a cross-sectional view of a structure of an organic light emitting diode display according to the related art, taken along the cut line II-II' in FIG. 3;
5 is a plan view showing the structure of a thin film transistor substrate for a flat panel display according to the present invention.
6 is a cross-sectional view showing the structure of the thin film transistor substrate according to the present invention, taken along the cut line III-III' in FIG. 5;
7A to 7H are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate according to the present invention, taken along the perforated line III-III' in FIG. 5 ;
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals refer to substantially identical elements throughout. In the following description, if it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. In addition, component names used in the following description may be selected in consideration of the ease of writing the specification, and may be different from the component names of the actual product.
이하, 도 5 및 6을 참조하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판에 대하여 설명한다. 편의상 액정 표시장치의 경우를 중심으로 설명한다. 하지만, 본 발명에 의한 구조를 유기발광 다이오드 표시장치에도 쉽게 적용할 수 있다. 도 5는 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 6은 도 5에서 절취선 III-III'으로 자른, 본 발명에 의한 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, a thin film transistor substrate for a flat panel display according to the present invention will be described with reference to FIGS. 5 and 6 . For convenience, the case of the liquid crystal display will be mainly described. However, the structure according to the present invention can be easily applied to an organic light emitting diode display. 5 is a plan view showing the structure of a thin film transistor substrate for a flat panel display according to the present invention. 6 is a cross-sectional view showing the structure of the thin film transistor substrate according to the present invention, taken along the cut line III-III' in FIG. 5 .
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 하부 기판(SUB) 위에 유기 절연막(PAC) 및 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 화소 영역 내에서 최대 면적을 갖도록 배치된 화소 전극(PXL)을 구비한다. 유기발광 다이오드 표시장치의 경우 화소 전극(PXL)은 애노드 전극일 수 있다.A thin film transistor substrate for a flat panel display according to the present invention includes a gate line GL and a data line DL crossing a lower substrate SUB with an organic insulating layer PAC and a gate insulating layer GI interposed therebetween; A thin film transistor T formed at each intersection is provided. A pixel area is defined by the cross structure of the gate line GL and the data line DL. The pixel region includes a pixel electrode PXL disposed to have a maximum area in the pixel region. In the case of an organic light emitting diode display, the pixel electrode PXL may be an anode electrode.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역(A)을 구비하는 반도체 층(SE)을 포함한다.The thin film transistor T allows the pixel signal of the data line DL to be charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T faces the gate electrode G branched from the gate line GL, the source electrode S branched from the data line DL, and the source electrode S, and includes the pixel electrode PXL. A semiconductor layer having a drain electrode D connected to and overlapping the gate electrode G with the gate insulating layer GI interposed therebetween and having a channel region A between the source electrode S and the drain electrode D (SE).
특히, 반도체 층(SE)은 금속 산화물 반도체 물질로 형성하는 데, 게이트 전극(G)과 동일한 모양으로 중첩하는 부분이 채널 영역(A)으로 정의된다. 그리고 반도체 층(SE)에서 채널 영역(A)을 제외한 영역을 제외한 부분은 도체화되어 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접촉된다. 즉, 반도체 층(SE)은 소스 전극(S)과 접촉하는 소스 영역(SA), 드레인 전극(D)과 접촉하는 드레인 영역(DA), 그리고 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩하는 채널 영역(A)으로 구분된다.In particular, the semiconductor layer SE is formed of a metal oxide semiconductor material, and a portion overlapping in the same shape as the gate electrode G is defined as the channel region A. As shown in FIG. In addition, a portion of the semiconductor layer SE except for the channel region A is made into a conductor, and is connected to the source electrode S and the drain electrode D through the source contact hole SH and the drain contact hole DH, respectively. is contacted That is, the semiconductor layer SE is formed between the source region SA in contact with the source electrode S, the drain region DA in contact with the drain electrode D, and between the source region SA and the drain region DA. It is divided into a channel region A completely overlapping the gate electrode G.
박막 트랜지스터(T)는 드레인 전극(D)이 화소 전극(PXL)과 연결되어 화소 전극(PXL)을 구동한다. 본 발명에 의한 박막 트랜지스터 기판에서는, 박막 트랜지스터(T)의 드레인 전극(D)은 하나의 콘택홀을 통해 반도체 층(SE)의 드레인 영역(DA)과 화소 전극(PXL)이 동시에 연결된다. 예를 들어, 화소 콘택홀(PH)이 드레인 콘택홀(DH)과 구분되지 않고, 드레인 콘택홀(DH)와 일체형으로 이루어진다.In the thin film transistor T, the drain electrode D is connected to the pixel electrode PXL to drive the pixel electrode PXL. In the thin film transistor substrate according to the present invention, the drain electrode D of the thin film transistor T is simultaneously connected to the drain region DA of the semiconductor layer SE and the pixel electrode PXL through one contact hole. For example, the pixel contact hole PH is not separated from the drain contact hole DH and is formed integrally with the drain contact hole DH.
도 6을 더 참조하여, 본 발명에 의한 탑 게이트 구조를 갖는 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터의 구조를 상세히 설명한다. 기판(SUB) 위에, 차광층(LS)이 먼저 형성되어 있다. 차광층(LS)은 외부에서 채널 영역(A)으로 침투하는 빛을 차단하는 기능을 한다. 차광층(LS) 위에는 버퍼 층(BUF)이 기판(SUB) 전체에 도포되어 있다.With further reference to FIG. 6 , a structure of a thin film transistor including a metal oxide semiconductor material having a top gate structure according to the present invention will be described in detail. A light blocking layer LS is first formed on the substrate SUB. The light blocking layer LS functions to block light penetrating into the channel region A from the outside. A buffer layer BUF is coated on the entire substrate SUB on the light blocking layer LS.
버퍼 층(BUF) 위에서 차광층(LS)이 형성된 영역 부근에 소스-드레인 요소가 먼저 형성되어 있다. 소스-드레인 요소는 데이터 배선(DL), 데이터 패드(DP), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 데이터 배선(DL)은 기판(SUB) 위에서 세로 방향으로 진행한다. 소스 전극(S)은 데이터 배선(DL)에서 분기한다. 드레인 전극(D)은 소스 전극과 일정 거리 이격하여 대향하도록 배치된다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 끝 단부에 배치된다. 특히, 소스-드레인 요소들은 유기 절연막(PAC)에 의해 덮여 있는 구조를 갖는다.A source-drain element is first formed on the buffer layer BUF in the vicinity of the region where the light blocking layer LS is formed. The source-drain element includes a data line DL, a data pad DP, a source electrode S, and a drain electrode D. The data line DL runs vertically on the substrate SUB. The source electrode S branches from the data line DL. The drain electrode D is spaced apart from the source electrode by a predetermined distance and disposed to face each other. The data pad DP is disposed at one end of the data line DL. In particular, the source-drain elements have a structure covered by the organic insulating layer PAC.
소스 전극(S)과 드레인 전극(D) 사이에는 반도체 층(SE)이 형성되어 있다. 좀 더 상세히 설명하면, 반도체 층(SE)은 소스 전극(S)과 드레인 전극(D)을 덮는 유기 절연막(PAC) 위에서 일측부는 소스 전극(S)의 일부와 중첩하고, 타측부는 드레인 전극(D)의 일부와 중첩하도록 배치되어 있다. 반도체 층(SE) 위에는 게이트 절연막(GI)을 사이에 두고, 반도체 층(SE)의 중앙부인 채널 영역(A)과 중첩하도록 게이트 전극(G)이 형성되어 있다. 또한, 게이트 전극(G)에 연결된 게이트 배선(GL)이 기판(SUB)의 가로 방향으로 진행하도록 배치되어 있다. 게이트 배선(GL)은 유기 절연막(PAC) 및 게이트 절연막(GI)을 사이에 두고 데이터 배선(DL)과 교차한다. 게이트 배선(GL)의 일측 단부에는 게이트 패드(GP)가 배치되어 있다.A semiconductor layer SE is formed between the source electrode S and the drain electrode D. In more detail, the semiconductor layer SE has one side overlapping a part of the source electrode S on the organic insulating film PAC covering the source electrode S and the drain electrode D, and the other side is the drain electrode ( It is arranged to overlap a part of D). The gate electrode G is formed on the semiconductor layer SE to overlap the channel region A, which is the central portion of the semiconductor layer SE, with the gate insulating layer GI interposed therebetween. Also, the gate wiring GL connected to the gate electrode G is disposed to run in the horizontal direction of the substrate SUB. The gate line GL crosses the data line DL with the organic insulating layer PAC and the gate insulating layer GI interposed therebetween. A gate pad GP is disposed at one end of the gate line GL.
게이트 전극(G) 위에는 기판(SUB) 전체를 덮는 보호막(PAS)이 도포되어 있다. 보호막(PAS)을 관통하여 반도체 층(SE)의 소스 영역(SA) 일부를 노출하며, 보호막(PAS) 및 유기 절연막(PAC)을 관통하여 소스 전극(S) 일부를 노출하는 소스 콘택홀(SH)이 형성되어 있다. 또한, 보호막(PAS)을 관통하여 드레인 영역(DA)의 일부를 개방하며, 보호막(PAS) 및 유기 절연막(PAC)을 관통하여 드레인 전극(S) 일부를 노출하는 드레인 콘택홀(SH)이 형성되어 있다. 한편, 보호막(PAS)을 관통하여 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH), 그리고 보호막(PAS) 및 유기 절연막(PAC)을 관통하여 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)이 형성되어 있다.A passivation layer PAS is coated on the gate electrode G to cover the entire substrate SUB. The source contact hole SH penetrating the passivation layer PAS to expose a portion of the source region SA of the semiconductor layer SE, and penetrating the passivation layer PAS and the organic insulating layer PAC to expose a part of the source electrode S. ) is formed. In addition, a drain contact hole SH is formed through the passivation layer PAS to open a part of the drain region DA, and penetrates through the passivation layer PAS and the organic insulating layer PAC to expose a part of the drain electrode S. has been On the other hand, the gate pad contact hole GPH through the passivation layer PAS to expose the gate pad GP, and the data pad contact through the passivation layer PAS and the organic insulating layer PAC to expose the data pad DP. A hole DPH is formed.
보호막(PAS) 위에는 소스 콘택홀(SH)을 통해 소스 영역(SA) 일부 및 소스 전극(S) 일부와 동시에 접촉하는 소스 연결 전극(SC)이 형성되어 있다. 또한, 드레인 콘택홀(DH)을 통해 드레인 영역(DA) 일부 및 드레인 전극(D) 일부와 접촉하는 드레인 연결 전극(DC)이 형성되어 있다. 특히, 드레인 연결 전극(DC)은 화소 영역 내부로 연장되어 화소 전극(PXL)을 형성하고 있다. 즉, 드레인 연결 전극(DC)과 화소 전극(PXL)은 한 몸체로 이루어져 있다. 또한, 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접속된 게이트 패드 단자(GPT), 그리고 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접속된 데이터 패드 단자(DPT)가 형성되어 있다.A source connection electrode SC is formed on the passivation layer PAS to simultaneously contact a portion of the source area SA and a portion of the source electrode S through the source contact hole SH. Also, a drain connection electrode DC contacting a portion of the drain region DA and a portion of the drain electrode D is formed through the drain contact hole DH. In particular, the drain connection electrode DC extends into the pixel region to form the pixel electrode PXL. That is, the drain connection electrode DC and the pixel electrode PXL are formed as one body. In addition, the gate pad terminal GPT connected to the gate pad GP through the gate pad contact hole GPH, and the data pad terminal DPT connected to the data pad DP through the data pad contact hole DPH is formed.
만일, 프린지 필드 방식의 액정 표시장치의 경우, 화소 전극(PXL)이 형성된 기판(SUB) 전체 표면 위에 제2 보호막을 도포하고, 제2 보호막 위에 공통 전극을 더 형성할 수 있다. 유기발광 다이오드 표시장치의 경우, 화소 전극(PXL)은 애노드 전극이 된다. 따라서, 뱅크 물질을 도포하고 패턴하여 화소 전극(PXL)에서 발광 영역을 정의하는 뱅크를 형성한 후, 유기발광 층과 캐소드 전극을 연속 도포할 수 있다.In the case of a fringe field type liquid crystal display, a second passivation layer may be coated on the entire surface of the substrate SUB on which the pixel electrode PXL is formed, and a common electrode may be further formed on the second passivation layer. In the case of an organic light emitting diode display, the pixel electrode PXL becomes an anode electrode. Accordingly, after the bank material is applied and patterned to form the bank defining the light emitting area in the pixel electrode PXL, the organic light emitting layer and the cathode electrode may be continuously coated.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판에서는, 소스-드레인 요소가 먼저 형성되고, 그 위에 게이트 요소가 형성되는 탑-게이트 구조를 갖는다. 특히, 소스-드레인 요소는 유기 절연막(PAC)으로 완전히 덮인 구조를 가지고, 게이트 요소는 게이트 절연막(GI)을 하부에 두고 동시에 형성된다. 따라서, 데이터 배선(DL)과 게이트 배선(GL)은 유기 절연막(PAC) 및 게이트 절연막(GI)을 포함하는 이중층 구조의 절연막에 의해 절연된 구조를 갖는다. 그 결과, 데이터 배선(DL)과 게이트 배선(GL) 사이에서의 절연성이 종래 기술에 배해 훨씬 더 향상된다. 따라서, RC 지연문제도 해소되어 양질의 화상 정보를 제공할 수 있다.The thin film transistor substrate for a flat panel display according to the present invention has a top-gate structure in which a source-drain element is first formed and a gate element is formed thereon. In particular, the source-drain element has a structure completely covered with the organic insulating film PAC, and the gate element is formed simultaneously with the gate insulating film GI underneath. Accordingly, the data line DL and the gate line GL have a structure insulated by an insulating layer having a double layer structure including the organic insulating layer PAC and the gate insulating layer GI. As a result, the insulation between the data line DL and the gate line GL is much improved compared to the prior art. Accordingly, the RC delay problem is also solved, and high-quality image information can be provided.
이와 같이, 본 발명에 의한 박막 트랜지스터 기판에서는 종래 기술과 동일한 탑 게이트 구조를 가지지만, 중간 절연막을 사용하지 않으면서도, 게이트-데이터 배선 사이의 절연성을 더 향상하는 구조를 갖는다. 이러한 장점이 있음에도, 종래 기술에 비해서 제조 공정이 복잡해 진다면, 제조 공정상의 불이익이 있을 수 있다. 하지만, 본 발명에 의한 박막 트랜지스터 기판의 제조 공정은 종래 기술에 비해 복잡하지 않다. 오히려 더 단순한 제조 공정을 제공할 수 있다.As described above, the thin film transistor substrate according to the present invention has the same top gate structure as that of the prior art, but has a structure that further improves insulation between the gate and data wiring without using an intermediate insulating layer. Even with these advantages, if the manufacturing process becomes more complicated compared to the prior art, there may be disadvantages in the manufacturing process. However, the manufacturing process of the thin film transistor substrate according to the present invention is not complicated compared to the prior art. Rather, a simpler manufacturing process may be provided.
이하, 도 7a 내지 7h를 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 7a 내지 7h는, 도 5에서 절취선 III-III'으로 자른, 본 발명에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.Hereinafter, a method of manufacturing a thin film transistor substrate according to the present invention will be described with reference to FIGS. 7A to 7H . 7A to 7H are cross-sectional views illustrating a process for manufacturing a thin film transistor substrate according to the present invention, taken along the perforated line III-III' in FIG. 5 .
기판(SUB) 위에 불투명하고 차광 성능이 우수한 물질을 도포한다. 차광 물질에는 금속 물질 혹은 반도체 물질을 사용할 수 있다. 제1 마스크 공정으로 차광 물질을 패턴하여 차광층(LS)을 형성한다. 차광층(LS)은 나중에 형성될 박막 트랜지스터(T)가 배치될 영역에 형성하는 것이 바람직하다. (도 7a)An opaque material having excellent light blocking performance is coated on the substrate SUB. A metal material or a semiconductor material may be used as the light blocking material. A light blocking layer LS is formed by patterning a light blocking material through a first mask process. The light blocking layer LS is preferably formed in a region where a thin film transistor T to be formed later is disposed. (Fig. 7a)
차광층(LS)이 형성된 기판 위에 버퍼 층(BUF), 소스 금속층(SDM) 및 유기 절연 물질을 연속으로 증착한다. 제2 마스크 공정으로 유기 절연 물질을 패턴하여 유기 절연막(PAC)을 형성한다. 유기 절연 물질은 도포된 박막의 상부 표면이 평탄성을 가지며, 광 반응성 물질을 포함하는 것이 바람직하다. 예를 들어, 포토 아크릴(Photo-Acryl)과 같은 물질을 포함할 수 있다. 그럼으로써 제2 마스크 공정에서는 포토레지스트를 사용하지 않고, 유기 절연 물질을 포토레지스트 대용으로 사용할 수 있다. 유기 절연막(PAC)은 나중에 형성될 소스-드레인 요소와 동일한 형상으로 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 데이터 패드(DP), 소스 전극(S) 및 드레인 전극(D)을 위한 마스크 패턴으로 유기 절연막(PAC)을 패턴한다. (도 7b)A buffer layer BUF, a source metal layer SDM, and an organic insulating material are sequentially deposited on the substrate on which the light blocking layer LS is formed. An organic insulating layer PAC is formed by patterning an organic insulating material by a second mask process. The organic insulating material preferably has a flat top surface of the applied thin film and includes a light-reactive material. For example, it may include a material such as photo-acryl. Accordingly, in the second mask process, the photoresist is not used and an organic insulating material can be used as a substitute for the photoresist. The organic insulating film PAC is preferably formed in the same shape as the source-drain element to be formed later. For example, the organic insulating layer PAC is patterned as a mask pattern for the data line DL, the data pad DP, the source electrode S, and the drain electrode D. FIG. (Fig. 7b)
유기 절연막(PAC)을 마스크로 하여 소스 금속층(SDM)을 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 데이터 배선(DL), 데이터 패드(DP), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 여기서, 소스 전극(S)과 드레인 전극(D)은 차광층(LS) 영역 내부에 배치하도록 형성하는 것이 바람직하다. (도 7c)Source-drain elements are formed by patterning the source metal layer SDM using the organic insulating layer PAC as a mask. The source-drain element includes a data line DL, a data pad DP, a source electrode S, and a drain electrode D. Here, the source electrode S and the drain electrode D are preferably formed to be disposed inside the light blocking layer LS region. (Fig. 7c)
소스-드레인 요소들을 형성한 직후에는, 유기 절연막(PAC)이 소스-드레인 요소들의 상부 표면 위에 적층된 상태이다. 즉, 소스-드레인 요소들의 식각된 측면이 노출된 상태로 있다. 특히, 소스 금속 물질을 습식 식각법으로 패턴할 경우, 소스-드레인 요소의 식각된 형상은 유기 절연막(PAC)보다 내측으로 과 식각된 형상을 갖는다. 이 상태에서는 다른 요소(예를 들어, 게이트 요소)를 형성하는 과정에서 소스-드레인 요소를 보호하거나 다른 요소와 전기적으로 절연하기 어려울 수 있다. 따라서, 유기 절연막(PAC)에 후속 열처리 혹은 큐어링(curing) 공정을 수행하여 유기 절연막(PAC)의 테두리 부분이 소스-드레인 요소의 식각된 측면을 완전히 덮도록하는 것이 바람직하다. 제2 마스크 공정에서 포토레지스트 대신에 유기 절연 물질을 사용하기 때문에, 포토레지스트를 스트립하는 과정이 필요 없다. (도 7d)Immediately after forming the source-drain elements, an organic insulating film PAC is laminated on the upper surfaces of the source-drain elements. That is, the etched side of the source-drain elements remains exposed. In particular, when the source metal material is patterned by a wet etching method, the etched shape of the source-drain element has a shape that is over-etched inward than the organic insulating layer PAC. In this state, it may be difficult to protect the source-drain element or to electrically insulate it from other elements in the process of forming another element (eg, a gate element). Therefore, it is preferable to perform a subsequent heat treatment or curing process on the organic insulating layer PAC so that the edge portion of the organic insulating layer PAC completely covers the etched side of the source-drain element. Since the organic insulating material is used instead of the photoresist in the second mask process, there is no need to strip the photoresist. (Fig. 7d)
유기 절연막(PAC)으로 완전히 덮인 소스-드레인 요소들이 형성된 기판(SUB) 위에 금속 산화물 반도체 물질을 도포한다. 제2 마스크 공정으로 금속 산화물 반도체 물질을 패턴하여, 반도체 층(SE)을 형성한다. 반도체 층(SE)은 일측변이 유기 절연막(PAC)을 사이에 두고 소스 전극(S)과 중첩하고, 타측변이 유기 절연막(PAC)을 사이에 두고 드레인 전극(D)과 중첩한다. 그리고 소스 전극(S)과 드레인 전극(D) 사이의 버퍼 층(BUF)을 덮는 형상으로 형성된다. (도 7e)A metal oxide semiconductor material is coated on the substrate SUB on which the source-drain elements are formed, which is completely covered with the organic insulating layer PAC. A semiconductor layer SE is formed by patterning the metal oxide semiconductor material by a second mask process. One side of the semiconductor layer SE overlaps the source electrode S with the organic insulating layer PAC interposed therebetween, and the other side overlaps the drain electrode D with the organic insulating layer PAC interposed therebetween. And it is formed to cover the buffer layer BUF between the source electrode S and the drain electrode D. (Fig. 7e)
반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에 게이트 절연 물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 절연 물질과 게이트 금속 물질을 동시에 패턴하여, 게이트 절연막(GI) 및 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 패드(GP) 및 게이트 전극(G)을 포함한다. 게이트 배선(GL)은 기판(SUB)의 가로 방향으로 진행한다. 게이트 배선(GL)은 데이터 배선(DL)과 교차하는 데, 교차부에는 유기 절연막(PAC)과 게이트 절연막(GI)이 중첩되어 개재되어 있다. 게이트 배선(GL)의 일측 단부에는 게이트 패드(GP)가 배치된다. 게이트 전극(G)은 게이트 배선(GL)에서 분기하며, 게이트 절연막(GI)을 사이에 두고 반도체 층(SE)의 중앙 영역과 중첩한다. 게이트 요소를 형성할 때, 반도체 층(SE)의 노출되는 부분은 도체화된다. 따라서, 게이트 전극(G)과 중첩하는 반도체 층(SE)의 중앙부는 채널 영역(A)으로 정의되며, 양측부는 각각 소스 영역(SA) 및 드레인 영역(DA)로 정의된다. (도 7f)A gate insulating material and a gate metal material are successively coated on the entire surface of the substrate SUB on which the semiconductor layer SE is formed. A gate insulating layer GI and a gate element are formed by simultaneously patterning the gate insulating material and the gate metal material through a third mask process. The gate element includes a gate line GL, a gate pad GP, and a gate electrode G. The gate line GL runs in a horizontal direction of the substrate SUB. The gate line GL intersects the data line DL, and the organic insulating layer PAC and the gate insulating layer GI overlap and are interposed at the intersection. A gate pad GP is disposed at one end of the gate line GL. The gate electrode G branches from the gate line GL and overlaps the central region of the semiconductor layer SE with the gate insulating layer GI interposed therebetween. When forming the gate element, the exposed portion of the semiconductor layer SE becomes conductive. Accordingly, the central portion of the semiconductor layer SE overlapping the gate electrode G is defined as the channel region A, and both sides thereof are defined as the source region SA and the drain region DA, respectively. (Fig. 7f)
게이트 요소들이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제4 마스크 공정으로 보호막(PAS) 및/또는 유기 절연막(PAC)을 패턴하여 콘택홀들을 형성한다. 콘택홀들은 소스 콘택홀(SH), 드레인 콘택홀(DH), 게이트 패드 콘택홀(GPH) 및 데이터 패드 콘택홀(DPH)을 포함한다. 소스 콘택홀(SH)은, 보호막(PAS)을 관통하여 소스 영역(SA)의 단부를 개방하며, 동시에 보호막(PAS) 및 유기 절연막(PAC)을 관통하여 소스 전극(S)의 일부를 노출한다. 마찬가지로 드레인 콘택홀(DH)도, 보호막(PAS)을 관통하여 드레인 영역(DA)의 단부를 개방하며, 동시에 보호막(PAS) 및 유기 절연막(PAC)을 관통하여 드레인 전극(D)의 일부를 노출한다. 게이트 패드 콘택홀(GPH)은 보호막(PAS)을 관통하여 게이트 패드(GP)를 노출한다. 그리고 데이터 패드 콘택홀(DPH)은 보호막(PAS) 및 유기 절연막(PAC)을 관통하여 데이터 패드(DP)를 노출한다. (도 7g)A passivation layer PAS is applied over the entire surface of the substrate SUB on which the gate elements are formed. A fourth mask process is used to pattern the passivation layer PAS and/or the organic insulating layer PAC to form contact holes. The contact holes include a source contact hole SH, a drain contact hole DH, a gate pad contact hole GPH, and a data pad contact hole DPH. The source contact hole SH passes through the passivation layer PAS to open an end of the source region SA, and at the same time passes through the passivation layer PAS and the organic insulating layer PAC to expose a portion of the source electrode S. . Similarly, the drain contact hole DH also penetrates the passivation layer PAS to open the end of the drain region DA, and at the same time passes through the passivation layer PAS and the organic insulating layer PAC to expose a part of the drain electrode D. do. The gate pad contact hole GPH penetrates the passivation layer PAS to expose the gate pad GP. The data pad contact hole DPH penetrates the passivation layer PAS and the organic insulating layer PAC to expose the data pad DP. (Fig. 7g)
콘택홀들이 형성된 보호막(PAS) 위에 도전 물질을 도포한다. 도전 물질은 투명 도전 물질을 포함할 수 있다. 또는 투명 도전 물질과 불투명 도전 물질을 적층하여 형성할 수도 있다. 제5 마스크 공정으로 도전 물질을 패턴하여, 화소 요소들을 형성한다. 화소 요소들은, 화소 전극(PXL), 소스 연결 단자(SC), 드레인 연결 단자(DC), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 포함한다. 소스 연결 단자(SC)는 소스 콘택홀(SH)을 통해 소스 전극(S)과 소스 영역(SA)을 연결한다. 드레인 연결 단자(DC)는 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 드레인 영역(DA)을 연결한다. 화소 전극(PXL)은 드레인 연결 단자(DC)에서 연장되어 화소 영역 내의 대부분 영역을 차지하도록 형성된다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접속되도록 형성된다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접속하도록 형성된다. (도 7h)A conductive material is coated on the passivation layer PAS in which the contact holes are formed. The conductive material may include a transparent conductive material. Alternatively, it may be formed by laminating a transparent conductive material and an opaque conductive material. A fifth mask process is used to pattern the conductive material to form pixel elements. The pixel elements include a pixel electrode PXL, a source connection terminal SC, a drain connection terminal DC, a gate pad terminal GPT, and a data pad terminal DPT. The source connection terminal SC connects the source electrode S and the source area SA through the source contact hole SH. The drain connection terminal DC connects the drain electrode D and the drain region DA through the drain contact hole DH. The pixel electrode PXL extends from the drain connection terminal DC and is formed to occupy most of the area in the pixel area. The gate pad terminal GPT is formed to be connected to the gate pad GP through the gate pad contact hole GPH. The data pad terminal DPT is formed to be connected to the data pad DP through the data pad contact hole DPH. (Fig. 7h)
이상 본 발명에 의한 평판 표시장치용 박막 트랜지스터를 제조하는 방법은 화소 전극(PXL)을 제조하기까지 5회의 마스크 공정을 사용한다. 이는 지금까지 알려진 제조 공정과 비교해도 복잡하지 않으며, 심지어 제조 공정이 단순하기도 하다. 특히, 게이트 배선과 데이터 배선 사이에 유기 절연막 및 게이트 절연막이 이중으로 개재되어 있어, 단락 문제를 야기하지 않고, 기생 용량의 발생을 억제할 수 있다.As described above, in the method of manufacturing the thin film transistor for a flat panel display according to the present invention, five mask processes are used until the pixel electrode PXL is manufactured. This is not complicated compared to the manufacturing process known so far, and even the manufacturing process is simple. In particular, since the organic insulating film and the gate insulating film are double interposed between the gate wiring and the data wiring, it is possible to suppress the occurrence of parasitic capacitance without causing a short circuit problem.
도면으로 나타내지 않았지만, 이후에, 화소 전극(PXL)이 형성된 기판(SUB) 전체 표면 위에 제2 보호막을 도포하고, 제2 보호막 위에 공통 전극을 더 형성하여, 프린지 필드 방식의 액정 표시장치용 박막 트랜지스터 기판을 완성할 수 있다. 또는, 화소 전극(PXL) 위에, 뱅크 물질을 도포하고 패턴하여 화소 전극(PXL)에서 발광 영역을 정의하는 뱅크를 형성한 후, 유기발광 층과 캐소드 전극을 연속 도포함으로써, 유기발광 다이오드 표시장치용 박막 트랜지스터 기판을 완성할 수 있다.Although not shown in the drawings, a second passivation layer is coated on the entire surface of the substrate SUB on which the pixel electrode PXL is formed, and a common electrode is further formed on the second passivation layer to form a fringe field type thin film transistor for a liquid crystal display device. The board can be completed. Alternatively, on the pixel electrode PXL, a bank material is applied and patterned to form a bank defining a light emitting region in the pixel electrode PXL, and then the organic light emitting layer and the cathode electrode are successively coated, so that the organic light emitting diode display device A thin film transistor substrate can be completed.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Those skilled in the art from the above description will be able to see that various changes and modifications can be made without departing from the technical spirit of the present invention. Accordingly, the present invention should not be limited to the contents described in the detailed description, but should be defined by the claims.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 (채널) 층
GI: 게이트 절연막 PAS: 보호막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
PH: 화소 콘택홀 IL: 중간 절연막
PAS: 보호막 PAC: 유기 절연막
SC: 소스 연결 단자 DC: 드레인 연결 단자T: thin film transistor SUB: substrate
GL: Gate wiring CL: Common wiring
DL: data wiring PXL: pixel electrode
COM: common electrode
G: gate electrode S: source electrode
D: drain electrode A: semiconductor (channel) layer
GI: gate insulating film PAS: protective film
SH: source contact hole SA: source area
DH: drain contact hole DA: drain region
PH: pixel contact hole IL: intermediate insulating film
PAS: protective film PAC: organic insulating film
SC: source connection terminal DC: drain connection terminal
Claims (9)
상기 소스-드레인 요소를 덮고, 상기 소스 요소 및 상기 드레인 요소 사이에서 단절된 형상을 갖는 유기 절연막;
상기 유기 절연막 위에서 상기 소스-드레인 요소 사이에 배치된 반도체 층;
상기 반도체 층 및 상기 유기 절연막 위에서 게이트 절연막을 사이에 두고 배치된 게이트 요소;
상기 소스-드레인 요소와 상기 반도체 층을 연결하는 소스-드레인 연결 단자; 그리고
상기 소스-드레인 요소에서 연장된 화소 전극을 포함하는 박막 트랜지스터 기판.
a source-drain element disposed over the substrate and comprising a source element and a drain element;
an organic insulating film covering the source-drain element and having a shape cut off between the source element and the drain element;
a semiconductor layer disposed between the source-drain elements over the organic insulating film;
a gate element disposed on the semiconductor layer and the organic insulating film with a gate insulating film interposed therebetween;
a source-drain connection terminal connecting the source-drain element and the semiconductor layer; And
and a pixel electrode extending from the source-drain element.
상기 게이트 요소를 덮는 보호막을 더 포함하고,
상기 소스-드레인 연결 단자는, 상기 보호막을 관통하여 상기 반도체 층 일부를 노출하며, 상기 보호막 및 상기 유기 절연막을 관통하여 상기 소스-드레인 요소를 노출하는 소스-드레인 콘택홀을 통해 상기 반도체 층과 상기 소스-드레인 요소를 연결하는 박막 트랜지스터 기판.
The method of claim 1,
a protective film covering the gate element;
The source-drain connection terminal penetrates the passivation layer to expose a portion of the semiconductor layer, and penetrates the passivation layer and the organic insulating layer to expose the source-drain element through a source-drain contact hole, the semiconductor layer and the A thin film transistor substrate connecting the source-drain elements.
상기 소스-드레인 요소는,
상기 기판의 세로 방향으로 진행하는 데이터 배선;
상기 데이터 배선에서 분기하는 소스 전극; 그리고
상기 소스 전극과 대향하는 드레인 전극을 포함하며,
상기 게이트 요소는,
상기 기판의 가로 방향으로 진행하여, 상기 유기 절연막 및 상기 게이트 절연막을 사이에 두고 상기 데이터 배선과 교차하는 게이트 배선; 그리고
상기 게이트 배선에서 분기하는 게이트 전극을 포함하는 박막 트랜지스터 기판.
The method of claim 1,
The source-drain element comprises:
a data line extending in a longitudinal direction of the substrate;
a source electrode branching from the data line; And
a drain electrode facing the source electrode;
The gate element is
a gate line extending in a horizontal direction of the substrate and crossing the data line with the organic insulating layer and the gate insulating layer interposed therebetween; And
and a gate electrode branching from the gate wiring.
상기 반도체 층은,
상기 게이트 전극과 중첩하는 채널 영역;
상기 채널 영역에서 상기 소스 전극과 인접하는 측면에 배치된 소스 영역; 그리고
상기 채널 영역에서 상기 드레인 전극과 인접하는 측면에 배치된 드레인 영역을 포함하며,
상기 소스-드레인 연결 단자는,
상기 소스 영역과 상기 소스 전극을 연결하는 소스 연결 단자; 그리고
상기 드레인 영역과 상기 드레인 전극을 연결하는 드레인 연결 단자를 포함하며,
상기 화소 전극은 상기 드레인 연결 단자에서 연장된 박막 트랜지스터 기판.
4. The method of claim 3,
The semiconductor layer is
a channel region overlapping the gate electrode;
a source region disposed on a side surface adjacent to the source electrode in the channel region; And
a drain region disposed on a side surface adjacent to the drain electrode in the channel region;
The source-drain connection terminal,
a source connection terminal connecting the source region and the source electrode; And
a drain connection terminal connecting the drain region and the drain electrode;
The pixel electrode is a thin film transistor substrate extending from the drain connection terminal.
상기 버퍼층 위에서 일정 거리 이격하여 배치된 소스 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극의 일부를 노출하는 컨택홀을 포함하고, 상기 소스 전극 및 상기 드레인 전극을 덮으며, 상기 소스 전극 및 상기 드레인 전극이 이격하는 영역에 위치하는 상기 버퍼층의 상부면을 노출하는 유기 절연막;
상기 소스 전극과 상기 드레인 전극 사이에 배치되며, 상기 버퍼층의 상부면과 직접 접촉하는 반도체 층;
상기 반도체 층 위에서 게이트 절연막을 사이에 두고 배치된 게이트 전극;
상기 유기 절연막의 컨택홀을 통해 상기 소스 전극 또는 상기 드레인 전극과 상기 반도체 층을 연결하는 연결 단자를 포함하는 박막 트랜지스터 기판.
a buffer layer on the substrate;
a source electrode and a drain electrode spaced apart from each other by a predetermined distance on the buffer layer;
a contact hole exposing a portion of the source electrode and the drain electrode, covering the source electrode and the drain electrode, and exposing an upper surface of the buffer layer located in a region where the source electrode and the drain electrode are spaced apart an organic insulating film;
a semiconductor layer disposed between the source electrode and the drain electrode and in direct contact with an upper surface of the buffer layer;
a gate electrode disposed on the semiconductor layer with a gate insulating layer interposed therebetween;
and a connection terminal connecting the source electrode or the drain electrode and the semiconductor layer through a contact hole of the organic insulating layer.
상기 유기 절연막과 상기 게이트 절연막을 사이에 두고 배치된 데이터 배선 및 게이트 배선을 더 포함하는 박막 트랜지스터 기판.
6. The method of claim 5,
The thin film transistor substrate further comprising a data line and a gate line disposed with the organic insulating layer and the gate insulating layer interposed therebetween.
상기 유기 절연물질을 패턴이하여 일정거리 이격하여 배치된 유기 절연막을 형성하는 단계;
상기 유기 절연막을 마스크로 하여 상기 소스 금속 물질을 패터닝하여 서로 이격하도록 배치된 소스 전극 및 드레인 전극을 형성하는 단계;
열처리 또는 큐어링(curing) 공정을 통하여 상기 유기 절연막이 서로 이격하도록 배치된 상기 소스 전극 및 상기 드레인 전극의 측면을 덮도록 하는 단계;
상기 소스 전극 및 상기 드레인 전극 사이에 배치된 반도체 층을 형성하는 단계;
상기 반도체 층 상에 배치되며, 게이트 절연막을 사이에 두고서 상기 반도체 층의 중앙부와 중첩하는 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 상기 기판 위에 보호막을 도포하고, 상기 보호막 및 상기 유기 절연막을 패턴하여 상기 소스 전극 및 상기 드레인 전극의 일부와 상기 반도체 층의 일부를 노출하는 콘택홀을 형성하는 단계; 그리고
상기 보호막 위에 투명 도전 물질로 상기 콘택홀을 통해 상기 소스 전극 및 상기 드레인 전극과 상기 반도체 층을 연결하는 연결 단자를 형성하는 단계를 포함하는 박막 트랜지스터 기판 제조 방법.
sequentially coating a source metal material and an organic insulating material on a substrate;
forming an organic insulating layer spaced apart by a predetermined distance by patterning the organic insulating material;
forming a source electrode and a drain electrode spaced apart from each other by patterning the source metal material using the organic insulating layer as a mask;
forming the organic insulating layer to cover side surfaces of the source electrode and the drain electrode disposed to be spaced apart from each other through a heat treatment or curing process;
forming a semiconductor layer disposed between the source electrode and the drain electrode;
forming a gate electrode disposed on the semiconductor layer and overlapping a central portion of the semiconductor layer with a gate insulating layer interposed therebetween;
forming a contact hole exposing a portion of the source electrode and the drain electrode and a portion of the semiconductor layer by applying a protective film on the substrate on which the gate electrode is formed, and patterning the protective film and the organic insulating film; And
and forming a connection terminal connecting the source electrode and the drain electrode to the semiconductor layer through the contact hole with a transparent conductive material on the passivation layer.
상기 반도체 층을 형성하는 단계는,
상기 반도체 층의 일측부가 상기 유기 절연막을 매개로 상기 소스 전극의 일측부와 중첩하고, 상기 반도체 층의 타측부는 상기 드레인 전극의 일측부와 중첩하도록 형성하는 박막 트랜지스터 기판 제조 방법.
8. The method of claim 7,
Forming the semiconductor layer comprises:
A method of manufacturing a thin film transistor substrate, wherein one side of the semiconductor layer overlaps with one side of the source electrode via the organic insulating layer, and the other side of the semiconductor layer overlaps with one side of the drain electrode.
상기 콘택홀을 형성하는 단계는,
상기 소스 전극의 일부와 상기 반도체 층의 일측부를 노출하는 소스 콘택홀, 그리고 상기 드레인 전극의 일부와 상기 반도체 층의 타측부를 노출하는 드레인 콘택홀을 형성하며,
상기 연결 단자를 형성하는 단계는,
상기 소스 콘택홀을 통해 상기 소스 전극과 상기 반도체 층을 연결하는 소스 연결 단자, 그리고 상기 드레인 콘택홀을 통해 상기 드레인 전극과 상기 반도체 층을 연결하는 드레인 연결 단자를 형성하며, 동시에 상기 드레인 연결 단자에서 확장된 화소 전극을 더 형성하는 박막 트랜지스터 기판 제조 방법.9. The method of claim 8,
The step of forming the contact hole,
forming a source contact hole exposing a portion of the source electrode and one side of the semiconductor layer, and a drain contact hole exposing a portion of the drain electrode and the other side of the semiconductor layer;
The step of forming the connection terminal,
A source connection terminal for connecting the source electrode and the semiconductor layer through the source contact hole, and a drain connection terminal for connecting the drain electrode and the semiconductor layer through the drain contact hole are formed, and at the same time at the drain connection terminal A method for manufacturing a thin film transistor substrate further comprising an expanded pixel electrode.
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