KR102444782B1 - Thin film transistor array substrate and method for manufacturing the same - Google Patents

Thin film transistor array substrate and method for manufacturing the same Download PDF

Info

Publication number
KR102444782B1
KR102444782B1 KR1020150141467A KR20150141467A KR102444782B1 KR 102444782 B1 KR102444782 B1 KR 102444782B1 KR 1020150141467 A KR1020150141467 A KR 1020150141467A KR 20150141467 A KR20150141467 A KR 20150141467A KR 102444782 B1 KR102444782 B1 KR 102444782B1
Authority
KR
South Korea
Prior art keywords
light blocking
blocking pattern
layer
buffer layer
interlayer insulating
Prior art date
Application number
KR1020150141467A
Other languages
Korean (ko)
Other versions
KR20170042049A (en
Inventor
조용진
이정훈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150141467A priority Critical patent/KR102444782B1/en
Publication of KR20170042049A publication Critical patent/KR20170042049A/en
Application granted granted Critical
Publication of KR102444782B1 publication Critical patent/KR102444782B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133512—Light shielding layers, e.g. black matrix
    • H01L27/3258—
    • H01L27/3272—

Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 기판, 상기 기판 상에 배치된 차광패턴, 상기 차광패턴 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 액티브층, 상기 액티브층 상에 배치된 층간 절연막, 상기 차광패턴의 측면을 노출시키는 컨택홀 및 상기 층간 절연막 상에 이격되어 배치된 소스 전극 및 드레인 전극을 포함하고, 상기 차광패턴의 측면은 상기 버퍼층과 접촉하지 않으면서 상기 소스전극 또는 드레인 전극과 접촉함으로써 일부 공정을 거치지 않고서도 컨택 면적의 확보가 가능한 박막 트랜지스터 어레이 기판 및 기판 상에 차광패턴을 형성하고, 상기 차광패턴 상에 버퍼층을 형성하며, 상기 버퍼층 상에 액티브층을 형성하고, 상기 액티브층 상에 층간 절연막을 형성한 후, 상기 층간 절연막을 식각하여 컨택홀을 형성하고, 상기 컨택홀에 소스 전극 또는 드레인 전극을 형성하는 단계를 포함함으로써 공정이 단순화되고 생산성이 향상되며 재료비가 저감된 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array substrate and a method of manufacturing the same, and more particularly, to a substrate, a light blocking pattern disposed on the substrate, a buffer layer disposed on the light blocking pattern, an active layer disposed on the buffer layer, and the active layer an interlayer insulating layer disposed on the layer, a contact hole exposing a side surface of the light blocking pattern, and a source electrode and a drain electrode disposed to be spaced apart on the interlayer insulating layer, wherein the side surface of the light blocking pattern does not contact the buffer layer A light blocking pattern is formed on the thin film transistor array substrate and the substrate capable of securing a contact area without going through some process by making contact with the source electrode or the drain electrode, a buffer layer is formed on the light blocking pattern, and an active layer is formed on the buffer layer. After forming a layer, forming an interlayer insulating film on the active layer, etching the interlayer insulating film to form a contact hole, and forming a source electrode or a drain electrode in the contact hole, the process is simplified and productivity The present invention relates to a method for manufacturing a thin film transistor array substrate with improved material cost and reduced material cost.

Description

박막 트랜지스터 어레이 기판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}Thin film transistor array substrate and manufacturing method thereof

본 발명은 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터에 있어 일부 공정을 거치지 않고서도 컨택 면적의 확보가 가능하고, 공정이 단순화되며 재료비가 저감된 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array substrate and a method for manufacturing the same, and more particularly, to a thin film transistor array substrate in which a contact area can be secured without undergoing some processes in the thin film transistor, the process is simplified, and the material cost is reduced; It relates to a manufacturing method thereof.

최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.Recently, as we enter the information age in earnest, the field of display that visually expresses electrical information signals has developed rapidly, and in response to this, various flat panel display devices ( Flat Display Device) has been developed and is rapidly replacing the existing cathode ray tube (CRT).

이 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계 발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마 표시장치(Plasma Display Panel device: PDP), 전계방출 표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다.Specific examples of such a flat panel display device include a liquid crystal display device (LCD), an organic light emitting display device (OLED), an electrophoretic display device (EPD, Electric Paper Display), Plasma Display Panel device (PDP), Field Emission Display device (FED), Electro luminescence Display Device (ELD) and Electro-Wetting Display (EWD) and the like.

이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광 물질 또는 편광 물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다. 특히, 이러한 평판 표시장치는 박막 트랜지스터 어레이 기판을 필수적으로 포함한다.They commonly include a flat panel display panel that implements an image as an essential component, and the flat panel display panel includes a pair of face-to-face bonding substrates with a unique light emitting material or polarizing material layer therebetween. In particular, such a flat panel display essentially includes a thin film transistor array substrate.

박막 트랜지스터 어레이 기판은 각 화소 영역을 정의하도록 서로 교차 배치되는 게이트 라인과 데이터 라인 및 복수의 화소에 각각 대응하여, 게이트 라인과 데이터 라인이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다. 이때, 각 박막 트랜지스터는 게이트 라인과 연결되는 게이트 전극, 데이터 라인과 연결되는 소스 전극, 화소 전극과 연결되는 드레인 전극, 게이트 절연층을 사이에 두고 게이트 전극과 적어도 일부 중첩하여, 게이트 전극의 전압레벨에 따라 소스 전극과 드레인 전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막 트랜지스터는 게이트 라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소 전극으로 인가한다.The thin film transistor array substrate includes a gate line, a data line, and a plurality of pixels intersecting each other so as to define each pixel region, respectively, and including a plurality of thin film transistors arranged in a region where the gate line and the data line intersect each other. At this time, each thin film transistor overlaps at least a portion of the gate electrode with the gate electrode connected to the gate line, the source electrode connected to the data line, the drain electrode connected to the pixel electrode, and the gate insulating layer therebetween, so that the voltage level of the gate electrode Accordingly, an active layer for forming a channel between the source electrode and the drain electrode is included. When the thin film transistor is turned on in response to the signal of the gate line, the signal of the data line is applied to the pixel electrode.

이러한 박막 트랜지스터에 대한 연구가 활발해지면서 박막 트랜지스터 어레이 기판의 형성 공정이 복잡해짐에 따라, 공정 수를 감소시켜 공정을 단순화하고 생산성 및 생산 수율을 향상시키며 재료비를 저감하는 것이 이슈가 되고 있어 이에 대한 해결책이 필요한 실정이다.As research on thin film transistors becomes more active and the process of forming a thin film transistor array substrate becomes more complicated, it is becoming an issue to simplify the process by reducing the number of processes, improve productivity and production yield, and reduce material cost. This is a necessary situation.

본 발명은 일부 공정을 거치지 않고서도 컨택 면적의 확보가 가능한 박막 트랜지스터 어레이 기판을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a thin film transistor array substrate capable of securing a contact area without undergoing some processes.

본 발명은 공정이 단순화되고 생산성이 향상되며 재료비가 저감된 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for manufacturing a thin film transistor array substrate in which a process is simplified, productivity is improved, and material cost is reduced.

본 발명의 박막 트랜지스터 어레이 기판은 기판(100), 상기 기판(100) 상에 배치되고 컨택홀(110)에 의해 측면이 노출된 차광패턴(150), 상기 차광패턴(150) 상에 배치된 버퍼층(101), 상기 버퍼층(101) 상에 배치된 액티브층(102), 상기 액티브층(102) 상에 배치된 층간 절연막(105) 및 상기 층간 절연막(105) 상에 이격되어 배치된 소스 전극(106) 및 드레인 전극(107)을 포함하고, 상기 차광패턴(150)의 측면은 상기 버퍼층(101)과 접촉하지 않으면서 상기 소스 전극(106) 또는 드레인 전극(107)과 접촉한다.The thin film transistor array substrate of the present invention includes a substrate 100 , a light blocking pattern 150 disposed on the substrate 100 and having a side surface exposed by a contact hole 110 , and a buffer layer disposed on the light blocking pattern 150 . 101, an active layer 102 disposed on the buffer layer 101, an interlayer insulating layer 105 disposed on the active layer 102, and a source electrode disposed spaced apart from the interlayer insulating layer 105. 106 ) and a drain electrode 107 , and a side surface of the light blocking pattern 150 contacts the source electrode 106 or the drain electrode 107 without contacting the buffer layer 101 .

본 발명의 일 실시예에 따르면, 상기 컨택홀(110)의 수직 단면은 상기 차광패턴(150) 및 버퍼층(101)의 측면과 상기 차광패턴(150) 및 버퍼층(101)과 마주하는 상기 층간 절연막(105)의 측면을 포함할 수 있다.According to an embodiment of the present invention, a vertical cross-section of the contact hole 110 has a side surface of the light blocking pattern 150 and the buffer layer 101 and the interlayer insulating layer facing the light blocking pattern 150 and the buffer layer 101 . (105).

또한, 본 발명의 일 실시예에 따르면 상기 컨택홀(110)은 상기 액티브층(102)의 측면을 노출시키고, 상기 소스 전극(106) 또는 드레인 전극(107)은 상기 액티브층(102)의 측면과 직접 닿는 구조일 수 있다.In addition, according to an embodiment of the present invention, the contact hole 110 exposes a side surface of the active layer 102 , and the source electrode 106 or the drain electrode 107 is a side surface of the active layer 102 . It may be a structure in direct contact with

본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판(100) 상에 차광패턴(150)을 형성하고, 상기 차광패턴(150) 상에 버퍼층(101)을 형성하며, 상기 버퍼층(101) 상에 액티브층(102)을 형성하고, 상기 액티브층(102) 상에 층간 절연막(105)을 형성한 후, 상기 층간 절연막(105)을 식각하여 컨택홀(110)을 형성하고, 상기 컨택홀(110)에 소스 전극(106) 또는 드레인 전극(107)을 형성한다.In the method of manufacturing a thin film transistor array substrate of the present invention, a light blocking pattern 150 is formed on a substrate 100 , a buffer layer 101 is formed on the light blocking pattern 150 , and an active layer is formed on the buffer layer 101 . After forming the layer 102 and forming the interlayer insulating layer 105 on the active layer 102 , the interlayer insulating layer 105 is etched to form a contact hole 110 , and the contact hole 110 . A source electrode 106 or a drain electrode 107 is formed there.

본 발명의 일 실시예에 따르면, 상기 소스 전극(106) 또는 드레인 전극(107)은 상기 액티브층(102)의 측면, 상기 버퍼층(101)의 측면 및 상기 차광패턴(150) 및 버퍼층(101)과 마주하는 층간 절연막(105)의 측면을 포함하는 위치에 형성될 수 있다.According to an embodiment of the present invention, the source electrode 106 or the drain electrode 107 is a side surface of the active layer 102 , a side surface of the buffer layer 101 , and the light blocking pattern 150 and the buffer layer 101 . It may be formed at a position including a side surface of the interlayer insulating film 105 facing the .

본 발명의 다른 실시예에 따르면, 상기 층간 절연막(105) 형성 후 식각 전에 포토 레지스트 패턴(104) 형성 단계를 더 포함할 수 있고, 상기 포토 레지스트 패턴(104) 형성 시 하프톤(Halftone) 마스크를 사용하지 않고 풀톤 마스크만을 사용할 수 있다.According to another embodiment of the present invention, the step of forming the photoresist pattern 104 before etching after the formation of the interlayer insulating layer 105 may be further included, and when the photoresist pattern 104 is formed, a halftone mask is applied. You can use only the full tone mask without using it.

또한, 본 발명의 일 실시예에 따르면 상기 층간 절연막(105)의 식각은 건식 식각에 의할 수 있다.In addition, according to an embodiment of the present invention, the etching of the interlayer insulating layer 105 may be performed by dry etching.

본 발명의 박막 트랜지스터 어레이 기판은 일부 공정을 거치지 않고서도 컨택 면적의 확보가 가능하다.The thin film transistor array substrate of the present invention can secure a contact area without going through some processes.

본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 공정이 단순화되고 생산성이 향상되며 재료비가 저감되어 경제적이다.The manufacturing method of the thin film transistor array substrate of the present invention is economical because the process is simplified, productivity is improved, and material cost is reduced.

도 1은 종래의 박막 트랜지스터 어레이 기판의 단면을 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면을 개략적으로 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 평면을 개략적으로 도시한 도면이다.
도 4a 내지 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 개략적으로 도시한 도면이다.1 is a diagram schematically illustrating a cross-section of a conventional thin film transistor array substrate.
2 is a diagram schematically illustrating a cross-section of a thin film transistor array substrate according to an embodiment of the present invention.
3 is a diagram schematically illustrating a plan view of a thin film transistor array substrate according to an embodiment of the present invention.
4A to 4F are diagrams schematically illustrating a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention.

실시예의 설명에 있어서, 각 층, 막, 전극, 판 또는 기판 등이 각 층, 막, 전극, 판 또는 기판 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. In the description of embodiments, each layer, film, electrode, plate or substrate, etc. is described as being formed “on” or “under” each layer, film, electrode, plate or substrate, etc. In some instances, “on” and “under” include both “directly” or “indirectly” formed through another element.

또한 각 구성요소의 상, 옆 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.In addition, the criteria for the upper, side, or lower of each component will be described with reference to the drawings. The size of each component in the drawings may be exaggerated for explanation, and does not mean the size actually applied.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하도록 한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

박막 트랜지스터 어레이 기판thin film transistor array substrate

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 이하 도 2를 참조하면, 본 발명의 박막 트랜지스터 어레이 기판은 기판(100), 상기 기판(100) 상에 배치된 차광패턴(150), 상기 차광패턴(150) 상에 배치된 버퍼층(101), 상기 버퍼층(101) 상에 배치된 액티브층(102), 상기 액티브층(102) 상에 배치된 층간 절연막(105) 및 상기 층간 절연막(105) 상에 배치되고 서로 이격된 소스 전극(106) 및 드레인 전극(107)을 포함하고, 상기 차광패턴(150)의 측면은 상기 버퍼층(101)과 접촉하지 않을 수 있다. 또한 상기 차광패턴(150)의 측면은 상기 소스 전극(106) 또는 드레인 전극(107)과 접촉할 수 있다.2 is a cross-sectional view of a thin film transistor array substrate according to an embodiment of the present invention. 2 , the thin film transistor array substrate of the present invention includes a substrate 100 , a light blocking pattern 150 disposed on the substrate 100 , a buffer layer 101 disposed on the light blocking pattern 150 , an active layer 102 disposed on the buffer layer 101, an interlayer insulating layer 105 disposed on the active layer 102, and a source electrode 106 disposed on the interlayer insulating layer 105 and spaced apart from each other; A drain electrode 107 may be included, and a side surface of the light blocking pattern 150 may not contact the buffer layer 101 . Also, a side surface of the light blocking pattern 150 may contact the source electrode 106 or the drain electrode 107 .

본 발명의 박막 트랜지스터 어레이 기판은 표시영역과 비표시영역으로 구분되는 기판(100) 상에 일 방향으로 형성되는 게이트 라인과 데이터 라인이 수직 교차되어, 상기 기판의 표시영역에서 화소영역을 정의할 수 있다. 상기 게이트 라인과 데이터 라인의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 컨택홀을 통해 연결되는 화소전극이 형성될 수 있다.In the thin film transistor array substrate of the present invention, a gate line and a data line formed in one direction on a substrate 100 divided into a display area and a non-display area vertically cross each other to define a pixel area in the display area of the substrate. have. A thin film transistor is formed at the intersection of the gate line and the data line. In addition, a pixel electrode connected to the thin film transistor through a contact hole may be formed.

본 발명에 따른 기판(100)은 투명 유리 또는 플라스틱으로 이루어진 것일 수 있으나, 반드시 이에 제한되는 것은 아니다. The substrate 100 according to the present invention may be made of transparent glass or plastic, but is not necessarily limited thereto.

상기 박막 트랜지스터는 액티브층(102), 상기 게이트 라인에서 분기되어 상기 액티브층(102)과 중첩되어 형성된 게이트 전극, 상기 데이터 라인으로부터 분기된 소스 전극(106) 및 상기 소스 전극(106)으로부터 일정 간격 이격하여 드레인 전극(107)을 포함하여 형성된다. The thin film transistor includes an active layer 102 , a gate electrode branched from the gate line and overlapped with the active layer 102 , a source electrode 106 branched from the data line, and a predetermined interval from the source electrode 106 . It is formed to include the drain electrode 107 spaced apart from each other.

박막 트랜지스터의 하부에는 차광패턴(150)이 형성된다. 보다 자세하게는, 상기 차광패턴(150)은 상기 기판 상의 박막 트랜지스터의 게이트 전극(104) 및 소스 전극(106)을 포함하는 영역의 하부에 형성될 수 있다. A light blocking pattern 150 is formed under the thin film transistor. In more detail, the light blocking pattern 150 may be formed under a region including the gate electrode 104 and the source electrode 106 of the thin film transistor on the substrate.

또한, 상기 차광패턴(150)의 측면은 상기 컨택홀(110)을 통해 노출되도록 형성되고, 버퍼층(101)과 접촉하지 않으면서 상기 컨택홀(110)을 통해 상기 소스 전극(106) 또는 드레인 전극(107)과 접하도록 형성될 수 있다.In addition, a side surface of the light blocking pattern 150 is formed to be exposed through the contact hole 110 , and the source electrode 106 or the drain electrode is formed through the contact hole 110 without contacting the buffer layer 101 . It may be formed to be in contact with (107).

본 발명에 따른 차광패턴(150)은 박막 트랜지스터 하부에서 광을 차단하는 역할과 플로팅(floating) 효과를 억제하는 역할을 할 수 있으나, 본 발명의 목적에 벗어나지 않는 범위 내라면 반드시 이에 제한되는 것은 아니다.The light blocking pattern 150 according to the present invention may serve to block light from the lower portion of the thin film transistor and to suppress the floating effect, but is not necessarily limited thereto as long as it does not deviate from the purpose of the present invention. .

상기 차광패턴(150)은 불투명한 금속 재질로 형성될 수 있다. 예를 들면 알루미늄 (Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성될 수 있다. 다만, 이에 한정되지 않으며, 광을 차단할 수 있는 물질이면 족하다.The light blocking pattern 150 may be formed of an opaque metal material. For example, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molytungsten (MoW), molithanium (MoTi), copper/motitanium ( It may be formed of at least one selected from a group of conductive metals including Cu/MoTi). However, the present invention is not limited thereto, and any material capable of blocking light is sufficient.

본 발명에 따른 버퍼층(101)은 상기 차광패턴(150) 상에 배치된다. The buffer layer 101 according to the present invention is disposed on the light blocking pattern 150 .

도 1을 참조하면, 종래의 박막 트랜지스터 어레이 기판에 있어, 버퍼층(11)은 기판(10)의 전면에 형성되는 것이 일반적이었으나, 이 경우 층간 절연막(15)의 식각 공정 시에 버퍼층(11)의 식각 공정이 별도로 필요하였으므로 공정이 복잡한 문제가 있었다. 또한, 층간 절연막(15)의 식각을 위하여 하프톤(Halftone) 마스크를 사용하여 패터닝을 하였는데, 하프톤 마스크는 가격이 비싸므로 비경제적이었다.Referring to FIG. 1 , in the conventional thin film transistor array substrate, the buffer layer 11 is generally formed on the entire surface of the substrate 10 , but in this case, the buffer layer 11 is formed during the etching process of the interlayer insulating film 15 . Since an etching process was required separately, there was a problem in that the process was complicated. In addition, patterning was performed using a halftone mask to etch the interlayer insulating layer 15 , but the halftone mask was expensive because it was expensive.

이에, 본 발명은 차광패턴(150)상에 액티브층(102)과 동시에 일괄 식각하여 버퍼층(101)을 배치하면서 버퍼층(101)이 기판의 전면에 형성되지 않고 차광패턴(150)의 측면이 노출되도록 한다. 이에 따라, 박막 트랜지스터 어레이 기판의 제조 시 하프톤(Halftone) 마스크를 사용하지 않음으로써 제조 비용을 절감할 수 있고, 이에 따라 버퍼층(101)만의 식각 공정 및 층간 절연막(105) 상부의 식각 공정을 거치지 않고서도 후술하는 바와 같이 충분한 컨택 면적의 확보가 가능하여 공정이 단순화되고 생산성이 향상된다.Accordingly, in the present invention, the buffer layer 101 is disposed on the light blocking pattern 150 at the same time as the active layer 102 and the buffer layer 101 is not formed on the entire surface of the substrate and the side surface of the light blocking pattern 150 is exposed. make it possible Accordingly, manufacturing costs can be reduced by not using a halftone mask when manufacturing the thin film transistor array substrate, and accordingly, the etching process of only the buffer layer 101 and the etching process of the upper portion of the interlayer insulating layer 105 are not performed. As will be described later, a sufficient contact area can be secured without the need to do so, thereby simplifying the process and improving productivity.

본 발명에 따른 액티브층(102)은 상기 버퍼층(101) 상에 배치될 수 있다. 상기 액티브층(102)은 게이트 전극의 전압레벨에 따라 소스 전극과 드레인 전극 사이에 채널을 형성하는 영역으로 소스영역, 채널영역 및 드레인영역으로 구분될 수 있으며, 상기 액티브층(102)의 소스영역, 채널영역 및 드레인영역은 상기 차광 패턴(150)과 중첩되도록 형성될 수 있다.The active layer 102 according to the present invention may be disposed on the buffer layer 101 . The active layer 102 is a region that forms a channel between the source electrode and the drain electrode according to the voltage level of the gate electrode, and may be divided into a source region, a channel region, and a drain region, and the source region of the active layer 102 . , the channel region and the drain region may be formed to overlap the light blocking pattern 150 .

상기 액티브층(102) 상에는 게이트 절연막(미도시)을 형성할 수 있다.A gate insulating layer (not shown) may be formed on the active layer 102 .

상기 액티브층(102)은 산화물 반도체 물질, 실리콘 물질, 유기 반도체 물질, CNT(carbon nanotube) 및 그래핀(graphene)으로 이루어진 군에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 산화물 반도체 물질은 AxByCzO(x, y, z ≥0)나타낼 수 있으며, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 산화물 반도체 물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 이에 국한되지 않는다.The active layer 102 may be formed of at least one material selected from the group consisting of an oxide semiconductor material, a silicon material, an organic semiconductor material, carbon nanotube (CNT), and graphene. The oxide semiconductor material may represent AxByCzO (x, y, z ≥ 0), and each of A, B and C is selected from Zn, Cd, Ga, In, Sn, Hf and Zr. Preferably, the oxide semiconductor material may be selected from ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO and SnO, but is not limited thereto.

상기 게이트 절연막(미도시)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 다만, 이에 국한되지 않으며, 상기 게이트 절연막(미도시)은 단일층 또는 2 이상의 층으로 형성된 다중층으로 형성될 수 있다.The gate insulating layer (not shown) may be formed of a dielectric such as SiOx, SiNx, SiON, HfO 2 , Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , or a high-k dielectric, or a combination thereof. However, the present invention is not limited thereto, and the gate insulating layer (not shown) may be formed as a single layer or a multilayer formed of two or more layers.

상기 게이트 절연막(미도시) 상에 게이트 라인(도 3 참조, 108)과 상기 게이트 라인으로부터 분기된 게이트 전극(미도시)을 형성한다. 또한, 상기 게이트 라인 및 게이트 전극(미도시) 상에 층간 절연막(105)을 형성할 수 있다. 상기 게이트 전극은 마스크 공정으로 형성될 수 있다. A gate line (see FIG. 3 , 108 ) and a gate electrode (not shown) branched from the gate line are formed on the gate insulating layer (not shown). In addition, an interlayer insulating layer 105 may be formed on the gate line and the gate electrode (not shown). The gate electrode may be formed by a mask process.

상기 게이트 전극은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있으나 이에 한정되지 않는다. 상기 게이트 전극은 단일층 또는 2 이상의 다중층으로 형성될 수 있다.The gate electrode is made of an opaque metal material, for example, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium (Ti), and these It may be formed of at least one selected from a group of conductive metals including an alloy formed from a combination of, but is not limited thereto. The gate electrode may be formed of a single layer or a multilayer of two or more.

상기 게이트 전극은 상기 게이트 절연막을 사이에 두고, 상기 액티브층(102)과 중첩되도록 형성될 수 있다.The gate electrode may be formed to overlap the active layer 102 with the gate insulating layer interposed therebetween.

또한, 상기 게이트 전극은 상기 차광 패턴(105)과 중첩되도록 형성될 수 있다. 바람직하게는, 상기 게이트 전극의 전면이 상기 차광 패턴(105)과 중첩되도록 형성될 수 있다.Also, the gate electrode may be formed to overlap the light blocking pattern 105 . Preferably, the entire surface of the gate electrode may be formed to overlap the light blocking pattern 105 .

본 발명에 따른 층간 절연막(105)은 상기 액티브층(102) 상에 배치될 수 있다. 상기 층간 절연막(105)은 액티브층(102)과 소스 전극(106) 또는 드레인 전극(107) 사이에서 절연 기능을 한다.The interlayer insulating layer 105 according to the present invention may be disposed on the active layer 102 . The interlayer insulating layer 105 functions to insulate between the active layer 102 and the source electrode 106 or the drain electrode 107 .

본 발명에 따른 컨택홀(110)은 층간 절연막(105)이 형성된 기판(100)에 형성되어 차광패턴(150)의 측면을 노출시킬 수 있다.The contact hole 110 according to the present invention may be formed in the substrate 100 on which the interlayer insulating layer 105 is formed to expose the side surface of the light blocking pattern 150 .

본 발명의 박막 트랜지스터 어레이 기판은 전술한 바와 같이 버퍼층(101)을 기판(100) 전면에 형성하지 않고 차광패턴(150) 상에 액티브층(102)과 동시에 일괄 식각하여 배치함에 따라, 버퍼층(101)만의 식각 공정 및 층간 절연막(105) 상부의 식각 공정이 불필요하게 된다. 이에 따라, 소스 전극(106) 또는 드레인 전극(107), 액티브층(102) 및 차광패턴(150)의 금속 층 상호간을 연결할 수 있는 컨택홀(110)이 차광패턴(150)의 상부가 아닌 측면에 형성되므로 차광패턴(150)의 측면이 노출되는 구조를 갖는다.As described above, in the thin film transistor array substrate of the present invention, the buffer layer 101 is simultaneously etched and disposed on the light blocking pattern 150 and the active layer 102 without forming the buffer layer 101 on the entire surface of the substrate 100 . ) alone and the etching process of the upper portion of the interlayer insulating layer 105 are unnecessary. Accordingly, the contact hole 110 that can connect the source electrode 106 or the drain electrode 107 , the active layer 102 , and the metal layers of the light blocking pattern 150 to each other is a side surface other than the upper portion of the light blocking pattern 150 . Since it is formed on the surface, it has a structure in which the side surface of the light blocking pattern 150 is exposed.

상기 차광패턴(150)이 소스 전극(106) 및 드레인 전극(107)과 모두 접하지 않도록 형성되는 경우, 상기 차광패턴(150)이 플로팅 게이트(floating gate) 역할을 하게 된다. 이로써, 상기 차광패턴(150)으로 인해, 문턱전압(threshold voltage)을 이동시키는 바디효과(body effect)를 초래하게 되고, 표시품질을 저하시키는 문제를 유발하게 된다. 따라서, 본 발명의 박막 트랜지스터 어레이 기판은 상기 컨택홀(110)을 통해 소스 전극(106) 또는 드레인 전극(107)과 차광 패턴(150)이 직접 접하도록 함으로써 바디효과를 방지하고 등전위로 만들 수 있다. When the light blocking pattern 150 is formed so as not to contact both the source electrode 106 and the drain electrode 107 , the light blocking pattern 150 functions as a floating gate. Accordingly, due to the light blocking pattern 150 , a body effect of shifting a threshold voltage is caused, and a problem of lowering the display quality is caused. Therefore, in the thin film transistor array substrate of the present invention, the body effect can be prevented and equipotential is made by making the source electrode 106 or the drain electrode 107 and the light blocking pattern 150 directly contact through the contact hole 110 . .

상기 컨택홀(110)은 순차적으로 적층된 층간 절연막(105)을 식각하여 형성되고, 도 3에는 소스 전극(106)이 컨택홀(110)과 연결된 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니며 드레인 전극(107)이 컨택홀(110)과 연결될 수도 있다.The contact hole 110 is formed by etching the sequentially stacked interlayer insulating layers 105 , and although the source electrode 106 is illustrated as being connected to the contact hole 110 in FIG. 3 , the contact hole 110 is not necessarily limited thereto, and the drain electrode is not limited thereto. 107 may be connected to the contact hole 110 .

본 발명의 일 실시예에 따르면 상기 컨택홀(110)의 수직 단면은 상기 차광패턴(150) 및 버퍼층(101)의 측면과 상기 차광패턴(150) 및 버퍼층(101)과 마주하는 상기 층간 절연막(105)의 측면을 포함할 수 있다. According to an embodiment of the present invention, the vertical cross section of the contact hole 110 is the interlayer insulating film ( 105).

또한, 본 발명의 다른 실시예에 따르면 상기 컨택홀(110)은 상기 액티브층(102)의 측면을 노출시키고 상기 소스 전극(106) 또는 드레인 전극(107)은 상기 액티브층(102)의 측면과 접촉할 수 있다.In addition, according to another embodiment of the present invention, the contact hole 110 exposes the side surface of the active layer 102 , and the source electrode 106 or the drain electrode 107 is connected to the side surface of the active layer 102 . can be contacted

전술한 실시예들의 경우 컨택홀(110)의 위치가 차광패턴(150)의 상부가 아닌 측면에 형성되더라도 컨택 면적의 확보에 유리하다. In the case of the above-described embodiments, even if the position of the contact hole 110 is formed on the side of the light blocking pattern 150 rather than the upper portion, it is advantageous to secure the contact area.

본 발명에 따른 소스 전극(106) 및 드레인 전극(107)은 층간 절연막(105) 상에 이격되어 배치될 수 있다.The source electrode 106 and the drain electrode 107 according to the present invention may be disposed to be spaced apart from each other on the interlayer insulating layer 105 .

본 명세서에 있어 각 도면에는 컨택홀(110)과 직접 접하는 전극을 소스 전극(106)으로 도시하였으나, 반드시 이에 국한되는 것은 아니며 경우에 따라서는 드레인 전극(107)일 수 있다.In the present specification, although an electrode in direct contact with the contact hole 110 is illustrated as the source electrode 106 in each drawing, the present disclosure is not limited thereto and may be the drain electrode 107 in some cases.

상기 컨택홀(110)이 형성된 기판(100) 상에 데이터 라인, 상기 데이터 라인으로부터 분기된 소스 전극(106) 및 상기 소스 전극(106)과 이격하여 드레인 전극(107)을 형성할 수 있다. A data line, a source electrode 106 branched from the data line, and a drain electrode 107 may be formed on the substrate 100 on which the contact hole 110 is formed to be spaced apart from the source electrode 106 .

상기 컨택홀(110)이 차광 패턴(150)의 측면을 노출하도록 형성됨에 따라, 상기 소스 전극(106) 또는 드레인 전극(107)은 상기 차광 패턴(150)과 직접 접촉하도록 형성될 수 있다. As the contact hole 110 is formed to expose a side surface of the light blocking pattern 150 , the source electrode 106 or the drain electrode 107 may be formed to directly contact the light blocking pattern 150 .

또한, 본 발명의 박막 트랜지스터 어레이 기판은 전술한 바와 같이 상기 액티브층(102)의 측면이 노출될 수 있도록 함으로써 상기 소스 전극(106) 또는 드레인 전극(107)이 액티브층(102)의 측면과도 직접 접촉할 수 있다.In addition, in the thin film transistor array substrate of the present invention, as described above, the side surface of the active layer 102 is exposed so that the source electrode 106 or the drain electrode 107 is also connected to the side surface of the active layer 102 . can be contacted directly.

상기 소스전극(106) 및 드레인전극(107)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용하여 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로 형성될 수 있다. 또한, 도면에서는 단일 금속층으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속층들을 적층하여 형성할 수도 있다.The source electrode 106 and the drain electrode 107 are molybdenum (Mo), titanium (Ti), tantalum (Ta), tungsten (W), copper (Cu), chromium (Cr), aluminum (Al), It can be formed using any one of the alloys formed from the combination. In addition, a transparent conductive material such as Indium Tin Oxide (ITO) may be used. However, the present invention is not limited thereto, and may be formed of a material that can be used as an electrode in general. In addition, although it is formed as a single metal layer in the drawings, it may be formed by stacking at least two or more metal layers in some cases.

도면에는 도시하지 않았지만, 상기 소스 전극(106) 및 드레인 전극(107)이 형성된 기판(100) 전면에 보호층 또는 평탄화막 등의 절연막이 형성될 수 있다. 또한, 상기 절연막은 상기 드레인 전극(107)을 노출하는 컨택홀을 포함할 수 있다. 상기 노출된 드레인 전극(107)은 화소 전극과 연결될 수 있다.Although not shown in the drawings, an insulating layer such as a protective layer or a planarization layer may be formed on the entire surface of the substrate 100 on which the source electrode 106 and the drain electrode 107 are formed. Also, the insulating layer may include a contact hole exposing the drain electrode 107 . The exposed drain electrode 107 may be connected to a pixel electrode.

이러한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 액정표시장치 또는 유기전계발광표시장치에 적용될 수 있다. 다만, 이에 한정되지는 않으며, 이중 게이트 구조로 이루어진 박막 트랜지스터를 포함하는 표시장치에는 본 발명의 기술적 사상을 벗어나지 않는 범위에서 모두 적용될 수 있다.The thin film transistor array substrate according to the present invention can be applied to a liquid crystal display device or an organic light emitting display device. However, the present invention is not limited thereto, and may be applied to a display device including a thin film transistor having a double gate structure without departing from the technical spirit of the present invention.

박막 트랜지스터 어레이 기판의 제조 방법Manufacturing method of thin film transistor array substrate

도 4a 내지 4f는 본 발명의 박막 트랜지스터 어레이 기판의 제조 공정을 개략적으로 나타낸 도면이다. 이하, 박막 트랜지스터 어레이 기판의 제조 방법에 있어 전술한 내용과 일치하는 부분에 대하여는 생략하기로 한다.4A to 4F are diagrams schematically illustrating a manufacturing process of a thin film transistor array substrate according to the present invention. Hereinafter, in the manufacturing method of the thin film transistor array substrate, parts consistent with the above description will be omitted.

본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(100) 상에 차광패턴(150)을 형성하고, 상기 차광패턴(150) 상에는 버퍼층(101)을 형성하며, 이후 상기 버퍼층(101) 상에는 액티브층(102)을 형성할 수 있다. In the present invention, a light blocking pattern 150 is formed on a substrate 100 divided into a non-display area and a display area including a plurality of pixel areas, a buffer layer 101 is formed on the light blocking pattern 150, and then An active layer 102 may be formed on the buffer layer 101 .

보다 상세하게는, 기판(100) 상에 차광 금속층, 버퍼층(101) 및 액티브층(102) 순으로 적층구조를 형성한 후, 상기 액티브층(102) 상에 포토 레지스트를 형성한다. 이후 풀톤(Fulltone) 마스크 및 하프톤(Halftone) 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. In more detail, a light-shielding metal layer, a buffer layer 101 , and an active layer 102 are sequentially formed on the substrate 100 , and then a photoresist is formed on the active layer 102 . Thereafter, a photoresist pattern is formed through an exposure and development process using a fulltone mask and a halftone mask.

이어서, 상기 포토 레지스트 패턴을 마스크로 하여 버퍼층(101) 및 액티브층(102)을 일괄 식각한 후 차광 금속층을 식각 함으로써 차광패턴(150), 버퍼층(101) 및 액티브층(102)을 형성한다. Then, the buffer layer 101 and the active layer 102 are collectively etched using the photoresist pattern as a mask, and then the light blocking metal layer is etched to form the light blocking pattern 150 , the buffer layer 101 and the active layer 102 .

이후 상기 포토레지스트 패턴을 애슁하고 남겨진 포토 레지스트 패턴을 마스크로 하여 액티브층(102)을 식각한 후, 상기 포토레지스트 패턴을 벗겨냄으로써 버퍼층(101)이 기판 전면을 덮지 않으면서 차광패턴(150)의 측면이 노출되어 액티브층(102)과 차광패턴(150) 각각의 옆면으로 컨택이 가능한 구조를 형성한다.Thereafter, the photoresist pattern is ashed and the active layer 102 is etched using the remaining photoresist pattern as a mask, and then the photoresist pattern is peeled off so that the buffer layer 101 does not cover the entire surface of the substrate. The side surfaces are exposed to form a structure capable of contacting each side surface of the active layer 102 and the light blocking pattern 150 .

도 4b와 같이 상기 액티브층(102) 상에 층간 절연막(105)을 형성하고, 이어서 도 4c와 같이 상기 층간 절연막(105) 상에 포토 레지스트 패턴(104)을 형성한다. An interlayer insulating layer 105 is formed on the active layer 102 as shown in FIG. 4B , and then a photoresist pattern 104 is formed on the interlayer insulating layer 105 as shown in FIG. 4C .

종래에는 버퍼층이 차광층을 덮도록 하는 동시에 기판 전면에 버퍼층을 형성하였다. 이에 따라 소스전극 또는 드레인전극, 액티브층 및 차광패턴을 연결하기 위한 컨택홀의 형성을 위해 풀톤(Fulltone) 마스크뿐만 아니라 하프톤(Halftone) 마스크도 함께 사용하여 층간 절연막에 단차를 형성하였고, 층간 절연막 상부의 식각 공정 및 버퍼층 만의 식각 공정이 별도로 필요하였다. 그러나, 본 발명의 박막 트랜지스터 어레이 기판 제조 방법에서는 전술한 바와 같이 컨택홀(110)이 형성될 위치의 층간 절연막(105)에 이미 단차가 형성되어 있으므로, 상기 포토 레지스트 패턴(104)의 형성 시에 하프톤 마스크를 사용하지 않아도 되는바 재료비를 저감할 수 있다.Conventionally, while the buffer layer covers the light blocking layer, the buffer layer is formed on the entire surface of the substrate. Accordingly, in order to form a contact hole for connecting the source electrode or drain electrode, the active layer, and the light blocking pattern, not only a fulltone mask but also a halftone mask were used to form a step in the interlayer insulating film, and the upper part of the interlayer insulating film was used. The etching process and the etching process of only the buffer layer were required separately. However, in the method for manufacturing a thin film transistor array substrate of the present invention, as described above, a step is already formed in the interlayer insulating film 105 at the position where the contact hole 110 is to be formed. Therefore, when the photoresist pattern 104 is formed, Since it is not necessary to use a halftone mask, the material cost can be reduced.

이어서 도 4d와 같이, 상기 층간 절연막(105)을 식각하여 컨택홀(110)을 형성한다. Then, as shown in FIG. 4D , the interlayer insulating layer 105 is etched to form a contact hole 110 .

종래와 같이 버퍼층이 기판 전면을 덮는 구조의 경우에는 층간 절연막의 단차를 형성하기 위해 층간 절연막(105) 상부의 식각 공정 및 버퍼층(101)만의 식각 공정이 필요하였으나, 본 발명에서는 상기 두 공정을 포함하지 않음으로써 공정의 단순화가 가능하다.In the case of a structure in which the buffer layer covers the entire substrate as in the prior art, an etching process on the upper part of the interlayer insulating film 105 and an etching process of only the buffer layer 101 are required to form a step difference between the interlayer insulating film, but in the present invention, the above two processes are included It is possible to simplify the process by not doing so.

상기 층간 절연막(105)의 식각 방법은 당 분야에 일반적으로 사용되는 것으로써 본 발명의 목적에 벗어나지 않는 범위 내라면 특별히 제한되지 않고, 구체적으로는 건식 식각에 의할 수 있다. 이 경우, 층간 절연막(105)의 식각에 유리하다.The etching method of the interlayer insulating film 105 is not particularly limited as long as it is generally used in the art and does not deviate from the object of the present invention, and specifically, dry etching may be used. In this case, it is advantageous for the etching of the interlayer insulating film 105 .

후에 도 4e와 같이 남겨진 포토 레지스트 패턴(104)을 벗겨내고, 도 4f와 같이 소스 전극(106) 물질을 도포하여 상기 컨택홀(110)에 소스 전극(106)을 형성한다. 그러나, 반드시 소스 전극(106)에 국한되는 것은 아니며 경우에 따라 상기 컨택홀(110)에 드레인 전극(107)이 형성될 수도 있다. After that, the remaining photoresist pattern 104 is removed as shown in FIG. 4E , and a source electrode 106 material is applied as shown in FIG. 4F to form the source electrode 106 in the contact hole 110 . However, it is not necessarily limited to the source electrode 106 and the drain electrode 107 may be formed in the contact hole 110 in some cases.

상기 소스 전극(106) 또는 드레인 전극(107)은 상기 액티브층(102)의 측면, 상기 버퍼층(101)의 측면 및 상기 차광패턴(150) 및 버퍼층(101)과 마주하는 층간 절연막(105)의 측면을 포함하는 위치에 형성될 수 있다. 이 경우, 소스 전극(106) 또는 드레인 전극(107)이 액티브층(102) 및 차광패턴(150)과 직접 접촉할 수 있게 됨으로써 컨택홀(110)이 차광패턴의 상부가 아닌 측면에 형성되더라도 컨택 면적의 확보가 가능하다.The source electrode 106 or the drain electrode 107 is a side surface of the active layer 102 , a side surface of the buffer layer 101 , and an interlayer insulating layer 105 facing the light blocking pattern 150 and the buffer layer 101 . It may be formed at a position including a side surface. In this case, since the source electrode 106 or the drain electrode 107 can be in direct contact with the active layer 102 and the light blocking pattern 150 , even if the contact hole 110 is formed on the side of the light blocking pattern rather than the upper portion, the contact hole 110 is formed on the side of the light blocking pattern. area can be secured.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are not exemplified above in the range that does not depart from the essential characteristics of the present embodiment. It will be appreciated that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And the differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

10: 기판 11: 버퍼층
12: 액티브층 15: 층간 절연막
16: 소스 전극 17: 드레인 전극
18: 차광패턴
100: 기판 101: 버퍼층
102: 액티브층 104: 포토 레지스트 패턴
105: 층간 절연막 106: 소스 전극
107: 드레인 전극 108: 게이트 라인
110: 컨택홀 150: 차광패턴10: substrate 11: buffer layer
12: active layer 15: interlayer insulating film
16: source electrode 17: drain electrode
18: light blocking pattern
100: substrate 101: buffer layer
102: active layer 104: photoresist pattern
105: interlayer insulating film 106: source electrode
107: drain electrode 108: gate line
110: contact hole 150: light blocking pattern

Claims (8)

기판;
상기 기판 위에 배치되고 컨택홀에 의해 측면이 노출된 차광패턴;
상기 차광패턴 위에 배치된 버퍼층;
상기 버퍼층 위에 배치된 액티브층;
서로 다른 층에 이격 하여 배치되며, 일부는 상기 액티브층 위에 배치되고, 다른 일부는 상기 차광패턴 및 상기 버퍼층의 측면과 마주하는 상기 기판 위에 배치된 층간 절연막; 및
상기 층간 절연막 위에 이격 되어 배치된 소스 전극 및 드레인 전극을 포함하고,
상기 소스 전극 또는 상기 드레인 전극은, 상기 액티브층의 상면과 측면 및 상기 버퍼층과 상기 차광패턴의 측면과 접촉하는, 박막 트랜지스터 어레이 기판.
Board;
a light blocking pattern disposed on the substrate and exposed to a side surface by a contact hole;
a buffer layer disposed on the light blocking pattern;
an active layer disposed on the buffer layer;
an interlayer insulating layer disposed spaced apart from each other, a portion disposed on the active layer, and another portion disposed on the substrate facing side surfaces of the light blocking pattern and the buffer layer; and
It includes a source electrode and a drain electrode spaced apart on the interlayer insulating film,
The source electrode or the drain electrode is in contact with an upper surface and a side surface of the active layer and a side surface of the buffer layer and the light blocking pattern, the thin film transistor array substrate.
 청구항 1에 있어서,
상기 컨택홀의 수직 단면은,
상기 차광패턴 및 상기 버퍼층의 측면과 상기 차광패턴 및 상기 버퍼층과 마주하는 상기 층간 절연막의 측면을 포함하는, 박막 트랜지스터 어레이 기판.
The method according to claim 1,
The vertical cross-section of the contact hole is
and side surfaces of the light blocking pattern and the buffer layer and side surfaces of the interlayer insulating layer facing the light blocking pattern and the buffer layer.
 청구항 1에 있어서,
상기 컨택홀은 상기 액티브층의 측면을 노출시키는, 박막 트랜지스터 어레이 기판.
The method according to claim 1,
The contact hole exposes a side surface of the active layer, the thin film transistor array substrate.
 기판 위에 차광패턴을 형성하는 단계;
상기 차광패턴 위에 버퍼층을 형성하는 단계;
상기 버퍼층 위에 액티브층을 형성하는 단계;
일부는 상기 액티브층 위에 배치되고, 다른 일부는 상기 차광패턴 및 상기 버퍼층의 측면과 마주하는 상기 기판 위에 이격 하여 배치되도록 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 액티브층과 상기 버퍼층 및 상기 차광패턴의 측면을 노출시키는 컨택홀을 형성하는 단계;
상기 층간 절연막 위에 소스 전극 또는 드레인 전극을 형성하는 단계를 포함하며,
상기 소스 전극 또는 상기 드레인 전극은, 상기 액티브층의 상면과 측면 및 상기 버퍼층과 상기 차광패턴의 측면과 접촉하는, 박막 트랜지스터 어레이 기판의 제조 방법.
forming a light blocking pattern on the substrate;
forming a buffer layer on the light blocking pattern;
forming an active layer on the buffer layer;
forming an interlayer insulating layer such that a portion is disposed on the active layer and the other portion is spaced apart from each other on the substrate facing side surfaces of the light blocking pattern and the buffer layer;
forming a contact hole exposing side surfaces of the active layer, the buffer layer, and the light blocking pattern by etching the interlayer insulating layer;
Forming a source electrode or a drain electrode on the interlayer insulating film,
The source electrode or the drain electrode is in contact with an upper surface and a side surface of the active layer and a side surface of the buffer layer and the light blocking pattern, the method of manufacturing a thin film transistor array substrate.
 청구항 4에 있어서,
상기 소스 전극 또는 상기 드레인 전극은
상기 액티브층의 측면, 상기 버퍼층의 측면 및 상기 차광패턴 및 상기 버퍼층과 마주하는 상기 층간 절연막의 측면을 포함하는 위치에 형성되는, 박막 트랜지스터 어레이 기판의 제조 방법.
5. The method according to claim 4,
The source electrode or the drain electrode is
A method of manufacturing a thin film transistor array substrate formed at a position including a side surface of the active layer, a side surface of the buffer layer, and a side surface of the interlayer insulating layer facing the light blocking pattern and the buffer layer.
 청구항 4에 있어서,
상기 층간 절연막 형성 후 식각 전에 포토 레지스트 패턴 형성 단계를 더 포함하는, 박막 트랜지스터 어레이 기판의 제조 방법.
5. The method according to claim 4,
After forming the interlayer insulating layer, the method of manufacturing a thin film transistor array substrate further comprising the step of forming a photoresist pattern before etching.
 청구항 6에 있어서, 상기 포토 레지스트 패턴 형성 시 하프톤(Halftone) 마스크를 사용하지 않는, 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 6 , wherein a halftone mask is not used when forming the photoresist pattern.
 청구항 4에 있어서, 상기 층간 절연막의 식각은 건식 식각에 의하는, 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4 , wherein the etching of the interlayer insulating layer is performed by dry etching.
KR1020150141467A 2015-10-08 2015-10-08 Thin film transistor array substrate and method for manufacturing the same KR102444782B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150141467A KR102444782B1 (en) 2015-10-08 2015-10-08 Thin film transistor array substrate and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150141467A KR102444782B1 (en) 2015-10-08 2015-10-08 Thin film transistor array substrate and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20170042049A KR20170042049A (en) 2017-04-18
KR102444782B1 true KR102444782B1 (en) 2022-09-16

Family

ID=58703961

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150141467A KR102444782B1 (en) 2015-10-08 2015-10-08 Thin film transistor array substrate and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR102444782B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110992823B (en) * 2019-11-29 2022-03-08 昆山工研院新型平板显示技术中心有限公司 Substrate structure, display device and preparation method of substrate structure
CN114583080A (en) * 2022-02-24 2022-06-03 深圳市华星光电半导体显示技术有限公司 Flexible display panel and preparation method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013164581A (en) 2012-02-09 2013-08-22 Lg Display Co Ltd Organic light emitting display device and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101177117B1 (en) * 2005-12-29 2012-08-24 엘지디스플레이 주식회사 Thin film transistor array substrate and fabricating method thereof
KR101451574B1 (en) * 2007-10-18 2014-10-17 엘지디스플레이 주식회사 The thin film transistor substrate and method for manufacturing the same
KR101950824B1 (en) * 2011-11-25 2019-02-22 엘지디스플레이 주식회사 Thin film transistor substrate and method for fabricating the same
KR102236129B1 (en) * 2013-12-26 2021-04-02 엘지디스플레이 주식회사 Thin film transistor array substrate and method for fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013164581A (en) 2012-02-09 2013-08-22 Lg Display Co Ltd Organic light emitting display device and method for fabricating the same

Also Published As

Publication number Publication date
KR20170042049A (en) 2017-04-18

Similar Documents

Publication Publication Date Title
JP5697737B2 (en) Thin film transistor array substrate and manufacturing method thereof
KR102236129B1 (en) Thin film transistor array substrate and method for fabricating the same
KR102089074B1 (en) Array Substrate for Display Panel and Manufacturing Method for the same
US9711542B2 (en) Method for fabricating display panel
US9324736B2 (en) Thin film transistor substrate having metal oxide semiconductor and manufacturing the same
KR102127781B1 (en) Thin film transistor array substrate and method for fabricating the same
KR102081107B1 (en) Thin film transistor array substrate and manufacturing method of the same
US20170153511A1 (en) Array substrate, manufacturing method thereof and display device
JP6521534B2 (en) Thin film transistor, method of manufacturing the same, array substrate and display device
US11233106B2 (en) Array substrate, display apparatus, and method of fabricating array substrate
JP2018031976A (en) Display device
KR102157689B1 (en) Thin film array transistor substrate for flat panel display device
KR102261760B1 (en) Thin film transistor array panel and manufacturing method thereof
US9741861B2 (en) Display device and method for manufacturing the same
KR102444782B1 (en) Thin film transistor array substrate and method for manufacturing the same
US20120081273A1 (en) Pixel structure, pixel array and display panel
KR20120043404A (en) Display apparatus and method of manufacturing the same
JP6482256B2 (en) Thin film transistor substrate and liquid crystal display device
KR102042530B1 (en) Thin film transistor array substrate and method of fabricating the same
KR102119572B1 (en) Thin film transistor array substrate and method for fabricating the same
KR102517447B1 (en) Organic light emitting display device and method for fabricating the same
WO2023272503A1 (en) Thin film transistor, preparation method therefor, display substrate, and display apparatus
KR101471149B1 (en) Thin film transistor substrate and method of manufacturing the same
KR20200018550A (en) Thin film transistor array substrate and method for fabricating the same
CN110596975A (en) Active matrix substrate and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant