KR20200018550A - Thin film transistor array substrate and method for fabricating the same - Google Patents

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Abstract

Disclosed are a thin film transistor array substrate and a manufacturing method thereof. The thin film transistor array substrate of the present invention comprises: a data line crossing a gate line on a substrate with a gate insulating film interposed therebetween to define a pixel electrode; a gate electrode branched from the gate line in a crossing region of the gate line and the data line; an active layer formed on the gate electrode; an etch stop layer formed on the active layer to define a channel region of the active layer; and a source electrode and a drain electrode overlapping the active layer on the active layer and formed by sequentially stacking a first electrode layer and a second electrode layer, wherein the source electrode and the drain electrode are formed on the same layer as the etch stop layer with the etch stop layer interposed therebetween and are separated from the etch stop layer. Therefore, the thin film transistor array substrate and the manufacturing method thereof according to the present invention can reduce unnecessary parasitic capacitors, improve high speed driving performance, shorten the length of the channel region, and secure the performance of a thin film transistor and the brightness and quality of a panel. In addition, a mask process can be reduced through a rear exposure process, and processing time and costs can be reduced.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{Thin film transistor array substrate and method for fabricating the same}Thin film transistor array substrate and method for manufacturing the same {Thin film transistor array substrate and method for fabricating the same}

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로서, 보다 상세하게는 채널을 작게 형성하고, 불필요한 캐패시터 발생을 방지함으로써, 구동 성능을 개선하고, 휘도와 품질을 개선하는 박막 트랜지스터 어레이 기판 및 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate and a manufacturing method for improving driving performance and improving luminance and quality by forming a small channel and preventing unnecessary capacitor generation. .

최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.Recently, the display field for visually expressing electrical information signals has been rapidly developed in accordance with the full-scale information age. Flat Display Device has been developed to quickly replace the existing Cathode Ray Tube (CRT).

이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.Specific examples of such a flat panel display include a liquid crystal display (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD, Electric Paper Display), Plasma Display Panel Device (PDP), Field Emission Display Device (FED), Electroluminescence Display Device (ELD) and Electro-Wetting Display (EWD) Etc. can be mentioned. These are commonly required components of a flat panel display panel that implements an image. The flat panel includes a pair of substrates bonded to each other with a layer of a light emitting material or a polarizer interposed therebetween.

한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다.On the other hand, the driving method of the flat panel display panel may be classified into a passive matrix driving mode and an active matrix driving mode.

수동 매트릭스 구동 방식은 주사라인과 신호라인이 교차하는 영역에 복수의 화소를 형성시키고, 서로 교차하는 주사라인과 신호라인에 모두 신호가 인가되는 동안 그에 대응한 화소를 구동시키는 방식이다. 이러한 수동매트릭스 구동 방식은 제어가 간단한 장점을 갖는 반면, 각 화소가 독립적으로 구동될 수 없어, 선명도 및 응답속도가 낮고, 그로 인해 고해상도 실현이 어려운 단점을 갖는다.In the passive matrix driving method, a plurality of pixels are formed in an area where the scan line and the signal line cross each other, and a pixel corresponding thereto is driven while signals are applied to both the scan line and the signal line that cross each other. While the passive matrix driving method has an advantage of simple control, each pixel cannot be driven independently, resulting in low sharpness and response speed, thereby making it difficult to realize high resolution.

능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 스위치소자로써 복수의 박막트랜지스터를 포함하여, 각 박막트랜지스터의 턴온/턴오프를 통해 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 제어가 복잡한 단점이 있는 반면, 각 화소가 독립적으로 구동될 수 있어, 수동 매트릭스 구동 방식보다 선명도 및 응답속도가 높아서, 고해상도에 유리한 장점을 갖는다.The active matrix driving method includes a plurality of thin film transistors as switch elements corresponding to the plurality of pixels, respectively, and selectively drives the plurality of pixels through turn-on / turn-off of each thin film transistor. While the active matrix driving method has a disadvantage in that the control is complicated, each pixel can be driven independently, so that the sharpness and response speed are higher than the passive matrix driving method, which is advantageous in high resolution.

이러한 능동 매트릭스 구동 방식의 평판 표시장치는 복수의 화소를 개개로 구동시키기 위한 트랜지스터 어레이 기판을 필수적으로 포함한다.Such an active matrix driving flat panel display essentially includes a transistor array substrate for individually driving a plurality of pixels.

트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인 및 복수의 화The transistor array substrate includes gate lines, data lines, and a plurality of lines intersecting each other to define respective pixel regions.

소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막트랜지스터를 포함하여 이루어진다.Each thin film transistor includes a plurality of thin film transistors disposed in regions where the gate line and the data line cross each other.

이때, 각 박막트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.In this case, each of the thin film transistors overlaps at least a portion of the gate electrode with the gate electrode connected to the gate line, the source electrode connected to the data line, the drain electrode connected to the pixel electrode, and the gate insulating layer interposed therebetween. The active layer may include an active layer that forms a channel between the source electrode and the drain electrode. When the thin film transistor is turned on in response to the signal of the gate line, the thin film transistor applies a signal of the data line to the pixel electrode.

상시 박막 트랜지스터는 a-Si TFT, Oxide TFT 및 LTPS TFT 등 다양한 종류가 있으나, 그 중 Oxide TFT의 경우, 액티브층이에 열처리 공정이 추가되며, 액티브층의 채널영역을 보호하기 위한 식각정지층(Etch stop layer)이 형성될 수 있다. 이러한 종래 Oxide TFT구조의 경우, 식각정지층과 중첩되는 액티브층의 영역이 채널영역으로 정의된다. 이때, 상기 식각정지층과 소스 전극 및 드레인 전극이 중첩되는 영역이 필요하다. 이러한 중첩 영역에 대한 공정 마진이 필요함으로 인해 채널이 필요 이상으로 길게 형성되어야 한다. 필요 이상의 길이로 형성되는 채널영역으로 인해 박막 트랜지스터의 크기가 커지고, 전류능력이 현저히 떨어진다. There are various types of thin film transistors such as a-Si TFT, Oxide TFT, and LTPS TFT. Among them, in the case of Oxide TFT, a heat treatment process is added to the active layer, and an etch stop layer for protecting the channel region of the active layer ( Etch stop layer) may be formed. In the conventional oxide TFT structure, the region of the active layer overlapping the etch stop layer is defined as the channel region. In this case, an area in which the etch stop layer, the source electrode and the drain electrode overlap is required. Due to the need for process margins for these overlapping regions, channels must be formed longer than necessary. The channel region formed to a length longer than necessary increases the size of the thin film transistor and significantly reduces the current capability.

또한, 소스 전극 및 드레인 전극은 상기 식각정지층, 액티브층 및 게이트 전극과 중첩된다. 상기 소스 전극 및 드레인 전극이 게이트 전극과 중첩됨으로 인해, 그 사이에서 원하지 않는 캐패시터가 형성된다. 이러한 원치 않는 캐패시터의 형성으로 인해, 고속 구동이 어려우며, 다른 박막 트랜지스터 구조와 비교하여 구동적 측면에서 단점이 있다.In addition, the source electrode and the drain electrode overlap the etch stop layer, the active layer, and the gate electrode. Since the source electrode and the drain electrode overlap with the gate electrode, an unwanted capacitor is formed therebetween. Due to the formation of such unwanted capacitors, high speed driving is difficult, and there are disadvantages in terms of driving compared with other thin film transistor structures.

또한, 상기 종래 박막 트랜지스터 어레이 기판을 제조하는 공정은 일반적으로 게이트 라인 및 게이트 전극을 형성하는 단계, 액티브층을 형성하는 단계, 식각정지층을 형성하는 단계, 데이터 전극, 소스 전극 및 드레인 전극을 형성하는 단계, 보호막을 형성하는 단계 및 화소전극을 형성하는 단계에서 총 6개의 마스크가 필요하다. 이러한 마스크 공정은 많을수록 공정시간과 비용이 늘어나므로, 마스크 공정을 줄이는 공정이 필요하다.In addition, the process of fabricating the conventional thin film transistor array substrate generally includes forming a gate line and a gate electrode, forming an active layer, forming an etch stop layer, and forming a data electrode, a source electrode, and a drain electrode. A total of six masks are required in the process of forming a protective film and forming a pixel electrode. The more the mask process, the longer the process time and cost, and therefore, a process for reducing the mask process is required.

본 발명은 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 불필요한 기생 캐패시터를 감소하고, 고속 구동 성능을 개선한 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same, which reduce unnecessary parasitic capacitors and improve high-speed driving performance by forming the gate electrode, the source electrode, and the drain electrode of the thin film transistor so as not to overlap each other.

또한, 본 발명은 식각정지층과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 채널영역의 길이를 짧게 형성하고, 박막 트랜지스터의 성능 및 패널의 휘도 및 품질을 확보하는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 다른 목적이 있다.In addition, the present invention provides a thin film transistor array substrate and a fabrication method for forming a channel region short by forming the etch stop layer, the source electrode, and the drain electrode so as not to overlap each other, thereby securing the performance of the thin film transistor and the luminance and quality of the panel. There is another purpose in providing a method.

또한, 본 발명은 박막 트랜지스터의 식각정지층을 게이트 전극을 마스크로 하여 배면노광을 하여 형성함으로써, 마스크 공정을 줄이고, 공정시간 및 비용을 감소하는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 또 다른 목적이 있다. In addition, the present invention provides a thin film transistor array substrate and a method of manufacturing the same by reducing the mask process, reducing the process time and cost by forming the etch stop layer of the thin film transistor by using the gate electrode as a back exposure. There is a purpose.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판 상에 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소전극을 정의하는 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역에서 상기 게이트 라인으로부터 분기되어 형성되는 게이트 전극과; 상기 게이트 전극 상에 형성된 액티브 층과; 상기 액티브층 상에 형성되어 상기 액티브층의 채널영역을 정의하는 식각정지층과; 상기 액티브층 상에서 상기 액티브층과 중첩되고, 제 1 전극층과 제 2 전극층이 순차적으로 적층되어 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 식각정지층과 이격되어 형성되는 것을 특징으로 한다.The thin film transistor array substrate of the present invention for solving the above-mentioned problems of the prior art includes a data line crossing a gate line and a gate insulating film interposed therebetween to define a pixel electrode; A gate electrode branched from the gate line at an intersection region of the gate line and the data line; An active layer formed on the gate electrode; An etch stop layer formed on the active layer to define a channel region of the active layer; A source electrode and a drain electrode overlapping the active layer on the active layer and formed by sequentially stacking a first electrode layer and a second electrode layer, wherein the source electrode and the drain electrode are etched on the same layer as the etch stop layer. It is formed with the stop layer therebetween, characterized in that formed respectively spaced apart from the etch stop layer.

또한, 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 액티브층을 형성하는 단계와; 상기 액티브층 상에서 상기 액티브층의 채널영역을 정의하는 식각정지층을 형성하는 단계와; 상기 식각정지층이 형성된 기판 전면에 베리어층을 형성하고, 상기 베리어층 상에 금속층을 형성하는 단계와; 상기 금속층을 식각하여 제 2 소스전극층과 제 2 드레인전극층을 형성하는 단계와; 상기 제 2 소스전극층과 제 2 드레인전극층을 마스크로 하여 상기 베리어층을 식각하여, 제 1 소스전극층과 제 1 드레인전극층을 형성하는 단계를 포함하고, 상기 제 1 소스전극층과 제 2 소스전극층으로 이루어진 소스 전극과 상기 제 1 드레인전극층과 제 2 드레인전극층으로 이루어진 드레인 전극은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 상기 식각정지층과 이격하여 형성되는 것을 특징으로 한다.In addition, the method of manufacturing a thin film transistor array substrate of the present invention includes the steps of forming a gate electrode on the substrate; Forming a gate insulating film on the gate electrode; Forming an active layer on the gate insulating film; Forming an etch stop layer on the active layer to define a channel region of the active layer; Forming a barrier layer on an entire surface of the substrate on which the etch stop layer is formed, and forming a metal layer on the barrier layer; Etching the metal layer to form a second source electrode layer and a second drain electrode layer; Etching the barrier layer using the second source electrode layer and the second drain electrode layer as a mask to form a first source electrode layer and a first drain electrode layer, wherein the first source electrode layer and the second source electrode layer are formed. The drain electrode including the source electrode, the first drain electrode layer and the second drain electrode layer is formed on the same layer as the etch stop layer with the etch stop layer interposed therebetween, and is formed to be spaced apart from the etch stop layer. do.

본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 불필요한 기생 캐패시터를 감소하고, 고속 구동 성능을 개선한 제 1 효과가 있다.The thin film transistor array substrate and the manufacturing method thereof according to the present invention have a first effect of reducing unnecessary parasitic capacitors and improving high-speed driving performance by forming the gate electrode, the source electrode, and the drain electrode of the thin film transistor so as not to overlap each other. .

또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 식각정지층과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 채널영역의 길이를 짧게 형성하고, 박막 트랜지스터의 성능 및 패널의 휘도 및 품질을 확보하는 제 2 효과가 있다.In addition, the thin film transistor array substrate and the method of manufacturing the same according to the present invention are formed so as not to overlap the etch stop layer, the source electrode and the drain electrode, so that the length of the channel region is shortened, the performance of the thin film transistor and the brightness of the panel and There is a second effect of ensuring quality.

또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 박막 트랜지스터의 식각정지층을 게이트 전극을 마스크로 하여 배면노광을 하여 형성함으로써, 마스크 공정을 줄이고, 공정시간 및 비용을 감소하는 제 3 효과가 있다.In addition, according to the present invention, a thin film transistor array substrate and a method of manufacturing the same are formed by forming an etch stop layer of a thin film transistor by performing back exposure using a gate electrode as a mask, thereby reducing a mask process and reducing process time and cost. It works.

도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 식각정지층을 형성하는 방법을 도시한 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 5a 내지 도 5g는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 7은 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 8은 본 발명의 제 5 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 9는 본 발명의 제 6 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 10은 본 발명의 제 7 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.1 is a plan view illustrating a thin film transistor array substrate according to a first exemplary embodiment of the present invention.
2A to 2I are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.
3A and 3B are cross-sectional views illustrating a method of forming an etch stop layer of a thin film transistor array substrate according to a first embodiment of the present invention.
4 is a plan view illustrating a thin film transistor array substrate according to a second exemplary embodiment of the present invention.
5A to 5G are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.
6 is a plan view illustrating a thin film transistor array substrate according to a third exemplary embodiment of the present invention.
7 is a plan view illustrating a thin film transistor array substrate according to a fourth exemplary embodiment of the present invention.
8 is a plan view illustrating a thin film transistor array substrate according to a fifth exemplary embodiment of the present invention.
9 is a plan view illustrating a thin film transistor array substrate according to a sixth exemplary embodiment of the present invention.
10 is a plan view illustrating a thin film transistor array substrate according to a seventh exemplary embodiment of the present invention.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout the specification.

도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.1 is a plan view illustrating a thin film transistor array substrate according to a first exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명은 표시영역과 비표시영역으로 구분되는 기판(100) 상에 일방향으로 형성되는 게이트라인(120)과 데이터배선(130)이 수직 교차되어 형성되며 상기 기판(100)의 표시영역에서 화소영역을 정의한다. 상기 게이트라인(120)과 데이터라인(130)의 교차영역에 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극(108)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다.Referring to FIG. 1, the present invention is formed by vertically crossing a gate line 120 and a data line 130 formed in one direction on a substrate 100 divided into a display area and a non-display area. A pixel region is defined in the display region of. A thin film transistor is formed at an intersection of the gate line 120 and the data line 130. In addition, the pixel electrode 108 connected to the thin film transistor through the contact hole is formed. In this case, the thin film transistor may be an oxide semiconductor thin film transistor.

상기 박막 트랜지스터는 상기 게이트라인(120)에서 연장된 게이트 전극(101), 게이트 절연막, 액티브층(103), 상기 데이터라인(130)으로부터 분기된 소스 전극(105) 및 상기 소스 전극(105)과 동일층에서 상기 소스 전극(105)과 이격되어 형성된 드레인 전극(106)을 포함하여 구성된다. 또한, 상기 액티브층(103) 상에는 상기 액티브층(103)의 채널영역을 정의하는 식각정지층(104)이 형성된다. The thin film transistor may include a gate electrode 101 extending from the gate line 120, a gate insulating layer, an active layer 103, a source electrode 105 branched from the data line 130, and the source electrode 105. The drain electrode 106 is formed to be spaced apart from the source electrode 105 in the same layer. In addition, an etch stop layer 104 defining a channel region of the active layer 103 is formed on the active layer 103.

상기 소스 전극(105) 및 상기 드레인 전극(106)이 제 1 전극층과 제 2 전극층으로 이루어진다. 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다.The source electrode 105 and the drain electrode 106 are composed of a first electrode layer and a second electrode layer. The first electrode layer and the second electrode layer are formed of different materials, and are formed in separate processes through different etching processes.

상기 식각정지층(104)과 상기 소스 전극(105) 및 드레인 전극(106)은 상기 액티브층(103) 상에서 상기 액티브층(103)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(104)은 상기 소스 전극(105) 및 드레인 전극(106) 사이에서 형성된다. 상기 식각정지층(104)과 상기 소스 전극(105)은 이격하여 형성되고, 상기 식각정지층(104)과 상기 드레인 전극(106)은 서로 이격하여 형성된다. 또한, 상기 식각정지층(104)은 게이트 전극(101) 및 게이트 라인(120)과 중첩되는 영역에서 형성될 수 있다.The etch stop layer 104, the source electrode 105, and the drain electrode 106 overlap the active layer 103 on the active layer 103, and are formed in the same layer. The etch stop layer 104 is formed between the source electrode 105 and the drain electrode 106. The etch stop layer 104 and the source electrode 105 are spaced apart from each other, and the etch stop layer 104 and the drain electrode 106 are formed spaced apart from each other. In addition, the etch stop layer 104 may be formed in a region overlapping the gate electrode 101 and the gate line 120.

상기 식각정지층(104)과 상기 소스 전극(105) 및 드레인 전극(106)이 각각 이격되어 형성됨으로써, 식각정지층(104)으로 인해 정의되는 액티브층(103)의 채널영역의 길이가 종래보다 짧게 형성될 수 있다. 즉, 식각정지층(104)과 소스 전극(105) 및 드레인 전극(106)이 중첩될 때, 공정상 필요했던 식각정지층(104)의 공정 마진 길이가 필요하지 않게 됨으로써, 채널영역의 길이가 짧게 형성된다. 채널영역의 길이가 짧게 형성되어, 박막 트랜지스터의 전류 능력이 개선되며, 박막 트랜지스터의 성능이 개선되고, 상기 박막 트랜지스터 어레이 기판을 사용한 패널의 신뢰성을 개선하고, 휘도와 품질을 확보할 수 있다.Since the etch stop layer 104, the source electrode 105, and the drain electrode 106 are formed to be spaced apart from each other, the channel region of the active layer 103 defined by the etch stop layer 104 has a length longer than that of the prior art. It can be formed short. That is, when the etch stop layer 104, the source electrode 105 and the drain electrode 106 overlap, the process margin length of the etch stop layer 104, which is necessary for the process, is not required, so that the length of the channel region is increased. It is formed short. Since the channel region is short in length, the current capability of the thin film transistor is improved, the performance of the thin film transistor is improved, the reliability of the panel using the thin film transistor array substrate can be improved, and the brightness and quality can be ensured.

또한, 상기 소스 전극(105) 및 드레인 전극(106)은 상기 게이트 전극(101)과 이격되어 형성된다. 종래 박막 트랜지스터는 상기 소스 전극(105)과 상기 게이트 전극(101)이 중첩되어 형성되고, 상기 드레인 전극(106)과 상기 게이트 전극(101)이 중첩되어 형성됨에 따라 원하지 않는 기생 캐패시터가 형성된다. 본 발명은 상기 소스 전극(105) 및 드레인 전극(106)이 각각 상기 게이트 전극(101)과 중첩되지 않도록 형성되어 원하지 않는 기생 캐패시터의 발생을 줄일 수 있다. 이로 인해, 기생 캐패시터가 줄어들며, 박막 트랜지스터의 고속 구동이 가능하게 된다. 이하, 박막 트랜지스터 어레이 기판의 제조방법을 도 1의 Ⅰ-Ⅰ'를 나타낸 단면도를 참조하여 자세히 설명한다.In addition, the source electrode 105 and the drain electrode 106 are formed to be spaced apart from the gate electrode 101. In the conventional thin film transistor, the source electrode 105 and the gate electrode 101 overlap each other, and as the drain electrode 106 and the gate electrode 101 overlap each other, unwanted parasitic capacitors are formed. According to the present invention, the source electrode 105 and the drain electrode 106 may be formed so as not to overlap with the gate electrode 101, respectively, thereby reducing the occurrence of unwanted parasitic capacitors. As a result, parasitic capacitors are reduced, and the thin film transistor can be driven at high speed. Hereinafter, a method of manufacturing a thin film transistor array substrate will be described in detail with reference to a cross-sectional view taken along line II ′ of FIG. 1.

도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.

도 2a를 참조하면, 기판(100) 상에 게이트 전극(101)을 형성한다. 상기 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층 상에 포토 레지스트를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 게이트 금속층을 식각하여 게이트 라인과 상기 게이트 라인으로부터 분기된 게이트 전극(101)을 형성한다. 상기 게이트 전극(101)이 형성된 기판(100) 전면에 게이트 절연막(102)을 형성한다.Referring to FIG. 2A, a gate electrode 101 is formed on the substrate 100. A gate metal layer is formed on the substrate 100, and a photo resist is formed on the gate metal layer. Thereafter, a photoresist pattern is formed by an exposure and development process using a mask formed of a transmissive portion and a blocking portion. The gate metal layer is etched using the photoresist pattern as a mask to form a gate line and a gate electrode 101 branched from the gate line. A gate insulating layer 102 is formed on the entire surface of the substrate 100 on which the gate electrode 101 is formed.

상기 기판(100)은 실리콘(Si), 유리(glass), 플라스틱 또는 폴리이미드(PI) 등이 사용될 수 있다. 또한, 상기 게이트 전극(101)은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 게이트 전극(101)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다. 또한, 상기 게이트 절연막(102)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(102)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.The substrate 100 may be formed of silicon (Si), glass, plastic, or polyimide (PI). In addition, the gate electrode 101 is an opaque metal material, for example, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium And at least one selected from a group of conductive metals including an alloy formed from Ti and a combination thereof. The gate electrode 101 is formed as a single layer on the drawing, but may be formed as a multilayer formed of two or more layers. In addition, the gate insulating layer 102 may be formed of a dielectric material such as SiOx, SiNx, SiON, HfO 2 , Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , or a high dielectric constant or a combination thereof. The gate insulating layer 102 is formed as a single layer on the drawing, but may be formed as a multilayer formed of two or more layers.

도 2b를 참조하면, 상기 게이트 절연막(102) 상에 상기 게이트 전극(101)과 적어도 일부 중첩되도록 액티브층(103)을 형성한다. 상기 게이트 절연막(102) 상에 반도체 물질을 도포하고, 상기 반도체 물질 상에 포토 레지스트를 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴은 상기 게이트 전극(101)과 중첩되는 영역에서 형성되고, 상기 포토 레지스트 패턴을 마스크로 하여 상기 반도체 물질을 식각하여 박막 트랜지스터의 액티브층(103)을 형성한다. 또한, 상기 액티브층(103)은 열처리 공정이 추가될 수도 있다.Referring to FIG. 2B, an active layer 103 is formed on the gate insulating layer 102 to at least partially overlap the gate electrode 101. A semiconductor material is coated on the gate insulating layer 102, a photoresist is formed on the semiconductor material, and a photoresist pattern is formed by an exposure and development process using a mask formed of a transmissive part and a blocking part. The photoresist pattern is formed in an area overlapping the gate electrode 101, and the semiconductor material is etched using the photoresist pattern as a mask to form the active layer 103 of the thin film transistor. In addition, a heat treatment process may be added to the active layer 103.

상기 액티브층(103)은 실리콘반도체보다 높은 이동도 및 안정적인 정전류특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥0)의 산화물반도체로 선택될 수 있다. 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 액티브층(103)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.The active layer 103 may be selected as an oxide semiconductor of AxByCzO (x, y, z ≧ 0), which is known to have higher mobility and stable constant current characteristics than silicon semiconductors. At this time, A, B and C are each selected from Zn, Cd, Ga, In, Sn, Hf and Zr. Preferably, the active layer 103 may be selected from ZnO, InGaZnO 4 , ZnInO, ZnSnO, InZnHfO, SnInO, and SnO, but the present invention is not limited thereto.

도 2c를 참조하면, 상기 액티브층(103) 상에 액티브보호층(140)을 형성한다. 상기 액티브보호층(140) 상에 상기 게이트 전극(101)과 중첩되는 영역에 포토 레지스트 패턴(151)을 형성한다. 상기 액티브보호층(140)은 SiO2 로 형성될 수 있으나, 이에 국한되지 않는다. 상기 포토 레지스트 패턴(151)을 형성하는 방법을 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다. Referring to FIG. 2C, an active protective layer 140 is formed on the active layer 103. The photoresist pattern 151 is formed on the active protective layer 140 in the region overlapping with the gate electrode 101. The active protective layer 140 may be formed of SiO 2 , but is not limited thereto. A method of forming the photoresist pattern 151 will now be described with reference to FIGS. 3A and 3B.

도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 식각정지층을 형성하는 방법을 도시한 단면도이다.3A and 3B are cross-sectional views illustrating a method of forming an etch stop layer of a thin film transistor array substrate according to a first embodiment of the present invention.

도 3a를 참조하면, 상기 포토 레지스트 패턴(151)을 형성하는 제 1 방법은 배면노광을 이용할 수 있다. 상기 액티브보호층(140) 상에 포토레지스트(150)를 형성하고, 기판(100)의 배면에서 빛(170)을 노광한다. 이 때, 게이트 전극(101)이 차단부 마스크의 역할을 하며, 상기 포토레지스트(150)는 게이트 전극(101)과 중첩되지 않는 영역만 광이 조사된다. 이 때, 상기 포토레지스트(150)는 포지티브 포토레지스트(positive photo resist)로 형성될 수 있다. 상기 포지티브 포토레지스트는 광이 조사되면 연화되는 물질인 감광성 재료이다. 이 후, 연화된 포토레지스트를 제거하여, 상기 게이트 전극(101)과 중첩되는 영역에 포토 레지스트 패턴(151)이 형성될 수 있다. 또한, 상기 포토 레지스트 패턴(151)은 게이트 라인이 형성되는 영역에도 형성된다.Referring to FIG. 3A, the first method of forming the photoresist pattern 151 may use back exposure. The photoresist 150 is formed on the active protective layer 140, and the light 170 is exposed on the rear surface of the substrate 100. In this case, the gate electrode 101 serves as a blocking mask, and the photoresist 150 is irradiated with light only in a region that does not overlap the gate electrode 101. In this case, the photoresist 150 may be formed of a positive photoresist. The positive photoresist is a photosensitive material which is a material that is softened when light is irradiated. Thereafter, the softened photoresist may be removed to form the photoresist pattern 151 in the region overlapping the gate electrode 101. The photoresist pattern 151 is also formed in the region where the gate line is formed.

상기 게이트 전극(101)을 마스크로 하여 배면노광공정을 진행하므로, 상기 포토 레지스트 패턴(151) 형성시 별도의 마스크가 필요없다. 이로 인해, 기존의 기술에 비해 마스크 공정 수를 감소할 수 있으며, 공정 시간 및 비용을 감소할 수 있다.Since the back exposure process is performed using the gate electrode 101 as a mask, a separate mask is not necessary when forming the photoresist pattern 151. As a result, the number of mask processes can be reduced, and the process time and cost can be reduced as compared with the existing technology.

도 3b를 참조하면, 상기 포토 레지스트 패턴(151)을 형성하는 제 2 방법은 마스크노광을 이용할 수 있다. 상기 액티브보호층(140) 상에 포토레지스트(150)를 형성하고, 투과부와 차단부로 형성된 마스크(160)를 통하여 빛(170)을 조사한다. 이 때, 상기 포토레지스트(150)는 포지티브 포토레지스트(positive photo resist) 또는 네거티브 포토레지스트(negative photo resist)로 형성될 수 있다. 상기 네거티브 포토레지스트는 광이 조사되면 경화되는 물질인 감광성 재료이다. Referring to FIG. 3B, a second method of forming the photoresist pattern 151 may use mask exposure. The photoresist 150 is formed on the active protective layer 140, and the light 170 is irradiated through the mask 160 formed as the transmissive part and the blocking part. In this case, the photoresist 150 may be formed of a positive photoresist or a negative photoresist. The negative photoresist is a photosensitive material which is a material that is cured when light is irradiated.

포지티브 포토레지스트를 사용하는 경우, 상기 마스크(160)는 게이트 전극(101)과 중첩되는 영역에서 차단부(B), 그 외의 영역에서 투과부(A)를 갖는다. 또한, 네거티브 포토레지스트를 사용하는 경우, 상기 마스크(160)는 게이트 전극(101)과 중첩되는 영역에서 투과부(B), 그 외의 영역에서 차단부(A)를 갖는다. 이 때, 상기 게이트 전극(101)과 중첩되는 영역에만 경화되거나, 연화되지 않은 포토레지스트(150)가 형성되어, 상기 게이트 전극(101)과 중첩되는 영역에 포토 레지스트 패턴(151)이 형성될 수 있다. In the case of using a positive photoresist, the mask 160 has a blocking portion B in a region overlapping with the gate electrode 101 and a transmitting portion A in other regions. In addition, when a negative photoresist is used, the mask 160 has a transmissive portion B in a region overlapping the gate electrode 101 and a blocking portion A in other regions. At this time, the photoresist 150 which is not cured or softened only in the region overlapping with the gate electrode 101 may be formed, and the photoresist pattern 151 may be formed in the region overlapping with the gate electrode 101. have.

도 2d를 참조하면, 상기 포토 레지스트 패턴(151)을 마스크로 하여 상기 액티브보호층(140)을 식각하여, 식각정지층(104)을 형성한다. 상기 식각정지층(104)은 상기 액티브층(103) 상에서 상기 게이트 전극(101)과 중첩되는 영역에서 형성되며, 상기 액티브층(103)의 채널영역을 정의한다. 상기 식각정지층(104)은 게이트 전극(101)과 중첩되는 영역에서 형성되며, 게이트 라인과 중첩되는 영역에서 형성될 수 있다. 또한, 상기 게이트 전극(101) 및 게이트 라인과 중첩되는 영역에만 형성될 수도 있다.Referring to FIG. 2D, the active protective layer 140 is etched using the photoresist pattern 151 as a mask to form an etch stop layer 104. The etch stop layer 104 is formed in the region overlapping the gate electrode 101 on the active layer 103 and defines a channel region of the active layer 103. The etch stop layer 104 may be formed in a region overlapping the gate electrode 101 and may be formed in a region overlapping the gate line. In addition, the gate electrode 101 may be formed only in an area overlapping the gate electrode 101 and the gate line.

추후 공정에서 소스 전극 및 드레인전극과 상기 식각정지층(104)이 중첩되지 않는 바, 상기 식각정지층(104)은 소스 전극 및 드레인 전극과의 중첩영역에 대한 공정 마진을 고려하지 않을 수 있다. 따라서, 상기 액티브층(103)의 채널영역에 해당하는 영역을 제외한 불필요한 영역까지 식각정지층(104)을 형성할 필요가 없다. 즉, 채널영역의 길이가 기존 식각정지층(104)과 소스 전극 및 드레인 전극과 중첩되는 종래 박막 트랜지스터와 비교하여 절반 이상 작게 형성할 수 있다. 채널 영역의 길이가 짧게 형성됨에 따라, 전류 능력이 향상되며, 박막 트랜지스터 성능이 개선된다. 또한, 상기 박막 트랜지스터를 포함하는 패널의 휘도와 품질의 신뢰성을 개선할 수 있다.Since the source electrode and the drain electrode and the etch stop layer 104 do not overlap in a later process, the etch stop layer 104 may not consider the process margin for the overlapping region between the source electrode and the drain electrode. Therefore, it is not necessary to form the etch stop layer 104 to an unnecessary region except for the region corresponding to the channel region of the active layer 103. That is, the length of the channel region may be formed to be smaller than half as compared with the conventional thin film transistor overlapping the conventional etch stop layer 104, the source electrode and the drain electrode. As the length of the channel region is formed short, the current capability is improved and the thin film transistor performance is improved. In addition, reliability of brightness and quality of the panel including the thin film transistor may be improved.

도 2e를 참조하면, 상기 식각정지층(104) 상에 베리어층(110)을 형성하고, 상기 베리어층(110) 상에 금속층(111)을 형성한다. 상기 베리어층(110)과 상기 금속층(111)은 서로 다른 물질로 형성한다. 상기 금속층(111)은 습식식각(wet etching)이 가능한 물질로 형성되며, 상기 베리어층(110)은 건식식각(dry etching)이 가능한 물질로 형성한다.예를 들면, 상기 금속층(111)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있다. 또한, 상기 베리어층(110)은 몰리티타늄(MoTi) 등으로 형성될 수 있다. 다만, 본 발명은 상기 물질에 국한되지 않는다.Referring to FIG. 2E, the barrier layer 110 is formed on the etch stop layer 104, and the metal layer 111 is formed on the barrier layer 110. The barrier layer 110 and the metal layer 111 are formed of different materials. The metal layer 111 is formed of a material capable of wet etching, and the barrier layer 110 is formed of a material capable of dry etching. For example, the metal layer 111 is formed of molybdenum. (Mo), copper (Cu), aluminum (Al) and the like. In addition, the barrier layer 110 may be formed of molybdenum (MoTi). However, the present invention is not limited to the above materials.

도 2f를 참조하면, 상기 금속층(111)을 식각하여 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)를 형성한다. 상기 금속층(111) 상에 포토 레지스트를 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 금속층(111)을 식각하여 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)를 형성한다. 상기 금속층(111)은 습식식각을 통해 식각할 수 있다. Referring to FIG. 2F, the metal layer 111 is etched to form a second source electrode layer 105b and a second drain electrode layer 106b. A photoresist is formed on the metal layer 111, and a photoresist pattern is formed by an exposure and development process using a mask formed of a transmissive part and a blocking part. The metal layer 111 is etched using the photoresist pattern as a mask to form a second source electrode layer 105b and a second drain electrode layer 106b. The metal layer 111 may be etched through wet etching.

상기 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)은 서로 이격하여 형성되며, 각각 액티브층(103)과 중첩되는 영역에 형성된다. 또한, 상기 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)은 사이에 식각정지층(104)을 두고 형성되며, 각각 식각정지층(104)과 이격하여 형성된다. 즉, 상기 제 2 소스전극층(105b)은 상기 식각정지층(104)과 중첩되지 않는 영역에 형성되고, 상기 제 2 드레인전극층(106b)도 상기 식각정지층(104)과 중첩되지 않는 영역에 형성된다. 또한, 상기 제 2 소스전극층(105b)과 제 2 드레인전극층(106b)은 게이트 전극(101)과 중첩되지 않는 영역에서 형성된다. The second source electrode layer 105b and the second drain electrode layer 106b are formed to be spaced apart from each other, and are formed in regions overlapping the active layer 103. In addition, the second source electrode layer 105b and the second drain electrode layer 106b are formed with the etch stop layer 104 therebetween, and are spaced apart from the etch stop layer 104, respectively. That is, the second source electrode layer 105b is formed in an area not overlapping with the etch stop layer 104, and the second drain electrode layer 106b is also formed in an area not overlapping with the etch stop layer 104. do. In addition, the second source electrode layer 105b and the second drain electrode layer 106b are formed in a region not overlapping with the gate electrode 101.

상기 금속층(111)이 습식식각이 되더라도, 상기 금속층(111) 하부에 베리어층(110)이 형성되어 있어, 상기 액티브층(103)은 식각액에 직접 노출되지 않는다. 이로 인해, 식각액이 액티브층(103)과 반응하여 반도체가 도체로 변질되며 반도체 특성을 상실하는 것을 방지할 수 있다. 따라서, 베리어층(110)을 형성함으로써, 식각정지층(104)과 소스 전극 및 드레인 전극이 중첩되지 않아도 액티브층(103)을 보호할 수 있다.Even when the metal layer 111 is wet etched, the barrier layer 110 is formed under the metal layer 111 so that the active layer 103 is not directly exposed to the etchant. As a result, the etchant reacts with the active layer 103 to prevent the semiconductor from deteriorating into a conductor and loss of semiconductor characteristics. Accordingly, by forming the barrier layer 110, the active layer 103 may be protected even when the etch stop layer 104 does not overlap the source electrode and the drain electrode.

도 2g를 참조하면, 상기 베리어층(110)을 식각하여, 제 1 소스전극층(105a) 및 제 1 드레인전극층(106a)를 형성한다. 또한, 상기 제 1 소스전극층(105a)과 제 2 소스전극층(105b)으로 형성된 소스 전극(105)과, 상기 제 1 드레인전극층(106a)과 제 2 드레인전극층(106b)으로 형성된 드레인 전극(106)을 형성한다. 상기 소스 전극(105) 및 드레인 전극(106)과 함께 데이터 라인도 형성된다. 상기 베리어층(110)은 상기 제 2 소스전극층(105b) 및 제 2 드레인전극층(106b)을 마스크로 하여 식각한다. 상기 베리어층(110)의 식각은 건식식각으로 할 수 있다.Referring to FIG. 2G, the barrier layer 110 is etched to form a first source electrode layer 105a and a first drain electrode layer 106a. In addition, the source electrode 105 formed of the first source electrode layer 105a and the second source electrode layer 105b, and the drain electrode 106 formed of the first drain electrode layer 106a and the second drain electrode layer 106b. To form. A data line is also formed along with the source electrode 105 and the drain electrode 106. The barrier layer 110 is etched using the second source electrode layer 105b and the second drain electrode layer 106b as a mask. The barrier layer 110 may be etched by dry etching.

상기 소스 전극(105)과 상기 드레인 전극(106)은 상기 식각정지층(104)과 동일층에서 형성되고, 상기 액티브층(103)과 중첩하고, 상기 식각정지층(104)과 중첩하지 않는 영역에서 형성된다. 즉, 상기 소스 전극(105)과 드레인 전극(106)은 사이에 식각정지층(104)을 두고, 각각 식각정지층(104)과 이격하여 형성된다. 이로 인해, 식각정지층(104)으로 정의되는 액티브층(103)의 채널영역의 길이가 짧게 형성되고, 박막 트랜지스터의 성능을 향상하고, 패널의 휘도와 품질을 확보할 수 있다.The source electrode 105 and the drain electrode 106 are formed on the same layer as the etch stop layer 104, overlap the active layer 103, and do not overlap the etch stop layer 104. Is formed. That is, the source electrode 105 and the drain electrode 106 are formed to be spaced apart from the etch stop layer 104 with the etch stop layer 104 therebetween. As a result, the channel region of the active layer 103 defined as the etch stop layer 104 is formed to have a short length, thereby improving the performance of the thin film transistor and ensuring the luminance and quality of the panel.

또한, 상기 소스 전극(105)과 드레인 전극(106)은 게이트 전극(101)과 중첩되지 않는 영역에서 형성된다. 상기 소스 전극(105)과 드레인 전극(106)이 게이트 전극(101)과 중첩되면, 원하지 않는 기생 캐패시터가 형성되고, 구동 속도를 느리게 한다. 따라서, 본 발명의 소스 전극(105)과 드레인 전극(106)은 게이트 전극(101)과 기생 캐패시터를 형성하지 않으며, 박막 트랜지스터와 패널이 고속 구동을 할 수 있게 한다. In addition, the source electrode 105 and the drain electrode 106 are formed in a region that does not overlap the gate electrode 101. When the source electrode 105 and the drain electrode 106 overlap with the gate electrode 101, unwanted parasitic capacitors are formed, which slows down the driving speed. Therefore, the source electrode 105 and the drain electrode 106 of the present invention do not form the gate electrode 101 and the parasitic capacitor, and enable the thin film transistor and the panel to be driven at high speed.

도 2h를 참조하면, 상기 소스 전극(105) 및 상기 드레인 전극(106) 상에 보호막(107)을 형성한다. 상기 보호막(107)과 포토레지스트를 기판(100) 전면에 적층하여 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하고, 노광 및 현상 공정으로 상기 드레인 전극(106)의 일부를 제외한 영역에 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 보호막(107)을 식각하여 상기 드레인 전극(106)을 노출하는 콘택홀을 형성한다.Referring to FIG. 2H, a passivation layer 107 is formed on the source electrode 105 and the drain electrode 106. The protective film 107 and the photoresist are formed by laminating the entire surface of the substrate 100, using a mask formed of a transmissive part and a blocking part, and using a mask including a portion of the drain electrode 106 in an exposure and development process. To form. The protective layer 107 is etched using the photoresist pattern as a mask to form a contact hole exposing the drain electrode 106.

도 2i를 참조하면, 상기 콘택홀이 형성된 보호막(107) 상에 화소 전극(108)을 형성한다. 상기 화소 전극(108)은 게이트 라인과 데이터 라인이 교차하여 정의하는 화소영역의 전면에서 상기 게이트 라인 및 데이터 라인과 이격하여 형성한다. 상기 화소 전극(108)은 ITO(Indium Tim Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나로 형성될 수 있다. 이하, 본 발명의 제 2 실시예 내지 제 4 실시예에 따른 박막 트랜지스터 어레이 기판에 대해 설명한다. 제 1 실시예와 중복되는 내용에 대해서는 일부 자세한 설명을 생략한다.Referring to FIG. 2I, the pixel electrode 108 is formed on the passivation layer 107 on which the contact hole is formed. The pixel electrode 108 is formed to be spaced apart from the gate line and the data line in front of the pixel region defined by the intersection of the gate line and the data line. The pixel electrode 108 may be formed of any one selected from a group of transparent materials including indium timing oxide (ITO) and indium zinc oxide (IZO). Hereinafter, the thin film transistor array substrate according to the second to fourth embodiments of the present invention will be described. Some details will be omitted for the content overlapping with the first embodiment.

도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.4 is a plan view illustrating a thin film transistor array substrate according to a second exemplary embodiment of the present invention.

도 4를 참조하면, 표시영역과 비표시영역으로 구분되는 기판(200) 상에 일방향으로 형성되는 게이트라인(220)과 데이터배선(230)이 수직 교차되어 형성되며 상기 기판(200)의 표시영역에서 화소영역을 정의한다. 상기 게이트라인(220)과 데이터라인(230)의 교차영역에 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극(208)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다.Referring to FIG. 4, a gate line 220 and a data line 230 formed in one direction cross vertically on a substrate 200 divided into a display area and a non-display area, and the display area of the substrate 200 is vertically intersected. Define the pixel area in. A thin film transistor is formed at an intersection of the gate line 220 and the data line 230. In addition, a pixel electrode 208 connected to the thin film transistor through a contact hole is formed. In this case, the thin film transistor may be an oxide semiconductor thin film transistor.

상기 박막 트랜지스터는 상기 게이트라인(220)에서 연장된 게이트 전극(201), 게이트 절연막, 액티브층(203), 상기 데이터라인(230)으로부터 분기된 소스 전극(205) 및 상기 소스 전극(205)과 동일층에서 상기 소스 전극(205)과 이격되어 형성된 드레인 전극(206)을 포함하여 구성된다. 또한, 상기 액티브층(203) 상에는 상기 액티브층(203)의 채널영역을 정의하는 식각정지층(204)이 형성된다. The thin film transistor may include a gate electrode 201 extending from the gate line 220, a gate insulating layer, an active layer 203, a source electrode 205 branched from the data line 230, and the source electrode 205. The drain electrode 206 is formed to be spaced apart from the source electrode 205 in the same layer. In addition, an etch stop layer 204 defining a channel region of the active layer 203 is formed on the active layer 203.

상기 소스 전극(205) 및 상기 드레인 전극(206)이 제 1 전극층과 제 2 전극층으로 이루어진다. 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다.The source electrode 205 and the drain electrode 206 are formed of a first electrode layer and a second electrode layer. The first electrode layer and the second electrode layer are formed of different materials, and are formed in separate processes through different etching processes.

상기 식각정지층(204)과 상기 소스 전극(205) 및 드레인 전극(206)은 상기 액티브층(203) 상에서 상기 액티브층(203)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(204)은 상기 소스 전극(205) 및 드레인 전극(206) 사이에서 형성된다. 상기 식각정지층(204)과 상기 소스 전극(205)은 이격하여 형성되고, 상기 식각정지층(204)과 상기 드레인 전극(206)은 서로 이격하여 형성된다. The etch stop layer 204, the source electrode 205, and the drain electrode 206 overlap the active layer 203 on the active layer 203 and are formed in the same layer. The etch stop layer 204 is formed between the source electrode 205 and the drain electrode 206. The etch stop layer 204 and the source electrode 205 are spaced apart from each other, and the etch stop layer 204 and the drain electrode 206 are formed spaced apart from each other.

이때, 상기 액티브층(203)은 상기 게이트 전극(201)과 중첩되는 영역에만 형성된다. 상기 게이트 전극(201) 상에만 상기 액티브층(203)이 형성되면서, 상기 액티브층은 단차없이 평평한 구조로 형성된다. 상기 액티브층(203)이 게이트 전극(201)을 포함하여 게이트 전극(201)이 형성되지 않는 영역까지 넓게 형성되는 경우, 단차가 발생하게 되고, 상기 액티브층(203)이 꺾이게 되는 영역에서 단선이 발생할 수 있다. 따라서, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 상기 액티브층(203) 전면이 게이트 전극(201) 상에만 형성되도록 함으로써, 상기 액티브층(203)의 단선을 방지한다. 이하, 박막 트랜지스터 어레이 기판의 제조방법을 도 4의 Ⅱ-Ⅱ'를 나타낸 단면도를 참조하여 자세히 설명한다.In this case, the active layer 203 is formed only in an area overlapping the gate electrode 201. While the active layer 203 is formed only on the gate electrode 201, the active layer is formed in a flat structure without a step. When the active layer 203 is formed to include a gate electrode 201 to a region where the gate electrode 201 is not formed, a step is generated, and disconnection occurs in an area where the active layer 203 is bent. May occur. Accordingly, in the thin film transistor according to the second embodiment of the present invention, the entire surface of the active layer 203 is formed only on the gate electrode 201, thereby preventing disconnection of the active layer 203. Hereinafter, a method of manufacturing a thin film transistor array substrate will be described in detail with reference to a cross-sectional view illustrating II-II 'of FIG. 4.

도 5a 내지 도 5g는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 도시한 단면도이다.5A to 5G are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 5a를 참조하면, 기판(200) 상에 게이트 전극(201)을 형성하고, 상기 게이트 전극(201)이 형성된 기판(200) 전면에 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(202) 상에 액티브층(203)을 형성한다. 또한, 상기 액티브층(203)은 열처리 공정이 추가될 수도 있다. 상기 게이트 전극(201) 및 상기 액티브층(203)은 마스크를 이용한 포토 레지스트 공정을 통해 형성될 수 있다.Referring to FIG. 5A, a gate electrode 201 is formed on a substrate 200, and a gate insulating layer 102 is formed on the entire surface of the substrate 200 on which the gate electrode 201 is formed. An active layer 203 is formed on the gate insulating layer 202. In addition, a heat treatment process may be added to the active layer 203. The gate electrode 201 and the active layer 203 may be formed through a photoresist process using a mask.

이때, 상기 액티브층(203)은 단차없이 평평한 구조로 상기 게이트 전극(201)과 중첩되는 영역에만 형성된다. 상기 액티브층(203)이 게이트 전극(201)이 형성되지 않는 영역까지 형성되는 경우 단차가 발생하고, 상기 액티브층(203)이 꺾이는 영역에서 단선 등의 불량이 발생할 수 있다. 즉, 상기 액티브층(203) 전면이 게이트 전극(201) 상에만 형성되어, 상기 액티브층(203)의 단선을 방지할 수 있다.In this case, the active layer 203 is formed only in a region overlapping with the gate electrode 201 in a flat structure without a step. When the active layer 203 is formed to an area where the gate electrode 201 is not formed, a step may occur, and a defect such as disconnection may occur in an area where the active layer 203 is bent. That is, the entire surface of the active layer 203 may be formed only on the gate electrode 201 to prevent disconnection of the active layer 203.

도 5b를 참조하면, 상기 액티브층(203) 상에 액티브보호층(240) 및 포토레지스트(250)를 형성하고, 투과부와 차단부(A,B)로 형성된 마스크(260)를 통하여 빛(270)을 조사한다. 상기 노광 공정 후 현상 공정을 거쳐, 상기 액티브보호층(240) 상에 상기 게이트 전극(201)과 중첩되는 영역에 포토 레지스트 패턴을 형성한다. 이 때, 상기 포토레지스트(250)는 포지티브 포토레지스트(positive photo resist) 또는 네거티브 포토레지스트(negative photo resist)로 형성될 수 있다. Referring to FIG. 5B, the active protection layer 240 and the photoresist 250 are formed on the active layer 203, and the light 270 is formed through the mask 260 formed of the transmissive part and the blocking part A and B. ). After the exposure process, a photoresist pattern is formed on the active protective layer 240 in the region overlapping with the gate electrode 201. In this case, the photoresist 250 may be formed of a positive photoresist or a negative photoresist.

도 5c를 참조하면, 상기 포토 레지스트 패턴(251)을 마스크로 하여 상기 액티브보호층(240)을 식각하여, 식각정지층(204)을 형성한다. 상기 식각정지층(204)은 상기 액티브층(203) 상에서 상기 게이트 전극(201)과 중첩되는 영역에서 형성되며, 상기 액티브층(203)의 채널영역을 정의한다. 추후 공정에서 소스 전극 및 드레인전극과 상기 식각정지층(204)이 중첩되지 않는바, 상기 식각정지층(204)은 소스 전극 및 드레인 전극과의 중첩영역에 대한 공정 마진을 고려하지 않을 수 있다. 따라서, 상기 액티브층(203)의 채널영역에 해당하는 영역을 제외한 불필요한 영역까지 식각정지층(204)을 형성할 필요가 없다. 즉, 채널영역의 길이가 식각정지층과 소스 전극 및 드레인 전극과 중첩되는 종래 박막 트랜지스터와 비교하여 절반 이상 작게 형성할 수 있다. 채널 영역의 길이가 짧게 형성됨에 따라, 전류 능력이 향상되며, 박막 트랜지스터 성능이 개선된다. 또한, 상기 박막 트랜지스터를 포함하는 패널의 휘도와 품질의 신뢰성을 개선할 수 있다.Referring to FIG. 5C, the active protection layer 240 is etched using the photoresist pattern 251 as a mask to form an etch stop layer 204. The etch stop layer 204 is formed in the region overlapping the gate electrode 201 on the active layer 203 and defines a channel region of the active layer 203. Since the source electrode and the drain electrode and the etch stop layer 204 do not overlap in a later process, the etch stop layer 204 may not consider a process margin for the overlapping region between the source electrode and the drain electrode. Therefore, it is not necessary to form the etch stop layer 204 to an unnecessary region except for the region corresponding to the channel region of the active layer 203. That is, the channel region may be formed to be smaller than half as compared with the conventional thin film transistor in which the length of the channel region overlaps the etch stop layer, the source electrode, and the drain electrode. As the length of the channel region is formed short, the current capability is improved and the thin film transistor performance is improved. In addition, reliability of brightness and quality of the panel including the thin film transistor may be improved.

도 5d를 참조하면, 상기 식각정지층(204) 상에 베리어층(210)을 형성하고, 상기 베리어층(210) 상에 금속층(211)을 형성한다. 상기 베리어층(210)과 상기 금속층(211)은 서로 다른 물질로 형성한다. 상기 금속층(211)은 습식식각(wet etching)이 가능한 물질로 형성되며, 상기 베리어층(210)은 건식식각(dry etching)이 가능한 물질로 형성한다. Referring to FIG. 5D, a barrier layer 210 is formed on the etch stop layer 204, and a metal layer 211 is formed on the barrier layer 210. The barrier layer 210 and the metal layer 211 are formed of different materials. The metal layer 211 is formed of a material capable of wet etching, and the barrier layer 210 is formed of a material capable of dry etching.

도 5e를 참조하면, 상기 금속층(211)을 식각하여 제 2 소스전극층(205b)과 제 2 드레인전극층(206b)를 형성한다. 상기 금속층(211)은 포토레지스트 공정을 통하여 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 하여 습식식각을 통해 식각할 수 있다. 상기 제 2 소스전극층(205b)과 제 2 드레인전극층(206b)은 서로 이격하여 형성되며, 각각 액티브층(203)과 중첩되는 영역에 형성된다. 또한, 상기 제 2 소스전극층(205b)과 제 2 드레인전극층(206b)은 사이에 식각정지층(204)을 두고 형성되며, 각각 식각정지층(204)과 이격하여 형성된다. Referring to FIG. 5E, the metal layer 211 is etched to form a second source electrode layer 205b and a second drain electrode layer 206b. The metal layer 211 may form a photoresist pattern through a photoresist process and may be etched through wet etching using the photoresist pattern as a mask. The second source electrode layer 205b and the second drain electrode layer 206b are formed spaced apart from each other, and are formed in regions overlapping with the active layer 203, respectively. In addition, the second source electrode layer 205b and the second drain electrode layer 206b are formed with an etch stop layer 204 therebetween, and are spaced apart from the etch stop layer 204, respectively.

상기 금속층(211)이 습식식각이 되더라도, 상기 금속층(211) 하부에 베리어층(210)이 형성되어 있어, 상기 액티브층(203)은 식각액에 직접 노출되지 않는다. 이로 인해, 식각액이 액티브층(203)과 반응하여 반도체가 도체로 변질되며 반도체 특성을 상실하는 것을 방지할 수 있다. 따라서, 베리어층(210)을 형성함으로써, 식각정지층(204)과 소스 전극 및 드레인 전극이 중첩되지 않아도 액티브층(203)을 보호할 수 있다.Even when the metal layer 211 is wet etched, the barrier layer 210 is formed under the metal layer 211 so that the active layer 203 is not directly exposed to the etchant. As a result, the etching solution reacts with the active layer 203, thereby preventing the semiconductor from deteriorating into a conductor and losing the semiconductor characteristics. Accordingly, by forming the barrier layer 210, the active layer 203 may be protected even if the etch stop layer 204 does not overlap the source electrode and the drain electrode.

도 5f를 참조하면, 상기 베리어층(210)을 식각하여, 제 1 소스전극층(205a) 및 제 1 드레인전극층(206a)를 형성한다. 또한, 상기 제 1 소스전극층(205a)과 제 2 소스전극층(205b)으로 형성된 소스 전극(205)과, 상기 제 1 드레인전극층(206a)과 제 2 드레인전극층(206b)으로 형성된 드레인 전극(206)을 형성한다. 상기 소스 전극(205) 및 드레인 전극(206)과 함께 데이터 라인도 형성된다. 상기 베리어층(210)은 상기 제 2 소스전극층(205b) 및 제 2 드레인전극층(206b)을 마스크로 하여 식각한다. 상기 베리어층(210)의 식각은 건식식각으로 할 수 있다.Referring to FIG. 5F, the barrier layer 210 is etched to form a first source electrode layer 205a and a first drain electrode layer 206a. In addition, the source electrode 205 formed of the first source electrode layer 205a and the second source electrode layer 205b, and the drain electrode 206 formed of the first drain electrode layer 206a and the second drain electrode layer 206b. To form. A data line is also formed along with the source electrode 205 and the drain electrode 206. The barrier layer 210 is etched using the second source electrode layer 205b and the second drain electrode layer 206b as a mask. The barrier layer 210 may be etched by dry etching.

상기 소스 전극(205)과 상기 드레인 전극(206)은 상기 식각정지층(204)과 동일층에서, 상기 액티브층(203)과 중첩하고, 상기 식각정지층(204)과 중첩하지 않는 영역에서 형성된다. The source electrode 205 and the drain electrode 206 are formed in the same layer as the etch stop layer 204 and overlap the active layer 203 and do not overlap the etch stop layer 204. do.

도 5g를 참조하면, 상기 소스 전극(205) 및 상기 드레인 전극(206) 상에 상기 드레인 전극(206)을 노출하는 콘택홀을 포함하는 보호막(207)을 형성한다. 상기 콘택홀이 형성된 보호막(207) 상에 화소 전극(208)을 형성한다. 상기 화소 전극(208)은 게이트 라인과 데이터 라인이 교차하여 정의하는 화소영역의 전면에서 상기 게이트 라인 및 데이터 라인과 이격하여 형성한다. 상기 보호막(207)의 콘택홀과 상기 화소 전극(208)은 포토 레지스트 공정으로 포토 레지스트 패턴을 형성하고 식각하여 형성할 수 있다.Referring to FIG. 5G, a passivation layer 207 including a contact hole exposing the drain electrode 206 is formed on the source electrode 205 and the drain electrode 206. The pixel electrode 208 is formed on the passivation layer 207 on which the contact hole is formed. The pixel electrode 208 is formed to be spaced apart from the gate line and the data line in front of the pixel region defined by the intersection of the gate line and the data line. The contact hole of the passivation layer 207 and the pixel electrode 208 may be formed by forming and etching a photoresist pattern by a photoresist process.

도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.6 is a plan view illustrating a thin film transistor array substrate according to a third exemplary embodiment of the present invention.

도 6을 참조하면, 표시영역과 비표시영역으로 구분되는 기판 상에 게이트라인(320)과 데이터배선(330)이 수직 교차되어 화소영역을 정의한다. 상기 화소영역에는 박막 트랜지스터와 상기 박막 트랜지스터와 연결되는 화소전극(308)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다. 상기 박막 트랜지스터는 게이트 전극(301), 게이트 절연막, 액티브층(303), 소스 전극(305) 및 드레인 전극(306)을 포함하고, 상기 액티브층(303) 상에는 상기 액티브층(303)의 채널영역을 정의하는 식각정지층(304)이 형성된다. Referring to FIG. 6, the gate line 320 and the data line 330 vertically intersect on a substrate divided into a display area and a non-display area to define a pixel area. A thin film transistor and a pixel electrode 308 connected to the thin film transistor are formed in the pixel region. In this case, the thin film transistor may be an oxide semiconductor thin film transistor. The thin film transistor includes a gate electrode 301, a gate insulating layer, an active layer 303, a source electrode 305, and a drain electrode 306. The channel region of the active layer 303 is disposed on the active layer 303. An etch stop layer 304 is defined.

상기 식각정지층(304)과 상기 소스 전극(305) 및 드레인 전극(306)은 상기 액티브층(303) 상에서 상기 액티브층(303)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(304)은 상기 소스 전극(305) 및 드레인 전극(306) 사이에서 형성되고, 상기 소스 전극(305) 및 상기 드레인 전극(306)과 각각 서로 이격하여 형성된다. The etch stop layer 304, the source electrode 305, and the drain electrode 306 overlap the active layer 303 on the active layer 303 and are formed in the same layer. The etch stop layer 304 is formed between the source electrode 305 and the drain electrode 306, and is spaced apart from the source electrode 305 and the drain electrode 306, respectively.

상기 소스 전극(305) 및 상기 드레인 전극(306)은 제 1 전극층과 제 2 전극층으로 이루어진다. 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다. 또한, 상기 소스 전극(305)은 U자형으로 형성되고, 상기 드레인 전극(306)은 U자형 소스 전극(306) 내부로 삽입되는 형상으로 형성된다. The source electrode 305 and the drain electrode 306 may include a first electrode layer and a second electrode layer. The first electrode layer and the second electrode layer are formed of different materials, and are formed in separate processes through different etching processes. In addition, the source electrode 305 is formed in a U-shape, the drain electrode 306 is formed in a shape that is inserted into the U-shaped source electrode 306.

상기 U자형 소스 전극(305)은 상기 소스 전극의 양 끝단을 포함하는 제 1 면 및 제 2 면과 상기 소스 전극(305)과 상기 데이터 전극(330)의 연결부인 제 3 면으로 형성된다. 상기 소스 전극(305)의 적어도 일 면은 게이트 전극(301)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 소스 전극(305)은 제 1 면, 제 2 면 및 제 3 면 중 적어도 일 면은 게이트 전극(301)과 중첩되지 않는다. 바람직하게는, 상기 소스 전극(305)의 양 끝단을 포함하는 제 1 면 및 제 2 면이 상기 게이트 전극(301)과 중첩되지 않도록 형성된다. 도면에는 도시하지 않았으나, 상기 소스 전극(305)의 제 3 면만 게이트 전극(301)과 중첩되지 않도록 형성될 수도 있다. The U-shaped source electrode 305 is formed of a first surface and a second surface including both ends of the source electrode and a third surface which is a connection portion between the source electrode 305 and the data electrode 330. At least one surface of the source electrode 305 is formed in a region that does not overlap the gate electrode 301. That is, at least one of the first, second, and third surfaces of the source electrode 305 does not overlap the gate electrode 301. Preferably, the first and second surfaces including both ends of the source electrode 305 are formed so as not to overlap the gate electrode 301. Although not shown in the drawings, only the third surface of the source electrode 305 may be formed so as not to overlap the gate electrode 301.

도 7은 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.7 is a plan view illustrating a thin film transistor array substrate according to a fourth exemplary embodiment of the present invention.

도 7을 참조하면, 기판 상에 게이트라인(420)과 데이터배선(430)이 수직 교차되어 화소영역을 정의하고, 상기 화소영역에는 박막 트랜지스터와 상기 박막 트랜지스터와 연결되는 화소전극(408)이 형성된다. 이때, 상기 박막 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다. 상기 박막 트랜지스터는 게이트 전극(401), 게이트 절연막, 액티브층(403), 소스 전극(405) 및 드레인 전극(406)을 포함하고, 상기 액티브층(403) 상에는 상기 액티브층(403)의 채널영역을 정의하는 식각정지층(404)이 형성된다. Referring to FIG. 7, a gate region 420 and a data line 430 vertically intersect on a substrate to define a pixel region, and a thin film transistor and a pixel electrode 408 connected to the thin film transistor are formed in the pixel region. do. In this case, the thin film transistor may be an oxide semiconductor thin film transistor. The thin film transistor includes a gate electrode 401, a gate insulating layer, an active layer 403, a source electrode 405, and a drain electrode 406. The channel region of the active layer 403 is formed on the active layer 403. An etch stop layer 404 is defined.

상기 식각정지층(404)과 상기 소스 전극(405) 및 드레인 전극(406)은 상기 액티브층(403) 상에서 상기 액티브층(403)과 중첩되며, 동일층에서 형성된다. 상기 식각정지층(404)은 상기 소스 전극(405) 및 드레인 전극(406) 사이에서 형성되고, 상기 소스 전극(405) 및 상기 드레인 전극(406)과 각각 서로 이격하여 형성된다. The etch stop layer 404, the source electrode 405, and the drain electrode 406 overlap the active layer 403 on the active layer 403, and are formed in the same layer. The etch stop layer 404 is formed between the source electrode 405 and the drain electrode 406, and is spaced apart from the source electrode 405 and the drain electrode 406, respectively.

상기 소스 전극(405) 및 상기 드레인 전극(406)은 제 1 전극층과 제 2 전극층으로 이루어지고, 상기 제 1 전극층과 상기 제 2 전극층은 서로 다른 물질로 형성되며, 각각 상이한 식각공정을 통해 별개 공정으로 형성된다. 또한, 상기 소스 전극(405)은 U자형으로 형성되고, 상기 드레인 전극(406)은 U자형 소스 전극(406) 내부로 삽입되는 형상으로 형성된다. 이 때, 상기 소스 전극(405)은 상기 게이트 전극(401)과 중첩되는 영역에만 형성된다. 즉, 상기 소스 전극(405)의 전면은 상기 게이트 전극(401) 상에 형성된다.The source electrode 405 and the drain electrode 406 may be formed of a first electrode layer and a second electrode layer, and the first electrode layer and the second electrode layer may be formed of different materials, and may be processed separately through different etching processes. Is formed. In addition, the source electrode 405 is formed in a U-shape, the drain electrode 406 is formed in a shape that is inserted into the U-shaped source electrode 406. In this case, the source electrode 405 is formed only in an area overlapping the gate electrode 401. That is, the front surface of the source electrode 405 is formed on the gate electrode 401.

또한, 상기 액티브층(403)은 상기 게이트 전극(401)과 중첩되는 영역에만 형성된다. 상기 게이트 전극(401) 상에만 상기 액티브층(403)이 형성되면서, 상기 액티브층은 단차없이 평평한 구조로 형성된다. 상기 액티브층(403)이 게이트 전극(401)을 포함하여 게이트 전극(401)이 형성되지 않는 영역까지 넓게 형성되는 경우, 단차가 발생하게 되고, 상기 액티브층(403)이 꺾이게 되는 영역에서 단선이 발생할 수 있다. 따라서, 상기 액티브층(403) 전면이 상기 게이트 전극(401) 상에만 형성되도록 함으로써, 액티브층(403)의 단선을 방지할 수 있다.In addition, the active layer 403 is formed only in an area overlapping the gate electrode 401. While the active layer 403 is formed only on the gate electrode 401, the active layer is formed in a flat structure without a step. When the active layer 403 is formed to include a gate electrode 401 to a region where the gate electrode 401 is not formed, a step is generated and disconnection occurs in an area where the active layer 403 is bent. May occur. Therefore, disconnection of the active layer 403 can be prevented by forming the entire surface of the active layer 403 only on the gate electrode 401.

도 8은 본 발명의 제 5 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.8 is a plan view illustrating a thin film transistor array substrate according to a fifth exemplary embodiment of the present invention.

도 8을 참조하면, 본 발명의 제 5 실시예는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판과 식각정지층(504)을 제외하고는 동일한 구성으로 형성된다. 즉, 기판 상에 게이트라인(520)과 데이터배선(530)의 수직 교차 영역에서 화소영역이 정의되고, 박막 트랜지스터와 화소전극(508)이 형성된다. 상기 박막 트랜지스터는 게이트 전극(501), 게이트 절연막, 액티브층(503), 식각정지층(504), 소스 전극(505) 및 드레인 전극(506)을 포함하여 구성된다. Referring to FIG. 8, the fifth embodiment of the present invention is formed in the same configuration except for the thin film transistor array substrate and the etch stop layer 504 according to the second embodiment of the present invention. That is, the pixel region is defined in the vertical intersection area of the gate line 520 and the data line 530 on the substrate, and the thin film transistor and the pixel electrode 508 are formed. The thin film transistor includes a gate electrode 501, a gate insulating layer, an active layer 503, an etch stop layer 504, a source electrode 505, and a drain electrode 506.

이때, 상기 액티브층(503)의 채널영역을 정의하는 식각정지층(504)은 패턴(504a)과 홀(504b)을 포함한다. 상기 식각정지층(504)의 홀(504b)은 상기 소스 전극(505) 및 드레인 전극(506)과 중첩되는 영역에서 형성된다. 또한, 상기 식각정지층(504)의 패턴(504a)은 상기 소스 전극(505) 및 드레인 전극(506)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 액티브층(503) 상에 식각정지층(504)이 형성되고, 상기 소스 전극(505) 및 드레인 전극(506)이 형성되는 영역에서 상기 식각정지층(504)에 홀(504b)이 형성된다. 이로 인해, 상기 식각정지층(504)의 패턴(504a)은 상기 소스 전극(505) 및 드레인 전극(506)과 이격되어 형성된다.In this case, the etch stop layer 504 defining the channel region of the active layer 503 includes a pattern 504a and a hole 504b. The hole 504b of the etch stop layer 504 is formed in an area overlapping the source electrode 505 and the drain electrode 506. In addition, the pattern 504a of the etch stop layer 504 is formed in a region that does not overlap the source electrode 505 and the drain electrode 506. That is, an etch stop layer 504 is formed on the active layer 503, and holes 504b are formed in the etch stop layer 504 in the region where the source electrode 505 and the drain electrode 506 are formed. Is formed. Therefore, the pattern 504a of the etch stop layer 504 is formed to be spaced apart from the source electrode 505 and the drain electrode 506.

상기 홀(504b)은 상기 소스 전극(505) 및 드레인 전극(506)과 식각정지층(504)의 패턴(504a)이 이격하여 형성되도록 하면 충분하며, 상기 홀(504b)은 도면과 상이한 모양으로 형성될 수 있다.The hole 504b is sufficient to form the source electrode 505, the drain electrode 506, and the pattern 504a of the etch stop layer 504 spaced apart from each other, and the hole 504b may have a different shape from that shown in the drawing. Can be formed.

도 9는 본 발명의 제 6 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.9 is a plan view illustrating a thin film transistor array substrate according to a sixth exemplary embodiment of the present invention.

도 9를 참조하면, 본 발명의 제 6 실시예는 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판과 식각정지층(604)을 제외하고는 동일한 구성으로 형성된다. 즉, 기판 상에 게이트라인(620)과 데이터배선(630)의 수직 교차 영역에서 화소영역이 정의되고, 박막 트랜지스터와 화소전극(608)이 형성된다. 상기 박막 트랜지스터는 게이트 전극(601), 게이트 절연막, 액티브층(603), 식각정지층(604), 소스 전극(605) 및 드레인 전극(606)을 포함하여 구성된다. Referring to FIG. 9, the sixth embodiment of the present invention is formed in the same configuration except for the thin film transistor array substrate and the etch stop layer 604 according to the third embodiment of the present invention. That is, the pixel area is defined in the vertical intersection area of the gate line 620 and the data line 630 on the substrate, and the thin film transistor and the pixel electrode 608 are formed. The thin film transistor includes a gate electrode 601, a gate insulating layer, an active layer 603, an etch stop layer 604, a source electrode 605, and a drain electrode 606.

이때, 상기 식각정지층(604)은 패턴(604a), 제 1 홀(604b) 및 제 2 홀(604c)을 포함한다. 상기 식각정지층(604)의 제 1 홀(604b)은 상기 소스 전극(605)과 중첩되는 영역에서 형성되고, 상기 식각정지층(604)의 제 2 홀(604c)은 드레인 전극(606)과 중첩되는 영역에서 형성된다. 또한, 상기 식각정지층(604)의 패턴(604a)은 상기 소스 전극(605) 및 드레인 전극(606)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 액티브층(603) 상에 식각정지층(604)이 형성되고, 상기 소스 전극(605) 및 드레인 전극(606)이 형성되는 영역에서 상기 식각정지층(604)에 각각 제 1 홀(604b) 및 제 2 홀(604c)이 형성된다. 이로 인해, 상기 식각정지층(604)의 패턴(604a)은 상기 소스 전극(605) 및 드레인 전극(606)과 이격되어 형성된다.In this case, the etch stop layer 604 includes a pattern 604a, a first hole 604b, and a second hole 604c. The first hole 604b of the etch stop layer 604 is formed in an area overlapping the source electrode 605, and the second hole 604c of the etch stop layer 604 is connected to the drain electrode 606. It is formed in the overlapping area. In addition, the pattern 604a of the etch stop layer 604 is formed in a region that does not overlap the source electrode 605 and the drain electrode 606. That is, in the region where the etch stop layer 604 is formed on the active layer 603 and the source electrode 605 and the drain electrode 606 are formed, a first hole (each) in the etch stop layer 604 is formed. 604b and second holes 604c are formed. Thus, the pattern 604a of the etch stop layer 604 is formed to be spaced apart from the source electrode 605 and the drain electrode 606.

상기 제 1 홀(604b)은 상기 소스 전극(605)과 식각정지층(604)의 패턴(604a)이 이격하여 형성되도록 하면 충분하며, 상기 제 1 홀(604b)은 도면과 상이한 모양으로 형성될 수 있다. 또한, 상기 제 2 홀(604c)은 상기 드레인 전극(605)과 식각정지층(604)의 패턴(604a)이 이격하여 형성되도록 하면 충분하며, 상기 제 2 홀(604c)은 도면과 상이한 모양으로 형성될 수 있다. The first hole 604b may be formed to be spaced apart from the pattern 604a of the source electrode 605 and the etch stop layer 604. The first hole 604b may be formed to have a different shape from that shown in the drawing. Can be. In addition, the second hole 604c may be formed to be spaced apart from the drain electrode 605 and the pattern 604a of the etch stop layer 604. The second hole 604c may have a different shape from that shown in the drawing. Can be formed.

도 10은 본 발명의 제 7 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.10 is a plan view illustrating a thin film transistor array substrate according to a seventh exemplary embodiment of the present invention.

도 10을 참조하면, 본 발명의 제 7 실시예는 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판과 식각정지층(704)을 제외하고는 동일한 구성으로 형성된다. 즉, 기판 상에 게이트라인(720)과 데이터배선(730)의 수직 교차 영역에서 화소영역이 정의되고, 박막 트랜지스터와 화소전극(708)이 형성된다. 상기 박막 트랜지스터는 게이트 전극(701), 게이트 절연막, 액티브층(703), 식각정지층(704), 소스 전극(705) 및 드레인 전극(706)을 포함하여 구성된다. Referring to FIG. 10, the seventh embodiment of the present invention is formed in the same configuration except for the thin film transistor array substrate and the etch stop layer 704 according to the fourth embodiment of the present invention. That is, the pixel region is defined in the vertical intersection area of the gate line 720 and the data line 730 on the substrate, and the thin film transistor and the pixel electrode 708 are formed. The thin film transistor includes a gate electrode 701, a gate insulating layer, an active layer 703, an etch stop layer 704, a source electrode 705, and a drain electrode 706.

이때, 상기 식각정지층(704)은 패턴(704a), 제 1 홀(704b) 및 제 2 홀(704c)을 포함한다. 상기 식각정지층(704)의 제 1 홀(704b)은 상기 소스 전극(705)과 중첩되는 영역에서 형성되고, 상기 식각정지층(704)의 제 2 홀(704c)은 드레인 전극(706)과 중첩되는 영역에서 형성된다. 또한, 상기 식각정지층(704)의 패턴(704a)은 상기 소스 전극(705) 및 드레인 전극(706)과 중첩되지 않는 영역에서 형성된다. 즉, 상기 액티브층(703) 상에 식각정지층(704)이 형성되고, 상기 소스 전극(705) 및 드레인 전극(706)이 형성되는 영역에서 상기 식각정지층(704)에 각각 제 1 홀(704b) 및 제 2 홀(704c)이 형성된다. 이로 인해, 상기 식각정지층(704)의 패턴(704a)은 상기 소스 전극(705) 및 드레인 전극(706)과 이격되어 형성된다.In this case, the etch stop layer 704 includes a pattern 704a, a first hole 704b, and a second hole 704c. The first hole 704b of the etch stop layer 704 is formed in an area overlapping the source electrode 705, and the second hole 704c of the etch stop layer 704 is connected to the drain electrode 706. It is formed in the overlapping area. In addition, the pattern 704a of the etch stop layer 704 is formed in a region that does not overlap the source electrode 705 and the drain electrode 706. That is, in the region where the etch stop layer 704 is formed on the active layer 703, and the source electrode 705 and the drain electrode 706 are formed, each of the first holes 704 is formed in the etch stop layer 704. 704b and the second hole 704c are formed. Thus, the pattern 704a of the etch stop layer 704 is formed to be spaced apart from the source electrode 705 and the drain electrode 706.

상기 제 1 홀(704b)은 상기 소스 전극(705)과 식각정지층(704)의 패턴(704a)이 이격하여 형성되도록 하면 충분하며, 상기 제 1 홀(704b)은 도면과 상이한 모양으로 형성될 수 있다. 또한, 상기 제 2 홀(704c)은 상기 드레인 전극(705)과 식각정지층(704)의 패턴(704a)이 이격하여 형성되도록 하면 충분하며, 상기 제 2 홀(704c)은 도면과 상이한 모양으로 형성될 수 있다. The first hole 704b may be formed to be spaced apart from the source electrode 705 and the pattern 704a of the etch stop layer 704. The first hole 704b may be formed to have a different shape from that shown in the drawing. Can be. In addition, the second hole 704c may be formed to be spaced apart from the drain electrode 705 and the pattern 704a of the etch stop layer 704. The second hole 704c may have a different shape from that shown in the drawing. Can be formed.

상술한 본 발명의 박막 트랜지스터는 액정표시장치(LCD)나 유기전계발광표시장치(OLED)와 같은 평판 디스플레이의 화소별 구동회로를 이루는 박막 트랜지스터를 대체할 수 있다. 액정표시장치나 유기전계발광표시장치 같은 평판 디스플레이의 구성은 널리 알려져 있는바, 여기서 그에 대한 자세한 설명은 생략한다.The thin film transistor of the present invention described above may replace the thin film transistor that forms the driving circuit for each pixel of a flat panel display such as a liquid crystal display (LCD) or an organic light emitting display (OLED). The construction of a flat panel display such as a liquid crystal display or an organic light emitting display is well known, and a detailed description thereof will be omitted.

따라서, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은, 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 불필요한 기생 캐패시터를 감소하고, 고속 구동 성능을 개선하였다. 또한, 식각정지층과 소스 전극 및 드레인 전극을 중첩하지 않도록 형성함으로써, 채널영역의 길이를 짧게 형성하고, 박막 트랜지스터의 성능 및 패널의 휘도 및 품질을 확보한다. 또한, 박막 트랜지스터의 식각정지층을 게이트 전극을 마스크로 하여 배면노광을 하여 형성함으로써, 마스크 공정을 줄이고, 공정시간 및 비용을 감소할 수 있다.Accordingly, the thin film transistor array substrate and the method of manufacturing the same according to the present invention are formed so as not to overlap the gate electrode, the source electrode and the drain electrode of the thin film transistor, thereby reducing unnecessary parasitic capacitors and improving high-speed driving performance. In addition, by forming the etch stop layer and the source electrode and the drain electrode so as not to overlap each other, the length of the channel region is shortened, and the performance of the thin film transistor and the brightness and quality of the panel are ensured. In addition, by forming the etch stop layer of the thin film transistor with the back exposure using the gate electrode as a mask, the mask process can be reduced, and the process time and cost can be reduced.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

100: 기판 106: 드레인 전극
101: 게이트 전극 107: 보호막
102: 게이트 절연막 108: 화소 전극
103: 액티브층 120: 게이트 라인
104: 식각정지층 130: 데이터 라인
105: 소스 전극 100 substrate 106 drain electrode
101: gate electrode 107: protective film
102 gate insulating film 108 pixel electrode
103: active layer 120: gate line
104: etch stop layer 130: data line
105: source electrode

Claims (7)

기판 상에 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소전극을 정의하는 데이터 라인과;
상기 게이트 라인과 데이터 라인의 교차영역에서 상기 게이트 라인으로부터 분기되어 형성되는 게이트 전극과;
상기 게이트 전극 상에 형성된 액티브층과;
상기 액티브층의 상부면에 접촉하여 형성되며, 상기 액티브층과 중첩하도록 배치되어 채널영역을 정의하는 식각정지층과;
상기 액티브층의 상기 상부면에 접촉하여 형성되며, 상기 액티브층과 상기 식각정지층이 중첩하지 하지 않은 영역에서 상기 액티브층과 중첩되고, 제 1 전극층 및 상기 제 1 전극층과 상이한 금속 물질을 포함하는 제 2 전극층이 순차적으로 적층되어 형성된 소스 전극 및 드레인 전극을 포함하고,
상기 소스 전극 및 드레인 전극의 상기 제 1 전극층은 상기 식각정지층과 동일층에서 상기 식각정지층을 사이에 두고 형성되고, 각각 식각정지층과 이격되어 형성되며,
상기 소스 전극은 U자형으로 형성되고, 상기 U자형인 소스 전극은 상기 데이터 배선으로부터 돌출되어 상기 소스 전극의 양 끝단을 포함하는 제 1 면 및 제 2 면과 상기 제 1 면과 상기 제 2 면을 연결하고 상기 데이터 배선의 일부분에 대응하는 제 3 면으로 형성되고, 상기 제 1 면 및 상기 제 2 면은 상기 게이트 전극과 중첩되지 않는 영역에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
A data line crossing the gate line and the gate insulating layer on the substrate to define the pixel electrode;
A gate electrode branched from the gate line at an intersection region of the gate line and the data line;
An active layer formed on the gate electrode;
An etch stop layer formed in contact with the top surface of the active layer and disposed to overlap the active layer to define a channel region;
It is formed in contact with the upper surface of the active layer, overlapping the active layer in a region where the active layer and the etch stop layer does not overlap, and comprises a first electrode layer and a metal material different from the first electrode layer A second electrode layer including a source electrode and a drain electrode formed by being sequentially stacked;
The first electrode layer of the source electrode and the drain electrode is formed on the same layer as the etch stop layer with the etch stop layer interposed therebetween, and are spaced apart from the etch stop layer, respectively.
The source electrode is formed in a U-shape, and the U-shaped source electrode protrudes from the data line and includes first and second surfaces including both ends of the source electrode, and the first and second surfaces. And a third surface connected to and corresponding to a portion of the data line, wherein the first surface and the second surface are formed in a region not overlapping with the gate electrode.
제 1 항에 있어서,
상기 소스 전극 및 드레인 전극의 제 1 전극층은 건식 식각이 가능한 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 1,
The first electrode layer of the source electrode and the drain electrode is a thin film transistor array substrate, characterized in that formed of a material capable of dry etching.
제 1 항에 있어서,
상기 소스 전극 및 드레인 전극의 제 2 전극층은 습식 식각이 가능한 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 1,
The second electrode layer of the source electrode and the drain electrode is formed of a material capable of wet etching.
제 1 항에 있어서,
상기 액티브층은 상기 게이트 전극 상에만 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 1,
And the active layer is formed only on the gate electrode.
제 1 항에 있어서,
상기 드레인 전극은 상기 소스 전극의 상기 제 1 면과 상기 제 2 면 사이에 삽입되도록 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 1,
And the drain electrode is arranged to be inserted between the first and second surfaces of the source electrode.
제 1 항에 있어서,
상기 제 1 면과 상기 제 2 면 사이에 배치된 상기 식각정지층은 상기 드레인 전극과 중첩하지 않도록 홀을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 1,
The etch stop layer disposed between the first surface and the second surface includes a hole so as not to overlap the drain electrode.
제 1 항에 있어서,
상기 제 1 면과 상기 제 2 면 사이에 배치된 상기 식각정지층은 상기 드레인 전극과 중첩하지 않도록 U자형 형상을 가지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The method of claim 1,
The etch stop layer disposed between the first surface and the second surface has a U-shape so as not to overlap with the drain electrode.
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JP2009182345A (en) * 2009-05-14 2009-08-13 Sharp Corp Thin film transistor substrate and its manufacturing method
US20110248271A1 (en) * 2010-04-12 2011-10-13 Samsung Mobile Display Co., Ltd. Thin film transistor and display device having the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0913860A2 (en) * 1997-10-29 1999-05-06 Xerox Corporation Method of manufacturing a thin film transistor
JP2009182345A (en) * 2009-05-14 2009-08-13 Sharp Corp Thin film transistor substrate and its manufacturing method
US20110248271A1 (en) * 2010-04-12 2011-10-13 Samsung Mobile Display Co., Ltd. Thin film transistor and display device having the same

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