KR101978789B1 - Array substrate for display device and method of fabricating the same - Google Patents
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Abstract
본 발명의 표시장치용 어레이 기판은, 표시영역과 비표시영역이 정의된 기판과; 상기 기판 상부에 형성된 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드와; 상기 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드 상부의 버퍼층과; 상기 제1 게이트 전극에 대응하는 상기 버퍼층 상부의 산화물 반도체층과; 상기 산화물 반도체층 상부의 게이트 절연막과; 상기 게이트 절연막 상부의 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드와; 상기 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드 상부의 층간 절연막과; 상기 층간 절연막 상부의 소스 및 드레인 전극과 데이터 배선과; 상기 소스 및 드레인 전극과 데이터 배선 상부의 보호층과; 상기 표시영역의 상기 보호층 상부에 형성되고 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고, 상기 제1 및 제2 게이트 전극은 상기 표시영역에 위치하고 상기 제1 및 제2 연결 패드는 상기 비표시영역에 위치하며, 상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 연결 패드 연결을 통해 전기적으로 접속된다.An array substrate for a display device according to the present invention comprises: a substrate on which a display area and a non-display area are defined; A first gate electrode formed on the substrate, a first gate wiring and a first connection pad; A buffer layer on the first gate electrode, the first gate wiring, and the first connection pad; An oxide semiconductor layer over the buffer layer corresponding to the first gate electrode; A gate insulating film on the oxide semiconductor layer; A second gate electrode, a second gate wiring, and a second connection pad above the gate insulating film; An interlayer insulating film on the second gate electrode, the second gate wiring, and the second connection pad; Source and drain electrodes and data lines above the interlayer insulating film; A protective layer on the source and drain electrodes and on the data line; And a pixel electrode formed on the protective layer of the display region and electrically connected to the drain electrode, wherein the first and second gate electrodes are located in the display region and the first and second connection pads are formed in the non- And the first and second gate electrodes are electrically connected through the first and second connection pad connections.
Description
본 발명은 표시장치용 어레이 기판에 관한 것으로, 더욱 상세하게는 차광 구조를 갖는 표시장치용 어레이 기판 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a display device, and more particularly, to an array substrate for a display device having a light shielding structure and a manufacturing method thereof.
최근, 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 액정표시장치(liquid crystal display device), 플라즈마표시장치(plasma display panel device), 유기전기발광표시장치(organic electroluminescent display device)와 같은 평판표시장치(flat panel display)가 널리 개발되어 다양한 분야에 적용되고 있다. 2. Description of the Related Art [0002] In recent years, flat panel displays such as a liquid crystal display device, a plasma display panel device, and an organic electroluminescent display device having excellent characteristics such as thinning, light weight, (Flat panel display) has been widely developed and applied to various fields.
평판표시장치는 수동행렬방식(passive matrix type)과 능동행렬방식(active matrix type)으로 나누어지는데, 다수의 화소가 매트릭스 형태로 배치되고, 각 화소에는 스위칭 소자와 화소 전극이 형성되며, 각 화소에 인가되는 데이터 신호는 스위칭 소자에 의하여 제어되는 능동행렬방식이 널리 사용된다. A flat panel display device is divided into a passive matrix type and an active matrix type in which a plurality of pixels are arranged in a matrix form and a switching element and a pixel electrode are formed in each pixel, An active matrix system in which an applied data signal is controlled by a switching element is widely used.
이러한 능동행렬방식 표시장치는 스위칭 소자로 박막 트랜지스터(thin film transistor: TFT)와, 박막 트랜지스터에에 신호를 공급하기 위한 게이트 배선 및 데이터 배선이 형성된 어레이 기판을 포함한다.Such an active matrix type display device includes a thin film transistor (TFT) as a switching element, and an array substrate on which a gate wiring and a data wiring are formed to supply a signal to the thin film transistor.
박막 트랜지스터는 주로 비정질 실리콘(amorphous silicon)을 액티브층으로 포함하는데, 최근 대면적 및 고해상도의 표시장치가 요구됨에 따라, 보다 빠른 신호처리속도와 함께 안정된 작동 및 내구성이 확보된 박막 트랜지스터의 필요성이 대두되고 있으나, 비정질 실리콘 박막트랜지스터는 이동도(mobility)가 1cm2/Vsec 이하이므로, 대면적 및 고해상도의 표시장치에 사용되기에 부족한 면이 부각되었다. Thin film transistors mainly include amorphous silicon as an active layer. Recently, as a large-sized and high-resolution display device is required, there is a need for a thin film transistor having stable operation and durability with a faster signal processing speed However, since the amorphous silicon thin film transistor has a mobility of 1 cm 2 / Vsec or less, the amorphous silicon thin film transistor has become insufficient to be used for large-area and high-resolution display devices.
이에 따라, 이동도 및 오프전류 등의 전기적 특성이 우수한 산화물 반도체 물질을 액티브층으로 포함하는 산화물 박막 트랜지스터에 대한 연구가 활발히 진행되고 있다. Accordingly, studies have been actively made on an oxide thin film transistor including an oxide semiconductor material having excellent electrical characteristics such as mobility and off current as an active layer.
이러한 산화물 박막 트랜지스터를 포함하는 표시장치용 어레이 기판에 대하여 도면을 참조하여 설명한다. An array substrate for a display device including such an oxide thin film transistor will be described with reference to the drawings.
도 1은 종래의 산화물 박막 트랜지스터를 포함하는 표시장치용 어레이 기판의 평면도이다.1 is a plan view of an array substrate for a display device including a conventional oxide thin film transistor.
도 1에 도시한 바와 같이, 기판(10) 상부에 버퍼층(20)이 형성되고, 버퍼층(20) 상부에 산화물 반도체층(22)이 형성된다. 산화물 반도체층(22) 상부의 중앙에는 게이트 절연층(30)이 형성되고, 게이트 절연층(30) 상부에는 게이트 전극(32)이 형성된다. 1, a
게이트 전극(32) 상부에는 층간 절연막(40)이 형성되며, 층간 절연막(40)은 산화물 반도체층(22)의 양측 상면을 노출하는 제1 및 제2 콘택홀(40a, 40b)을 가진다. An
층간 절연막(40) 상부에는 서로 이격되어 있는 소스 및 드레인 전극(52, 54)이 형성된다. 소스 및 드레인 전극(52, 54)은 각각 제1 및 제2 콘택홀(40a, 40b)을 통해 산화물 반도체층(22)의 양측과 접촉한다. Source and
산화물 반도체층(22)과 게이트 전극(32), 그리고 소스 및 드레인 전극(52, 54)은 박막 트랜지스터를 이룬다. The
소스 및 드레인 전극(52, 54) 상부에는 보호층(60)이 형성되는데, 보호층(60)은 드레인 전극(54)을 노출하는 드레인 콘택홀(60a)을 가진다.A
보호층(60) 상부에는 화소 전극(72)이 형성되고, 화소 전극(72)은 드레인 콘택홀(60a)을 통해 드레인 전극(54)과 접촉한다.A
여기서, 산화물 박막 트랜지스터는 액티브층인 산화물 반도체층(22)이 하부에 형성되고 게이트 전극(32)이 상부에 형성되며, 산화물 반도체층(22)의 일측에 게이트 전극(32)과 소스 및 드레인 전극(52, 54)이 위치하는 탑 게이트형 코플라나(top gate type coplanar) 구조를 가진다. 탑 게이트형 코플라나 구조의 산화물 박막 트랜지스터는 버텀 게이트형 에치 스타퍼(bottom gate type etch stopper) 구조의 산화물 박막 트랜지스터에 비해 기생 용량이 작고 전류 특성이 우수하다. In the oxide thin film transistor, an
이러한 구조의 어레이 기판을 액정표시장치에 적용할 경우, 기판(10) 하부에는 백라이트 유닛이 배치되어 빛을 공급하고, 유기전기발광소자에 적용할 경우, 기판(10) 하부에 원형 편광판이 배치되어 하부 발광 방식(bottom emission type)으로 사용될 수 있다. When an array substrate having such a structure is applied to a liquid crystal display device, a backlight unit is disposed under the
그런데, 이러한 구조의 어레이 기판에서는 산화물 반도체층(22)이 게이트 전극(32) 하부에 위치하므로, 액정표시장치에 적용할 경우, 백라이트 유닛의 빛에 의해 산화물 반도체층(22)이 영향을 받고, 유기전기발광소자에 적용할 경우, 원형 편광판을 통해 외부에서 유입되는 빛에 의해 산화물 반도체층(22)이 영향을 받아, 박막 트랜지스터의 특성이 변동되어 신뢰성이 저하된다.
However, since the
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 차광 구조를 통해 박막 트랜지스터의 전기적 특성 및 신뢰성을 향상시킬 수 있는 표시장치용 어레이 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다. It is an object of the present invention to provide an array substrate for a display device and a method of manufacturing the same that can improve the electrical characteristics and reliability of a thin film transistor through a light shielding structure.
또한, 본 발명은, 차광 구조를 포함하면서 개구율 저하를 최소화하여 품질 향상 및 수명을 개선할 수 있는 표시장치용 어레이 기판 및 그 제조 방법을 제공하는 것을 다른 목적으로 한다.
Another object of the present invention is to provide an array substrate for a display device and a method of manufacturing the same, which can improve the quality and the lifetime by minimizing the decrease of the aperture ratio while including the light shielding structure.
상기의 목적을 달성하기 위하여, 본 발명은, 표시영역과 비표시영역이 정의된 기판과; 상기 기판 상부에 형성된 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드와; 상기 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드 상부의 버퍼층과; 상기 제1 게이트 전극에 대응하는 상기 버퍼층 상부의 산화물 반도체층과; 상기 산화물 반도체층 상부의 게이트 절연막과; 상기 게이트 절연막 상부의 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드와; 상기 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드 상부의 층간 절연막과; 상기 층간 절연막 상부의 소스 및 드레인 전극과 데이터 배선과; 상기 소스 및 드레인 전극과 데이터 배선 상부의 보호층과; 상기 표시영역의 상기 보호층 상부에 형성되고 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고, 상기 제1 및 제2 게이트 전극은 상기 표시영역에 위치하고 상기 제1 및 제2 연결 패드는 상기 비표시영역에 위치하며, 상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 연결 패드 연결을 통해 전기적으로 접속되는 표시장치용 어레이 기판을 제공한다.According to an aspect of the present invention, there is provided a display device including: a substrate having a display area and a non-display area defined therein; A first gate electrode formed on the substrate, a first gate wiring and a first connection pad; A buffer layer on the first gate electrode, the first gate wiring, and the first connection pad; An oxide semiconductor layer over the buffer layer corresponding to the first gate electrode; A gate insulating film on the oxide semiconductor layer; A second gate electrode, a second gate wiring, and a second connection pad above the gate insulating film; An interlayer insulating film on the second gate electrode, the second gate wiring, and the second connection pad; Source and drain electrodes and data lines above the interlayer insulating film; A protective layer on the source and drain electrodes and on the data line; And a pixel electrode formed on the protective layer of the display region and electrically connected to the drain electrode, wherein the first and second gate electrodes are located in the display region and the first and second connection pads are formed in the non- And the first and second gate electrodes are electrically connected to each other through the first and second connection pad connections.
상기 제1 및 제2 연결 패드는 상기 화소 전극과 동일물질로 동일층에 형성되는 연결 패턴을 통해 연결된다.The first and second connection pads are connected to each other through a connection pattern formed on the same layer with the same material as the pixel electrode.
이때, 상기 보호층은 상기 제1 및 제2 연결 패드를 각각 노출하는 제1 및 제2 패드 콘택홀을 포함한다.At this time, the protective layer includes first and second pad contact holes exposing the first and second connection pads, respectively.
또는, 상기 제1 및 제2 연결 패드는 상기 소스 및 드레인 전극과 동일물질로 동일층에 형성되는 연결 패턴을 통해 연결된다.Alternatively, the first and second connection pads are connected to each other through a connection pattern formed on the same layer as the source and drain electrodes.
이때, 상기 층간 절연막은 상기 제1 및 제2 연결 패드를 각각 노출하는 제1 및 제2 패드 콘택홀을 포함한다.The interlayer insulating layer includes first and second pad contact holes exposing the first and second connection pads, respectively.
여기서, 상기 제1 및 제2 연결 패드는 이격되어 위치한다.Here, the first and second connection pads are spaced apart from each other.
또는, 상기 제1 및 제2 연결 패드는 중첩한다.Alternatively, the first and second connection pads overlap.
또는, 상기 제1 및 제2 연결 패드는 중첩하며 직접 접촉한다.Alternatively, the first and second connection pads overlap and directly contact.
이때, 상기 버퍼층은 상기 제1 연결 패드를 노출하는 패드 콘택홀을 포함한다.At this time, the buffer layer includes a pad contact hole exposing the first connection pad.
한편, 상기 화소 전극과 동일물질로 동일층에 형성되고 상기 제1 및 제2 연결 패드를 덮는 보호 패턴을 더 포함한다.The display device may further include a protection pattern formed on the same layer as the pixel electrode and covering the first and second connection pads.
상기 제1 게이트 배선은 상기 제2 게이트 배선과 중첩하며 상기 제2 게이트 배선보다 좁거나 같은 폭을 가진다.The first gate wiring overlaps with the second gate wiring and is narrower or equal in width than the second gate wiring.
상기 제1 및 제2 연결 패드는 상기 제1 및 제2 게이트 배선 각각의 양끝단에 연결된다.The first and second connection pads are connected to both ends of each of the first and second gate wirings.
또한, 본 발명은, 표시영역과 비표시영역이 정의된 기판 상에 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드를 형성하는 단계와; 상기 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드 상부에 버퍼층을 형성하는 단계와; 상기 제1 게이트 전극에 대응하는 상기 버퍼층 상부에 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 상부에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부에 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드를 형성하는 단계와; 상기 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드 상부에 층간 절연막을 형성하는 단계와; 상기 층간 절연막 상부에 소스 및 드레인 전극과 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극과 데이터 배선 상부에 보호층을 형성하는 단계와; 상기 표시영역의 상기 보호층 상부에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 게이트 전극은 상기 표시영역에 위치하고 상기 제1 및 제2 연결 패드는 상기 비표시영역에 위치하며, 상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 연결 패드 연결을 통해 전기적으로 접속되는 표시장치용 어레이 기판의 제조 방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor device, comprising: forming a first gate electrode, a first gate wiring, and a first connection pad on a substrate on which a display area and a non-display area are defined; Forming a buffer layer on the first gate electrode, the first gate wiring, and the first connection pad; Forming an oxide semiconductor layer on the buffer layer corresponding to the first gate electrode; Forming a gate insulating film on the oxide semiconductor layer; Forming a second gate electrode, a second gate wiring, and a second connection pad on the gate insulating film; Forming an interlayer insulating film on the second gate electrode, the second gate wiring, and the second connection pad; Forming source and drain electrodes and a data line over the interlayer insulating film; Forming a protective layer on the source and drain electrodes and the data line; And forming a pixel electrode electrically connected to the drain electrode on the protective layer of the display region, wherein the first and second gate electrodes are located in the display region and the first and second connection pads And the first and second gate electrodes are electrically connected to each other through the first and second connection pad connections.
상기 화소 전극을 형성하는 단계는 상기 비표시영역에 연결 패턴을 형성하는 단계를 포함하고, 상기 제1 및 제2 연결 패드는 상기 연결 패턴을 통해 연결된다.The forming of the pixel electrode includes forming a connection pattern in the non-display area, and the first and second connection pads are connected through the connection pattern.
또는, 상기 소스 및 드레인 전극과 데이터 배선을 형성하는 단계는 상기 비표시영역에 연결 패턴을 형성하는 단계를 포함하고, 상기 제1 및 제2 연결 패드는 상기 연결 패턴을 통해 연결된다.Alternatively, the step of forming the data line with the source and drain electrodes includes forming a connection pattern in the non-display area, and the first and second connection pads are connected through the connection pattern.
또는, 상기 제1 및 제2 연결 패드는 중첩하며 직접 접촉한다.Alternatively, the first and second connection pads overlap and directly contact.
이때, 상기 화소 전극을 형성하는 단계는 상기 제1 및 제2 연결 패드를 덮는 보호 패턴을 형성하는 단계를 포함한다.
At this time, the step of forming the pixel electrode includes forming a protective pattern covering the first and second connection pads.
본 발명에 따른 표시장치용 어레이 기판 및 그 제조 방법에서는, 탑 게이트형 코플라나 구조의 박막 트랜지스터에 있어서 산화물 반도체층 하부에 빛을 차단하기 위한 차광 패턴을 형성하면서, 차광 패턴을 탑 게이트 전극과 전기적으로 접속한다. 따라서, 차광 패턴에도 전압이 인가되도록 함으로써 소자 특성이 불안정해지는 것을 방지하여 신뢰성을 향상시킬 수 있다. In the array substrate for a display device and the method of manufacturing the same according to the present invention, a light shielding pattern for shielding light is formed under the oxide semiconductor layer in a top gate type coplanar structure thin film transistor, . Accordingly, by applying a voltage to the light-shielding pattern, it is possible to prevent the device characteristics from becoming unstable, thereby improving the reliability.
또한, 이중 게이트 전극 구조로 인해 박막 트랜지스터의 전류 특성을 증가시킬 수 있으며, 이중 게이트 전극 각각의 두께를 종래의 게이트 전극의 두께보다 작게 할 수 있으므로, 단차 문제를 방지할 수 있다. In addition, the current characteristic of the thin film transistor can be increased due to the double gate electrode structure, and the thickness of each of the double gate electrodes can be made smaller than the thickness of the conventional gate electrode.
한편, 차광 패턴과 탑 게이트 전극의 전기적 접속은 비표시영역에서의 연결을 통해 이루어지므로, 개구율이 저하되는 것을 방지할 수 있고, 이를 위해 게이트 배선을 추가하여 기생 용량이 발생하지 않으며 배선 저항을 감소시킬 수 있다. On the other hand, since the electrical connection between the shielding pattern and the top gate electrode is achieved through the connection in the non-display region, the opening ratio can be prevented from being lowered. To this end, gate wiring is added to reduce parasitic capacitance and reduce wiring resistance .
또한, 차광 패턴과 탑 게이트 전극의 전기적 접속을 게이트 배선 양끝단 모두에서 함으로써 신호 지연 편차를 방지하여 균일한 특성을 얻을 수 있다.
In addition, since the electrical connection between the shielding pattern and the top gate electrode is made at both ends of the gate wiring, a signal delay deviation can be prevented and uniform characteristics can be obtained.
도 1은 종래의 산화물 박막 트랜지스터를 포함하는 표시장치용 어레이 기판의 평면도이다.
도 2는 본 발명의 실시예에 따른 표시장치용 어레이 기판을 도시한 평면도이다.
도 3은 도 2에서 III-III선을 따라 자른 단면도이다.
도 4a 내지 4g는 본 발명의 실시예에 따른 표시장치용 어레이 기판을 제조하는 공정 중 각 단계에서의 어레이 기판을 도시한 단면도이다.
도 5a와 도 5b는 본 발명의 실시예에 따른 표시장치용 어레이 기판의 다른 예를 도시한 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시장치용 어레이 기판의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시장치용 어레이 기판의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시장치용 어레이 기판의 다른 예를 도시한 단면도이다.1 is a plan view of an array substrate for a display device including a conventional oxide thin film transistor.
2 is a plan view showing an array substrate for a display device according to an embodiment of the present invention.
3 is a cross-sectional view taken along the line III-III in FIG.
4A to 4G are cross-sectional views showing array substrates in respective steps of a process of manufacturing an array substrate for a display device according to an embodiment of the present invention.
5A and 5B are plan views showing another example of the array substrate for a display device according to the embodiment of the present invention.
6 is a cross-sectional view of an array substrate for a display device according to another embodiment of the present invention.
7 is a cross-sectional view of an array substrate for a display device according to another embodiment of the present invention.
8 is a cross-sectional view showing another example of the array substrate for a display device according to another embodiment of the present invention.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
도 2는 본 발명의 실시예에 따른 표시장치용 어레이 기판을 도시한 평면도이고, 도 3은 도 2에서 III-III선을 따라 자른 단면도이다.FIG. 2 is a plan view showing an array substrate for a display device according to an embodiment of the present invention, and FIG. 3 is a sectional view taken along the line III-III in FIG.
도 2와 도 3에 도시한 바와 같이, 절연 기판(110) 상부에 금속과 같은 도전성 물질로 제1 게이트 전극(112)과 제1 게이트 배선(114) 및 제1 연결 패드(116)가 형성된다. 기판(110)에는 영상을 표시하는 표시영역(DA)과 표시영역(DA)을 둘러싸는 비표시영역(NDA)이 정의된다. 제1 게이트 배선(114)은 표시영역(DA) 내에서 제1방향을 따라 연장되고, 제1 게이트 전극(112)은 제1 게이트 배선(114)과 연결되며, 표시영역(DA)에 위치한다. 제1 연결 패드(116)는 비표시영역(NDA)에 위치하며 제1 게이트 배선(114)의 각 끝단에 연결된다. 2 and 3, a
제1 게이트 전극(112)과 제1 게이트 배선(114) 및 제1 연결 패드(116) 상부 전면에는 절연물질로 버퍼층(120)이 형성된다. A
제1 게이트 전극(112) 상부의 버퍼층(120) 위에는 산화물 반도체 물질로 이루어진 산화물 반도체층(122)이 형성된다. 산화물 반도체층(122)은 제1 게이트 전극(112)보다 넓은 폭을 가지며, 가운데 영역이 제1 게이트 전극(112)과 중첩한다.An
산화물 반도체층(122) 상부에는 절연물질로 이루어진 게이트 절연층(130)이 형성되고, 게이트 절연층(130) 상부에는 금속과 같은 도전성 물질로 이루어진 제2 게이트 전극(132)과 제2 게이트 배선(134) 및 제2 연결 패드(136)가 형성된다. 제2 게이트 배선(134)은 표시영역(DA) 내에서 제1방향을 따라 연장되어 제1 게이트 배선(114)과 중첩하고, 제2 게이트 전극(132)은 제2 게이트 배선(134)과 연결되며, 표시영역(DA)의 제1 게이트 전극(112)과 중첩한다. 제2 게이트 전극(132)은 제1 게이트 전극(112)보다 좁은 폭을 가진다. 제2 연결 패드(136)는 비표시영역(NDA)에 위치하고 제2 게이트 배선(134)의 각 끝단에 연결되며, 제2 연결 패드(136) 중의 하나는 게이트 신호를 전달 받기 위해 게이트 패드(도시하지 않음)와 연결된다. 여기서, 제2 연결 패드(136)는 제1 연결 패드(116)와 제1방향을 따라 이격되어 위치할 수 있다. A
한편, 게이트 절연층(130)은 패터닝되어 제2 게이트 전극(132)과 제2 게이트 배선(134) 및 제2 연결 패드(136)와 동일한 모양을 가질 수 있다. 또는, 게이트 절연층(130)은 기판(110) 전면에 형성될 수도 있다.Meanwhile, the
제2 게이트 전극(132)과 제2 게이트 배선(134) 및 제2 연결 패드(136) 상부에는 절연물질로 층간 절연막(140)이 형성된다. 층간 절연막(140)은 산화물 반도체층(122)의 양측 상면을 노출하는 제1 및 제2 콘택홀(140a, 140b)을 가진다. 게이트 절연층(130)이 기판(110) 전면에 형성될 경우, 제1 및 제2 콘택홀(140a, 140b)은 게이트 절연층(130) 내에도 형성된다. An interlayer insulating
층간 절연막(140) 상부에는 금속과 같은 도전성 물질로 소스 및 드레인 전극(152, 154)과 데이터 배선(156)이 형성된다. 데이터 배선(156)은 표시영역(DA) 내에서 제2방향을 따라 연장되고 제2 게이트 배선(134)과 교차하여 화소 영역을 정의한다. 소스 및 드레인 전극(152, 154)은 제2 게이트 전극(132)을 중심으로 이격되어 위치하며, 각각 제1 및 제2 콘택홀(140a, 140b)을 통해 산화물 반도체층(122)의 양측과 접촉한다. 소스 및 드레인 전극(152, 154)은 제2 게이트 전극(132)과 이격되어 있으며, 제1 게이트 전극(112)과는 중첩한다. On the
여기서, 제1 및 제2 게이트 전극(112, 132)과 산화물 반도체층(122), 그리고 소스 및 드레인 전극(152, 154)은 박막 트랜지스터를 이룬다.Here, the first and
소스 및 드레인 전극(152, 154)과 데이터 배선(156) 상부 전면에는 절연물질로 보호층(160)이 형성된다. 보호층(160)은 비표시영역(NDA)에서 제1 연결 패드(116)와 제2 연결 패드(136)를 각각 노출하는 제1 패드 콘택홀(160b)과 제2 패드 콘택홀(160c)을 가진다. 여기서, 제1 패드 콘택홀(160b)은 층간 절연막(140) 및 버퍼층(120) 내에도 형성되며, 제2 패드 콘택홀(160b)은 층간 절연막(140) 내에도 형성된다. A
보호층(160) 상부에는 투명 도전 물질로 화소 전극(172)과 연결 패턴(174)이 형성된다. 화소 전극(172)은 표시영역(DA) 내의 화소 영역에 위치하며, 드레인 전극(154)과 전기적으로 연결된다. 연결 패턴(174)은 비표시영역(NDA)에 위치하며, 제1 및 제2 패드 콘택홀(160b, 160c)을 통해 제1 연결 패드(116) 및 제2 연결 패드(136)와 각각 접촉한다.On the
이러한 본 발명의 표시장치용 어레이 기판은 액정표시장치나 유기전기발광표시장치에 적용될 수 있다.Such an array substrate for a display device of the present invention can be applied to a liquid crystal display device and an organic electroluminescent display device.
본 발명의 표시장치용 어레이 기판을 액정표시장치에 적용할 경우, 보호층(170)은 드레인 전극(154)을 노출하는 드레인 콘택홀을 가지며, 화소 전극(172)은 드레인 콘택홀을 통해 드레인 전극(154)과 접촉할 수 있다. 이때, 드레인 콘택홀은 제2 콘택홀(140b) 바로 위에 형성될 수 있고, 또는 제2 콘택홀(140b)과 이격되어 형성될 수도 있다.When the array substrate for a display device of the present invention is applied to a liquid crystal display device, the protective layer 170 has a drain contact hole exposing the
한편, 본 발명의 표시장치용 어레이 기판을 유기전기발광표시장치에 적용될 경우, 유기전기발광표시장치는 도 2의 박막 트랜지스터를 스위칭 트랜지스터로 포함하고, 드레인 전극(154)과 연결되는 구동 트랜지스터(도시하지 않음)를 더 포함한다. 구동 트랜지스터는 스위칭 트랜지스터와 동일한 구조를 가질 수 있고, 보호층(170)은 구동 트랜지스터의 드레인 전극을 노출하는 드레인 콘택홀을 가지며, 화소 전극(172)은 드레인 콘택홀을 통해 구동 트랜지스터의 드레인 전극과 접촉할 수 있다. 이때, 드레인 콘택홀은 제2 콘택홀(140b) 바로 위에 형성될 수 있고, 또는 제2 콘택홀(140b)과 이격되어 형성될 수도 있다. 필요에 따라, 유기전기발광소자는 하나의 화소에 트랜지스터를 더 포함할 수도 있다.When the organic EL display device of the present invention is applied to an organic electroluminescence display device, the organic electroluminescence display device includes the thin film transistor of FIG. 2 as a switching transistor and the driving transistor connected to the drain electrode 154 (Not shown). The protective layer 170 has a drain contact hole exposing a drain electrode of the driving transistor and the
본 발명에 따른 표시장치용 어레이 기판에서는, 탑 게이트형 코플라나 구조의 박막 트랜지스터에 있어서 산화물 반도체층(122) 하부에 빛을 차단하기 위한 차광 패턴을 형성하면서, 차광 패턴을 탑 게이트인 제2 게이트 전극(132)과 전기적으로 접속하여 제1 게이트 전극(112)으로 사용한다. 따라서, 차광 패턴에도 전압이 인가되도록 함으로써 소자 특성이 불안정해지는 것을 방지하여 신뢰성을 향상시킬 수 있다. In the array substrate for a display device according to the present invention, a light shielding pattern for shielding light is formed under the
또한, 제1 및 제2 게이트 전극(112, 132)의 이중 게이트(double gate) 구조로 인해 박막 트랜지스터의 전류 특성을 증가시킬 수 있다. 이때, 제1 및 제2 게이트 전극(112, 132) 각각의 두께를 종래의 게이트 전극(도 1의 32)의 두께보다 작게 할 수 있으므로, 제1 및 제2 게이트 전극(112, 132)에 의한 단차 문제를 방지할 수 있다. In addition, the current characteristics of the thin film transistor can be increased due to the double gate structure of the first and
한편, 제1 게이트 전극(112)과 제2 게이트 전극(132)의 전기적 접속은 비표시영역(NDA)에서의 연결을 통해 이루어지는데, 이를 위해, 제2 게이트 배선(134)과 평행하며 중첩하는 제1 게이트 배선(114)을 형성하고, 비표시영역(NDA)에 제1 및 제2 게이트 배선(114, 134)의 끝단에 각각 연결되는 제1 및 제2 연결 패드(116, 136)를 형성하여, 제1 및 제2 연결 패드(116, 136)를 전기적으로 연결한다. 따라서, 제1 게이트 전극(112)과 제2 게이트 전극(132)을 표시영역(DA)에서 전기적으로 접속할 경우 개구율이 저하될 수 있으나, 비표시영역(NDA)에서 전기적으로 접속하므로 개구율이 저하되는 것을 방지할 수 있으며, 기생 용량이 발생하지 않으며, 배선 저항을 감소시킬 수 있다. 특히, 하나의 화소에 다수의 트랜지스터를 포함하는 유기전기발광표시장치에서는 비표시영역(NDA)에서의 전기적 접속에 의해 더 큰 개구율 저하 방지 효과를 얻을 수 있다.On the other hand, the electrical connection between the
여기서, 제1 게이트 배선(114)의 폭은 구현 가능한 최소 선폭을 가질 수 있으며, 제2 게이트 배선(132)의 폭과 같거나 좁은 것이 바람직하다. 또한, 제1 및 제2 연결 패드(116, 136)은 제1 및 제2 게이트 배선(114, 134)의 양끝단 각각에 형성될 수 있으며, 양끝단 중 어느 하나에만 형성될 수도 있는데, 양끝단 각각에 형성하는 것이 신호 지연 방지에 유리하다.
Here, the width of the
이하, 도면을 참조하여 본 발명의 실시예에 따른 표시장치용 어레이 기판의 제조 방법에 대하여 설명한다.Hereinafter, a method for manufacturing an array substrate for a display device according to an embodiment of the present invention will be described with reference to the drawings.
도 4a 내지 4g는 본 발명의 실시예에 따른 표시장치용 어레이 기판을 제조하는 공정 중 각 단계에서의 어레이 기판을 도시한 단면도이다. 4A to 4G are cross-sectional views showing array substrates in respective steps of a process of manufacturing an array substrate for a display device according to an embodiment of the present invention.
도 4a에 도시한 바와 같이, 영상을 표시하는 표시영역(DA)과 표시영역(DA)을 둘러싸는 비표시영역(NDA)이 정의된 절연 기판(110) 상부에 금속과 같은 도전성 물질을 스퍼터링 등의 방법으로 증착하여 제1도전물질층(도시하지 않음)을 형성한 후, 마스크를 이용한 사진식각공정을 통해 제1도전물질층을 선택적으로 제거하여 표시영역(DA)에 제1 게이트 전극(122)과 제1 게이트 배선(도시하지 않음)을 형성하고, 비표시영역(NDA)에 제1 연결 패드(116)를 형성한다. 4A, a conductive material such as metal is sputtered onto an upper surface of an insulating
다음, 도 4b에 도시한 바와 같이, 제1 게이트 전극(122)과 제1 게이트 배선(도시하지 않음) 및 제1 연결 패드(116) 상부 전면에 절연 물질로 버퍼층(120)을 형성한다. Next, as shown in FIG. 4B, a
이어, 버퍼층(120) 상부에 산화물 반도체 물질을 증착하여 산화물 반도체물질층(미도시)을 형성한 후, 마스크를 이용한 사진식각공정을 통해 산화물 반도체물질층을 선택적으로 제거하여 제1 게이트 전극(112) 상부에 산화물 반도체층(122)을 형성한다. 여기서, 산화물 반도체층(122)은 제1 게이트 전극(112)보다 넓은 폭을 가진다. 한편, 산화물 반도체층(122)은 인듐-갈륨-징크-옥사이드(indium gallium zinc oxide: IGZO)나 인듐-틴-징크-옥사이드(indium tin zinc oxide: ITZO), 인듐-징크-옥사이드(indium zinc oxide: IZO), 징크-옥사이드(zinc oxide: ZnO), 인듐-갈륨-옥사이드(indium gallium oxide: IGO) 또는 인듐-알루미늄-징크-옥사이드(indium aluminum zinc oxide: IAZO) 등으로 이루어질 수 있다. An oxide semiconductor material layer is deposited on the
다음, 도 4c에 도시한 바와 같이, 산화물 반도체층(122) 상부에 절연물질을 화학기상증착 등의 방법으로 증착하여 절연물질층(도시하지 않음)을 형성하고 절연물질층 상부에 금속과 같은 도전성 물질을 스퍼터링 등의 방법으로 증착하여 제2도전물질층(도시하지 않음)을 형성한 후, 마스크를 이용한 사진식각공정을 통해 제2도전물질층과 절연물질층을 선택적으로 제거하여 게이트 절연층(130)과 제2 게이트 전극(132), 제2 게이트 배선(도시하지 않음) 및 제2 연결 패드(136)를 형성한다. 여기서, 제2 게이트 전극(132)과 제2 게이트 배선은 표시영역(DA)에 위치하고, 제2 연결 패드(136)는 비표시영역(NDA)에 위치한다. 제2 게이트 전극(132)은 제1 게이트 전극(112)과 중첩하는데, 제1 게이트 전극(112)보다 좁은 폭을 가져 제1 게이트 전극(132)의 가장자리는 제1 게이트 전극(112)의 가장자리 내에 위치한다. 제2 연결 패드(136)는 제1 연결 패드(116)와 이격되어 위치할 수 있다. Next, as shown in FIG. 4C, an insulating material is deposited on the
한편, 게이트 절연층(130)은 제2 게이트 전극(132)과 제2 게이트 배선(134) 및 제2 연결 패드(136)와 동일한 모양을 가지는데, 게이트 절연층(130)은 기판(110) 전면에 형성될 수도 있다.The
이어, 도 4d에 도시한 바와 같이, 제2 게이트 전극(132)과 제2 게이트 배선(134) 및 제2 연결 패드(136) 상부에 절연물질을 증착하거나 또는 도포하여 층간 절연막(140)을 형성하고, 마스크를 이용한 사진식각공정을 통해 층간 절연막(140)을 선택적으로 제거하여 산화물 반도체층(122)의 양측 상면을 노출하는 제1 및 제2 콘택홀(140a, 140b)을 형성한다. 4D, an insulating material is deposited or applied on the
다음, 도 4e에 도시한 바와 같이, 층간 절연막(140) 상부에 금속과 같은 도전성 물질을 스퍼터링 등의 방법으로 증착하여 제3도전물질층(도시하지 않음)을 형성한 후, 마스크를 이용한 사진식각공정을 통해 제3도전물질층을 선택적으로 제거하여 표시영역(DA)에 소스 전극(152)과 드레인 전극(154) 및 데이터 배선(도시하지 않음)을 형성한다. 소스 및 드레인 전극(152, 154)은 제1 게이트 전극(132)을 중심으로 서로 이격되어 있으며, 각각 제1 및 제2 콘택홀(140a, 140b)을 통해 산화물 반도체층(122)의 양측과 접촉한다. 소스 및 드레인 전극(152, 154)은 제2 게이트 전극(132)과 이격되어 있으며, 제1 게이트 전극(112)과는 중첩한다. Next, as shown in FIG. 4E, a conductive material such as metal is deposited on the
다음, 도 4f에 도시한 바와 같이, 소스 전극(152)과 드레인 전극(154) 및 데이터 배선 상부에 절연물질을 증착하거나 또는 도포하여 보호층(160)을 형성하고, 마스크를 이용한 사진식각공정을 통해 층간 절연막(140) 또는 층간 절연막(140) 및 버퍼층(120)과 함께 보호층(160)을 선택적으로 제거하여 제1 패드 콘택홀(160b) 및 제2 패드 콘택홀(160c)을 형성한다. 제1 패드 콘택홀(160b) 및 제2 패드 콘택홀(160c)은 비표시영역(NDA)에 위치하여 제1 연결 패드(116)와 제2 연결 패드(136)를 각각 노출한다. Next, as shown in FIG. 4F, a
다음, 도 4g에 도시한 바와 같이, 보호층(160) 상부에 투명 도전성 물질을 스퍼터링 등의 방법으로 증착하여 투명도전물질층(도시하지 않음)을 형성하고, 마스크를 이용한 사진식각공정을 통해 투명도전물질층을 선택적으로 제거하여 화소 전극(172)과 연결 패턴(174)을 형성한다. 화소 전극(172)은 표시영역(DA) 내의 화소 영역에 위치하며, 드레인 전극(154)과 전기적으로 연결된다. 연결 패턴(174)은 비표시영역(NDA)에 위치하며, 제1 및 제2 패드 콘택홀(160b, 160c)을 통해 제1 연결 패드(116) 및 제2 연결 패드(136)와 각각 접촉한다.Next, as shown in FIG. 4G, a transparent conductive material is deposited on the
앞선 본 발명의 실시예에서는 제1 연결 패드(116)와 제2 연결 패드(136)가 제1방향을 따라 이격되어 있는 것으로 설명하였으나, 제1 연결 패드(116)와 제2 연결 패드(136)는 중첩할 수 있다.Although the
도 5a와 도 5b는 본 발명의 실시예에 따른 표시장치용 어레이 기판의 다른 예를 도시한 평면도로, 비표시영역의 연결 패드 구조만을 도시한다. 5A and 5B are plan views showing another example of the array substrate for a display device according to the embodiment of the present invention, showing only the connection pad structure of the non-display area.
도 5a에 도시한 바와 같이, 제1 연결 패드(116)와 제2 연결 패드(136)는 부분적으로 중첩하는 구조일 수 있다. As shown in FIG. 5A, the
또는, 도 5c에 도시한 바와 같이, 제1 연결 패드(116)는 제2 연결 패드(136)보다 넓은 면적을 가지며, 제2 연결 패드(136)가 제1 연결 패드(116) 상에 놓이는 구조일 수 있다.Alternatively, as shown in FIG. 5C, the
여기서, 제2 연결 패드(136)와 중첩하는 제1 연결 패드(116)의 부분은 제1 패드 콘택홀(160b)의 위치에 따라 결정될 수 있으며, 제1 연결 패드(116)는 제1 패드 콘택홀(160b)이 형성되는 부분을 제외하고 제2 연결 패드(136)와 중첩할 수 있다.
The portion of the
한편, 앞선 본 발명의 실시예에서는 연결 패턴이 화소 전극과 동일한 물질로 동일층에 형성되는 구조에 대하여 설명하였으나, 연결 패턴은 소스 및 드레인 전극과 동일한 물질로 동일층에 형성될 수도 있다.Although the connection pattern is formed on the same layer of the same material as that of the pixel electrode in the above embodiment of the present invention, the connection pattern may be formed on the same layer with the same material as the source and drain electrodes.
도 6은 본 발명의 다른 실시예에 따른 표시장치용 어레이 기판의 단면도이다.6 is a cross-sectional view of an array substrate for a display device according to another embodiment of the present invention.
도 6에 도시한 바와 같이, 절연 기판(210) 상부에 금속과 같은 도전성 물질로 제1 게이트 전극(212)과 제1 게이트 배선(도시하지 않음) 및 제1 연결 패드(216)가 형성된다. 기판(210)에는 영상을 표시하는 표시영역(DA)과 표시영역(DA)을 둘러싸는 비표시영역(NDA)이 정의된다. 제1 게이트 배선은 표시영역(DA) 내에서 제1방향을 따라 연장되고, 제1 게이트 전극(212)은 제1 게이트 배선과 연결되며, 표시영역(DA)에 위치한다. 제1 연결 패드(216)는 비표시영역(NDA)에 위치하며 제1 게이트 배선의 각 끝단에 연결된다. 6, a
제1 게이트 전극(212)과 제1 게이트 배선 및 제1 연결 패드(216) 상부 전면에는 절연물질로 버퍼층(220)이 형성된다. A
제1 게이트 전극(212) 상부의 버퍼층(220) 위에는 산화물 반도체 물질로 이루어진 산화물 반도체층(222)이 형성된다. 산화물 반도체층(222)은 제1 게이트 전극(212)보다 넓은 폭을 가지며, 가운데 영역이 제1 게이트 전극(212)과 중첩한다.An
산화물 반도체층(222) 상부에는 절연물질로 이루어진 게이트 절연층(230)이 형성되고, 게이트 절연층(230) 상부에는 금속과 같은 도전성 물질로 이루어진 제2 게이트 전극(232)과 제2 게이트 배선(도시하지 않음) 및 제2 연결 패드(236)가 형성된다. 제2 게이트 배선은 표시영역(DA) 내에서 제1방향을 따라 연장되어 제1 게이트 배선과 중첩하고, 제2 게이트 전극(232)은 제2 게이트 배선과 연결되며, 표시영역(DA)의 제1 게이트 전극(212)과 중첩한다. 제2 게이트 전극(232)은 제1 게이트 전극(212)보다 좁은 폭을 가진다. 제2 연결 패드(236)는 비표시영역(NDA)에 위치하고 제2 게이트 배선의 각 끝단에 연결되며, 제1 연결 패드(216)보다 작은 면적을 가지거나 제1 연결 패드(216)와 이격되어 제1 연결 패드(216) 일부의 상부에 위치하는 버퍼층(220)을 드러낸다. A
한편, 게이트 절연층(230)은 패터닝되어 제2 게이트 전극(232)과 제2 게이트 배선 및 제2 연결 패드(236)와 동일한 모양을 가질 수 있으며, 또는, 게이트 절연층(230)은 기판(210) 전면에 형성될 수도 있다.The
제2 게이트 전극(232)과 제2 게이트 배선 및 제2 연결 패드(236) 상부에는 절연물질로 층간 절연막(240)이 형성된다. 층간 절연막(240)은 표시영역(DA)에 산화물 반도체층(222)의 양측 상면을 노출하는 제1 및 제2 콘택홀(240a, 240b)을 가진다. 또한, 층간 절연막(240)은 비표시영역(NDA)에 제1 및 제2 연결 패드(216, 236)를 각각 노출하는 제1 및 제2 패드 콘택홀(240c, 240d)을 가진다. 여기서, 제1 패드 콘택홀(240c)은 버퍼층(220) 내에도 형성된다. An interlayer insulating
한편, 게이트 절연층(230)이 기판(210) 전면에 형성될 경우, 제1 및 제2 콘택홀(240a, 240b)과 제1 패드 콘택홀(240c)은 게이트 절연층(230) 내에도 형성된다. When the
층간 절연막(240) 상부에는 금속과 같은 도전성 물질로 소스 및 드레인 전극(252, 254)과 데이터 배선(도시하지 않음), 그리고 연결 패턴(258)이 형성된다. 데이터 배선은 표시영역(DA) 내에서 제2방향을 따라 연장되고 제2 게이트 배선과 교차하여 화소 영역을 정의한다. 소스 및 드레인 전극(252, 254)은 제2 게이트 전극(232)을 중심으로 이격되어 위치하며, 각각 제1 및 제2 콘택홀(240a, 240b)을 통해 산화물 반도체층(222)의 양측과 접촉한다. 소스 및 드레인 전극(252, 254)은 제2 게이트 전극(232)과 이격되어 있으며, 제1 게이트 전극(212)과는 중첩한다. 연결 패턴(258)은 비표시영역(NDA)에 위치하며, 제1 및 제2 패드 콘택홀(240c, 240d)을 통해 제1 연결 패드(216) 및 제2 연결 패드(236)와 각각 접촉한다.Source and
여기서, 제1 및 제2 게이트 전극(212, 232)과 산화물 반도체층(222), 그리고 소스 및 드레인 전극(252, 254)은 박막 트랜지스터를 이룬다.Here, the first and
소스 및 드레인 전극(252, 254)과 데이터 배선, 그리고 연결 패턴(258) 상부 전면에는 절연물질로 보호층(260)이 형성된다. A
보호층(260) 상부에는 투명 도전 물질로 화소 전극(272)이 형성된다. 화소 전극(272)은 표시영역(DA) 내의 화소 영역에 위치하며, 드레인 전극(254)과 전기적으로 연결된다. On the
이러한 본 발명의 다른 실시예에 따른 표시장치용 어레이 기판은 앞선 실시예와 동일한 평면 구조를 가질 수 있다. 즉, 도 2에 도시한 것처럼 제1 연결 패드(216)와 제2 연결 패드(236)는 제1방향을 따라 이격되어 있을 수도 있으며, 도 5a와 도 5b에 도시한 것처럼 제1 연결 패드(216)와 제2 연결 패드(236)는 중첩되어 있을 수도 있다.
The array substrate for a display device according to another embodiment of the present invention may have the same planar structure as that of the previous embodiment. That is, as shown in FIG. 2, the
한편, 앞선 본 발명의 실시예들에서는 연결 패턴을 통해 제1 및 제2 연결 패드를 전기적으로 연결하였으나, 제1 및 제2 연결 패드는 직접 연결될 수도 있다. Although the first and second connection pads are electrically connected through the connection pattern in the embodiments of the present invention, the first and second connection pads may be directly connected.
도 7은 본 발명의 또 다른 실시예에 따른 표시장치용 어레이 기판의 단면도이다.7 is a cross-sectional view of an array substrate for a display device according to another embodiment of the present invention.
도 7에 도시한 바와 같이, 절연 기판(310) 상부에 금속과 같은 도전성 물질로 제1 게이트 전극(312)과 제1 게이트 배선(도시하지 않음) 및 제1 연결 패드(316)가 형성된다. 기판(310)에는 영상을 표시하는 표시영역(DA)과 표시영역(DA)을 둘러싸는 비표시영역(NDA)이 정의된다. 제1 게이트 배선은 표시영역(DA) 내에서 제1방향을 따라 연장되고, 제1 게이트 전극(312)은 제1 게이트 배선과 연결되며, 표시영역(DA)에 위치한다. 제1 연결 패드(316)는 비표시영역(NDA)에 위치하며 제1 게이트 배선의 각 끝단에 연결된다. 7, a
제1 게이트 전극(312)과 제1 게이트 배선 및 제1 연결 패드(316) 상부 전면에는 절연물질로 버퍼층(320)이 형성된다. 버퍼층(320)은 제1 연결 패드(316)를 노출하는 패드 콘택홀(320a)을 가진다.A
제1 게이트 전극(312) 상부의 버퍼층(320) 위에는 산화물 반도체 물질로 이루어진 산화물 반도체층(322)이 형성된다. 산화물 반도체층(322)은 제1 게이트 전극(312)보다 넓은 폭을 가지며, 가운데 영역이 제1 게이트 전극(312)과 중첩한다.An
산화물 반도체층(322) 상부에는 절연물질로 이루어진 게이트 절연층(330)이 형성되고, 게이트 절연층(330) 상부에는 금속과 같은 도전성 물질로 이루어진 제2 게이트 전극(332)과 제2 게이트 배선(도시하지 않음) 및 제2 연결 패드(336)가 형성된다. 제2 게이트 배선은 표시영역(DA) 내에서 제1방향을 따라 연장되어 제1 게이트 배선과 중첩하고, 제2 게이트 전극(332)은 제2 게이트 배선과 연결되며, 표시영역(DA)의 제1 게이트 전극(312)과 중첩한다. 제2 게이트 전극(332)은 제1 게이트 전극(312)보다 좁은 폭을 가진다. 제2 연결 패드(336)는 비표시영역(NDA)에 위치하고 제2 게이트 배선(334)의 각 끝단에 연결된다. 제2 연결 패드(336)는 제1 연결 패드(316)와 중첩하여 패드 콘택홀(320a)을 통해 제1 연결 패드(316)와 접촉한다. A
한편, 게이트 절연층(330)은 패터닝되어 제2 게이트 전극(332)과 제2 게이트 배선 및 제2 연결 패드(336)와 동일한 모양을 가질 수 있으며, 또는, 게이트 절연층(330)은 기판(310) 전면에 형성될 수도 있다. 게이트 절연층(330)이 기판(310) 전면에 형성될 경우, 패드 콘택홀(320a)은 게이트 절연층(330) 내에도 형성된다. The
제2 게이트 전극(332)과 제2 게이트 배선 및 제2 연결 패드(336) 상부에는 절연물질로 층간 절연막(340)이 형성된다. 층간 절연막(340)은 표시영역(DA)에 산화물 반도체층(322)의 양측 상면을 노출하는 제1 및 제2 콘택홀(340a, 340b)을 가진다. An interlayer insulating
한편, 게이트 절연층(330)이 기판(310) 전면에 형성될 경우, 제1 및 제2 콘택홀(340a, 340b) 은 게이트 절연층(330) 내에도 형성된다. Meanwhile, when the
층간 절연막(340) 상부에는 금속과 같은 도전성 물질로 소스 및 드레인 전극(352, 354)과 데이터 배선(도시하지 않음)이 형성된다. 데이터 배선은 표시영역(DA) 내에서 제2방향을 따라 연장되고 제2 게이트 배선과 교차하여 화소 영역을 정의한다. 소스 및 드레인 전극(352, 354)은 제2 게이트 전극(332)을 중심으로 이격되어 위치하며, 각각 제1 및 제2 콘택홀(340a, 340b)을 통해 산화물 반도체층(322)의 양측과 접촉한다. 소스 및 드레인 전극(352, 354)은 제2 게이트 전극(332)과 이격되어 있으며, 제1 게이트 전극(312)과는 중첩한다. Source and
여기서, 제1 및 제2 게이트 전극(312, 332)과 산화물 반도체층(322), 그리고 소스 및 드레인 전극(352, 354)은 박막 트랜지스터를 이룬다.Here, the first and
소스 및 드레인 전극(352, 354)과 데이터 배선 상부 전면에는 절연물질로 보호층(360)이 형성된다. A
보호층(360) 상부에는 투명 도전 물질로 화소 전극(272)이 형성된다. 화소 전극(372)은 표시영역(DA) 내의 화소 영역에 위치하며, 드레인 전극(354)과 전기적으로 연결된다. On the
한편, 본 발명의 또 다른 실시예에 따른 표시장치용 어레이 기판에서, 화소 전극(372)을 형성하기 위한 식각액이 침투하여 제1 및 제2 연결 패드(316, 336)의 접촉 부위가 손상되는 것을 방지하기 위해 보호 패턴이 더 형성될 수 있다.On the other hand, in the array substrate for a display device according to another embodiment of the present invention, the contact portions of the first and
도 8은 본 발명의 또 다른 실시예에 따른 표시장치용 어레이 기판의 다른 예를 도시한 단면도로, 도 7과 동일한 부분은 동일 부호를 부여하고 이에 대한 설명은 생략한다.8 is a cross-sectional view showing another example of the array substrate for a display device according to still another embodiment of the present invention, and the same components as those in Fig. 7 are denoted by the same reference numerals, and a description thereof will be omitted.
도 8에 도시한 바와 같이, 제1 및 제2 연결 패드(316, 336) 상부에 보호 패턴(376)이 형성된다. 보호 패턴(376)은 화소 전극(372)과 동일 물질로 동일 층에 형성되며 제1 및 제2 연결 패드(316, 336)를 덮어 화소 전극(372) 형성을 위한 식각액 및 이후 공정에서의 약액이 제1 및 제2 연결 패드(316, 336)의 접촉 부위로 침투하는 것을 방지한다.
As shown in FIG. 8, a
본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
The present invention is not limited to the above-described embodiments, and various changes and modifications may be made without departing from the spirit of the present invention.
112: 제1 게이트 전극 114; 제1 게이트 배선
116: 제1 연결 패드 122: 산화물 반도체층
132: 제2 게이트 전극 134; 제2 게이트 배선
136: 제2 연결 패드 140a: 제1 콘택홀
140b: 제2 콘택홀 152: 소스 전극
154: 드레인 전극 156: 데이터 배선
160a: 드레인 콘택홀 160b: 제1 패드 콘택홀
160c: 제2 패드 콘택홀 172: 화소 전극
174: 연결 패턴 DA: 표시영역
NDA: 비표시영역 112:
116: first connection pad 122: oxide semiconductor layer
132:
136:
140b: second contact hole 152: source electrode
154: drain electrode 156: data wiring
160a: drain
160c: second pad contact hole 172: pixel electrode
174: Connection pattern DA: Display area
NDA: Non-display area
Claims (17)
상기 기판 상부에 형성된 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드와;
상기 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드 상부의 버퍼층과;
상기 제1 게이트 전극에 대응하는 상기 버퍼층 상부의 산화물 반도체층과;
상기 산화물 반도체층 상부의 게이트 절연막과;
상기 게이트 절연막 상부의 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드와;
상기 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드 상부의 층간 절연막과;
상기 층간 절연막 상부의 소스 및 드레인 전극과 데이터 배선과;
상기 소스 및 드레인 전극과 데이터 배선 상부의 보호층과;
상기 표시영역의 상기 보호층 상부에 형성되고 상기 드레인 전극과 전기적으로 연결되는 화소 전극
을 포함하고,
상기 제1 및 제2 게이트 전극은 상기 표시영역에 위치하고 상기 제1 및 제2 연결 패드는 상기 비표시영역에 위치하며, 상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 연결 패드 연결을 통해 전기적으로 접속되는 표시장치용 어레이 기판.
A substrate on which a display area and a non-display area are defined;
A first gate electrode formed on the substrate, a first gate wiring and a first connection pad;
A buffer layer on the first gate electrode, the first gate wiring, and the first connection pad;
An oxide semiconductor layer over the buffer layer corresponding to the first gate electrode;
A gate insulating film on the oxide semiconductor layer;
A second gate electrode, a second gate wiring, and a second connection pad above the gate insulating film;
An interlayer insulating film on the second gate electrode, the second gate wiring, and the second connection pad;
Source and drain electrodes and data lines above the interlayer insulating film;
A protective layer on the source and drain electrodes and on the data line;
A pixel electrode formed on the protective layer of the display region and electrically connected to the drain electrode,
/ RTI >
Wherein the first and second gate electrodes are located in the display area and the first and second connection pads are located in the non-display area, the first and second gate electrodes are connected to the first and second connection pad connections And the second substrate is electrically connected to the second substrate.
상기 제1 및 제2 연결 패드는 상기 화소 전극과 동일물질로 동일층에 형성되는 연결 패턴을 통해 연결되는 것을 특징으로 하는 표시장치용 어레이 기판.
The method according to claim 1,
Wherein the first and second connection pads are connected to each other through a connection pattern formed on the same layer with the same material as the pixel electrode.
상기 보호층은 상기 제1 및 제2 연결 패드를 각각 노출하는 제1 및 제2 패드 콘택홀을 포함하는 것을 특징으로 하는 표시장치용 어레이 기판.
3. The method of claim 2,
Wherein the protective layer includes first and second pad contact holes exposing the first and second connection pads, respectively.
상기 제1 및 제2 연결 패드는 상기 소스 및 드레인 전극과 동일물질로 동일층에 형성되는 연결 패턴을 통해 연결되는 것을 특징으로 하는 표시장치용 어레이 기판.
The method according to claim 1,
Wherein the first and second connection pads are connected to each other through a connection pattern formed on the same layer with the same material as the source and drain electrodes.
상기 층간 절연막은 상기 제1 및 제2 연결 패드를 각각 노출하는 제1 및 제2 패드 콘택홀을 포함하는 것을 특징으로 하는 표시장치용 어레이 기판.
5. The method of claim 4,
Wherein the interlayer insulating layer includes first and second pad contact holes exposing the first and second connection pads, respectively.
상기 제1 및 제2 연결 패드는 이격되어 위치하는 것을 특징으로 하는 표시장치용 어레이 기판.
6. The method according to any one of claims 2 to 5,
Wherein the first and second connection pads are spaced apart from each other.
상기 제1 및 제2 연결 패드는 중첩하는 것을 특징으로 하는 표시장치용 어레이 기판.
6. The method according to any one of claims 2 to 5,
Wherein the first and second connection pads overlap each other.
상기 제1 및 제2 연결 패드는 중첩하며 직접 접촉하는 것을 특징으로 하는 표시장치용 어레이 기판.
The method according to claim 1,
Wherein the first and second connection pads overlap and directly contact with each other.
상기 버퍼층은 상기 제1 연결 패드를 노출하는 패드 콘택홀을 포함하는 것을 특징으로 하는 표시장치용 어레이 기판.
9. The method of claim 8,
Wherein the buffer layer includes a pad contact hole exposing the first connection pad.
상기 화소 전극과 동일물질로 동일층에 형성되고 상기 제1 및 제2 연결 패드를 덮는 보호 패턴을 더 포함하는 것을 특징으로 하는 표시장치용 어레이 기판.
10. The method according to claim 8 or 9,
And a protective pattern formed on the same layer as the pixel electrode and covering the first and second connection pads.
상기 제1 게이트 배선은 상기 제2 게이트 배선과 중첩하며 상기 제2 게이트 배선보다 좁거나 같은 폭을 가지는 것을 특징으로 하는 표시장치용 어레이 기판.
The method according to claim 1,
Wherein the first gate wiring overlaps with the second gate wiring and is narrower or equal in width than the second gate wiring.
상기 제1 및 제2 연결 패드는 상기 제1 및 제2 게이트 배선 각각의 양끝단에 연결되는 것을 특징으로 하는 표시장치용 어레이 기판.
The method according to claim 1,
Wherein the first and second connection pads are connected to both ends of the first and second gate wirings, respectively.
상기 제1 게이트 전극과 제1 게이트 배선 및 제1 연결 패드 상부에 버퍼층을 형성하는 단계와;
상기 제1 게이트 전극에 대응하는 상기 버퍼층 상부에 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층 상부에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상부에 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드를 형성하는 단계와;
상기 제2 게이트 전극과 제2 게이트 배선 및 제2 연결 패드 상부에 층간 절연막을 형성하는 단계와;
상기 층간 절연막 상부에 소스 및 드레인 전극과 데이터 배선을 형성하는 단계와;
상기 소스 및 드레인 전극과 데이터 배선 상부에 보호층을 형성하는 단계와;
상기 표시영역의 상기 보호층 상부에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계
를 포함하고,
상기 제1 및 제2 게이트 전극은 상기 표시영역에 위치하고 상기 제1 및 제2 연결 패드는 상기 비표시영역에 위치하며, 상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 연결 패드 연결을 통해 전기적으로 접속되는 표시장치용 어레이 기판의 제조 방법.
Forming a first gate electrode, a first gate wiring, and a first connection pad on a substrate on which a display region and a non-display region are defined;
Forming a buffer layer on the first gate electrode, the first gate wiring, and the first connection pad;
Forming an oxide semiconductor layer on the buffer layer corresponding to the first gate electrode;
Forming a gate insulating film on the oxide semiconductor layer;
Forming a second gate electrode, a second gate wiring, and a second connection pad on the gate insulating film;
Forming an interlayer insulating film on the second gate electrode, the second gate wiring, and the second connection pad;
Forming source and drain electrodes and a data line over the interlayer insulating film;
Forming a protective layer on the source and drain electrodes and the data line;
Forming a pixel electrode electrically connected to the drain electrode on the protection layer of the display region;
Lt; / RTI >
Wherein the first and second gate electrodes are located in the display area and the first and second connection pads are located in the non-display area, the first and second gate electrodes are connected to the first and second connection pad connections Wherein the first substrate and the second substrate are electrically connected to each other.
상기 화소 전극을 형성하는 단계는 상기 비표시영역에 연결 패턴을 형성하는 단계를 포함하고, 상기 제1 및 제2 연결 패드는 상기 연결 패턴을 통해 연결되는 것을 특징으로 하는 표시장치용 어레이 기판의 제조 방법.
14. The method of claim 13,
Wherein the step of forming the pixel electrode includes forming a connection pattern in the non-display area, and the first and second connection pads are connected through the connection pattern. Way.
상기 소스 및 드레인 전극과 데이터 배선을 형성하는 단계는 상기 비표시영역에 연결 패턴을 형성하는 단계를 포함하고, 상기 제1 및 제2 연결 패드는 상기 연결 패턴을 통해 연결되는 것을 특징으로 하는 표시장치용 어레이 기판의 제조 방법.
14. The method of claim 13,
Wherein forming the data line with the source and drain electrodes comprises forming a connection pattern in the non-display area, and the first and second connection pads are connected through the connection pattern. Wherein the method comprises the steps of:
상기 제1 및 제2 연결 패드는 중첩하며 직접 접촉하는 것을 특징으로 하는 표시장치용 어레이 기판의 제조 방법.
14. The method of claim 13,
Wherein the first and second connection pads overlap and directly contact with each other.
상기 화소 전극을 형성하는 단계는 상기 제1 및 제2 연결 패드를 덮는 보호 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치용 어레이 기판의 제조 방법.17. The method of claim 16,
Wherein the forming of the pixel electrode includes forming a protective pattern covering the first and second connection pads.
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