KR102266249B1 - 모판, 마스크 및 마스크의 제조방법 - Google Patents
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Abstract
본 발명은 모판, 마스크 및 마스크의 제조방법에 관한 것이다. 본 발명에 따른 모판은, 전주 도금(Electroforming)으로 마스크 제조시 사용되는 모판(Mother Plate; 20)으로서, 전도성 단결정 실리콘 재질인 기재(21)를 포함하고, 기재(21)의 표면은 직경이 2㎛ 이상인 0개/cm2 내지 1,156개/cm2의 결함밀도를 갖는 것을 특징으로 한다.
Description
본 발명은 모판, 마스크 및 마스크의 제조방법에 관한 것이다. 보다 상세하게는, 전주 도금 방식으로 도금막을 제조하는 과정에서 단결정 실리콘 재질을 채용한 모판, 마스크 및 마스크의 제조방법에 관한 것이다.
최근에 박판 제조에 있어서 전주 도금(Electroforming) 방법에 대한 연구가 진행되고 있다. 전주 도금 방법은 전해액에 양극체, 음극체를 침지하고, 전원을 인가하여 음극체의 표면상에 금속박판을 전착시키므로, 극박판을 제조할 수 있으며, 대량 생산을 기대할 수 있는 방법이다.
한편, OLED 제조 공정에서 화소를 형성하는 기술로, 박막의 금속 마스크(Shadow Mask)를 기판에 밀착시켜서 원하는 위치에 유기물을 증착하는 FMM(Fine Metal Mask) 법이 주로 사용된다.
기존의 마스크 제조 방법은, 마스크로 사용될 금속 박판을 마련하고, 금속 박판 상에 PR(Photoresist) 코팅 후 패터닝을 하거나, 패턴을 가지도록 PR 코팅한 후 식각을 통해 패턴을 가지는 마스크를 제조하는 방법이 있었다.
또한, 다른 방법으로, 금속 전극을 이용하여 전주 도금 방식으로 금속 전극 상에 박막을 도금으로 증착하고, 도금 박막에 패턴을 형성하여 마스크를 제조하는 방법이 있었다.
위와 같은 종래의 FMM 제조 과정은, 매번 기판에 PR을 코팅하고, 식각하는 공정이 수반되므로, 공정 시간, 비용이 증가하고, 생산성이 낮아지는 문제점이 있었다.
초고화질의 OLED 제조 공정에서는 수 ㎛의 미세한 결함도 화소 증착의 실패로 이어질 수 있으므로, 마스크 박막의 표면에 불순물, 개재물, 공극 등의 결함을 최소화 할 필요가 있다. 하지만, 종래의 금속 재질의 전극을 사용하여 전주 도금을 수행하는 경우, 금속 전극 표면에서 마이크로 스케일의 결함, 또는 결정 구조의 불완전, 불균일로 인해, 전착된 도금막의 표면 자체에 결함이 발생하는 문제점이 있었다. 따라서, 결함이 없는 전극을 사용하는 것이 균일한 두께와 표면 상태를 가지는 FMM 제조의 시발점이라 할 수 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 균일한 두께와 우수한 표면 상태를 가지는 마스크를 제조할 수 있는 모판, 마스크 및 마스크의 제조방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 모판을 반복적으로 재사용 할 수 있어 공정 시간, 비용을 감축시키고, 생산성을 향상시킬 수 있는 모판, 마스크 및 마스크의 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명의 상기의 목적은, 전주 도금(Electroforming)으로 마스크 제조시 사용되는 모판(Mother Plate)으로서, 전도성 단결정 실리콘 재질인 기재를 포함하고, 기재의 표면은 직경이 2㎛ 이상인 0개/cm2 내지 1,156개/cm2의 결함밀도를 갖는, 모판에 의해 달성된다.
기재는 일면 상에 음각 패턴이 형성되고, 음각 패턴 내에 절연부가 매립될 수 있다.
기재의 일면 상에 패턴을 구성하며 형성된 절연부를 더 포함할 수 있다.
기재는 적어도 1019 cm-3 이상 도핑될 수 있다.
절연부는 포토레지스트, 실리콘 산화물, 실리콘 질화물 재질 중 어느 하나일 수 있다.
모판은 전주 도금에서 음극체(Cathode Body)로 사용될 수 있다.
그리고, 본 발명의 상기의 목적은, 전주 도금(Electroforming)으로 마스크를 제조하는 방법으로서, (a) 전도성 단결정 실리콘 재질인 기재를 포함하고, 기재의 표면은 직경이 2㎛ 이상인 0개/cm2 내지 1,156개/cm2의 결함밀도를 갖는 음극체를 제공하는 단계; (b) 음극체 및 음극체에 이격되어 배치되는 양극체(Anode Body)의 적어도 일부를 도금액에 침지하고, 음극체 및 양극체 사이에 전기장을 인가하는 단계; (c) 직경이 2㎛ 이상인 결함밀도가 음극체보다 적도록, 음극체의 표면에서 도금막이 형성되어 마스크 바디를 구성하는 단계; 및 (d) 마스크 바디에 마스크 패턴을 형성하는 단계를 포함하는, 마스크의 제조 방법에 의해 달성된다.
그리고, 본 발명의 상기의 목적은, 전주 도금(Electroforming)으로 마스크를 제조하는 방법으로서, (a) 전도성 단결정 실리콘 재질인 기재, 및 기재의 일면 상에 형성된 음각 패턴 내에 매립되거나, 기재의 일면 상에 패턴을 가지며 형성되는 절연부를 포함하고, 기재의 표면은 직경이 2㎛ 이상인 0개/cm2 내지 1,156개/cm2의 결함밀도를 갖는 음극체를 제공하는 단계; (b) 음극체 및 음극체에 이격되어 배치되는 양극체(Anode Body)의 적어도 일부를 도금액에 침지하고, 음극체 및 양극체 사이에 전기장을 인가하는 단계; 및 (c) 직경이 2㎛ 이상인 결함밀도가 음극체보다 적도록, 음극체의 표면에서 도금막이 형성되어 마스크 바디를 구성하고, 절연부의 표면에서 도금막의 형성이 방지되어 마스크 패턴을 구성하는 단계를 포함하는, 마스크의 제조 방법에 의해 달성된다.
그리고, 본 발명의 상기의 목적은, 전주 도금(Electroforming)으로 제조되는 마스크로서, 마스크의 표면은 직경이 2㎛ 이상인 1,156개/cm2 보다 적은 결함밀도를 갖는, 마스크에 의해 달성된다.
그리고, 본 발명의 상기의 목적은, 전주 도금(Electroforming)으로 제조되는 마스크로서, 마스크 바디 및 마스크 바디에 형성된 마스크 패턴을 포함하고, 마스크 바디의 표면은 직경이 2㎛ 이상인 1,156개/cm2 보다 적은 결함밀도를 갖는, 마스크에 의해 달성된다.
마스크는 인바(Invar) 또는 수퍼 인바(Super Invar) 재질일 수 있다.
마스크 패턴의 폭은 적어도 30㎛보다 작을 수 있다.
상기와 같이 구성된 본 발명에 따르면, 균일한 두께와 우수한 표면 상태를 가지는 마스크를 제조할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 음극체 몰드를 반복적으로 재사용 할 수 있어 공정 시간, 비용을 감축시키고, 생산성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 FMM을 이용한 OLED 화소 증착 장치를 나타내는 개략도이다.
도 2는 본 발명의 일 실시 예에 따른 전주 도금 장치를 나타내는 개략도이다.
도 3은 본 발명의 일 실시 예에 따른 마스크를 나타내는 개략도이다.
도 4 내지 도 6는 본 발명의 여러 실시 예에 따른 모판의 제조 과정 및 제조된 모판을 이용하여 마스크를 제조하는 과정을 나타내는 개략도이다.
도 7은 SUS 재질 모판의 표면 결함 상태 및 이를 이용하여 제조한 인바 마스크의 표면 결함 상태를 나타내는 비교예의 사진이다.
도 8은 본 발명의 단결정 실리콘 재질 모판의 표면 결함 상태 및 이를 이용하여 제조한 인바 마스크의 표면 결함 상태를 나타내는 실험예의 사진이다.
도 9는 본 발명의 단결정 실리콘 재질 모판에 Secco 에칭을 수행한 후의 표면 결함 상태를 나타내는 실험예의 사진이다.
도 2는 본 발명의 일 실시 예에 따른 전주 도금 장치를 나타내는 개략도이다.
도 3은 본 발명의 일 실시 예에 따른 마스크를 나타내는 개략도이다.
도 4 내지 도 6는 본 발명의 여러 실시 예에 따른 모판의 제조 과정 및 제조된 모판을 이용하여 마스크를 제조하는 과정을 나타내는 개략도이다.
도 7은 SUS 재질 모판의 표면 결함 상태 및 이를 이용하여 제조한 인바 마스크의 표면 결함 상태를 나타내는 비교예의 사진이다.
도 8은 본 발명의 단결정 실리콘 재질 모판의 표면 결함 상태 및 이를 이용하여 제조한 인바 마스크의 표면 결함 상태를 나타내는 실험예의 사진이다.
도 9는 본 발명의 단결정 실리콘 재질 모판에 Secco 에칭을 수행한 후의 표면 결함 상태를 나타내는 실험예의 사진이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 FMM(100)을 이용한 OLED 화소 증착 장치(200)를 나타내는 개략도이다.
도 1을 참조하면, OLED 화소 증착 장치(200)는, 마그넷(310)이 수용되고, 냉각수 라인(350)이 배설된 마그넷 플레이트(300)와, 마그넷 플레이트(300)의 하부로부터 유기물 소스(600)를 공급하는 증착 소스 공급부(500)를 포함한다.
마그넷 플레이트(300)와 소스 증착부(500) 사이에는 유기물 소스(600)가 증착되는 유리 등의 대상 기판(900)이 개재될 수 있다. 대상 기판(900)에는 유기물 소스(600)가 화소별로 증착되게 하는 FMM(100)이 밀착되거나 매우 근접하도록 배치될 수 있다. 마그넷(310)이 자기장을 발생시키고 자기장에 의해 대상 기판(900)에 밀착될 수 있다.
증착 소스 공급부(500)는 좌우 경로를 왕복하며 유기물 소스(600)를 공급할 수 있고, 증착 소스 공급부(500)에서 공급되는 유기물 소스(600)들은 FMM 마스크(100)에 형성된 패턴을 통과하여 대상 기판(900)의 일측에 증착될 수 있다. FMM 마스크(100)의 패턴을 통과한 증착된 유기물 소스(600)는 OLED의 화소(700)로서 작용할 수 있다.
새도우 이펙트(Shadow Effect)에 의한 화소(700)의 불균일 증착을 방지하기 위해, FMM 마스크(100)의 패턴은 경사지게 형성(S)[또는, 테이퍼 형상(S)으로 형성]될 수 있다. 경사진 면을 따라서 대각선 방향으로 패턴을 통과하는 유기물 소스(600)들도 화소(700)의 형성에 기여할 수 있으므로, 화소(700)는 전체적으로 두께가 균일하게 증착될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 전주 도금 장치(10)를 나타내는 개략도이다. 도 2에는 평면 전주 도금 장치(10)를 도시하였지만, 본 발명은 도 2에 도시된 형태에 제한되지는 않으며 평면 전주 도금 장치, 연속 전주 도금 장치 등 공지의 전주 도금 장치에 모두 적용될 수 있음을 밝혀둔다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 전주 도금 장치(10)는, 도금조(11), 음극체(Cathode Body; 20), 양극체(Anode Body; 30), 전원공급부(40)를 포함한다. 이 외에, 음극체(20)를 이동시키기 위한 수단, 마스크로 사용될 도금막(15)[또는, 금속 박판(15)]을 음극체(20)로부터 분리시키기 위한 수단, 커팅하기 위한 수단 등(미도시)을 더 포함할 수 있다.
도금조(11) 내에는 도금액(12)이 수용된다. 도금액(12)은 전해액으로서, 마스크로 사용될 도금막(15)의 재료가 될 수 있다. 일 실시 예로, 철니켈합금인 인바(Invar) 박판을 도금막(15)으로서 제조하는 경우, Ni 이온을 포함하는 용액 및 Fe 이온을 포함하는 용액의 혼합액을 도금액(12)으로 사용할 수 있다. 다른 실시 예로, 철니켈코발트합금인 슈퍼 인바(Super Invar) 박판을 도금막(15)으로 제조하는 경우, Ni 이온을 포함하는 용액, Fe 이온을 포함하는 용액 및 Co 이온을 포함하는 용액의 혼합액을 도금액(12)으로 사용할 수도 있다. 인바 박판, 슈퍼 인바 박판은 OLED의 제조에 있어서 FMM(Fine Metal Mask), 새도우 마스크(Shadow Mask)로 사용될 수 있다. 그리고, 인바 박판은 열팽창계수가 약 약 1.0 X 10-6/℃, 슈퍼 인바 박판은 열팽창계수가 약 1.0 X 10-7/℃ 정도로 매우 낮기 때문에 열에너지에 의해 마스크의 패턴 형상이 변형될 우려가 적어 고해상도 OLED 제조에서 주로 사용된다. 이 외에도 목적하는 도금막(15)에 대한 도금액(12)을 제한없이 사용할 수 있으며, 본 명세서에서는 인바 박판(15)을 제조하는 것을 주된 예로 상정하여 설명한다.
도금액(12)이 외부의 도금액 공급수단(미도시)으로부터 도금조(11)로 공급될 수 있으며, 도금조(11) 내에는 도금액(12)을 순환시키는 순환 펌프(미도시), 도금액(12)의 불순물을 제거하는 필터(미도시) 등이 더 구비될 수 있다.
음극체(20)는 일측이 평평한 평판 형상 등을 가지며, 도금액(12) 내에 음극체(20)의 전부가 침지될 수 있다. 도 2에는 음극체(20) 및 양극체(30)가 수직으로 배치되는 형태가 도시되어 있으나, 수평으로 배치될 수도 있으며, 이 경우에는 도금액(12) 내에 음극체(20)의 적어도 일부 또는 전부가 침지될 수 있다.
음극체(20)는 전도성 재료를 기재(21)[도 4 내지 도 6 참조]로서 포함할 수 있다.
메탈 기재의 경우에는 표면에 메탈 옥사이드들이 생성되어 있을 수 있고, 메탈 제조 과정에서 불순물이 유입될 수 있으며, 다결정 실리콘 기재의 경우에는 개재물 또는 결정립계(Grain Boundary)가 존재할 수 있으며, 전도성 고분자 기재의 경우에는 불순물이 함유될 가능성이 높고, 강도. 내산성 등이 취약할 수 있다. 이하에서는 메탈 옥사이드, 불순물, 개재물, 결정립계 등과 같이 음극체(20)의 표면에 전기장이 균일하게 형성되는 것을 방해하는 요소를 "결함"(Defect)으로 지칭한다. 결함(Defect)에 의해, 상술한 재질의 음극체에는 균일한 전기장이 인가되지 못하여 도금막(15)의 일부가 불균일하게 형성될 수 있다.
UHD 급 이상의 초고화질 화소를 구현하는데 있어서 도금막(15) 및 도금막 패턴의 불균일은 화소의 형성에 악영향을 미칠 수 있다. FMM, 새도우 마스크의 패턴 폭은 수~수십㎛의 크기, 바람직하게는 30㎛보다 작은 크기로 형성될 수 있으므로, 수㎛ 크기의 결함조차 마스크의 패턴 사이즈에서 큰 비중을 차지할 정도의 크기이다.
또한, 상술한 재질의 음극체에서의 결함을 제거하기 위해서는 메탈 옥사이드, 불순물 등을 제거하기 위한 추가적인 공정이 수행될 수 있으며, 이 과정에서 음극체 재료가 식각되는 등의 또 다른 결함이 유발될 수도 있다.
따라서, 본 발명은 음극체(20)의 전도성 기재(21)는 단결정 실리콘 재질의 기재를 사용하는 것을 특징으로 한다. 전도성을 가지도록, 기재(21)는 1019 이상의 고농도 도핑이 수행될 수 있다. 도핑은 기재(21)의 전체에 수행될 수도 있으며, 기재(21)의 표면 부분에만 수행될 수도 있다.
도핑된 단결정 실리콘의 경우는 결함이 없기 때문에, 전주 도금 시에 표면 전부에서 균일한 전기장 형성으로 인한 균일한 도금막(15)이 생성될 수 있는 이점이 있다. 균일한 도금막(15)을 통해 제조하는 FMM(100)은 OLED 화소의 화질 수준을 더욱 개선할 수 있다. 그리고, 결함을 제거, 해소하는 추가 공정이 수행될 필요가 없으므로, 공정비용이 감축되고, 생산성이 향상되는 이점이 있다.
또한, 실리콘 재질의 기재(21)를 사용함에 따라서, 필요에 따라 기재(21)의 표면을 산화(Oxidation), 질화(Nitridation)하는 과정만으로 절연부(25, 26)[또는, 절연막]를 형성할 수 있는 이점이 있다. 절연부(25)는 도금막(15)의 전착을 방지하는 역할을 하여 도금막(15)의 패턴을 형성할 수 있다.
음극체(20)의 표면 상에 도금막(15)이 전착되고, 도금막(15)에 음극체(20)의 절연부(25, 26)와 대응하는 패턴이 형성될 수 있다. 본 발명의 음극체(20)는 도금막(15)의 생성 과정에서 패턴까지 형성할 수 있으므로, 음극체(20)를 "모판"(Mother Plate; 20) 또는 "몰드"라고 표현하고 병기하여 사용한다. 한편, 절연부(25, 26)의 형성없이 음극체(20)에서 도금막(15)을 전착한 후 도금막(15)에 패턴을 형성하는 공정을 별도로 수행할 수도 있다.
양극체(30)는 음극체(20)와 대향하도록 소정 간격 이격 설치되고, 음극체(20)에 대응하는 일측이 평평한 평판 형상 등을 가지며, 도금액(12) 내에 양극체(30)의 전체가 침지될 수 있다. 양극체(30)는 티타늄(Ti), 이리듐(Ir), 루테늄(Ru) 등과 같은 불용성 재료로 구성될 수 있다. 음극체(20)와 양극체(30)는 수cm 정도로 이격 설치될 수 있다.
전원공급부(40)는 음극체(20)와 양극체(30)에 전기 도금에 필요한 전류를 공급할 수 있다. 전원공급부(40)의 (-) 단자는 음극체(20), (+) 단자는 양극체(30)에 연결될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 마스크(100: 100a, 100b)를 나타내는 개략도이다.
도 3을 참조하면, 본 발명의 모판(20)[또는, 음극체(20)]을 포함하는 전주 도금 장치(10)를 사용하여 제조된 마스크(100: 100a, 100b)가 도시되어 있다. 도 3의 (a)에 도시된 마스크(100a)는 스틱형(Stick-Type) 마스크로서, 스틱의 양측을 OLED 화소 증착 프레임에 용접 고정시켜 사용할 수 있다. 도 3의 (b)에 도시된 마스크(100b)는 판형(Plate-Type) 마스크로서, 넓은 면적의 화소 형성 공정에서 사용될 수 있다. 도 3의 (c)는 도 3의 (a) 및 (b)의 A-A' 확대 측단면도이다.
마스크(100: 100a, 100b)의 바디(Body)에는 복수의 디스플레이 패턴(DP)이 형성될 수 있다. 디스플레이 패턴(DP)은 스마트폰 등의 디스플레이 하나에 대응하는 패턴이다. 디스플레이 패턴(DP)을 확대하면 R, G, B에 대응하는 복수의 화소 패턴(PP)을 확인할 수 있다. 화소 패턴(PP)들은 측부가 기울어진 형상, 테이퍼(Taper) 형상을 가질 수 있다[도 3의 (c) 참조]. 수많은 화소 패턴(PP)들은 군집을 이루어 디스플레이 패턴(DP) 하나를 구성하며, 복수의 디스플레이 패턴(DP)이 마스크(100: 100a, 100b)에 형성될 수 있다.
즉, 본 명세서에서 디스플레이 패턴(DP)은 패턴 하나를 나타내는 개념은 아니며, 하나의 디스플레이에 대응하는 복수의 화소 패턴(PP)들이 군집된 개념으로 이해되어야 한다.
본 발명의 마스크(100)는 별도의 패터닝 공정을 거칠 필요 없이, 곧바로 복수의 디스플레이 패턴(DP) 및 화소 패턴(PP)을 가지며 제조되는 것을 특징으로 한다. 그리고, 본 발명의 마스크(100)는 별도의 테이퍼 형성 공정을 거칠 필요 없이, 테이퍼 형상의 패턴[화소 패턴(PP)]을 가지며 제조되는 것을 것을 특징으로 한다. 다시 말해, 전주 도금 장치에서 모판(20)[또는, 음극체(20)]의 표면에 전착되는 도금막(15)은 디스플레이 패턴(DP) 및 테이퍼 형상의 화소 패턴(PP)이 형성되면서 전착될 수 있다. 이하에서, 디스플레이 패턴(DP) 및 화소 패턴(PP)은 패턴으로 혼용되어 사용될 수 있다. 그리고, 이하에서는 모판(20)의 확대 부분으로서 화소 패턴(PP)을 형성하는 것을 주로 도시하여 설명하나, 화소 패턴(PP)의 군집된 개념이 디스플레이 패턴(DP)이므로, 이하의 실시 예들은 화소 패턴(PP)/디스플레이 패턴(DP)을 동시에 형성하는 것으로 이해되어야 한다.
도 4 내지 도 6는 본 발명의 여러 실시 예에 따른 모판(20)의 제조 과정 및 제조된 모판(20)을 이용하여 마스크(15, 100)를 제조하는 과정을 나타내는 개략도이다. 도 4 내지 도 6은 단결정 실리콘 재질의 모판(20)을 제조하는 예시이며, 본 발명의 모판(20)이 반드시 도 4 내지 도 6의 실시 예에 제한되는 것은 아님을 밝혀둔다.
제1 실시예로, 도 4의 (a)를 참조하면, 전도성 기재(21)를 준비한다. 기재(21)는 음극체(20)로 사용되는 재질로서, 단결정 실리콘 재질의 기재(21)를 사용할 수 있으며, 전도성을 갖도록 고농도 도핑된 단결정 실리콘을 사용할 수 있음은 상술한 바 있다.
다음으로, 도 4의 (b)를 참조하면, 기재(21)의 적어도 일면 상에 절연부(25)를 형성할 수 있다. 절연부(25)는 패턴을 가지고 형성될 수 있고, 테이퍼 형상의 패턴을 가지는 것이 바람직하다. 절연부(25)는 전도성 기재(21)를 베이스로 하는 실리콘 산화물, 실리콘 질화물 등일 수 있고, 포토레지스트를 사용할 수도 있다. 포토레지스트를 사용하여 테이퍼 형상의 패턴을 형성할 때에는 다중 노광 방법, 영역마다 노광 강도를 다르게 하는 방법 등을 사용할 수 있다. 이에 따라, 모판(20)[또는, 음극체(20)]이 제조될 수 있다.
다음으로, 도 4의 (c)를 참조하면, 모판(20)[또는, 음극체(20)]과 대향하는 양극체(미도시)를 준비한다. 양극체(미도시)는 도금액(미도시)에 침지되어 있고, 모판(20)은 전부 또는 일부가 도금액(미도시)에 침지되어 있을 수 있다. 모판(20)[또는, 음극체(20)]과 대향하는 양극체 사이에 형성된 전기장으로 인해 도금막(15)이 모판(20)의 표면에서 전착되어 생성될 수 있다. 다만, 기재(21)의 노출된 표면에서만 도금막(15)이 생성되고, 절연부(25) 표면에서는 도금막(15)이 생성되지 않으므로, 도금막(15)에 패턴(PP)이 형성될 수 있다.
기재(21) 표면으로부터 도금막(15)이 전착되면서 두꺼워지기 때문에, 절연부(25)의 상단을 넘기 전까지만 도금막(15)을 형성하는 것이 바람직하다. 즉, 절연부(25)의 두께보다 도금막(15)의 두께가 더 작을 수 있다. 도금막(15)은 절연부(25)의 패턴 공간에 채워지며 전착되므로, 절연부(25)의 패턴과 역상을 가지는 테이퍼 형상을 가지며 생성될 수 있다.
다음으로, 도 4의 (d)를 참조하면, 모판(20)[또는, 음극체(20)]을 도금액(미도시) 바깥으로 들어올린다. 도금액 바깥에서, 도금막(15)과 모판(20)를 분리하면, 도금막(15)이 생성된 부분은 마스크(100)[또는, 마스크 바디]를 구성하고, 도금막(15)이 생성되지 않은 부분은 화소 패턴(PP), 디스플레이 패턴(DP)[또는, 마스크 패턴]을 구성할 수 있다.
제2 실시예로, 도 5의 (a)를 참조하면, 전도성 기재(21)를 준비한다. 도 4의 (a)와 동일하므로 설명을 생략한다.
다음으로, 도 5의 (b)를 참조하면, 기재(21)의 적어도 일면 상에 음각 패턴(28)을 형성할 수 있다. 음각 패턴(28)은 직각 형상, 테이퍼 형상 등일 수 있고, 습식 식각, 건식 식각 등의 방법을 이용하여 형성할 수 있다.
다음으로, 도 5의 (c)를 참조하면, 음각 패턴(28) 내에 절연부(26)를 매립할 수 있다. 절연부(26)는 코팅, 증착, 프린팅 등의 방법을 사용하여 음각 패턴(28) 내에 형성할 수 있다. 절연부(25)는 전도성 기재(21)를 베이스로 하는 실리콘 산화물, 실리콘 질화물 등일 수 있고, 포토레지스트를 사용할 수도 있다. 이에 따라, 모판(20)[또는, 음극체(20)]이 제조될 수 있다.
다음으로, 도 5의 (d)를 참조하면, 전주 도금을 수행한다. 전주 도금 과정은 도 4의 (c)와 동일하므로 설명을 생략한다. 도금막(15)은 음각 패턴(28)[또는, 절연부(26)]이 배치된 표면을 제외한 나머지 기재(21)의 표면 상에서 전착되어 생성될 수 있다. 절연부(26) 표면에서는 도금막(15)이 생성되지 않으므로, 도금막(15)에 패턴(PP)이 형성될 수 있다.
다음으로, 도 5의 (e)를 참조하면, 모판(20)[또는, 음극체(20)]으로부터 도금막(15)을 분리한다. 도 4의 (d)와 동일하므로 설명을 생략한다.
제3 실시예로, 도 6의 (a)를 참조하면, 전도성 기재(21)를 준비한다. 도 4의 (a)와 동일하므로 설명을 생략한다.
다음으로, 도 6의 (b)를 참조하면, 전도성 기재(21) 자체를 모판(20)으로 사용하여 전주 도금을 수행한다. 전도성 기재(21)의 전 표면 상에 도금막(15)이 생성될 수 있다. 전주 도금 과정은 도 4의 (c)와 동일하므로 설명을 생략한다.
다음으로, 도 6의 (c)를 참조하면, 모판(20)[또는, 음극체(20)]으로부터 도금막(15)을 분리한다. 도 4의 (d)와 동일하므로 설명을 생략한다. 다만, 도금막(15)은 별도의 마스크 패턴이 형성되지 않은 상태이다.
다음으로, 도 6의 (d)를 참조하면, 도금막(15)에 마스크 패턴(PP)을 형성할 수 있다. 마스크 패턴(PP)은 포토레지스트를 이용한 리소그래피 공정, 식각 공정, 레이저 식각 공정 등을 사용할 수 있다. 마스크 패턴(PP)은 직각 형상, 테이퍼 형상 등을 가질 수 있다.
위와 같이, 본 발명의 여러 실시 예에 따라 전도성 단결정 실리콘 기재(21)를 포함하는 모판(20)[또는, 음극체(20)]은 표면에 결함이 존재하지 않거나, 매우 적은 상태로 존재할 수 있다. 특히, 수~수십㎛의 크기로 형성되는 마스크 패턴에 영향을 줄 정도의 크기인 2㎛ 이상의 크기를 가지는 결함은 존재하지 않는다고 볼 수 있다. 금속, 다결정 실리콘 재질의 기재를 포함하는 모판[또는, 음극체]보다 전도성 단결정 실리콘 기재(21)를 포함하는 모판(20)의 결함밀도가 단연코 낮다고 할 수 있으므로, 표면에 전기장이 균일하게 인가될 수 있으며, 이로부터 전착 형성되는 도금막(15)의 표면에서의 결함밀도도 낮게 형성될 수 있다. 따라서, 균일한 두께와 우수한 표면 상태를 가지고, 명확한 마스크 패턴으로 화소 증착을 안정되게 수행할 수 있는 이점을 제공한다.
이하에서는, SUS 재질의 모판과 단결정 실리콘 재질의 모판을 실험적으로 비교한다.
도 7은 SUS 재질 모판의 표면 결함 상태 및 이를 이용하여 제조한 인바 마스크의 표면 결함 상태를 나타내는 비교예의 사진이다. 도 8은 본 발명의 단결정 실리콘 재질 모판(20)의 표면 결함 상태 및 이를 이용하여 제조한 인바 마스크(15, 100)의 표면 결함 상태를 나타내는 실험예의 사진이다.
단결정 실리콘 재질의 모판(20)을 준비하고, 이에 대한 비교예로서 SUS 재질의 모판을 준비하였다. Ni 이온을 포함하는 용액 및 Fe 이온을 포함하는 용액의 혼합액을 도금액(12)으로 사용하고, 전류밀도 60mA/cm2으로 10분간 전주 도금을 수행하였다. 도금막(15)[또는, 마스크(100)]의 두께는 10㎛로 형성하였다.
2㎛ 이상의 직경을 가지는 불순물, 개재물, 메탈 옥사이드 등의 결함들을 산정하였다. 마스크 패턴(PP)의 폭이 10㎛까지 축소될 수 있는 것을 고려하여, 2㎛ 이상의 직경을 가지는 결함이면 마스크 패턴 사이즈의 20%를 차지하기 때문에, 화소 형성을 실패하게 하는 주요 요인이 될 수 있다고 보았다. 결함의 개수는 현미경을 사용하여 200배로 확대한 후, 소정의 면적(600㎛ X 500㎛, 0.003cm2) 내에 존재하는 결함의 개수를 확인하고, 이를 1cm2 의 단위 면적으로 환산하여 결함의 개수를 곱하는 방식으로 산정하였다.
도 7의 (a)는 SUS 재질 모판의 도금 전, 도 7의 (b)는 SUS 재질 모판의 도금 후의 표면 상태를 나타내고, 도 7의 (c)는 SUS 재질 모판에서 전주 도금으로 형성된 인바 마스크의 표면 상태를 나타낸다. 200배 배율에서 도금 전후의 위치를 특정하기 위해, 눈에 가장 잘 띄는 몇개의 결함들을 기준(파란 점선 원, 빨간 점선 사각형 참조)으로 하였다.
결함밀도(결함개수/cm2)는, 도 7의 (a)에서 38,362개/ cm2, 도 7의 (b)에서 27,463개/cm2, 도 7의 (c)에서 12,396개/cm2를 나타냈다. SUS 재질 모판의 도금 전후로 결함밀도가 감소하였으나, 이는 전주 도금 과정에서 결함 제거, 도금액으로 결함 이탈, 인바 도금막에 전사 등으로 감소된 것으로 판단된다.
특히, 전주 도금으로 형성된 인바 마스크[도 7의 (c)]에서도 12,396개/cm2의 결함밀도가 관찰되었다. 그리고, 인바 마스크에서 결함이 발생한 부분도, SUS 재질 모판에서 결함이 위치하는 부분과 상당히 일치함을 확인할 수 있었다. 이는 SUS 재질의 모판의 결함이 위치하는 부분에서 전기장이 불균일하게 형성된 결과, 도금막의 표면이 불균일하게 형성되었음을 의미한다. 모판의 결함이 도금막의 결함으로 전사되는 비율은 대략 (12,396 / 38,362) X 100 = 32.3(%)로 결정될 수 있다.
도 8의 (a)는 단결정 실리콘 재질 모판(20)의 도금 전, 도 8의 (b)는 단결정 실리콘 재질 모판(20)의 도금 후의 표면 상태를 나타내고, 도 8의 (c)는 단결정 실리콘 재질 모판(20)에서 전주 도금으로 형성된 인바 마스크(15, 100)의 표면 상태를 나타낸다.
결함밀도(결함개수/cm2)는, 도 8의 (a), 도 8의 (b), 도 8의 (c)에서 모두 0개/ cm2를 나타냈다. 즉, 본 발명의 단결정 실리콘 재질의 모판(20)은 표면에 2㎛ 이상의 직경을 가지는 옥사이드, 불순물, 개재물 등의 결함이 없음을 의미한다.
특히, 전주 도금으로 형성된 인바 마스크[도 8의 (c)]에서도 0개/ cm2의 결함밀도가 관찰되는데, 모판(20)에 2㎛ 이상의 직경을 가지는 결함이 없으므로, 모판(20)의 전 표면에서 전기장이 균일하게 형성되어 도금막(15, 100)의 표면도 균일하게 형성되었음을 확인할 수 있다.
도 9는 본 발명의 단결정 실리콘 재질 모판에 Secco 에칭을 수행한 후의 표면 결함 상태를 나타내는 실험예의 사진이다.
도 8에서 단결정 실리콘 재질 모판(20)의 결함밀도가 0개/ cm2로 관찰되었으며, 결함밀도의 하한값이 아닌 상한값을 확인하기 위해, 도 9에서는 단결정 실리콘 재질 모판(20)의 결함을 최대로 증폭하여 결함밀도를 측정하였다.
단결정 실리콘 재질 모판(20)의 표면 옥사이드를 제거하는 공정으로서 HF(49%) 용액을 이용하여 15분간 에칭을 수행하였다. 이어서, HF : DI water : K2Cr2O7 = 1.5L : 0.75L : 33g을 혼합한 Secco 식각액을 이용하여 2분간 Secco 에칭을 수행하였다. Secco 에칭은 실리콘의 결함을 확인하기 위한 에칭으로서, 결함이 있는 부분이 높은 에칭비(etching rate)를 가지고 에칭되기 때문에, 단결정 실리콘 재질 모판(20)의 결함이 최대한 증폭될 수 있다.
도 9의 (a), (b), (c)는 Secco 에칭 후 모판(20)의 각각 다른 위치에서 결함을 확인한 사진이다. 도 9의 (a)에서는 2개, 도 9의 (b)에서는 9개, 도 9의 (c)에서는 32개의 2㎛ 이상의 직경을 가지는 결함이 확인되었다. 결함의 측정면적은 1.24 X 10-2 cm2이다. 이를 단위면적으로 환산하면, 결함밀도(결함개수/cm2)는 도 9의 (a)에서 161개/ cm2, 도 9의 (b)에서 726개/cm2, 도 9의 (c)에서 2,581개/cm2를 나타내며, 평균값은 1,156개/cm2를 나타낸다.
따라서, 도 9의 단결정 실리콘 재질 모판에서 결함밀도(1,156개/cm2)는 도 7의 SUS 재질의 모판에서의 결함밀도(38,362개/ cm2)와 대비할 때 3% 정도밖에 되지 않는다. 결함을 증폭시킨 도 9의 단결정 실리콘 재질 모판으로 인바 마스크를 전주 도금한다고 하여도, 결함밀도가 1,156개/cm2보다 낮게 나타날 것으로 예상할 수 있다[도 7의 결함 전사 확률 32.3(%)을 동일하게 적용하면, 1,156 X 0.323 = 373 개/cm2 도출].
도 8과 도 9를 고려하면, 본 발명의 단결정 실리콘 재질 모판(20)을 이용하여 인바 마스크(15, 100)를 전주 도금으로 형성하였을 때, 2㎛ 이상의 직경을 가지는 결함에 대한 결함밀도가 적게는 0개/cm2, 많아도 1,156개/cm2 보다 적다고 볼 수 있다. 따라서, 금속, 다결정 실리콘 등을 전극체로 사용하여 전착 형성한 도금막보다 본 발명의 단결정 실리콘을 전극체로 사용하여 전착 형성한 도금막이 결함밀도가 현저하게 낮은 수치를 가질 수 있다.
위와 같이, 본 발명의 단결정 실리콘 재질의 모판(20)는 표면 결함밀도가 매우 낮으므로, 전주 도금 과정에서 균일한 전기장을 형성할 수 있고 균일한 두께와 우수한 표면 상태를 가지는 도금막(15)[또는, 마스크(100)]를 제조할 수 있는 효과가 있다. 또한, 도금막(15)[또는, 마스크(100)]의 마스크 패턴이 ㎛ 스케일에서 오차가 발생하지 않고 명확하게 형성될 수 있으므로, 초고화질의 OLED 화소를 증착 형성할 수 있는 효과가 있다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.
10: 전주 도금 장치
11: 도금조
12: 도금액
15: 도금막
20: 모판, 음극체
21: 전도성 기재
25, 26: 절연부
28: 음극 패턴
30: 양극체
40: 전원공급부
100: 마스크, 새도우 마스크, FMM(Fine Metal Mask)
200: OLED 화소 증착 장치
DP: 디스플레이 패턴
PP: 화소 패턴, 마스크 패턴
11: 도금조
12: 도금액
15: 도금막
20: 모판, 음극체
21: 전도성 기재
25, 26: 절연부
28: 음극 패턴
30: 양극체
40: 전원공급부
100: 마스크, 새도우 마스크, FMM(Fine Metal Mask)
200: OLED 화소 증착 장치
DP: 디스플레이 패턴
PP: 화소 패턴, 마스크 패턴
Claims (12)
- 전주 도금(Electroforming)으로 OLED 화소 형성용 마스크 제조시 사용되는 모판(Mother Plate)으로서,
전도성 단결정 실리콘 재질인 기재를 포함하고,
기재의 표면은 직경이 2㎛ 이상인 0개/cm2 내지 1,156개/cm2의 결함밀도를 가지며,
노출된 단결정 실리콘의 표면 전부에서 균일한 전기장이 형성되어 도금막이 형성되고, 도금막은 FMM(Fine Metal Mask)이 되는, 모판. - 제1항에 있어서,
기재는 일면 상에 음각 패턴이 형성되고, 음각 패턴 내에 절연부가 매립되는, 모판. - 제1항에 있어서,
기재의 일면 상에 패턴을 구성하며 형성된 절연부를 더 포함하는, 모판. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
기재는 적어도 1019 cm-3 이상 도핑된, 모판. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제2항 또는 제3항에 있어서,
절연부는 포토레지스트, 실리콘 산화물, 실리콘 질화물 재질 중 어느 하나인, 모판. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
모판은 전주 도금에서 음극체(Cathode Body)로 사용되는, 모판. - 전주 도금(Electroforming)으로 OLED 화소 형성용 마스크를 제조하는 방법으로서,
(a) 전도성 단결정 실리콘 재질인 기재를 포함하고, 기재의 표면은 직경이 2㎛ 이상인 0개/cm2 내지 1,156개/cm2의 결함밀도를 갖는 음극체를 제공하는 단계;
(b) 음극체 및 음극체에 이격되어 배치되는 양극체(Anode Body)의 적어도 일부를 도금액에 침지하고, 음극체 및 양극체 사이에 전기장을 인가하는 단계;
(c) 직경이 2㎛ 이상인 결함밀도가 음극체보다 적도록, 음극체의 표면에서 도금막이 형성되어 마스크 바디를 구성하는 단계; 및
(d) 마스크 바디에 마스크 패턴을 형성하는 단계
를 포함하고,
노출된 단결정 실리콘의 표면 전부에서 균일한 전기장이 형성되어 도금막이 형성되고, 도금막은 FMM(Fine Metal Mask)이 되는, 마스크의 제조 방법. - 전주 도금(Electroforming)으로 OLED 화소 형성용 마스크를 제조하는 방법으로서,
(a) 전도성 단결정 실리콘 재질인 기재, 및 기재의 일면 상에 형성된 음각 패턴 내에 매립되거나, 기재의 일면 상에 패턴을 가지며 형성되는 절연부를 포함하고, 기재의 표면은 직경이 2㎛ 이상인 0개/cm2 내지 1,156개/cm2의 결함밀도를 갖는 음극체를 제공하는 단계;
(b) 음극체 및 음극체에 이격되어 배치되는 양극체(Anode Body)의 적어도 일부를 도금액에 침지하고, 음극체 및 양극체 사이에 전기장을 인가하는 단계; 및
(c) 직경이 2㎛ 이상인 결함밀도가 음극체보다 적도록, 음극체의 표면에서 도금막이 형성되어 마스크 바디를 구성하고, 절연부의 표면에서 도금막의 형성이 방지되어 마스크 패턴을 구성하는 단계
를 포함하고,
노출된 단결정 실리콘의 표면 전부에서 균일한 전기장이 형성되어 도금막이 형성되고, 도금막은 FMM(Fine Metal Mask)이 되는, 마스크의 제조 방법. - 전도성 단결정 실리콘 재질인 기재 상에서, 노출된 단결정 실리콘의 표면 전부에서 균일한 전기장이 형성되어 전주 도금(Electroforming)으로 제조되는 OLED 화소 형성용 마스크로서,
마스크의 표면은 직경이 2㎛ 이상인 1,156개/cm2 보다 적은 결함밀도를 가지고, 마스크는 FMM(Fine Metal Mask)이 되는, 마스크. - 전도성 단결정 실리콘 재질인 기재 상에서, 노출된 단결정 실리콘의 표면 전부에서 균일한 전기장이 형성되어 전주 도금(Electroforming)으로 제조되는 OLED 화소 형성용 마스크로서,
마스크 바디 및 마스크 바디에 형성된 마스크 패턴을 포함하고,
마스크 바디의 표면은 직경이 2㎛ 이상인 1,156개/cm2 보다 적은 결함밀도를 가지고, 마스크는 FMM(Fine Metal Mask)이 되는, 마스크. - 제9항 또는 제10항에 있어서,
마스크는 인바(Invar) 또는 수퍼 인바(Super Invar) 재질인, 마스크. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
마스크 패턴의 폭은 적어도 30㎛보다 작은, 마스크.
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| JP2003282252A (ja) * | 2002-03-26 | 2003-10-03 | Seiko Epson Corp | マスクの製造方法、有機エレクトロルミネッセンス装置の製造方法、有機エレクトロルミネッセンス装置 |
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| JP2003282252A (ja) * | 2002-03-26 | 2003-10-03 | Seiko Epson Corp | マスクの製造方法、有機エレクトロルミネッセンス装置の製造方法、有機エレクトロルミネッセンス装置 |
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