CN109863259A - 母板、母板的制造方法、掩模的制造方法及oled像素蒸镀方法 - Google Patents

母板、母板的制造方法、掩模的制造方法及oled像素蒸镀方法 Download PDF

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Abstract

本发明涉及一种母板、母板的制造方法、掩模的制造方法及OLED像素蒸镀方法。本发明涉及的母板的制造方法，用于制造在通过电铸来制造掩模时所使用的母板，其特征在于，包含以下步骤：(a)提供导电性单晶硅材质的基材；以及(b)在基材的至少一表面上形成具有图案的绝缘部。

Description

母板、母板的制造方法、掩模的制造方法及OLED像素蒸镀方法
技术领域
本发明涉及一种母板、母板的制造方法、掩模的制造方法及OLED像素蒸镀方法，更详细涉及一种在通过电铸方式来制造镀膜的过程中采用单晶硅材质的母板、母板的制造方法、掩模的制造方法及OLED像素蒸镀方法。
背景技术
最近在薄板制造中进行有关电铸(Electroforming)方法的研究。电铸方法是将阳极体、阴极体浸渍于电解液中，并施加电源，以使金属薄板电沉积于阴极体的表面上，因此，是一种可以制造极薄板并且能够量产的方法。
另一方面，作为在OLED制造工艺中形成像素的技术，主要是利用FMM(精细金属掩模，Fine Metal Mask)法，该法使薄膜的金属掩模(阴影掩模，Shadow Mask)与基板紧贴，并将有机物蒸镀于所需位置。
现有的掩模制造方法如下：设置将被用作掩模的金属薄板，并于金属薄板上涂布PR(光刻胶，Photoresist)后，进行图案化，或是以具有图案的方式涂布PR后，通过蚀刻制造具有图案的掩模。
另外，其他方法如下：使用金属电极，通过电铸方式，在金属电极上以镀覆方式蒸镀薄膜，并在镀覆薄膜上形成图案，以制造掩模。
上述现有的FMM制造过程伴随有每次在基板上涂布PR并进行蚀刻的工序，因此，具有工艺时间、成本增加而生产性降低的问题。
在超高画质的OLED制造工艺中，数μm的微细缺陷也有可能导致像素蒸镀的失败，因此，需要在掩模薄膜的表面尽可能减少杂质、夹杂物、空隙等缺陷。然而，当使用现有的金属材料的电极进行电铸时，会有因金属电极表面微尺度的缺陷或是结晶构造的不完全、不均匀而在电沉积的镀膜的表面本身产生缺陷的问题。因此，使用无缺陷的电极可以说是制造具有均匀厚度与表面状态的FMM的起点。
发明内容
技术问题
因此，本发明是为了解决上述的现有技术的各种问题而研究的，其目的在于，提供一种可制造具有均匀厚度与优异表面状态的掩模的母板、母板的制造方法、掩模的制造方法。
另外，本发明的目的在于，提供一种能将母板重复再利用而可减少工艺时间、成本并提升生产性的母板、母板的制造方法、掩模的制造方法。
技术方案
本发明的上述目的可通过母板的制造方法来达成，该方法用于制造在通过电铸来制造OLED像素形成用掩模时所使用的母板，其包含以下步骤：(a)提供导电性单晶硅材质的基材；以及(b)在基材的至少一表面上形成具有图案的绝缘部。
并且，本发明的上述目的可通过母板的制造方法来达成，该方法用于制造在通过电铸来制造OLED像素形成用掩模时所使用的母板，该母板包括：导电性单晶硅材质的基材，在一表面上形成有凹印图案；以及绝缘部，其埋入凹印图案内。
基材可至少被掺杂1019cm-3以上。
绝缘部可为光刻胶、氧化硅、氮化硅材料中的任意一种。
基材的表面可具有直径为2μm以上的0个/cm2～1156个/cm2的缺陷密度。
在除了形成有绝缘部的表面以外的被暴露的单晶硅的整个表面，形成均匀的电场，以形成镀膜，并且通过防止在绝缘部上形成镀膜，使得镀膜具有图案，具有图案的镀膜可构成FMM(精细金属掩模，Fine Metal Mask)。
并且，本发明的上述目的可通过母板来达成，该母板在通过电铸来制造OLED像素形成用掩模时所使用，包括：导电性单晶硅材质的基材；以及绝缘部，具有图案并形成于基材的至少一表面上。
并且，本发明的上述目的可通过母板来达成，该母板在通过电铸来制造OLED像素形成用掩模时所使用，包括：导电性单晶硅材质的基材；以及绝缘部，在基材的至少一表面上形成有凹印图案，所述绝缘部形成于凹印图案内。
基材的表面可具有直径为2μm以上的0个/cm2～1156个/cm2的缺陷密度。
基材可至少被掺杂1019cm-3以上。
绝缘部可为光刻胶、氧化硅、氮化硅材料中的任意一种。
并且，本发明的上述目的可通过掩模的制造方法来达成，该方法通过电铸来制造OLED像素形成用掩模，其包含以下步骤：(a)提供导电性单晶硅材质的基材；(b)在基材的至少一表面上形成具有图案的绝缘部，以制造阴极体；(c)配置阴极体以及与阴极体隔开的阳极体(Anode Body)，并将阴极体的至少一部分浸渍于镀液中；以及(d)在阴极体与阳极体间施加电场。
并且，本发明的上述目的可通过掩模的制造方法来达成，该方法通过电铸来制造OLED像素形成用掩模，其包含以下步骤：(a)提供导电性单晶硅材质的基材；(b)在基材的至少一表面上形成凹印图案；(c)在凹印图案内形成绝缘部，以制造阴极体；(d)配置阴极体以及与阴极体隔开的阳极体，并将阴极体的至少一部分浸渍于镀液中；以及(e)在阴极体与阳极体间施加电场。
可在阴极体的表面形成镀膜，以构成掩模体，并且通过防止在绝缘部的表面形成镀膜，以构成掩模图案。
并且，本发明的上述目的可通过OLED像素蒸镀方法来达成，该方法使用通过电铸来制造的OLED像素形成用掩模，其包含以下步骤：(a)令使用上述掩模的制造方法所制造的掩模对应于目标基板；(b)将有机物源通过掩模供给到目标基板；以及(c)有机物源通过掩模的图案并蒸镀于目标基板。
发明效果
根据上述的本发明，能够制造具有均匀厚度与优异表面状态的掩模。
另外，根据本发明，能够将阴极体模具重复再利用而可减少工艺时间、成本并提升生产性。
附图说明
图1是本发明一实施例涉及的使用FMM的OLED像素蒸镀装置的示意图。
图2是本发明一实施例涉及的电铸装置的示意图。
图3是本发明一实施例涉及的掩模的示意图。
图4至图6是本发明各种实施例涉及的母板的制造过程以及使用所制造的母板来制造掩模的过程的示意图。
图7是SUS材质母板的表面缺陷状态以及使用其所制造的因瓦合金(invar)掩模的表面缺陷状态的比较例的照片。
图8是本发明的单晶硅材质的母板的表面缺陷状态以及使用其所制造的因瓦合金掩模的表面缺陷状态的实验例的照片。
图9是示出对本发明单晶硅材质的母板进行Secco蚀刻后的表面缺陷状态的实验例照片。
附图说明
10：电铸装置
11：镀槽
12：镀液
15：镀膜、金属薄板
20：母板、阴极体
21：导电性基材
25、26：绝缘部
28：凹印图案
30：阳极体
40：电源供给部
100：掩模、阴影掩模、FMM
200：OLED像素蒸镀装置
DP：显示器图案
PP：像素图案、掩模图案
具体实施方式
后述本发明的详细说明将参照附图，该附图将能够实施本发明的特定实施例作为示例示出。将详细说明这些实施例，以便本领域技术人员可充分地实施本发明。应理解本发明的各种实施例虽互为不同，但无须相互排斥。例如，在此所记载的特定形状、构造及特性与一实施例有关，能够在不脱离本发明精神及范围下以其他实施例实现。另外，应理解各自所公开的实施例内的个别构成要素的位置或配置，可在不脱离本发明精神及范围下加以变更。因此，后述的详细说明并非采取限定之意，只要能适当地说明，本发明的范围仅由所附的权利要求及其等同物限定。附图中类似的附图标记在各个方面指代相同或类似的功能，为了方便起见，长度、面积及厚度等与其形态还可以夸张表现。
以下，将参照附图详细说明有关本发明的优选实施例，以便本领域技术人员能够容易地实施本发明。
图1是本发明一实施例涉及的使用FMM 100的OLED像素蒸镀装置200的示意图。
参照图1，OLED像素蒸镀装置200包括：磁板300，其收纳磁铁310，并配设有冷却水管线350；以及蒸镀源供给部500，其自磁板300的下部供给有机物源600。
在磁板300与蒸镀源供给部500之间，可插入用于蒸镀有机物源600的玻璃等目标基板900。可将按照不同像素蒸镀有机物源600的FMM 100配置成与目标基板900紧贴或是非常靠近。磁铁310能够产生磁场并通过磁场与目标基板900紧贴。
蒸镀源供给部500可往返左右路径并供给有机物源600，自蒸镀源供给部500供给的有机物源600可通过形成于FMM掩模100的图案，蒸镀于目标基板900的一侧。通过FMM掩模100的图案后所蒸镀的有机物源600可用作OLED的像素700。
为了防止由阴影效应(Shadow Effect)导致的像素700的不均匀蒸镀，FMM掩模100的图案可倾斜形成(S)(或形成为锥形(S))。沿着倾斜表面在对角线方向上通过图案的有机物源600亦可有助于像素700的形成，因此，像素700能够以整体均匀的厚度蒸镀。
图2是本发明一实施例涉及的电铸装置10的示意图。图2中示出平面电铸装置10，但是本发明不限于图2所示形态，在平面电铸装置、连续电铸装置等公知电铸装置中皆可应用。
参照图2，本发明一实施例涉及的电铸装置10包括镀槽11、阴极体(Cathode Body)20、阳极体(Anode Body)30、电源供给部40。除此之外，还可包括用于移动阴极体20的装置、用于自阴极体20分离将被用作掩模的镀膜15(或金属薄板15)的装置、用于切割的装置等(未图示)。
在镀槽11内收纳有镀液12。镀液12为电解液，可成为将被用作掩模的镀膜15的材料。作为一实施例，当制造铁镍合金的因瓦合金(Invar)薄板作为镀膜15时，可使用含有Ni离子的溶液及含有Fe离子的溶液的混合液作为镀液12。作为其他实施例，当制造铁镍钴合金的超因瓦合金(Super Invar)薄板作为镀膜15时，亦可使用含有Ni离子的溶液、含有Fe离子的溶液及含有Co离子的溶液的混合液作为镀液12。因瓦合金薄板、超因瓦合金薄板在OLED的制造中可被用作FMM、阴影掩模(Shadow Mask)。并且，因瓦合金薄板的热膨胀系数为约1.0×10-6/℃，超因瓦合金薄板的热膨胀系数为约1.0×10-7/℃，非常低，因此，掩模的图案形状因热能而变形的可能性低，主要使用于高分辨率OLED的制造中。除此之外，亦可不受限制地使用相对于目标镀膜15的镀液12，在本说明书中，假设制造因瓦合金薄板作为主要例子来进行说明。
镀液12可以自外部的镀液供给装置(未图示)供给至镀槽11，在镀槽11内还可具备使镀液12循环的循环泵(未图示)、除去镀液12中杂质的过滤器(未图示)等。
阴极体20具有一侧平坦的平板状等，阴极体20整体可浸渍于镀液12中。图2中示出阴极体20及阳极体30垂直配置的形态，然而，有时亦可水平配置，此时，阴极体20的至少一部分或整体可浸渍于镀液12中。
阴极体20可包含导电性材料作为基材21(参照图4至图6)。
在金属基材的情形时，可在其表面生成金属氧化物，且在金属制造过程中可流入杂质；在多晶硅基材的情形时，可存在有夹杂物或晶界(Grain Boundary)；在导电性高分子基材的情形时，含有杂质的可能性高，且强度、耐酸性等可能脆弱。以下，将诸如金属氧化物、杂质、夹杂物、晶界等的妨碍在阴极体20的表面均匀地形成电场的因素称作“缺陷”(Defect)。由于缺陷，前述材质的阴极体无法被施加均匀的电场，镀膜15的一部分可能不均匀地形成。
在实现UHD级以上的超高画质像素时，镀膜15及镀膜图案的不均匀可能会对像素的形成带来不良影响。FMM、阴影掩模的图案宽度可形成为数～数十μm的尺寸，优选为小于30μm的尺寸，因此，即便是数μm尺寸的缺陷，也是在掩模的图案尺寸中占据大比重的尺寸。
另外，为了除去在上述材质的阴极体中的缺陷，进行用于除去金属氧化物、杂质等的追加工序，在该过程中也有可能进一步地引发蚀刻阴极体材料等其他缺陷。
因此，本发明的特征在于：阴极体20的导电性基材21使用单晶硅材质的基材。为了具有导电性，基材21可以以1019以上的高浓度被掺杂。掺杂可对基材21的整体进行，亦可仅对基材21的表面部分进行。
在已被掺杂的单晶硅中没有缺陷，因此，电铸时，由于可在表面整体形成均匀的电场而生成均匀的镀膜15。通过均匀的镀膜15来制造的FMM100可进一步改善OLED像素的画质水平。并且，由于无须进行除去、消除缺陷的追加工序，因此，可减少工艺成本，并提升生产性。
另外，通过使用硅材质的基材21，根据需要，仅凭对于基材21表面进行氧化(Oxidation)、氮化(Nitridation)的过程，就可形成绝缘部25、26(或绝缘膜)。绝缘部25具有防止镀膜15的电沉积的作用，可形成镀膜15的图案。
镀膜15电沉积于阴极体20的表面上，可在镀膜15上形成与阴极体20的绝缘部25、26对应的图案。本发明的阴极体20在镀膜15的生成过程中连图案也可形成，因此，将阴极体20表示成“母板”20或“模”而合并记载、使用。另一方面，也可以在不形成绝缘部25、26的情况下，在阴极体20电沉积镀膜15后，另外进行在镀膜15形成图案的工序。
将阳极体30以与阴极体20对置的方式隔开规定间隔地设置，并具有对应于阴极体20的一侧平坦的平板状等，阳极体30的整体可浸渍于镀液12中。阳极体30可由诸如钛(Ti)、铱(Ir)、钌(Ru)的不溶性材料形成。阴极体20与阳极体30可被设置成隔开数cm。
电源供给部40可将电镀所需的电流供给至阴极体20与阳极体30。电源供给部40的(-)端子可与阴极体20连接，(+)端子则与阳极体30连结。
图3是本发明一实施例的掩模100(100a、100b)的示意图。
参照图3，示出通过使用包括本发明的母板20(或阴极体20)的电铸装置10来制造的掩模100(100a、100b)。图3的(a)所示掩模100a为条型(Stick-Type)掩模，可使条两侧熔接固定于OLED像素蒸镀架而使用。图3的(b)所示掩模100b为板型(Plate-Type)掩模，可利用于大面积的像素形成工艺中。图3的(c)为图3的(a)及图3的(b)的A-A’放大侧剖视图。
可在掩模100(100a、100b)的本体(Body)形成多个显示器图案DP。显示器图案DP为对应于一个智能手机等的显示器的图案。若将显示器图案DP放大，则可确认对应于R、G、B的多个像素图案PP。像素图案PP可具有侧部倾斜的形状、锥(Taper)形(参照图3的(c))。众多像素图案PP形成集合而构成一个显示器图案DP，多个显示器图案DP可形成于掩模100(100a、100b)。
即，在本说明书中，显示器图案DP并非表示一个图案的概念，应理解成对应于一个显示器的多个像素图案PP集合的概念。
本发明的掩模100的特征在于：无须经过额外的图案化工序，而是直接在具有多个显示器图案DP及像素图案PP的同时被制成。并且，本发明的掩模100的特征在于：无须经过额外的锥度形成工序，而是在具有锥形图案(像素图案PP)的同时被制成。换言之，在电铸装置中电沉积于母板20(或阴极体20)表面的镀膜15可在形成显示器图案DP及锥形的像素图案PP的同时，被电沉积。以下，显示器图案DP及像素图案PP会以图案来混用。并且，以下，母板20的放大部分主要是示出并说明形成像素图案PP，但是像素图案PP的集合概念即为显示器图案DP，因此，以下实施例应理解成同时形成像素图案PP/显示器图案DP。
图4至图6是本发明各种实施例涉及的母板20的制造过程以及使用所制造母板20来制造掩模15、100的过程的示意图。图4至图6为制造单晶硅材质的母板20的例子，本发明的母板20并非必须受限于图4至图6的实施例。
作为第一实施例，参照图4的(a)，准备导电性基材21。如上所述，基材21作为被用作阴极体20的材质，可使用单晶硅材质的基材21，并且可使用以高浓度被掺杂以便具有导电性的单晶硅。
接着，参照图4的(b)，在基材21的至少一表面上形成绝缘部25。绝缘部25可形成为具有图案，优选具有锥形图案。绝缘部25可以是以导电性基材21作为基底的氧化硅、氮化硅等，亦可使用光刻胶。当使用光刻胶形成锥形图案时，可使用多重曝光方法、改变每个区域的曝光强度的方法等。由此，可制造母板20(或阴极体20)。
接着，参照图4的(c)，准备与母板20(或阴极体20)对置的阳极体(未图示)。阳极体(未图示)浸渍于镀液(未图示)中，母板20则是整体或一部分浸渍于镀液(未图示)中。由于在母板20(或阴极体20)和与之对置的阳极体间所形成的电场，可在母板20的表面以电沉积方式生成镀膜15。不过，仅在基材21的被暴露的表面生成镀膜15，而在绝缘部25的表面不生成镀膜15，因此，可在镀膜15上形成图案PP。
由于镀膜15自基材21的表面电沉积的同时增厚，因此，优选镀膜15仅形成至超过绝缘部25的上端之前。即，相较于绝缘部25的厚度，镀膜15的厚度更小。由于镀膜15在填充绝缘部25的图案空间的同时电沉积，因此，可生成具有与绝缘部25的图案相逆的锥形。
接着，参照图4的(d)，将母板20(或阴极体20)提升至镀液(未图示)外侧。若在镀液外侧分离镀膜15与母板20，则生成镀膜15的部分可构成掩模100(或掩模体)，未生成镀膜15的部分则构成像素图案PP、显示器图案DP(或掩模图案)。
作为第二实施例，参照图5的(a)，准备导电性基材21。由于与图4的(a)相同，因此省略说明。
接着，参照图5的(b)，可在基材21的至少一表面上形成凹印图案28。凹印图案28为直角状、锥形等，可使用湿式蚀刻、干式蚀刻等方法来形成。
接着，参照图5的(c)，可在凹印图案28内埋入绝缘部26。绝缘部26可使用涂布、蒸镀、印刷等方法形成于凹印图案28内。绝缘部25是以导电性基材21作为基底的氧化硅、氮化硅等，亦可使用光刻胶。由此，可制造母板20(或阴极体20)。
接着，参照图5的(d)，进行电铸。由于电铸过程与图4的(c)相同，因此省略说明。在除了配置有凹印图案28(或绝缘部26)的表面以外的剩余基材21的表面上，镀膜15能够以电沉积方式生成。在绝缘部26的表面则没有生成镀膜15，因此，可在镀膜15上形成图案PP。
接着，参照图5的(e)，将镀膜15自母板20(或阴极体20)分离。由于与图4的(d)相同，因此省略说明。
作为第三实施例，参照图6的(a)，准备导电性基材21。由于与图4的(a)相同，因此省略说明。
接着，参照图6的(b)，使用导电性基材21本身作为母板20，进行电铸。可在导电性基材21的整个表面上生成镀膜15。由于电铸过程与图4的(c)相同，因此省略说明。
接着，参照图6的(c)，将镀膜15自母板20(或阴极体20)分离。由于与图4的(d)相同，因此省略说明。不过，镀膜15呈现未形成另外的掩模图案的状态。
接着，参照图6的(d)，可在镀膜15上形成掩模图案PP。掩模图案PP可使用利用光刻胶的光刻工序、蚀刻工序、激光蚀刻工序等。掩模图案PP可具有直角状、锥形等。
如前所述，根据本发明的各种实施例，含有导电性单晶硅基材21的母板20(或阴极体20)可以在表面不存在缺陷，或是以非常少的状态存在。特别是可以看作是，不存在具有2μm以上的尺寸的缺陷，该尺寸是会对形成为数μm～数十μm的尺寸的掩模图案造成影响的尺寸。可以认为，相较于包含金属、多晶硅材质的基材的母板(或阴极体)，包含导电性单晶硅基材21的母板20的缺陷密度必然更低，因此，可对表面均匀地施加电场，还可以降低以电沉积方式形成的镀膜15表面的缺陷密度。因此，具有均匀厚度与优异表面状态，并且可通过明确的掩模图案稳定地进行像素蒸镀。
以下，以实验方式比较SUS材质的母板与单晶硅材质的母板。
图7是显示SUS材质的母板的表面缺陷状态以及使用其所制造的因瓦合金掩模的表面缺陷状态的比较例的照片。图8是本发明的单晶硅材质的母板20的表面缺陷状态以及使用其所制造的因瓦合金掩模15、100的表面缺陷状态的实验例的照片。
准备单晶硅材质的母板20，而作为其比较例则准备SUS材质的母板。使用含有Ni离子的溶液及含有Fe离子的溶液的混合液作为镀液12，并以电流密度60mA/cm2进行10分钟的电铸。镀膜15(或掩模100)的厚度形成为10μm。
计算出具有2μm以上的直径的杂质、夹杂物、金属氧化物等的缺陷。考虑到掩模图案PP的宽度可缩小至10μm，若为具有2μm以上的直径的缺陷，则由于占掩模图案尺寸的20％，因此，看作是有可能导致像素形成失败的主因。关于缺陷数量，使用显微镜放大至200倍后，确认存在于规定面积(600μm×500μm，0.003cm2)内的缺陷数量，并将其换算成1cm2的单位面积而以乘法方式计算出缺陷数量。
图7的(a)示出SUS材质的母板镀覆前的表面状态，图7的(b)示出SUS材质的母板镀覆后的表面状态，图7的(c)则示出在SUS材质的母板上通过电铸所形成的因瓦合金掩模的表面状态。为了在200倍的倍率下特定镀覆前后的位置，将最为醒目的几个缺陷作为基准(参照蓝色虚线的圆、红色虚线的四角形)。
缺陷密度(缺陷个数/cm2)在图7的(a)中显示为38362个/cm2，在图7的(b)中显示为27463个/cm2，在图7的(c)中显示为12396个/cm2。SUS材质的母板在镀覆前后缺陷密度减少，认为这是由于在电铸过程中除去缺陷、利用镀液来脱离缺陷、转印于因瓦合金镀膜等而减少。
特别是在通过电铸所形成的因瓦合金掩模(图7的(c))中，也观察到12396个/cm2的缺陷密度。并且，可以确认在因瓦合金掩模中产生缺陷的部分也与在SUS材质的母板中缺陷所在的部分非常一致。这意味着在SUS材质的母板的缺陷所在部分不均匀地形成电场的结果，镀膜的表面被不均匀地形成。母板的缺陷以镀膜的缺陷转印的比率大致可定为(12396/38362)×100＝32.3(％)。
图8的(a)示出单晶硅材质的母板20镀覆前的表面状态，图8的(b)示出单晶硅材质的母板20镀覆后的表面状态，图8的(c)则示出在单晶硅材质的母板20中通过电铸所形成的因瓦合金掩模15、100的表面状态。
缺陷密度(缺陷个数/cm2)在图8的(a)、图8的(b)、图8的(c)中均显示为0个/cm2。即，意味着本发明的单晶硅材质的母板20在表面没有直径为2μm以上的氧化物、杂质、夹杂物等缺陷。
特别是在通过电铸所形成的因瓦合金掩模(图8的(c))中，也观察到0个/cm2的缺陷密度，由于母板20上没有直径为2μm以上的缺陷，因此，可以确认能在母板20的整体表面均匀地形成电场，镀膜15、100的表面也可以被均匀地形成。
图9是示出对本发明单晶硅材质的母板进行Secco蚀刻后的表面缺陷状态的实验例的照片。
在图8中观察到单晶硅材质的母板20的缺陷密度为0个/cm2，并且为了确认并非缺陷密度下限值的上限值，在图9中，可最大限度地放大单晶硅材质的母板20的缺陷并测定缺陷密度。
作为除去单晶硅材质的母板20的表面氧化物的工序，使用HF(49％)溶液，进行15分钟蚀刻。接着，使用按照HF：DI water：K2Cr2O7＝1.5L：0.75L：33g混合的Secco蚀刻液，进行2分钟Secco蚀刻。Secco蚀刻为用于确认硅缺陷的蚀刻，有缺陷的部分将以高蚀刻比(etching rate)被蚀刻，因此，可最大限度地放大单晶硅材质的母板20的缺陷。
图9的(a)、图9的(b)、图9的(c)为Secco蚀刻后在母板20各个不同的位置确认缺陷的照片。图9的(a)中确认直径为2μm以上的缺陷维，图9的(b)中为9个，图9的(c)中为32个。缺陷的测定面积为1.24×10-2cm2。若将其换算成单位面积，则缺陷密度(缺陷个数/cm2)在图9的(a)中显示为161个/cm2，在图9的(b)中显示为726个/cm2，在图9的(c)中显示为2581个/cm2，平均值则显示为1156个/cm2。
因此，与对比图7中的SUS材质的母板中的缺陷密度(38362个/cm2)相比，图9的单晶硅材质的母板中的缺陷密度(1156个/cm2)仅为其3％左右。另外，即便使用放大缺陷的图9的单晶硅材质的母板进行因瓦合金掩模的电铸，亦可预料到缺陷密度显示为低于1156个/cm2(若同样应用图7的缺陷转印几率32.3(％)，则导出1156×0.323＝373个/cm2)。
考虑到图8与图9，当使用本发明单晶硅材质的母板20通过电铸形成因瓦合金掩模15、100时，可以看作是关于直径为2μm以上的缺陷的缺陷密度至少为0个/cm2，至多也少于1156个/cm2。因此，与使用金属、多晶硅等作为电极体并进行电沉积而形成的镀膜相比，使用本发明的单晶硅作为电极体并电沉积而形成的镀膜具有明显更小的缺陷密度。
如前所述，本发明的单晶硅材质的母板20的表面缺陷密度非常低，因此，可在电铸过程中形成均匀的电场，并制造具有均匀厚度与优异表面状态的镀膜15(或掩模100)。另外，镀膜15(或掩模100)的掩模图案能以微米(μm)尺度明确地形成且不会产生误差，因此，可蒸镀形成超高画质的OLED像素。
如前所述，本发明列举优选实施例进行图示和说明，但是不限于上述实施例，在不脱离本发明精神的范围内，本领域技术人员可进行各种变形与变更。这些变形例及变更例应当认为是属于本发明与所附的权利要求书的范围内。

Claims (15)

1.一种母板的制造方法，用于制造在通过电铸来制造OLED像素形成用掩模时所使用的母板，其包含以下步骤：
(a)提供导电性单晶硅材质的基材；以及
(b)在基材的至少一表面上形成具有图案的绝缘部。
2.一种母板的制造方法，用于制造在通过电铸来制造OLED像素形成用掩模时所使用的母板，其包含以下步骤：
(a)提供导电性单晶硅材质的基材；
(b)在基材的至少一表面上形成凹印图案；以及
(c)在凹印图案内形成绝缘部。
3.如权利要求1或2所述的母板的制造方法，其中，
基材至少被掺杂1019cm-3以上。
4.如权利要求1或2所述的母板的制造方法，其中，
绝缘部为光刻胶、氧化硅、氮化硅材料中的任意一种。
5.如权利要求1或2所述的母板的制造方法，其中，
基材的表面具有直径为2μm以上的0个/cm2～1156个/cm2的缺陷密度。
6.如权利要求1或2所述的母板的制造方法，其中，
在除了形成有绝缘部的表面以外的被暴露的单晶硅的整个表面，形成均匀的电场，以形成镀膜，并且通过防止在绝缘部上形成镀膜，使得镀膜具有图案，具有图案的镀膜构成精细金属掩模(FMM)。
7.一种母板，在通过电铸来制造OLED像素形成用掩模时所使用，其包括：
导电性单晶硅材质的基材；以及
绝缘部，具有图案并形成于基材的至少一表面上。
8.一种母板，在通过电铸来制造OLED像素形成用掩模时所使用，其包括：
导电性单晶硅材质的基材；以及
绝缘部，在基材的至少一表面上形成有凹印图案，所述绝缘部形成于凹印图案内。
9.如权利要求7或8的母板，其中，
基材的表面具有直径为2μm以上的0个/cm2～1156个/cm2的缺陷密度。
10.如权利要求7或8的母板，其中，
基材至少被掺杂1019cm-3以上。
11.一种母板，其绝缘部为光刻胶、氧化硅、氮化硅材料中的任意一种。
12.一种掩模的制造方法，通过电铸来制造OLED像素形成用掩模，其包含以下步骤：
(a)提供导电性单晶硅材质的基材；
(b)在基材的至少一表面上形成具有图案的绝缘部，以制造阴极体；
(c)配置阴极体以及与阴极体隔开的阳极体，并将阴极体的至少一部分浸渍于镀液中；以及
(d)在阴极体与阳极体间施加电场。
13.一种掩模的制造方法，通过电铸来制造OLED像素形成用掩模，其包含以下步骤：
(a)提供导电性单晶硅材质的基材；
(b)在基材的至少一表面上形成凹印图案；
(c)在凹印图案内形成绝缘部，以制造阴极体；
(d)配置阴极体以及与阴极体隔开的阳极体，并将阴极体的至少一部分浸渍于镀液中；以及
(e)在阴极体与阳极体间施加电场。
14.如权利要求12或13所述的掩模的制造方法，其中，
在阴极体的表面形成镀膜，以构成掩模体，
并且通过防止在绝缘部的表面形成镀膜，以构成掩模图案。
15.一种OLED像素蒸镀方法，使用通过电铸来制造的OLED像素形成用掩模，其包含以下步骤：
(a)令使用如权利要求12或13所述的掩模的制造方法所制造的掩模对应于目标基板；
(b)将有机物源通过掩模供给到目标基板；以及
(c)有机物源通过掩模的图案并蒸镀于目标基板。
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