KR102248525B1 - 전자소자 모듈의 제조방법 - Google Patents

전자소자 모듈의 제조방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 전자소자 모듈의 제조방법은, 기판을 준비하는 단계; 기판의 일면에 적어도 하나의 제1 전자소자를 실장하는 단계; 상기 제1 전자소자를 덮는 제1 몰드부를 형성하는 단계; 상기 제1 몰드부를 관통하는 비아홀과, 상기 제1 몰드부를 관통하는 비아홀과, 상기 비아홀로부터 연장되어 상기 제1 몰드부의 표면에 형성되는 홈부에 도전성 물질을 충전하여 도전성 비아와 회로 패턴을 형성하는 단계; 상기 회로 패턴과 접속된 제2 전자소자를 실장하는 단계; 및 상기 제2 전자소자를 덮는 제2 몰드부를 형성하는 단계;를 포함한다.

Description

전자소자 모듈의 제조방법{MANUFACTURING METHOD OF ELECTRIC COMPONENT MODULE}
본 발명은 전자소자 모듈의 제조방법 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자소자들의 소형화 및 경량화가 지속적으로 요구되고 있다.
이러한 전자소자들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다.
한편, 소형이면서도 고성능을 갖는 전자소자 모듈을 제조하기 위해, 기판 상에 부품을 다층으로 실장하거나 양면에 실장하는 구조도 개발되고 있는 추세이다.
그런데 이처럼 기판 상에 부품을 다층으로 실장하거나 양면에 실장하는 경우, 부품 사이의 전기적 연결을 위해 기판 상에 비아와 전극패턴을 배치할 필요성이 있으나, 제조공정이 복잡한 문제점이 있다. 이에 따라, 비아와 전극패턴을 용이하게 제조할 수 있는 제조 방법이 요구되고 있다.
일본공개특허공보 제2004-071961호
본 발명의 목적은 전자소자 모듈을 용이하게 제조할 수 있는 제조 방법을 제공하는 데에 있다.
본 발명의 일 실시예에 따른 전자소자 모듈의 제조방법은, 기판을 준비하는 단계; 기판의 일면에 적어도 하나의 제1 전자소자를 실장하는 단계; 상기 제1 전자소자를 덮는 제1 몰드부를 형성하는 단계; 상기 제1 몰드부를 관통하는 비아홀과, 상기 제1 몰드부를 관통하는 비아홀과, 상기 비아홀로부터 연장되어 상기 제1 몰드부의 표면에 형성되는 홈부에 도전성 물질을 충전하여 도전성 비아와 회로 패턴을 형성하는 단계; 상기 회로 패턴과 접속된 제2 전자소자를 실장하는 단계; 및 상기 제2 전자소자를 덮는 제2 몰드부를 형성하는 단계;를 포함한다.
일 예로, 상기 제1 몰드부를 형성하는 단계는, 상기 비아홀과 상기 홈부의 외형이 음각 형성된 금형 내에 상기 기판을 배치하는 단계; 및 상기 금형의 내부공간에 수지를 주입하는 단계;를 포함할 수 있다.
일 예로, 상기 제1 몰드부를 형성하는 단계는, 상기 기판의 일면에 상기 제1 전자소자를 덮도록 수지층을 형성하는 단계; 상기 수지층에 상기 비아홀과 상기 홈부의 외형이 음각형성된 금형을 각인하여 상기 비아홀과 상기 홈부를 형성하는 단계; 를 포함할 수 있다.
일 예로, 상기 비아홀과 상기 홈부를 형성하는 단계 전에, 상기 수지층을 반경화하는 단계를 더 포함할 수 있다.
일 예로, 상기 도전성 비아와 상기 회로 패턴을 형성하는 단계는, 상기 비아홀과 상기 홈부의 내부공간을 도금하는 단계;를 포함할 수 있다.
일 예로, 상기 도전성 비아와 상기 회로 패턴을 형성하는 단계는, 상기 비아홀과 상기 홈부의 내부공간에 도전성 페이스트를 충전하는 단계; 및 상기 도전성 페이스트를 소결하는 단계;를 포함할 수 있다.
일 예로, 상기 회로 패턴과 접속된 제2 전자소자를 실장하는 단계 전에, 상기 회로 패턴이 형성된 상기 제1 몰드부의 표면을 연마하는 단계;를 더 포함할 수 있다.
일 예로, 상기 도전성 비아와 상기 회로 패턴을 형성하는 단계 후에, 상기 제1 몰드부의 표면에, 상기 회로 패턴에 접속되어 상기 회로 패턴의 회로 구성을 변경하는 재배선부를 형성하는 단계;를 더 포함할 수 있다.
일 예로, 상기 재배선부를 형성하는 단계는, 상기 제1 몰드부의 표면에 절연층을 형성하는 단계; 상기 절연층을 두께 방향으로 관통하는 도전성 비아를 형성하는 단계; 및 상기 절연층의 표면에 재배선 패턴을 형성하는 단계;를 더 포함할 수 있다.
기판 상에 배치되는 비아와 전극패턴을 단일공정에서 제조함으로써, 제조가 용이하고 제조비용이 감소되는 전자소자 모듈이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 전자소자 모듈의 개략적인 단면도이다.
도 2는 도 1의 A부분의 확대도이다.
도 3은 본 발명의 일 실시예에 따른 전자소자 모듈의 개략적인 분해 사시도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 전자소자 모듈의 제조방법을 나타내는 주요 단계별 단면도이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 전자소자 모듈의 제조방법을 나타내는 주요 단계별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자소자 모듈의 단면도이고, 도 2는 도 1의 A부분의 확대도이며, 도 3은 본 발명의 일 실시예에 따른 전자소자 모듈의 분해 사시도이다.
도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 의한 전자소자 모듈(1)은 기판(10), 전자소자들(20), 제1 몰드부(30) 및 제2 몰드부(50)를 포함할 수 있다.
기판(10)은 전자소자가 탑재될 수 있는 다양한 종류의 기판이 이용될 수 있다. 예를 들어, 세라믹 기판, 인쇄 회로 기판, 플렉서블 기판 등과 같은 다양한 종류의 기판이 이용될 수 있다. 또한 기판(10)은 적어도 일면에 전자소자들(20)을 실장하기 위한 실장용 전극(13)이 형성될 수 있다.
이러한 본 실시예에 따른 기판(10)은 복수의 층으로 형성된 다층 기판일 수 있으며, 복수의 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(15)들이 배치될 수 있다. 도 1에는 기판(10)이 2개의 층으로 구성되고 2개의 층 사이에 1층의 회로 패턴(15)이 배치된 것으로 도시되어 있으나, 이에 한정하는 것은 아니며, 3개 이상의 층으로 구성되고, 각각의 층 사이에 회로 패턴(15)이 배치될 수도 있다.
또한, 본 실시예에 따른 기판(10)은 양면에 형성되는 실장용 전극(13)과 기판(10)의 내부에 형성되는 회로 패턴(15)을 전기적으로 연결하는 도전성 비아(14)를 포함할 수 있다.
더하여 본 실시예에 따른 기판(10)은 기판(10)의 내부에 전자소자들(20)을 내장할 수 있는 캐비티(cavity, 도시되지 않음)가 형성될 수도 있다.
또한, 실장용 전극(13) 중 적어도 일부는 외부 접속용 패드로 이용될 수 있다. 외부 접속용 패드는 전자소자 모듈(1)을 외부회로에 실장시키기 위한 영역으로서, 솔더를 통해 외부 회로에 전기적으로 접속될 수 있다. 솔더는 범프 형태로 형성되어 실장용 전극(13)에 배치될 수 있으나, 이에 한정되지 않으며 솔더 볼 등 다양한 형태로 형성될 수 있다. 또한, 솔더가 배치되는 영역(18)을 제한하기 위해, 절연성 물질로 형성된 솔더 레지스트층(17)을 기판(10)의 하면에 형성할 수도 있다.
전자소자들(20)은 능동 소자 및 수동 소자와 같은 다양한 소자들을 포함할 수 있으며, 기판(10) 상에 실장될 수 있는 소자들이라면 모두 전자소자들(20)로 이용될 수 있다. 전자소자들(20)은 기판(10) 상에 직접 실장되어 제1 몰드부(30)내에 배치되는 제1 전자소자(20a)와, 재배선부(40)에 직접 실장되어 제2 몰드부(50) 내에 배치되는 제2 전자소자(20b)를 포함할 수 있다. 제1 및 제2 전자소자(20a, 20b)는 각각 복수개가 배치될 수도 있다. 이러한 전자소자들(20)은 기판(10)의 상면과 하부면에 모두 실장될 수 있다. 도 1에서는 기판(10)의 일면에만 제1 전자소자(20a)가 실장된 경우를 예로 들었다. 그러나 본 발명은 이에 한정되지 않으며, 전자소자들(20)의 크기나 형상, 그리고 전자소자 모듈(1)의 설계에 따라, 제1 전자소자(20a)가 실장된 기판(10)의 일면의 반대면에 제2 전자소자(20b)를 실장할 수도 있다.
제1 몰드부(30)는 기판(10)의 일면에 실장된 제1 전자소자(20a)를 덮도록 배치될 수 있다. 또한, 기판(10)에 복수개의 제1 전자소자(20a)가 실장된 경우에는 복수개의 제1 전자소자(20a) 사이에 충전됨으로써, 제1 전자소자(20a) 상호 간의 전기적인 단락이 발생되는 것을 방지할 수 있다. 또한, 제1 몰드부(30)는 제1 전자소자(20a)의 외부를 둘러싸도록 배치되어, 제1 전자소자(20a)를 기판에 고정시킴으로써 외부의 충격으로부터 제1 전자소자(20a)를 안전하게 보호할 수 있다.
이러한 제1 몰드부(30)는 에폭시 등과 같은 수지재를 포함하는 절연성의 재료로 형성될 수 있다. 제1 몰드부(30)는, 후술하는 바와 같이, 제1 전자소자(20a)가 실장된 기판(10)을 금형에 안치하고, 금형 내부에 성형수지를 주입하여 형성할 수 있다. 또한, 제1 전자소자(20a)가 실장된 기판(10) 상에 성형수지를 도포하여 형성할 수도 있다.
제1 몰드부(30)는 기판(10)의 일면 전체를 덮는 형태로 형성된다. 또한 본 실시예에서는 제1 전자소자(20a)가 제1 몰드부(30)의 내부에 매립되는 경우를 예로 들고 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 몰드부(30)의 내부에 매립되는 제1 전자소자(20a) 중 적어도 하나는 일부가 제1 몰드부(30)의 외부로 노출되도록 구성하는 등 다양한 응용이 가능하다.
제1 몰드부(30)의 적어도 일 영역에는, 제1 몰드부(30)를 관통하는 복수의 도전성 비아(31)가 배치될 수 있다. 도전성 비아(31)는 기판(10)에 배치된 실장용 전극(13)과 제2 전자소자(20b)의 사이를 전기적으로 접속할 수 있도록, 제1 몰드부(30)를 관통하여 배치될 수 있으며, 도전성 물질로 형성될 수 있다. 도전성 비아(31)는 제1 몰드부(30)를 관통하는 비아홀을 형성하고, 비아홀의 내부 공간을 도금하거나, 솔더 페이스트(solder paste)와 같은 도전성 페이스트를 충전한 뒤 소결하여 형성할 수 있다.
상기 제1 몰드부(30)의 표면에는 회로 패턴(32, 33)이 더 형성될 수 있다. 상기 회로 패턴(32, 33)은 제1 몰드부(30)의 표면에 도전성 비아(31)와 전기적으로 접속되도록 형성되어, 제1 전자소자(20a)와 제2 전자소자(20b) 사이의 전기 회로를 구성할 수 있다. 도 2에 도시된 바와 같이, 회로 패턴(32, 33)을 복수개로 배치한 경우에는, 복수의 회로 패턴(32, 33)이 서로 다른 두께(T1, T2)를 갖도록 형성할 수 있다.
회로 패턴(32)은 도전성 비아(31)에 연장되도록 형성될 수 있다. 또한, 회로 패턴(32, 33)은 도전성 비아(31)와 일체로 형성되도록 단일 공정 내에서 동시에 형성될 수 있다. 따라서, 도전성 비아와 회로 패턴을 별개의 제조 공정에서 형성하는 경우에 비하여 제조가 용이한 장점이 있다.
제1 몰드부(30) 상에는 재배선부(40)가 배치될 수 있다. 재배선부(40)는 도전성 비아(31)와 제2 전자소자(20b) 사이에 배치되어, 도전성 비아(31)에 의해 정의된 회로배선을 재구성할 수 있다.
재배선부(40)는 제1 몰드부(30)를 덮도록 형성된 절연층(41), 절연층(41)의 표면에 배치된 재배선 패턴(43) 및 절연층(41)을 관통하도록 배치되어 도전성 비아(31)와 재배선 패턴(43)을 전기적으로 연결하는 도전성 비아(42)를 포함할 수 있다. 재배선부(40)에는 제2 전자소자(20b)가 실장될 수 있다.앞서 설명한 바와 같이, 제2 전자소자(20a)는 능동소자 및 수동소자로 구성될 수 있다. 다만, 재배선부(40)는 필요에 따라 생략될 수도 있으며, 재배선부(40)가 생략된 경우에는 제2 전자소자(20b)는 제1 몰드부(30)의 회로 패턴(32)에 실장될 수 있다.
제2 몰드부(50)는 제2 전자소자(20b)를 덮도록 소정의 두께로 형성될 수 있다. 제2 몰드부(50)는 제1 몰드부(30)와 유사하게 에폭시 등과 같은 수지재를 포함하는 절연성의 재료로 형성될 수 있다. 다만, 제1 몰드부(30)와 제2 몰드부(50)는 서로 상이한 절연성의 재료로 형성될 수도 있다.
다음으로, 일 실시예에 따른 전자소자 모듈의 제조 방법을 설명한다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 전자소자 모듈의 제조방법을 나타내는 주요 단계별 단면도이다.
먼저, 기판(10a)을 준비하는 단계가 수행된다. 상기 기판(10a)은 전술한 기판(10)과 같은 다층 기판이나, 다이싱하여 분리하기 전 상태인 차이점이 있다. 상기 기판(10a)은, 적어도 일면에 형성되는 실장용 전극(13), 기판(10)의 내부에 형성되는 회로 패턴(15) 및 상기 회로 패턴(15)을 전기적으로 연결하는 도전성 비아(14)를 포함할 수 있다. 또한 하부면에는 솔더가 배치되는 영역(18)을 제한하기 위해 솔더 레지스트층(17)이 형성될 수 있다.
이어서, 도 4에 도시된 바와 같이, 기판(10)의 일면 즉 상면에 제1 전자소자(20a)를 실장하는 단계가 수행된다. 본 단계는 기판(10a)의 일면에 형성된 실장용 전극(13) 상에 스크린 프린팅 방식 등을 통해 도전성 페이스트를 인쇄하고, 그 위에 제1 전자소자(20a)를 안착시킨 후, 열을 가하여 도전성 페이스트를 소결시키는 과정을 통해 수행될 수 있다.
이어서, 기판(10)의 일면에 제1 몰드부를 형성하는 단계가 수행된다. 도 5에 도시된 바와 같이 먼저 금형(60) 내에 제1 전자소자(20a)가 실장된 기판(10a)을 배치하고, 금형(60)의 내부공간(61)에 성형수지를 주입한 후, 도 6에 도시된 바와 같이 금형(60)을 제거하여 제1 몰드부(30a)를 형성할 수 있다. 상기 제1 몰드부(30a)는 전술한 제1 몰드부(30)와 동일한 구성이나, 다이싱하여 분리하기 전 상태인 차이점이 있다.
금형(60)의 적어도 일 영역에는 비아홀의 외형(61a)이 음각 형성되어, 성형수지를 주입하여 형성되는 제1 몰드부(30a)에 도전성 비아를 마련하기 위한 비아홀(31a)을 형성할 수 있다. 또한, 금형의 적어도 일 영역에는 회로 패턴의 외형(62a, 63a)이 음각 형성되어, 제1 몰드부(30a)에 전극 패턴을 마련하기 위한 홈부(32a, 33a)가 형성될 수 있다. 비아홀의 외형(61a) 및 회로 패턴의 외형(62a, 63a)은 금형 내에 일체로 형성되므로, 제1 몰드부(30a)에 비아홀(31a)과 홈부(32a, 33a)를 한번에 형성할 수 있다. 따라서, 도전성 비아와 회로 패턴을 만들기 위한, 비아홀과 홈부를 단일 공정에서 한번에 형성할 수 있으므로, 제조 시간이 단축되는 효과를 기대할 수 있다.
이어서, 비아홀(31a)과 홈부(32a, 33a)을 충전하여, 도 7에 도시된 바와 같은 도전성 비아(31)와 회로 패턴(32, 33)을 형성한다. 도전성 비아(31)와 회로 패턴(32, 33)은 비아홀(31a)과 홈부(32a, 33a)의 내부 공간을 도금하여 형성할 수 있다. 또한, 비아홀(31a)과 홈부(32a, 33a)의 내부 공간에 도전성 페이스트를 충전하고 소결함으로써 형성할 수도 있다. 따라서, 도전성 비아(31)와 회로 패턴(32, 33)을 일체로 형성할 수 있으므로, 별개로 형성하는 경우에 비해 제조시간이 단축되는 효과를 기대할 수 있다.
이어서, 도 8에 도시된 바와 같이, 제1 몰드부(30a) 상에 제2 전자소자(20b)를 실장할 수 있다.
본 단계는 회로 패턴(32, 33)에 스크린 프린팅 방식 등을 통해 도전성 페이스트를 인쇄하고, 그 위에 제2 전자소자(20b)를 안착시킨 후, 열을 가하여 도전성 페이스트를 소결시키는 과정을 통해 수행될 수 있다. 또한, 제2 전자소자(20b)를 실장하기 전에 제1 몰드부(30a) 상에 절연성 물질을 도포하여 절연층(41) 형성하고, 도전성 비아(42)를 형성한 후, 절연층(41)의 표면에 재배선 패턴(43)을 형성하여 재배선부(40)를 더 형성할 수도 있다. 다만, 재배선부(40)는 필요에 따라 생략될 수도 있으며, 재배선부(40)가 생략된 경우에는 제2 전자소자(20b)는 제1 몰드부(30)의 회로 패턴(32)에 실장될 수 있다.
이어서, 도 9에 도시된 바와 같이, 제2 전자소자(20b)를 덮도록 제2 몰드부(50)를 형성한 후, C부분을 다이싱하여 개별 전자소자 모듈 단위로 분리하면, 도 1의 전자소자 모듈(1) 완성된다.
다음으로, 다른 실시예에 따른 전자소자 모듈의 제조 방법을 설명한다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 전자소자 모듈의 제조방법을 나타내는 주요 단계별 단면도이다. 본 실시예는 앞서 설명한 일 실시예와 비교하여, 기판의 일면에 제1 몰드부를 형성하는 단계만 상이하고, 나머지 단계는 동일하므로, 차이점을 중심으로 설명한다.도 10 및 도 11은 앞서 설명한 일 실시예의 도 5를 대체하는 단계로서, 제1 몰드부(130b)를 형성하는 단계를 도시한다.
먼저, 일 실시예와 같이, 기판(110a)에 제1 전자소자(120a)를 실장할 수 있다.
이어서, 기판(110a)의 일면에 제1 몰드부를 형성하는 단계가 수행된다. 도 10에 도시된 바와 같이, 제1 전자소자(120a)가 실장된 기판(110a) 상에 제1 전자소자(120a)를 덮도록 수지를 도포하여 수지층(130a)을 형성할 수 있다.
이어서, 수지층(130a)을 가열하여 반경화할 수 있다. 후속 공정에서는 수지층(130a)에 금형을 각인하여 비아홀과 회로 패턴을 형성하게 되는데, 수지층(130a)이 반경화 상태가 되면, 각인된 비아홀과 회로 패턴의 형상을 용이하게 유지할 수 있다.
이어서, 반경화된 수지층(130a)에 금형(160)을 각인하여, 금형(160)에 음각형성된 비아홀의 외형(161a)과 회로 패턴의 외형(162a, 163a)을 수지층(130a)에 전사할 수 있다. 금형(160)의 적어도 일 영역에는 비아홀의 외형(161a) 및 회로 패턴의 외형(162a, 163a)이 음각 형성되어, 제1 몰드부(130a)에 금형(160)을 각인하면, 비아홀과 홈부를 형성할 수 있다. 비아홀의 외형(161) 및 회로 패턴의 외형(162a, 163a)은 금형 내에 일체로 형성되므로, 금형(160)을 수지층(130a)에 각인하여 비아홀과 홈부를 한번에 형성할 수 있다.
이후의 단계는 일 실시예의 도 6 내지 도 9와 동일하므로, 중복되는 설명을 방지하기 위해 생략한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
예를 들어 전술한 실시예들에서는 기판의 하부에만 접속 와이어를 배치하는 경우를 예로 들었으나 이에 한정되지 않는다. 즉, 기판의 상부에도 접속 와이어와 외부 접속 단자를 배치하는 등 다양한 응용이 가능하다.
또한 전술한 실시예들에서는 접속 와이어가 수직 방향으로 곧게 배치되는 경우를 예로 들었으나, 필요에 따라 비스듬하게 배치되도록 구성하는 것도 가능하다.
1: 전자소자 모듈
10: 기판
13: 실장용 전극
14, 42: 도전성 비아
15, 32: 회로 패턴
17: 솔더 레지스트층
20: 전자소자
20a: 제1 전자소자
20b: 제2 전자소자
30: 제1 몰드부
31: 도전성 비아
40: 재배선부
41: 절연층
43: 재배선 패턴
50: 제2 몰드부
60: 금형

Claims (9)

  1. 기판을 준비하는 단계;
    기판의 일면에 적어도 하나의 제1 전자소자를 실장하는 단계;
    상기 제1 전자소자를 덮는 제1 몰드부를 형성하는 단계;
    상기 제1 몰드부를 관통하는 도전성 비아와, 상기 제1 몰드부의 표면에 회로 패턴을 형성하는 단계;
    상기 회로 패턴과 접속된 제2 전자소자를 실장하는 단계; 및
    상기 제2 전자소자를 덮는 제2 몰드부를 형성하는 단계;
    를 포함하며,
    상기 제1 몰드부를 형성하는 단계는,
    상기 제1 몰드부를 관통하는 비아홀 및 상기 비아홀로부터 연장되어 상기 제1 몰드부의 표면에 형성되는 홈부를 형성하는 단계를 포함하고,
    상기 비아홀과 상기 홈부는,
    상기 비아홀과 상기 홈부의 외형이 음각 형성된 금형을 통해 상기 제1 몰드부에 형성되며,
    상기 도전성 비아와 상기 회로 패턴은 상기 비아홀과 상기 홈부에 도전성 물질을 충전하여 형성되는 전자소자 모듈의 제조방법.
  2. 제1항에 있어서,
    상기 제1 몰드부를 형성하는 단계는,
    상기 비아홀과 상기 홈부의 외형이 음각 형성된 금형 내에 상기 기판을 배치하는 단계; 및
    상기 금형의 내부공간에 수지를 주입하는 단계;
    를 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.
  3. 제1항에 있어서,
    상기 제1 몰드부를 형성하는 단계는,
    상기 기판의 일면에 상기 제1 전자소자를 덮도록 수지층을 형성하는 단계;
    상기 수지층에 상기 비아홀과 상기 홈부의 외형이 음각형성된 금형을 각인하여 상기 비아홀과 상기 홈부를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.
  4. 제3항에 있어서,
    상기 비아홀과 상기 홈부를 형성하는 단계 전에,
    상기 수지층을 반경화하는 단계를 더 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.
  5. 제1항에 있어서,
    상기 도전성 비아와 상기 회로 패턴을 형성하는 단계는,
    상기 비아홀과 상기 홈부의 내부공간을 도금하는 단계;
    를 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.
  6. 제1항에 있어서,
    상기 도전성 비아와 상기 회로 패턴을 형성하는 단계는,
    상기 비아홀과 상기 홈부의 내부공간에 도전성 페이스트를 충전하는 단계; 및
    상기 도전성 페이스트를 소결하는 단계;
    를 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.
  7. 제1항에 있어서,
    상기 회로 패턴과 접속된 제2 전자소자를 실장하는 단계 전에,
    상기 회로 패턴이 형성된 상기 제1 몰드부의 표면을 연마하는 단계;를 더 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.
  8. 제1항에 있어서,
    상기 도전성 비아와 상기 회로 패턴을 형성하는 단계 후에,
    상기 제1 몰드부의 표면에, 상기 회로 패턴에 접속되어 상기 회로 패턴의 회로 구성을 변경하는 재배선부를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.
  9. 제8항에 있어서,
    상기 재배선부를 형성하는 단계는,
    상기 제1 몰드부의 표면에 절연층을 형성하는 단계;
    상기 절연층을 두께 방향으로 관통하는 도전성 비아를 형성하는 단계; 및
    상기 절연층의 표면에 재배선 패턴을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 전자소자 모듈의 제조방법.


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