KR102223652B1 - 서브 샘플링 클록 생성 장치 및 방법 - Google Patents

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Abstract

본 발명은 서브 샘플링 클록 생성 장치 및 방법에 대하여 개시한다. 본 발명의 일면에 따른 검출할 신호의 직교 서브 샘플링에 이용되는 서브 샘플링 클록(Sub Sampling Clock) 생성 장치는, 서브 샘플링 주파수의 N배인 제1 주파수 신호를 생성하는 주파수 생성기; 및 상기 제1 주파수 신호를 기설정된 제1 분배율로 분할하여 적어도 하나의 동상신호(In-Phase signal)를 생성하고, 상기 적어도 하나의 동상신호에 직교하는 적어도 하나의 직교신호(Quadrature signal)를 생성하며, 상기 적어도 하나의 동상신호 및 상기 적어도 하나의 직교신호를 그 위상 차를 유지하면서 기설정된 제2 분배율로 분할하여 상기 서브 샘플링 주파수에 대응하는 적어도 하나의 제1 신호 및 적어도 하나의 제2 신호를 생성하는 주파수 분배기;를 포함하는 것을 특징으로 한다.

Description

서브 샘플링 클록 생성 장치 및 방법{Apparatus and Method for Sub Sampling Clock}
본 발명은 클록 생성 기술에 관한 것으로서, 더 구체적으로는 서브 샘플링 클록을 생성하는 서브 샘플링 클록 생성 장치 및 방법에 관한 것이다.
일반적으로, 무선 통신 수신기는 아날로그 설계 방식 위주의 아날로그 수신기와 디지털 설계 방식 위주의 디지털 수신기로 대별될 수 있다.
디지털 수신기는 아날로그 RF 대역의 주파수를 바로 중간주파수(IF; Intermediate Frequency) 대역 또는 기저(DC; Direct Current) 대역으로 직접 변환(Direct Conversion)한다.
도 1a에 도시된 바와 같이, 디지털 수신기는 수신된 RF 대역의 신호에, 반송파 주파수와 동일한 주파수 또는 반송파 주파수에 일정 주파수 오프셋을 더하거나 뺀 주파수의 신호를 곱하여 직교 믹싱(Quadrature Mixing)을 함으로써, 수신된 RF 대역의 신호를 저주파 대역으로 옮길 수 있다.
그중, 직접 변환에 직교 서브 샘플링을 이용하는 디지털 수신기(직교 서브 샘플링 수신기)는 기설정된 주파수의 샘플링 클록을 이용하여 원하는 신호의 반송파 주파수를 직교 서브 샘플링하고, 신호의 대역에 대해서 오버 샘플링을 수행한 후, 중간주파수 대역 또는 기저 대역의 신호로 변환한다.
그런데, 종래의 직교 위상 서브 샘플링 수신기에 의해 서브 샘플링된 신호에는 도 1b와 같이, 알리어싱(Aliasing)에 의해 서브 샘플링 주파수의 N배에 위치한 신호가 모두 중첩되었다. 따라서, 종래의 직교 위상 서브 샘플링 수신기는 필터링에 의해 원하는 대역의 신호 이외의 신호를 걸러냈다.
본 발명은 전술한 바와 같은 기술적 배경에서 안출된 것으로서, 서브 샘플링 클록 IQ를 생성할 수 있는 서브 샘플링 클록 생성 장치 및 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일면에 따른 검출할 신호의 직교 서브 샘플링에 이용되는 서브 샘플링 클록(Sub Sampling Clock) 생성 장치는, 서브 샘플링 주파수의 N배인 제1 주파수 신호를 생성하는 주파수 생성기; 및 상기 제1 주파수 신호를 기설정된 제1 분배율로 분할하여 적어도 하나의 동상신호(In-Phase signal)를 생성하고, 상기 적어도 하나의 동상신호에 직교하는 적어도 하나의 직교신호(Quadrature signal)를 생성하며, 상기 적어도 하나의 동상신호 및 상기 적어도 하나의 직교신호를 그 위상 차를 유지하면서 기설정된 제2 분배율로 분할하여 상기 서브 샘플링 주파수에 대응하는 적어도 하나의 제1 신호 및 적어도 하나의 제2 신호를 생성하는 주파수 분배기;를 포함하는 것을 특징으로 한다.
본 발명의 다른 면에 따른 클록 생성 장치는, 서브 샘플링 클록의 한 주기 내에서 각기 다른 위상을 갖는 복수의 위상신호를 생성하는 다중위상 생성기; 및 상기 복수의 위상신호 중에서 상기 서브 샘플링 클록과 기설정된 위상 차를 갖는 신호를 타 서브 샘플링 클록으로 선택하는 위상 선택기를 포함하고, 상기 서브 샘플링 클록 및 상기 타 서브 샘플링 클록은, 서브 샘플링 주파수에 N배인 반송파에 실린 검출할 신호에 대한 직교 서브 샘플링시에 각기 서브 샘플링 클록 IQ로 이용되는 것을 특징으로 한다.
본 발명의 또 다른 면에 따른 클록 생성 장치에 의한 직교 서브 샘플링(Quadrature Phase Sub Sampling)을 위한 클록 생성 방법은, 직교 샘플링 주파수와 검출할 신호의 반송파 주파수의 비를 산출하는 단계; 상기 직교 샘플링 주파수에 대응하는 직교 샘플링 클록을 생성하는 단계; 상기 서브 샘플링 클록의 한 주기 내에서 상기 서브 샘플링 클록과 각기 다른 위상 차를 갖는 복수의 위상신호를 생성하는 단계; 및 상기 복수의 위상신호 중에서 상기 서브 샘플링 클록과 기설정된 위상 차를 갖는 타 서브 샘플링 클록을 선택하는 단계를 포함하고, 상기 서브 샘플링 클록 및 상기 타 서브 샘플링 클록은, 상기 서브 샘플링 주파수에 N배인 반송파에 실린 검출할 신호에 대한 직교 서브 샘플링시에 각기 Q클록과 I클록으로 이용되는 것을 특징으로 한다.
본 발명에 따르면, 비교적 용이하게 서브 샘플링 클록 IQ를 생성할 수 있다.
도 1a 및 1b는 종래의 디지털 수신기의 주파수 하향 변환 과정의 신호 도면.
도 2a는 본 발명의 일 실시예에 따른 클록 생성 장치를 도시한 구성도.
도 2b는 본 발명의 다른 실시예에 따른 클록 생성 장치를 도시한 구성도.
도 3 및 도 4는 본 발명의 일 실시예에 따른 클록 생성 장치의 생성 신호의 타이밍도.
도 5는 본 발명의 다른 실시예에 따른 서브 샘플링 클록의 타이밍도.
도 6은 본 발명의 또 다른 실시예에 따른 클록 생성 장치를 도시한 구성도.
도 7은 본 발명의 또 다른 실시예에 따른 클록 생성 방법을 도시한 타이밍도.
도 8은 본 발명의 또 다른 실시예에 따른 클록 생성 방법을 도시한 흐름도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성소자, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성소자, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
일반적으로, 수신기는 RF신호의 반송파 주파수와 같은 IQ LO주파수 신호를 수신된 RF신호와 곱함에 따라 수신 RF신호를 기저대역 또는 중간 주파수 대역의 신호로 변환한다. 이때, IQ LO 주파수 신호의 직교성이 보장되어야 SNR(Signal-to-Noise Rate)이 높은 신호를 얻는데 유리하다.
이하, 본 발명의 실시예에 대하여 첨부한 도면을 참조하여 IQ 직교성을 만족시킬 수 있는 클럭 생성 장치에 대해서 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 클록 생성 장치를 도시한 구성도이고, 도 3 및 도 4는 본 발명의 일 실시예에 따른 클록 생성 장치의 생성 신호의 타이밍도이다.
도 2a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 클록 생성 장치(20)는 주파수 생성기(2100), 주파수 분배기(2200) 및 클록 선택기(2300)를 포함한다.
주파수 생성기(2100)는 서브 샘플링 주파수의 N(N은 정수)배인 제1 주파수 신호를 생성한다. 여기서, N은 서브 샘플링 주파수와 검출할 신호의 반송파 주파수의 분배율일 수 있다. 통상, 서브 샘플링 클록은 반송파 주파수에 비해 낮은 주파수를 가지므로, N은 1을 초과하는 값일 수 있다.
주파수 분배기(2200)는 제1 주파수 신호를 기설정된 적어도 하나의 분배율로 분배한 적어도 하나의 제1 신호 및 적어도 하나의 제1 신호에 각기 직교하는 적어도 하나의 제2 신호를 생성한다.
주파수 분배기(2200)는 제1 직교위상 분할부(2210), 제1 주파수 분할부(2240), 제2 직교위상 분할부(2220), 제2 주파수 분할부(2250), 제3 직교위상 분할부(2230), 제3 주파수 분할부(2260) 및 제4 직교위상 분할부(2270)를 포함한다. 도 2a에서는 4개의 직교위상 분할부와 5개의 주파수 분할부를 명시적으로 포함하는 주파수 분배기(2200)를 예로 들어 설명하였다. 그러나, 주파수 분배기(2200)는 서브 샘플링 주파수와 반송파 주파수의 비율(fc/fs)배수에 대응하는 직교위상 분할부 및 주파수 분할부를 포함할 수 있다. 뿐만 아니라, 각 직교위상 분할부 및 각 주파수 분할부의 분배율은 조정 가능하므로, 주파수 분배기(2200)는 서브 샘플링 주파수와 반송파 주파수와의 배수보다 적은 개수의 직교위상 분할부 및 주파수 분할부를 포함할 수도 있음은 물론이다. 이에 대해서는 도 5 및 도 2b를 참조하여 설명한다.
제1 직교위상 분할부(2210)는 제1 주파수 신호(fvco)를 입력받아, 기설정된 분배율 1/m으로 분배하고, 분배된 제1 주파수 신호(fvco/m)와 직교하는 제1 직교신호(Quadrature signal 또는 Q signal)를 생성하고, 분배된 제1 주파수 신호(fvco/m)인 제1 동상신호(In-phase signal 또는 I signal)를 출력한다. 여기서, 기설정된 분배율 1/m은 1/2일 수 있고, 다른 변수일 수도 있다. 이하에서는 설명의 편의성을 위해서 본 발명의 일 실시예의 제1 내지 제4 주파수 분배기(2210, 2220, 2230, 2270)가 1/2 분배율로 입력 신호를 주파수 분할하여 동상신호를 생성하는 경우를 예로 들어 설명한다.
도 3의 (a) 파형과 같이, 제1 직교위상 분할부(2210)는 제1 주파수 신호를 1/2로 분배한 결과신호인 제1 동상신호를 생성하면서, 제1 동상신호에 직교하는 제1 직교신호를 생성한다.
제1 주파수 분할부(2240)는 입력받은 제1 동상신호를 적어도 하나의 기설정된 분배율(Dividing Ratio)로 분배하여 서브 샘플링 클록 I를 출력한다. 예를 들어, 반송파 주파수가 서브 샘플링 주파수의 8배이고 m이 2인 경우, 제1 주파수 분할부(2240)는 제1 직교신호(fvco/2)를 2번 1/2배 하여 제1 서브 샘플링 클록 I를 생성하여 출력할 수 있다.
제2 직교위상 분할부(2220)는 제1 직교신호(fvco/m)를 입력받아, 기설정된 분배율 m으로 분배하여 제2 직교신호(fvco/(m*m))를 생성하고, 제2 직교신호(fvco/(m*m))와 직교하는 제2 동상신호를 생성하여 출력한다.
도 3의 (b)파형과 같이, 제2 직교위상 분할부(2220)는 제1 직교신호를 1/2로 분배하여 제2 직교신호를 생성하고, 제2 직교신호에 직교하는 제2 동상신호를 생성한다.
제2 주파수 분할부(2250)는 입력받은 제2 동상신호를 적어도 하나의 기설정된 분배율로 분배하여 제2 서브 샘플링 클록 I를 출력한다.
제3 직교위상 분할부(2230)는 입력받은 제2 직교신호를 기설정된 분배율 m으로 분배한 제3 직교신호(fvco/(m*m*m))를 생성하고, 제3 직교신호(fvco/(m*m*m))와 직교하는 제3 동상신호를 생성하여 출력한다.
도 3의 (c)파형과 같이, 제3 직교위상 분할부(2230)는 입력받은 제2 직교신호를 1/2로 분배하여 제3 직교신호(fvco/8)를 생성하고, 제3 직교신호와 직교하는 제3 동상신호를 생성할 수 있다.
제3 주파수 분할부(2260)는 제3 동상신호를 적어도 하나의 기설정된 분배율로 분배하여 원하는 신호를 출력한다. 다시 말해, 제3 주파수 분할부(2260)는 입력받은 제3 동상신호를 적어도 하나의 기설정된 분배율로 분배하여 제3 서브 샘플링 클록 I를 출력한다.
제4 직교위상 분할부(2270)는 입력받은 제3 직교신호를 기설정된 분배율 m으로 분배하여 제4 직교신호(fvco/(m*m*m*m))를 생성하고, 제4 직교신호와 직교하는 제4 동상신호를 생성하여 출력한다.
도 3의 (d)파형과 같이, 제4 직교위상 분할부(2270)는 입력받은 제3 직교신호를 1/2로 분배하여 제4 직교신호(fvco/16)를 생성하고, 제4 직교신호와 직교하는 제4 동상신호를 생성할 수 있다.
전술한 바와 같이, 기설정된 분배율 1/2(m=2)인 경우, 제1 직교위상 분할부(2210)는 제1 주파수 신호(fvco)를 2로 분배한 제1 동상신호(fvco/2) 및 제1 동상신호에 직교하는 제1 직교신호를 출력할 수 있다. 또한, 제2 직교위상 분할부(2220)는 제1 직교신호(fvco/2)를 2로 분배한 제2 직교신호(fvco/4) 및 제2 직교신호에 직교하는 제2 동상신호를 출력할 수 있다. 그리고, 제3 직교위상 분할부(2230)는 제2 직교신호를 2로 분배한 제3 직교신호(fvco/8) 및 제3 직교신호에 직교하는 제3 동상신호를 출력할 수 있다. 또한, 제4 직교위상 분할부(2270)는 제3 직교신호를 2로 분배한 제4 직교신호(fvco/16) 및 제4 직교신호에 직교하는 제4 동상신호를 출력할 수 있다.
클록 선택기(2300)는 주파수 분배기(2200)의 출력 신호를 입력받고, 그 위상 차가 기설정된 위상 차가 되는 서브 샘플링 클록 I/Q를 생성하여 출력한다. 여기서, 기설정된 위상 차는 Tc/4, Ts/2±Tc/4, 또는 Ts/4±Tc/4 등일 수 있다.
클럭 선택기(2300)는 서브샘플링 캐리어 주파수에 대해 임의의 N배 캐리어 주파수의 신호를 변환하기 위해서는 제1 주파수 분할부(2240)의 출력과 제2 주파수 분할부(2250)의 출력의 쌍, 제2 주파수 분할부(2250)과 제3 주파수 분할부(2260)의 출력신호 쌍, 제3 주파수 분할부(2260)와 제4 직교위상 분할부(2270)의 출력신호 쌍 등의 I/Q 출력들 중의 하나를 선택하거나, 선택된 하나의 쌍에서 하나의 반전 신호를 선택하면 된다.
도 4를 참조하면, 주파수 생성기(2100)가 샘플링 주파수 fs의 16배인 제1 주파수 신호(fvco=16fs)를 생성하고, 샘플링 주파수 fs는 반송파 주파수 fc의 8배(즉, fc=8fs)인 경우에 대해서 설명한다. 그러면, 클록 선택기(2300)는 주파수 분배기(2200)의 출력 중에서 제1 주파수 신호를 1/2(m=2) 분배한 제1 직교위상 분할부(2210)의 출력인 제1 동상신호를 제1 주파수 분할부(2240)에 의해 1/16배 분할한 결과신호를 서브 샘플링 클록 I로 선택하고, 제1 직교신호를 1/16배 분할한 결과신호인 제2 주파수 분할부(2250)의 출력을 서브 샘플링 클록 Q로 선택할 수 있다.
또한, 클록 선택기(2300)는 제1 동상신호를 1/16배 분할한 결과신호인 제4 직교위상 분할부(2270)의 출력을 서브 샘플링 클록 Q로 선택할 수 있다.
또는, 클록 선택기(2300)는 제1 동상신호를 1/16배 분할한 신호의 위상을 반전한 다음, 제1 주파수 신호 및 제1 직교신호 중 적어도 하나의 상승 에지에 동기화하거나, 제1 동상신호를 1/16배 분할한 신호를 제1 주파수 신호 및 제1 직교신호 중 적어도 하나의 상승 에지에 동기화한 후 그 위상을 반전함에 따라 서브 샘플링 주파수 클록 I를 생성할 수 있다.
클록 선택기(2300)는 생성된 서브 샘플링 클록 Q와 서브 샘플링 클록 I의 위상 차를 확인하고, 그 위상 차가 기설정된 위상 차를 갖지 않으면, 서브 샘플링 클록 Q와 상기 서브 샘플링 클록 I의 위상 차를 모니터링하면서 보정할 수도 있다.
이때, 클록 선택기(2300)는 내부적으로 서브 샘플링 클록 Q와 서브 샘플링 클록 I의 위상 차를 보정할 수도 있지만, 직교 서브 샘플링 수신기로 전달되는 서브 샘플링 클록 Q와 서브 샘플링 클록 I의 신호 패스를 확인하여, 해당 신호 패스에서 위상 차 또는 크기 미스매치(missmatch)를 확인하면, 확인된 미스 매치에 대해 보정할 수도 있다.
또는, 클록 선택기(2300)는 수신한 RF신호나, 캘리브레이션 테스트 신호를 I/Q변환하여 얻은 I/Q 신호 패스의 I/Q 에러를 확인하여 서브 샘플링 클록 Q와 서브 샘플링 클록 I의 위상 차를 보정할 수도 있다.
한편, 전술한 예에서는 제1 내지 제3 주파수 분할부(2260)가 각기 복수의 분할부를 구비하고, 입력 신호를 복수의 분할부에 의해 분배하는 경우를 예로 들어 설명하였다. 그러나, 이와 달리, 제1 내지 제3 주파수 분할부(2260)는 기설정된 원하는 분배율로 입력 신호를 분배하는 하나의 분할부만을 포함할 수도 있음은 물론이다.
이와 같이, 서브 샘플링 수신기는 반송파 주파수가 높을 경우에는 미세한 I/Q 클록의 위상 오차에 의해서도 I/Q ADC(아날로그-디지털 컨버터)가 서로 간섭을 일으킬 수 있으나, 본 발명에서는 Tc/4, Ts/2±Tc/4, 또는 Ts/4±Tc/4 등의 위상 차를 갖는 I/Q 클록을 대안으로 이용함으로써, I/Q ADC의 간섭을 줄일 수도 있다.
이때, 주파수 분배기(2200)에서 같은 주파수 입력 신호를 분할하는 분배기는 최종 정확한 I/Q 위상 차를 갖는 클록 신호를 생성하기 위해 같은 동일한 지연 시간을 갖도록 설계될 필요가 있고, 제1 주파수 신호와 같이 높은 주파수를 갖는 클록 신호에 동기화(Re-timing)시키는 것이 좋다.
이하, 도 2b 및 도 5를 참조하여, 분배율 m이 가변하는 경우의 주파수 분배기(2200)의 입출력에 대해서 설명한다. 도 2b는 본 발명의 다른 실시예에 따른 클록 생성 장치를 도시한 구성도이고, 도 5는 본 발명의 다른 실시예에 따른 서브 샘플링 클록의 타이밍도이다.
도 2b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 클록 생성 장치(20')는 주파수 생성기(2100') 및 주파수 분배기(2200')를 포함한다.
주파수 생성기(2100')는 샘플링 주파수의 2N배인 제1 주파수 신호(fvco=2Nfs)를 생성한다. 주파수를 [1/홀수] 배로 분배하기 위해서는, 주파수 생성기(2100')는 반송파 주파수의 2배인 제1 주파수 신호를 생성하는 것이 좋다.
주파수 분배기(2200')는 직교위상 분할부(2210') 및 적어도 하나의 1/k 주파수 분할부(2220')를 포함한다.
직교위상 분할부(2210')는 2Nfs를 입력받아, 기설정된 분할율 1/m로 주파수 분배한 동상신호를 생성하고, 또한 동상신호에 직교하는 직교신호를 출력한다.
도 5의 (a)와 같이, 기설정된 m이 6일 경우에는 직교위상 분할부(2210')는 제1 주파수 신호(fvco)를 1/6로 분배하여 반송파 주파수를 1/3로 분할한 신호에 대응하는 제1 동상신호(fc=(N/3)*fs)를 생성하고, 제1 동상신호에 직교하는 제1 직교신호를 출력할 수 있다. 제1 동상신호 및 제1 직교신호는 이후 분배되어, 반송파 주파수의 3배에 해당하는 신호를 샘플링하는 서브 샘플링 클록 IQ으로 사용될 수 있다.
도 5의 (b)와 같이, 기설정된 m이 10인 경우에는 직교위상 분할부(2210')는 제1 주파수 신호를 1/10로 분할하여 반송파 주파수를 1/5로 분할한 신호에 대응하는 제2 동상신호(fc=(N/5)*fs)를 생성하고, 제2 동상신호에 직교하는 제2 직교신호를 출력할 수도 있다. 제2 동상신호 및 제2 직교신호는 이후 분배되어, 반송파 주파수의 5배에 해당하는 신호를 샘플링하는 서브 샘플링 클록 IQ으로 사용될 수 있다.
도 5의 (c)와 같이, 기설정된 m이 12인 경우에는 직교위상 분할부(2210')는 제1 주파수 신호를 1/12로 분배하여 반송파 주파수를 1/6로 분할한 신호에 대응하는 제3 동상신호(fc=(N/6)*fs)를 생성하고, 제3 동상신호에 직교하는 제3 직교신호를 출력할 수 있다. 제3 동상신호 및 제3 직교신호는 이후 분배되어, 반송파 주파수의 6배에 해당하는 신호를 서브 샘플링하는 서브 샘플링 클록 IQ으로 사용될 수 있다.
도 5의 (d)와 같이, 기설정된 m이 14인 경우에는, 직교위상 분할부(2210')는 제1 주파수 신호를 1/14로 분배하여 반송파 주파수를 1/7로 분할한 신호에 대응하는 제4 동상신호(fc=(N/7)*fs)를 생성하고, 제4 동상신호에 직교하는 제4 직교신호를 출력할 수 있다. 제4 동상신호 및 제4 직교신호는 이후 분배되어, 반송파 주파수의 7배에 해당하는 신호를 서브 샘플링하는 서브 샘플링 클록 IQ으로 사용될 수 있다.
도 5의 (e)와 같이, 기설정된 m이 18인 경우에는 직교위상 분할부(2210')는 제1 주파수 신호를 1/18로 분배하여 반송파 주파수를 1/9로 분할한 신호에 대응하는 제5 동상신호를 생성하고, 제5 동상신호에 직교하는 제5 직교신호를 출력할 수 있다. 제5 동상신호 및 제5 직교신호는 이후 분배되어, 반송파 주파수의 9배에 해당하는 신호를 서브 샘플링하는 서브 샘플링 클록 IQ으로 사용될 수 있다.
적어도 하나의 주파수 분할부(2220')는 직교위상 분할부(2210')로부터 직교신호 및 동상신호를 전달받아, 기설정된 분배율 k로 분배하여 서브 샘플링 클록 IQ를 출력한다. 여기서, 기설정된 분배율 k는 직교위상 분할부(2210')의 출력 신호의 주파수를 샘플링 주파수에 대응하도록 변화시키는 값일 수 있다. 예를 들어, 직교위상 분할부(2210')의 분배율 m이 1/6일 경우, k는 3/N일 수 있다.
한편, 전술한 예에서는 하나의 직교위상 분할부(2210')를 구비하는 클록 생성 장치(20')를 예로 들어 설명하였다. 하지만, 클록 생성 장치(20')는 각기 기설정된 분배율로 입력신호를 분배할 수 있는 복수의 직교위상 분할부(2210')를 포함할 수도 있다. 이 경우, 주파수 분할부(2220')는 복수의 직교위상 분할부(2210')로부터의 신호를 선택적으로 입력받을 수 있고, 복수의 직교위상 분할부(2210')로부터의 신호를 각기 분할할 수 있도록 복수개 구비될 수도 있다.
이와 같이, 본 발명의 실시예에서는 서로 직교하는 즉, Tc/4, Ts/2±Tc/4, 또는 Ts/4±Tc/4 등의 위상 차를 가지는 IQ 클록을 생성한 후 이를 주파수 분할하여 직교하는 서브 샘플링 클록 IQ를 생성할 수 있다. 따라서, 비교적 용이하게 서브 샘플링 클록을 생성할 수 있으며, 생성된 서브 샘플링 클록 I/Q의 직교 관계의 신뢰성을 보장할 수 있다.
또한, 본 발명의 실시예는 서브 샘플링 클록을 프로그래블하게 설계할 수 있어, 반송파 주파수의 N배 주파수 대역 중에서 원하는 주파수 대역의 신호를 골라서 직교 서브 샘플링할 수 있다.
이하, 도 6 및 도 7을 참조하여 본 발명의 또 다른 실시예에 따른 클록 생성 장치에 대해서 설명한다. 도 6은 본 발명의 또 다른 실시예에 따른 클록 생성 장치를 도시한 구성도이고, 도 7은 본 발명의 또 다른 실시예에 따른 클록 생성 방법을 도시한 타이밍도이다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 클록 생성 장치(60)는 다중위상 생성기(620), 제어기(610) 및 위상 선택기(630)를 포함한다.
다중위상 생성기(620)는 서브 샘플링 주파수(fs)의 한 주기에서 다중위상을 생성하고, 각기 다른 위상을 갖는 복수의 위상신호를 생성한다. 여기서, 다중위상 생성기(620)는 서브 샘플링 클럭을 입력받을 수 있으며, 제어 방식에 따라 서브 샘플링 주파수의 1/N배인 fCLK를 입력받을 수 있다.
여기서, 다중위상 생성기(620)는 PLL, DLL, DL, ILPL 등의 제어 방식으로 복수의 위상신호를 생성할 수 있다. 다중위상 생성기(620)는 도 6과 같이 구성될 수도 있으며, 그 동작 및 구성은 제어 방식에 따라 달라질 수 있다.
예를 들어, 다중위상 생성기(620)는 서로 직렬로 연결된 복수의 지연 소자(Delay Unit)으로 구성될 수 있다. 이 경우, 첫 번째 지연 소자는 서브 샘플링 클록 Q로 사용되는 서브 샘플링 클록 fCLK를 입력받아 기설정된 지연율(Phase Delay Rate)만큼 지연한 제1 클록을 출력하고, 두 번째 지연 소자는 첫 번째 지연 소자에 의해 지연된 제1 클록을 다시 지연한 제3 클록을 출력한다. 세 번째 이후의 지연 소자도 마찬가지로 이전의 지연 소자에 의해 지연된 클록을 기설정된 지연율만큼 지연하여 출력한다. 이때, 각 지연 소자의 지연율은 프로그래머블하게 설정될 수 있다. 또한, 각 지연 소자의 지연율은 모두 동일할 수 있으며, 각기 다를 수도 있다. 이하, 설명의 편의성을 위해서 다중위상 생성기(620)가 복수의 지연 소자를 포함하는 경우를 예로 들어 설명한다.
다중위상 생성기(620)는 위상 선택기(630)에 의해 기설정된 반송파 주기에 대응하는 서브 샘플링 클록 IQ의 위상 차가 기확인되어, 서브 샘플링 클록 Q로 사용될 신호를 출력하는 지연 소자가 기결정된 경우에는 기결정된 지연 소자 이후에 연결된 지연 소자를 동작시키지 않을 수도 있다.
제어기(610)는 다양한 제어 방식에 의해 각기 다른 위상을 갖는 복수의 위상신호 중에서 적어도 하나의 위상신호를 서브 샘플링 클록의 한 주기에 동기화시킨다. 여기서, 복수의 위상신호는 다중위상 생성기(620)에 의해 생성된 신호이다.
예컨대, 제어기(610)는 PLL(Phase-locked loop), DLL(Delay-locked loop), DL(Delay line), IL(Injection Lock) 등에 의해 적어도 하나의 위상신호를 서브 샘플링 클록의 한 주기에 동기화시킬 수 있다. 이때, PLL(Phase-locked loop), DLL(Delay-locked loop), DL(Delay line) 등은 주파수 분할부(Divider)나, 시간-디지털 컨버터(time-to-digital converter) 등의 회로를 포함하여 구현될 수 있다.
제어기(610)가 PLL 또는 DLL 등으로 구성된 경우에는 제어기(610)는 다중위상 생성기(620)와 피드백신호를 수신하여 복수의 위상신호를 서브 샘플링 클록에 동기화한다.
위상 선택기(630)는 다중위상 생성기(620)의 입력인 서브 샘플링 클록(fCLK)을 서브 샘플링 클록 Q로 선택하고, 복수의 위상신호 중에서 서브 샘플링 클록 Q와 기설정된 위상 차를 갖는 신호를 서브 샘플링 클록 I로 선택할 수 있다. 여기서, 기설정된 위상 차는 Tc/4 또는 Tc/4±Ts/(2L) 등일 수 있으며, L은 양의 정수일 수 있다.
본 발명의 또 다른 실시예에 따른 서브 샘플링 클록 IQ 생성 과정의 구체적인 예는 도 7을 참조하여 후술하겠다.
다중위상 생성기(620)가 복수의 지연 소자를 포함하는 경우, 위상 선택기(630)는 복수의 지연 소자의 출력 신호 중에서 서브 샘플링 클록 Q와 기설정된 위상 차를 갖는 출력 신호를 서브 샘플링 클록 I로 선택할 수 있다.
위상 선택기(630)는 선택된 서브 샘플링 클록 IQ 신호 간의 위상 차를 모니터링하고, 모니터링하던 중에 기설정된 위상 차를 만족하지 않음을 확인하면(mismatch), 기설정된 방식으로 바로 잡을 수 있다. 이때, 기설정된 방식은 미스매치를 바로 잡을 수 있는 제어 신호를 출력하여 PLL, DLL, DL 등에 의해서 위상 차를 보정하는 등의 방식일 수 있다.
위상 선택기(630)는 검출하고자 하는 신호의 주파수 대역을 확인하고, 해당 주파수 대역에 대응하는 서브 샘플링 클록 I/Q를 선택한다.
구체적으로, 위상 선택기(630)는 검출하고자 하는 신호의 주파수 대역이 제1 반송파 주파수에 대응하면, 다중위상 생성기(620)의 다중위상신호 중에서 제1 반송파 주파수(Tc1)에 대응하는 위상 차(Tc1/4, Ts/2±Tc1/4 또는 Ts/4±Tc1/4)를 갖는 신호를 서브 샘플링 클록 I로 선택할 수 있다. 또는, 검출하고자 하는 신호의 주파수 대역이 제2 반송파 주파수(2×제1 반송파 주파수)인 경우, 제2 반송파 주파수에 대응하는 위상 차(2Tc1/4, Ts/2±2Tc1/4, 또는 Ts/4±2Tc1/4)를 갖는 신호를 서브 샘플링 클록 I로 선택할 수 있다.
이하, 도 7을 참조하여 다중위상 생성기(620)가 128개의 지연 소자으로 구성되는 경우, 서브 샘플링 클록 생성 과정에 대해서 설명한다. 여기서, n은 다중위상 생성기(620)에 의해 생성 가능한 복수의 위상신호의 개수일 수 있다. 도 7에서 서브 샘플링 클록 IQ의 상단에 있는 클록은 반송파 주파수에 대응하는 클록으로서, 이해의 편의를 돕기 위해 도시한 것이다.
도 7의 (1)과 같이, 반송파 주파수가 샘플링 주파수의 2배인 경우, 위상 선택기(630)는 16번째 지연 소자의 출력을 서브 샘플링 클록 I으로 결정한다.
이때, 위상 선택기(630)는 하기의 수학식 1에 의해서 서브 샘플링 클록 I를 선택할 수 있다. 즉, 128개의 지연 소자는 서브 샘플링 클록의 한 주기 내에서 입력신호를 지연한다. 그러므로, 지연 소자 중에서 반송파 주기의 1/4만큼 지연하는 지연 소자의 순번 i를 확인하고, i 순번의 지연 소자의 출력신호를 서브 샘플링 클록 I으로 결정하면, 서브 샘플링 클록 Q와 기설정된 위상 차를 갖는 서브 샘플링 클록 I를 선택할 수 있다.
Figure 112014089653123-pat00001
도 7의 (2)과 같이, 반송파 주파수가 샘플링 주파수의 3배인 경우, 위상 선택기(630)는 수학식 1과 같이, 10.667 번째의 지연 소자의 출력을 서브 샘플링 클럭 I로 결정할 수 있다. 도면에서는 총 지연 소자 개수를 128개로 가정하였기 때문에 10.667의 개수가 산출된 것이나, 실제로 10.667번째 지연소자의 출력은 없으므로, 이는 총 지연 소자 개수를 조정함에 따라 다시 산출될 수 있는 값임을 참고해야 한다.
마찬가지로, 도 7의 (3)와 같이, 반송파 주파수가 샘플링 주파수의 4배인 경우에도 전술한 방식으로 기설정된 위상 차를 만족하는 서브 샘플링 클록 I를 선택할 수 있다.
도 7의 (N)은 반송파 주파수가 샘플링 주파수의 8배인 경우의 예이다. 이때에도, 위상 선택기(630)는 수학식 1과 같이 4번째 지연 소자의 출력을 서브 샘플링 클록 I으로 결정할 수 있다. 이때, 위상 선택기(630)는 서브 샘플링 클록 I의 위상을 반전시킴에 따라 [Ts/2±2Tc/4] 위상 차를 갖는 서브 샘플링 클록 I를 출력할 수도 있다(도 7의 (N)에서는 Ts/2+2Tc/4 위상 차를 갖는 서브 샘플링 클록 I를 도시한 것임).
도 7에서는 지연 소자가 128개인 경우를 예로 들어 도시하였지만, 지연 소자의 개수는 반송파 주파수와 샘플링 주파수의 배수에 따라 달라질 수도 있다.
만약, 반송파 주파수(fc)가 N×fs인 경우, 반송파의 한 주기에는 직교 위상(Quadrature phase) 4개가 서브샘플링의 배수 N개만큼 존재할 수 있다. 따라서, fc가 3×fs이고 지연 소자의 총 개수가 도 7과 같이 128개인 경우에는 그 중 10.667의 지연 소자의 출력신호를 선택하는 것이다. 하지만, N이 3으로 고정된다면, 지연 소자는 총 12(=4×3)개만 구비되어도, 그 중에서 원하는 서브 샘플링 클럭 I를 선택할 수 있다. 이 같이, 지연 소자의 개수(또는, 다중위상의 개수)는 모든 N값, 반송파의 한 주기에 존재하는 직교위상의 개수나, 구현된 지연 소자의 성능 등에 의해 달라질 수 있다.
이와 같이, 본 발명에서는 서브 샘플링을 위한 I/Q 클록 간의 위상 차를 프로그러블하게 운영할 수 있어, 서브 샘플링 시의 I/Q간 타이밍 마진을 넓힐 수 있다.
또한, 본 발명에서는 주파수 대역 운용에 있어서 호환성을 높일 수 있어, 종래에 비하여 훨씬 넓은 다중 대역(또는 광대역)을 커버할 수 있다.
뿐만 아니라, 본 발명에서는 캘리브레이션 기능을 통해 더욱 고성능의 I/Q 신호 출력 특성을 얻을 수 있다.
이하, 도 8을 참조하여 본 발명의 또 다른 실시예에 따른 클록 생성 방법에 대해서 설명한다. 도 8은 본 발명의 또 다른 실시예에 따른 클록 생성 방법을 도시한 흐름도이다.
클록 생성 장치(60)는 서브 샘플링 주파수와 검출할 신호의 반송파 주파수의 비 N을 산출한다(S810).
클록 생성 장치(60)는 서브 샘플링 주파수에 대응하는 서브 샘플링 클록을 생성한다(S820).
클록 생성 장치(60)는 서브 샘플링 클록의 한 주기 내에서 서브 샘플링 클록과 각기 다른 위상 차를 갖는 복수의 위상신호를 생성한다(S830).
클록 생성 장치(60)는 복수의 위상신호를 서브 샘플링 클록의 한 주기에 동기화시킨다(S840).
클록 생성 장치(60)는 복수의 위상신호 중에서 서브 샘플링 클록과 기설정된 위상 차를 갖는 타 서브 샘플링 클록을 선택한다(S850).
이와 같이, 본 발명의 실시예는 반송파 주기를 이용하여 용이하게 직교성을 만족하는 서브 샘플링 클록 IQ를 생성할 수 있다.
이상, 본 발명의 구성에 대하여 첨부 도면을 참조하여 상세히 설명하였으나, 이는 예시에 불과한 것으로서, 본 발명이 속하는 기술분야에 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 변형과 변경이 가능함은 물론이다. 따라서 본 발명의 보호 범위는 전술한 실시예에 국한되어서는 아니되며 이하의 특허청구범위의 기재에 의하여 정해져야 할 것이다.

Claims (20)

  1. 검출할 신호의 직교 서브 샘플링을 위한 서브 샘플링 클록 생성 장치로서,
    서브 샘플링 주파수의 N배인 제1 주파수 신호를 생성하는 주파수 생성기;
    입력되는 신호를 기설정된 제1 분배율로 분할하여 하나의 동상신호(In-Phase signal) 및 직교신호(Quadrature signal)의 2개 신호를 출력하는 복수의 직교위상 분할부; 및 상기 직교위상 분할부의 상기 동상신호 및 직교신호 중 어느 하나를 기설정된 제2 분배율로 분할하는 복수의 주파수 분할부를 포함하는 주파수 분배기; 및 입력되는 복수의 신호 중에서 기설정된 위상차를 갖는 한쌍의 동상신호 및 직교신호를 선택하는 클록 선택기를 포함하되,
    상기 복수의 직교위상 분할부 각각은 연쇄하여 배치되되, 가장 앞에 배치된 제1 직교위상 분할부는 상기 주파수 생성기의 제1 주파수 신호를 입력받아 동상신호 및 직교신호를 출력하고, 후속한 제2 직교위상 분할부는 상기 제1 직교위상 분할부의 직교신호를 수신하여 다시 동상신호 및 직교신호를 출력하며, 후속한 제3 직교위상 분할부는 자신보다 앞에 배치된 제2 직교위상 분할부의 직교신호를 입력받아 동상신호 및 직교신호를 출력하는 방식으로 배치되고,
    상기 복수의 주파수 분할부는 자신의 앞에 배치된 직교위상 분할부의 동상신호를 입력받아 적어도 하나의 기 설정된 제2 분배율로 분할하는 것으로서, 제1 주파수 분할부는 상기 제1 직교위상 분할부의 동상신호를 입력받아 제1 서브 샘플링 클록을 출력하고, 제2 주파수 분할부는 상기 제2 직교위상 분할부의 동상신호를 입력받아 제2 서브 샘플링 클록을 출력하고, 제3 주파수 분할부는 상기 제3 직교위상 분할부의 동상신호를 입력받아 제3 서브 샘플링 클록을 출력하는 방식으로 배치되며,
    상기 복수의 직교위상 분할부와 상기 복수의 주파수 분할부로 이루어진 상기 주파수 분배기는, 상기 제1 주파수 신호를 기설정된 복수의 분배율로 분배한 복수의 제1 신호 및 상기 제1 신호에 각기 직교하는 복수의 제2 신호를 생성하여 상기 클록 선택기로 출력하고,
    상기 클록 선택기는 상기 복수의 제1 신호 및 상기 복수의 제2 신호 중에서 서브 샘플링 클록 Q 및 서브 샘플링 클록 I을 선택하여 출력하는 것인 서브 샘플링 클록 생성 장치.
  2. 제1항에 있어서, 상기 제1 신호와 상기 제1 신호에 대응하는 제2 신호의 위상 차이는,
    상기 검출할 신호가 위치하는 주파수 대역의 반송파 주파수의 역수인 반송파 주기의 1/4배이거나, 상기 서브 샘플링 주파수의 역수인 서브 샘플링 주기의 1/2배에 상기 반송파 주기의 1/4을 더하거나 뺀 값이거나, 상기 서브 샘플링 주기의 1/2배에 상기 반송파 주기의 1/4을 더하거나 뺀 값인 클록 생성 장치.
  3. 제1항에 있어서, 상기 클록 선택기는,
    상기 적어도 하나의 제1 신호 및 상기 적어도 하나의 제2 신호 중에서 상기 검출할 신호가 위치하는 주파수 대역의 반송파 주기의 1/4배이거나 서브 샘플링 주기의 1/2배에 상기 반송파 주기의 1/4를 더하거나 뺀 위상 차를 갖는 제1 신호와 제2 신호를 각기 서브 샘플링 클록 Q 및 서브 샘플링 클록 I으로 선택하는 것
    인 클록 생성 장치.
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  5. 삭제
  6. 제1항에 있어서, 상기 주파수 분배기는,
    상기 적어도 하나의 동상신호 및 상기 적어도 하나의 직교신호를 상기 제1 주파수 신호와 동기화시키는 것인 클록 생성 장치.
  7. 제1항에 있어서, 상기 클록 선택기는,
    상기 서브 샘플링 클록 Q와 상기 서브 샘플링 클록 I의 위상 차를 확인하고, 상기 서브 샘플링 클록 Q와 상기 서브 샘플링 클록 I의 위상 차가 기설정된 위상 차를 갖지 않으면, 상기 서브 샘플링 클록 Q와 상기 서브 샘플링 클록 I의 위상 차를 보정하는 것인 클록 생성 장치.
  8. 제1항에 있어서, 상기 제1 및 제2 분배율은,
    2의 배수이거나, 기설정된 가변하는 상수인 클록 생성 장치.
  9. 제1항에 있어서, 상기 제1 분배율 및 상기 제2 분배율은,
    상호 동일 또는 상이한 것인 클록 생성 장치.
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