KR102193846B1 - 초전도 전송 드라이버 시스템 - Google Patents

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KR102193846B1
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노스롭 그루먼 시스템즈 코포레이션
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Abstract

하나의 일례는 초전도 전송 드라이버 시스템을 포함한다. 상기 시스템은 입력에서 수신된 싱글 플럭스 양자(single flux quantum, SFQ) 펄스에 응답으로 제어 노드에 오실레이팅 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위칭 하도록 설정된 적어도 하나의 조셉슨 접합을 포함하는 래칭 게이트 스테이지를 포함한다. 상기 시스템은 상기 제어 노드에 커플링되고, 상기 오실레이팅 전압을 전송 라인을 통하여 전송된 펄스 신호로 변환하도록 설정된 저역-통과 필터 스테이지를 더 포함한다.

Description

초전도 전송 드라이버 시스템
본 출원은 그 전부가 본원에 통합된 2016 년 11 월 18 일자로 출원된 미국 특허 출원 일련번호 15/356049의 우선권을 주장한다.
본 개시는 일반적으로 고전적인 양자 컴퓨팅 시스템에 관한 것으로, 보다 상세하게는 초전도 전송 드라이버 시스템에 관한 것이다.
컴퓨터 시스템들은 통상적으로 개별 칩들, 개별적인 인쇄 회로 기판들 및/또는 개별 컴퓨터 시스템들 사이에서 통신을 구현한다. 특정 유형의 초전도 로직(예를 들어, 상호 양자 로직(reciprocal quantum logic), 또는 RQL)과 같은 특정 유형의 통신은 싱글 플럭스 양자(single flux quantum, SFQ) 펄스들의 펄스 무결성(pluse integrity)을 유지하기 매우 높은 대역폭(예를 들어, 대략 300 GHz 이상)의 상호 연결 시스템을 구현한다. 칩-간(예를 들어, 칩-대-칩) 통신은 일반적으로 특히 대규모로 제작될 때, 칩 비아들, 범프 본드들, 및 보드 비아들의 스택업(stackup)을 통하여 회로 보드 상에서 하나의 칩에서 다른 칩들로 전송 라인들 간의 전송을 포함한다. 칩-간 통신의 이러한 특징들은 대역폭의 저하로 인하여, 상기 칩-간 통신에서 데이터의 펄스 무결성(pluse integrity) 및 신뢰성(reliability)의 저하를 초래할 수 있다. 더욱이, 긴 초전도 전송 라인들 상의 분산(dispersion)은 상기 펄스들을 저하할 수 있으며, 100 GHz 이상의 주파수에서 현저하게 나빠질 수 있다.
하나의 일례는 초전도 전송 드라이버 시스템을 포함한다. 상기 시스템은 입력부에 수신된 싱글 플럭스 양자(single flux quantum, SFQ) 펄스에 응답하여 제어 노드에 오실레이팅(oscillating) 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위칭하도록 설정된 적어도 하나의 조셉슨 접합(Josephson junction)을 포함하는 래칭 게이트 스테이지(latching gate stage)를 포함한다. 상기 시스템은 상기 제어 노드에 커플링되며 상기 오실레이팅 전압을 전송 라인 상에서 전송되는 펄스 신호로 변환하도록 설정된 저역-통과 필터 스테이지를 더 포함한다.
다른 일례는 초전도 전송 드라이버 시스템을 포함한다. 상기 시스템은 입력부에 수신된 SFQ 펄스에 응답하여 제어 노드에서 오실레이팅(oscillating) 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위칭하도록 설정된 적어도 하나의 조셉슨 접합을 포함하는 래칭 게이트 스테이지를 포함한다. 상기 래칭 게이트 스테이지는 상기 제어 노드에 커플링되고 상기 래칭 게이트 스테이지를 리셋하기 위해 미리 결정된 기간 후에 오실레이팅 전압으로부터 오프 상태로 상기 적어도 하나의 조셉슨 접합을 스위치하도록 설정된 셀프-리셋 스테이지(self-reset stage)를 포함할 수 있다. 상기 시스템은 또한 상기 제어 노드에 커플링되며 상기 오실레이팅 전압을 전송 라인 상에서 전송되는 펄스 신호로 변환하도록 설정된 저역-통과 필터 스테이지를 포함한다.
다른 일례는 칩-간 전송 시스템을 포함한다. 상기 시스템은 초전도 전송 드라이버 시스템을 포함한다. 상기 초전도 전송 드라이버 시스템은 입력부에 수신된 단일 SFQ 펄스에 응답하여 제어 노드에서 오실레이팅(oscillating) 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위칭하도록 설정된 적어도 하나의 조셉슨 접합을 포함하는 래칭 게이트 스테이지를 포함한다. 상기 초전도 전송 드라이버 시스템은 또한 상기 오실레이팅 전압을 전송 라인 상에서 전송되는 펄스 신호로 변환하도록 설정된 저역-통과 필터 스테이지를 포함한다. 상기 시스템은 또한 상기 펄스 신호를 수신하고 상기 펄스 신호를 SFQ 펄스로 변환하도록 설정된 수신기 시스템을 포함한다. 상기 시스템은 상기 초전도 전송 드라이버 시스템과 상기 수신기 시스템 사이에 상기 펄스 신호를 전파하도록 설정된 전송 라인을 더 포함한다.
도 1은 초전도 칩-간 전송 시스템의 일례를 도시한다.
도 2는 전송 드라이버 시스템의 일례를 도시한다.
도 3은 리시버 시스템의 일례를 도시한다.
본 개시는 일반적으로 고전적인 양자 컴퓨팅 시스템에 관한 것으로, 보다 상세하게는 초전도 전송 드라이버 시스템에 관한 것이다. 상기 초전도 전송 드라이버 시스템은 상호 양자 로직(RQL) 컴퓨터 시스템과 같은 다양한 초전도 칩-간 통신 시스템에서 구현될 수 있다. 상기 초전도 전송 구동 시스템은 래칭 게이트 스테이지 및 저역-통과 필터 스테이지를 포함한다. 상기 래칭 게이트 스테이지는 입력부에 수신된 싱글 플럭스 양자(single flux quantum, SFQ) 펄스에 응답하여 제어 노드에서 오실레이팅(oscillating) 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위칭하도록 설정된 적어도 하나의 조셉슨 접합을 포함할 수 있다. 일례로, 상기 SFQ 펄스는 RQL 조셉슨 전송 라인(JTL)으로부터 수신된 상호 양자 로직(RQL) 펄스(예를 들면, 포지티브 플럭손(positive fluxon)과 네거티브 플럭손(negative fluxon)을 포함)로서 설정될 수 있다. 상기 저역-통과 필터 스테이지는 상기 오실레이팅 전압에 기초한 펄스 신호를 생성하기 위해 설정될 수 있으며, 상기 펄스 신호는 출력부로 전송될 수 있다.
또한, 상기 초전도 전송 스테이지는 상기 제어 노드에 커플링된 셀프-리셋 스테이지를 포함할 수 있다. 예를 들어, 상기 셀프-리셋 스테이지는 상기 제어 노드로부터 DC 바이어스 소스를 상호 연결하는 저역-통과 필터(예를 들어, RL 필터)로 설정될 수 있으며, 관련된 저역 통과 필터와 관련한 시간 상수에 기초하여, 미리 결정된 기간 동안 상기 오실레이팅 전압을 감소시키기 위해 상기 오실레이팅 전압의 션트(shunting)를 제공하도록 설정된다. 결과적으로, 상기 셀프-리셋 스테이지는 상기 래칭 게이트 스테이지를 리셋하고, 따라서 상기 펄스 신호의 전송을 종료(예를 들어, 상기 펄스 신호의 상기 하강-에지(falling-edge)를 제공)하도록 설정될 수 있다. 또한, 전술한 바와 같이, 상기 초전도 전송 드라이버 시스템은 RQL 시스템 내에서 드라이버로서 설정될 수 있다. 따라서, 상기 래칭 게이트 스테이지는 상기 래칭 게이트 스테이지가 상기 펄스 신호를 생성시 상기 네거티브 플럭슨(negative fluxon)을 거부하도록 상기 RQL 입력 펄스와 관련된 네거티브 플럭슨(negative fluxon)을 제거하기 위해 트리거하도록 설정된 입력 조셉슨 접합을 포함할 수 있다.
도 1은 초전도 칩-간 전송 시스템(10)의 일례를 도시한다. 상기 초전도 칩-간 전송 시스템(10)은 초전도 데이터 전송에서(예를 들면, 상호 양자 로직(RQL) 통신 시스템에서) 칩-간 통신을 제공하는 다양한 컴퓨터 시스템에서 구현될 수 있다.
상기 초전도 칩-간 전송 시스템(10)은 전송 라인(16)에 의해서 분리되는 전송 드라이버 시스템(12)과 수신기 시스템(14)을 포함한다. 도 1의 일례에서, 상기 수신기 시스템(14)은 동기식 수신기를 나타낸다. 그러나, 상기 수신기 시스템(14)은 등시성(isochronous) 수신기로서 대신 설정될 수 있다는 것을 이해해야 한다. 상기 전송 드라이버 시스템(12)은 도 1에서 신호(RQLIN)로 나타난 RQL 입력 신호를 수신하도록 설정된다. 일례로, 상기 RQL 입력 신호(RQLIN)는 RQL 클럭 신호(예를 들어, 직교 클럭 신호(quadrature clock signal))에 기초하여 상기 RQL 입력 신호(RQLIN)를 확산시키도록 동작하는 RQL 조셉슨 전송 라인(JTL)으로부터 제공될 수 있다. 상기 전송 드라이버 시스템(12)은 실질적으로 가우시안 펄스 신호(PLS)로서 상기 신호(RQLIN)를 상기 전송 라인(16)을 가로질러 상기 수신기 시스템(14)으로 전송하도록 더 설정된다. 일례로서, 상기 펄스 신호(PLS)는 약 2.0 mV의 진폭과 약 10 피코초의 펄스-폭을 가질 수 있다. 여기에서 상세하게 설명된 바와 같이, 상기 전송 드라이버 시스템(12)은 대역폭을 감속시키는 방식으로 상기 펄스 신호(PLS)를 생성하도록 설정되며, 상기 수신기 시스템(14)에 의해서 수신된 상기 RQL 펄스(RQLIN)에 의해 나타나는 데이터의 전송을 허용한다. 일례로서, 상기 전송 드라이버 시스템(12)은 버스를 통해 다중 펄스 신호(PLS)를 제공하는 것과 같이 추가 JTLs 및/또는 추가 전송 드라이버 시스템(12)과 같은 추가 구성 요소를 포함하는 것과 같은 송신기 시스템이거나 시스템에서 구현될 수 있다.
상기 전송 드라이버 시스템(12)은 상기 RQL 입력 신호(RQLIN)에 응답하여 오실레이팅 전압(VOSC)을 생성하도록 설정된 래칭 게이트 스테이지(18)를 포함한다. 일례로, 상기 래칭 게이트 스테이지(18)는 상기 RQL 입력 신호(RQLIN)와 DC 바이어스 전류(IDC)에 응답하여 오프 상태에서 오실레이팅 전압 상태로 스위칭하도록 설정된 적어도 하나의 언션트(unshunted) 조셉슨 접합을 포함한다. 상기 오실레이팅 전압(VOSC)은 송신 드라이버 시스템(12)과 관련된 저역-통과 필터(LPF) 스테이지(20)에 제공된다. 따라서, LPF 스테이지(20)는 상기 오실레이팅 전압(VOSC)을 필터링한 오실레이팅 전압(VOSC)을 기반으로 상기 펄스 신호(PLS)를 생성할 수 있다. 따라서, 상기 펄스 신호(PLS)는 상기 오실레이팅 전압(VOSC)의 활성화에 대응하는 상승-에지(rising-edge)를 가질 수 있고, 따라서, 상기 적어도 하나의 언션트(unshunted) 조셉슨 접합을 오프 상태로부터 오실레이팅 전압 상태로 스위칭할 수 있다.
또한, 도 1의 예에서, 상기 래칭 게이트 스테이지(18)는 셀프-리셋 스테이지(22)를 포함한다. 상기 셀프-리셋 스테이지(22)는, 예를 들어, 상기 DC 바이어스 전류(IDC) 및 상기 오실레이팅 전압(VOSC)을 상호 연결하는 저역-통과 필터(예를 들어, RL 필터)로 설정될 수 있다. 상기 셀프-리셋 스테이지(22)는 상기 셀프-리셋 스테이지(22)와 관련된 상기 저역-통과 필터의 시간 상수를 기반으로 미리 결정된 기간 동안 상기 오실레이팅 전압(VOSC)을 줄이기 위해 상기 오실레이팅 전압(VOSC)의 션트(shunting) 제공하기 위해 설정된다. 결과적으로, 상기 셀프-리셋 스테이지(22)는 상기 오실레이팅 전압(VOSC)을 비활성화시킴으로써 상기 래칭 게이트 스테이지(18)를 리셋하도록 설정될 수 있다. 따라서, 상기 펄스 신호(PLS)는 상기 오실레이팅 전압(VOSC)의 비활성화에 대응하는 하강-에지를 가질 수 있으며, 따라서, 상기 적어도 하나의 언션트(unshunted) 조셉슨 접합을 오실레이팅 전압 상태에서 오프 상태로 스위칭할 수 있다.
상기 펄스 신호(PLS)는 상기 수신기 시스템(14)에 제공된다. 상기 수신기 시스템(14)은 저항(R1)을 통하여 상기 수신된 펄스 신호(PLS)를 변환하도록 설정된 제1 JTL(24)을 포함한다. 일례로, 상기 저항(R1)은 상기 제1 JTL(24)와 관련된 적어도 하나의 조셉슨 접합과 관련된 저항값(예를 들어, 약 20Ω)을 가질 수 있다. 일례로, 상기 제1 JTL(24)는 상기 펄스 신호(PLS)에 응답하여 적어도 하나의 조셉슨 접합의 트리거링에 기반해서 상기 수신된 펄스 신호(PLS)를 SFQ 신호로 변환하기 위해 AC 바이어스 전류를 수신할 수 있다. 상기 수신기 시스템(14)은 또한 상기 제1 JTL(24)에 의해 제공되는 상기 SFQ 펄스에 응답하여 인덕터(LRQL)를 통해 네거티브 플럭손(negative fluxon)를 제공하도록 상기 제1 JTL(24)에 대하여 배열된 제2 JTL(26)을 포함한다. 결과적으로, 상기 제1 및 제2 JTL(24, 26)은 상기 펄스 신호(PLS)에 응답하여 RQL 신호를 생성하도록 협력할 수 있다. 상기 수신기 시스템(14)은 RQL 출력 신호(RQLOUT)로서 상기 제1 및 제2 JTL(24, 26)에 의해 생성된 상기 RQL 신호를 확산시키도록 설정된 제3 JTL(28)을 더 포함한다. 따라서, 상기 RQL 출력 신호(RQLOUT)는 추가적인 회로에 의해서 처리될 수 있다(도시하지 않음).
도 2는 전송 드라이버 시스템(50)의 일례를 도시한다. 상기 전송 드라이버 시스템(50)은 도 1의 일례에서 상기 전송 드라이버 시스템(12)에 대응할 수 있다. 상기 전송 드라이버 시스템(50)은 상기 전송 드라이버 시스템(50)으로 확산되는, 도 2에 일례에 신호(RQLIN)로 나타난, 입력 RQL 신호를 수신한다. 상기 초전도 칩-간 전송 시스템(10)과 상기 전송 드라이버 시스템(50)의 서술은 RQL 신호 전송기를 서술하는 반면에, 상기 초전도 칩-간 전송 시스템(10)과 상기 전송 드라이버 시스템(50)은 SFQ 신호 전송기를 대신하여 구현할 수 있음을 이해해야 한다.
상기 전송 드라이버 시스템(50)은 DC 바이어스 전류 소스로부터 DC 바이어스 전류(IDC)를 수신하는 래칭 게이트 스테이지(52)를 포함한다. 상기 래칭 게이트 스테이지(52)는 또한 RQL JTL을 통하여 상기 RQL 입력 신호(RQLIN)를 수신한다. 일례로, 상기 RQL 입력 신호(RQLIN)는 RQL 클럭 신호(예를 들어, 직교 클럭 신호)에 기반한 상기 RQL 입력 신호(RQLIN)를 확산시키도록 동작하는 RQL JTL로부터 제공될 수 있다. 상기 RQL 입력 신호(RQLIN)는 입력 인덕터(LIN) 및 입력 조셉슨 접합(JR)을 통해서 제공된다. 상기 RQL 입력 신호(RQLIN)는 상기 DC 바이어스 전류(IDC)로부터 제공되는 바이어스에 기반해서 제1 조셉슨 접합(J1)을 트리거하도록 설정된다. 상기 제1 조셉슨 접합(J1)의 트리거는, 인덕터(L2)를 통해 제어 노드(54)로 확산되며, 다른 인덕터(L3)를 통해 제1 언션트(unshunted) 조셉슨 접합(J2)으로 확산되는 SFQ 펄스를 제공한다. 도 2의 일례에서, 상기 제어 노드(54)는 저항(R2)을 통하여 접지로부터 분리되고, 상기 인덕터(L3)는 상기 제어 노드(54)와 상기 제1 언션트(unshunted) 조셉스 접합(J2) 사이에 저항(R3)과 병렬로 배치된다
상기 제1 조셉슨 접합(J1)으로부터 확산된 SFQ 펄스에 응답, 및 상기 DC 바이어스 전류(IDC)에 응답하여, 상기 제1 언션트(unshunted) 조셉슨 접합(J2)은 오프 상태에서 오실레이팅 전압 상태로 스위칭하기 위해 트리거하여, 상기 제어 노드(54)에 오실레이팅 전압(VOSC)을 제공한다. 상기 제1 언션트(unshunted) 조셉슨 접합(J2)의 트리거에 응답하여, 상기 오실레이팅 전압(VOSC)과 상기 DC 바이어스 전류(IDC)는 제2 어션트(unshunted) 조셉슨 접합(J3)을 오프 상태에서 오실레이팅 전압 상태로 스위칭하기 위해 협력한다. 따라서, 상기 제1 및 제2 언션트(unshunted) 조셉슨 접합들(J2, J3)은 상기 제어 노드(54)에 상기 오실레이팅 전압(VOSC)을 제공하기 위해 각각의 오실레이팅 전압 상태들을 결합한다.
도 2의 일례에서, 상기 전송 드라이버 시스템(50)은 또한 상기 제어 노드(54)에 커플링된 LPF 스테이지(56)를 포함한다. 도 2의 일례에서, 상기 LPF 스테이지(56)는 인덕터(LOUT)와 커패시터(COUT)를 포함하는 LC 필터로서 설정된다. 따라서, 상기 LPF 스테이지(56)는 상기 제어 노드(54)에 상기 인덕터(LOUT)와 상기 커패시터(COUT)의 상기 LC 필터를 통하여 필터링된 상기 오실레이팅 전압(VOSC)에 기반한 상기 펄스 신호(PLS)를 생성할 수 있다. 따라서, 상기 펄스 신호(PLS)는 상기 오실레이팅 전압(VOSC)의 활성화에 대응하는 상승-에지(rising-edge)를 가질 수 있고, 따라서, 상기 오프 상태에서 상기 오실레이팅 전압 상태로 상기 제1 및 제2 언션트(unshunted) 조셉슨 접합을 스위칭하는 것에 대응한다.
또한, 도 2의 일례에서, 상기 래칭 게이트 스테이지(52)는 셀프-리셋 스테이지(58)를 포함한다. 상기 셀프-리셋 스테이지(58)는 인덕터(LSR) 및 저항(RSR)를 포함하는 RL 필터로 나타나며, 상기 인덕터(LSR)는 상기 DC 바이어스 전류(IDC)를 상기 제어 노드(54)와 연결하고 상기 저항(RSR)은 상기 DC 바이어스 전류(IDC)의 소스 노드를 접지와 연결한다. 따라서, 상기 RL 필터는 관련된 시간 상수를 가질 수 있으며, 상기 셀프-리셋 스테이지(58)는 상기 오실레이팅 전압(VOSC)의 션트(shunting)을 제공하도록 설정된다. 따라서, 상기 셀프-리셋 스테이지(58)는 상기 시간 상수를 기반으로 미리 결정된 기간 동안 상기 오실레이팅 전압(VOSC)을 줄이도록 설정된다. 결과적으로, 상기 셀프-리셋 스테이지(58)는 상기 오실레이팅 전압(VOSC)를 비활성화함으로써 상기 래칭 게이트 스테이지(18)을 리셋하기 위해 설정된다. 따라서, 상기 펄스 신호(PLS)는 상기 오실레이팅 전압(VOSC)의 상기 비활성화에 대응하는 하강-에지(falling-edge)를 가질 수 있으며, 따라서 상기 오실레이팅 전압 상태에서 상기 오프 상태로 상기 언션트(unshunted) 조셉슨 접합들(J2, J3)을 스위칭하는 것에 대응한다.
전술한 바와 같이, 상기 RQL 입력 신호(RQLIN)는 RQL 펄스로서 설정되고, 상기 RQL 입력 신호(RQLIN)는 포지티브 플럭손(positive fluxon) 및 이후의 네거티브 플럭손(negative fluxon)을 포함한다. 도 2의 일례에서, 상기 래칭 게이트 스테이지(52)는 상기 RQL 입력 신호(RQLIN)의 상기 입력 경로에 배치되어 있는 리젝션(rejection) 조셉슨 접합(JR)을 포함한다. 상기 리젝션(rejection) 조셉슨 접합(JR)은 상기 RQL 입력 신호(RQLIN)와 관련된 상기 네거티브 플럭손(negative fluxon)에 대응하는 트리거를 설정하고, 따라서, 실질적으로 상기 네거티브 플럭손(negative fluxon)을 제거한 전압 펄스를 제공한다. 따라서, 상기 리젝션(rejection) 조셉슨 접합(JR)은 상기 네거티브 플럭손(negative fluxon)을 제거하도록 설정된다. 그러나, 오실레이션 전압(VOSC)의 생성으로 인한 상기 펄스 신호(PLS)는 SFQ 펄스(예를 들어, 단순히 플럭손(fluxon))에 기반한다는 것을 이해해야 한다. 따라서, 도 2의 일례에서 상기 전송 드라이버 시스템(50)의 상기 입력 신호가 RQL 신호로 나타난 반면에, 상기 입력 신호는 대신에 래피드 싱글 플럭스 양자(rapid single flux quantum, RSFQ) 로직 시스템과 같은 SFQ 펄스 일 수 있다.
상기 RQL 입력 신호(RQLIN)에 기반한 상기 펄스 신호(PLS)의 생성에 기반하여, 상기 전송 라인(16)을 가로지르는 통신의 대역폭은 실질적으로 줄어들 수 있다. 결과적으로, 상기 RQL 입력 신호(RQLIN)에 비해 대역폭이 신장된(elongated) 상기 펄스 신호(PLS)를 통한 데이터 전송은, SFQ 펄스 전송에 비해 칩-간 통신에서 데이터의 펄스 무결성(pluse integrity) 및 신뢰성(reliability)을 증진시킨다. 일례로, 대역폭은 약 5배 감소하여 약 60 GHz의 대역폭을 제공할 수 있다. 결과적으로, 상기 칩-간 상호 연결 시스템을 위한 제조 요건은 실질적으로 줄어들 수 있고, 최대 전송 라인 길이를 제한할 수 있는 초전도 물질(예를 들어, 니오븀(Nb)) 내에서 분산 효과(dispersion effects)를 줄일 수 있다. 일례로, 상기 펄스 신호(PLS)는 인쇄 회로 기판의 전송 라인(16)을 따라 적어도 1 m, 및 적어도 약 150 mm 온-칩을 구동할 수 있으며, 이는 기존 SFQ 전송 라인 회로에 비해 대략 수십 배 향상된 것이다. 따라서, 상기 전송 드라이브 시스템(50)은 초전도 회로 시스템에서 데이터를 전송하는데 실질적인 개선을 제공할 수 있다.
도 3은 수신기 시스템(100)의 일례를 도시한다. 상기 수신기 시스템(100)은 도 1의 일례에서의 수신기 시스템(14)에 대응될 수 있으며, 따라서, 상기 전송 라인(16)을 통하여 수신되고 상기 전송 드라이버 시스템을 통하여 생성된 상기 펄스 신호(PLS)의 응답으로 RQL 출력 신호(RQLOUT)를 생성하도록 설정될 수 있다. 도 3의 일례에서, 상기 수신기 시스템(100)은 동기(synchronous) 수신기를 나타낸다. 그러나, 대신에 수신기 시스템(100)은 등시(isochronous) 수신기로 설정될 수 있음이 이해되어야 한다.
상기 수신기 시스템(100)은 직렬 종단 저항(R1)(예를 들어, 20Ω), 제1 입력 JTL 스테이지(102) 및 제2 입력 JTL 스테이지(104)를 포함한다. 상기 제1 입력 JTL 스테이지(102)는 상기 입력 펄스 신호(PLS)를 수신하고 상기 펄스 신호(PLS)를 출력 JTL 스테이지(106)로 확산시키도록 설정된다. 상기 제1 입력 JTL 스테이지(102)는 상기 입력 신호(PLS)가 확산되는 입력 인덕터(L5), 및 바이어스 전류 소스(108)에 기반한 상기 펄스 신호(PLS)에 응답하여 트리거 되고, AC 클럭 신호(CLK)와 관련된 특정 개별 샘플링 위상과 관련된 AC 전류 소스를 설정하는 제1 조셉슨 접합(J4)을 포함한다. 상기 바이어스 전류는 제1 바이어스 인덕터(LBIAS1)를 통하여 바이어스되어 각각의 인덕터들(L6, L7)을 통하여 상기 제1 조셉슨 접합(J4)과 제2 조셉슨 접합(J5)으로 흐르고, 그 결과 상기 펄스 신호(PLS)는 상기 펄스 신호(PLS)를 인덕터(J5)를 통하여 상기 출력 드라이버 스테이지(106)로 제공하기 위해 상기 조셉슨 접합(J5)을 실질적으로 트리거하기 위해 상기 제1 조셉슨 접합(J4)의 트리거에 응답하여 상기 인덕터들(L6, L7)를 통해 확산된다.
상기 제2 입력 JTL 스테이지(104)는 상기 제1 입력 JTL 스테이지(102)와 관련하여 실질적으로 유사하게 설정된다. 특히, 상기 제2 입력 JTL 스테이지(104) 바이어스 전류 소스(110)에 대하여 서로 대향되도록 배열되고, AC 클럭 신호(CLK)와 관련된 각각의 특정한 샘플링 단계와 관련된 AC 전류 소스를 설정하는 한 쌍의 조셉슨 접합들(J6, J7)을 포함한다. 이 바이어스 전류는 제2 바이어스 인덕터(LBIAS2)와 인덕터들(L9, L10)을 통해 흐른다. 그러나, 제2 입력 JTL 스테이지(104)는 또한 접지에 커플링되고, 상기 제2 입력 JTL 스테이지(104)가 인덕터(LRQL)를 통해서 확산되는 상기 펄스 신호(PLS)에 해당하는 상기 플럭손에 응답하여 안티-플럭손(anti-fluxon)을 생성하는 인덕터(L11)를 포함한다. 따라서, 상기 제1 입력 JTL 스테이지(102)에 제공되는 상기 펄스 신호(PLS)에 응답으로, 상기 제2 입력 JTL 스테이지(104)는 상기 출력 JTL 스테이지(106)에 RQL 신호(RQLS)를 제공하기 위해 상응하는 안티-플럭손(anti-fluxon)을 생성한다.
상기 출력 JTL 스테이지(106)는 상기 제1 및 제2 입력 JTL 스테이지들(102, 104)과 실질적으로 유사하게 배치된다. 상기 출력 JTL 스테이지(106)는 상기 RQL 신호(RQLS)가 확산되는 입력 인덕터(L12)뿐만 아니라 바이어스 전류 소스(112)와 각각의 인덕터들(L13, L14)에 대해 서로 대향되도록 배열되고 한 쌍의 조셉슨 접합(J8, J9)을 포함한다. 그러나, 상기 바이어스 전류 소스(112)는 상기 AC 클럭 신호(CLK)와 관련된 특정한 각각의 샘플링 위상과 관련된 AC 전류 소스로서 설정된다. 도 3의 일례에서, 상기 AC 전류는 바이어스 인덕터(LBIAS3)를 통해 제공되는 신호(CLK)로 표시되어 있으며, 상기 AC 클럭 신호(CLK)는 동-위상 성분(in-phase component) 및 직교-위상 성분(quadrature-phase)을 포함하는 직교 신호(quadrature signal)에 응답할 수 있다. 따라서, 상기 출력 JTL 상태(106)는 출력(114)에서 RQL 출력 신호(RQLOUT)로서 상기 제1 및 제2 JTL 스테이지들(102, 104)에 의해 생성되는 상기 RQL 신호를 확산하도록 설정된다. 따라서, 상기 RQL 출력 신호(RQLOUT)는 추가적인 회로(도시하지 않음)에 의해 처리될 수 있다. 따라서, 상기 수신기 시스템(100)은 SFQ 펄스에 비해 상기 펄스 신호(PLS)의 상기 축소된 대역폭에 기반한 상기 전송 라인(예를 들어, 상기 전송 라인(16))으로부터 상기 펄스 신호(PLS)를 수신하게 설정될 수 있다.
위에서 설명한 것은 본 개시의 일례이다. 물론, 본 개시를 설명할 목적으로 구성 요소 또는 방법의 모든 가능한 조합을 기술하는 것은 불가능하지만, 통상의 기술자는 본 개시의 많은 추가적인 조합 및 변경이 가능하다는 것을 인식할 것이다. 따라서, 본 개시는 첨부된 청구범위를 포함하여, 본원의 범위 내에 있는 그러한 모든 변경, 수정 및 변형을 포함하는 것을 의미한다.

Claims (20)

  1. 초전도 전송 드라이버 시스템으로서,
    입력부로 포지티브 플럭손(positive fluxon)과 네거티브 플럭손(negative fluxon)을 포함하는 RQL 펄스를 제공하도록 구성된 상호 양자 로직(reciprocal quantum logic, RQL) 조셉슨 전송 라인(JTL);
    상기 입력부에 수신된 상기 RQL 펄스에 응답하여 제어 노드에 오실레이팅 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위칭하도록 설정된 적어도 하나의 조셉슨 접합을 포함하는 래칭 게이트 스테이지(latching gate stage)로서, 상기 오프 상태는 상기 래칭 게이트 스테이지에 의해 생성된 오실레이팅 전압이 비활성화되는 상태로서 규정되고, 상기 래칭 게이트 스테이지는 상기 네거티브 플럭손을 거부하도록 구성된, 상기 래칭 게이트 스테이지; 및
    상기 제어 노드에 커플링되고 상기 오실레이팅 전압을 전송 라인 상에 전송된 펄스 신호로 변환하도록 설정된 저역-통과 필터 스테이지(low-pass filter stage);를 포함하는, 시스템.
  2. 제1항에 있어서,
    상기 래칭 게이트 스테이지는 미리 결정된 기간 후에 상기 래칭 게이트 스테이지를 리셋하기 위해 상기 제어 노드에 커플링되고 상기 적어도 하나의 조셉슨 접합을 상기 오실레이팅 전압 상태에서 상기 오프 상태로 스위칭하도록 설정된 셀프-리셋 스테이지(self-reset stage)를 포함하는, 시스템.
  3. 제2항에 있어서,
    상기 셀프-리셋 스테이지는 상기 미리 결정된 기간에 대응하는 인덕터 저항(LR) 저역-통과 필터의 시간 상수에 기반하여 상기 오실레이팅 전압 상태에서 상기 오프 상태로 상기 적어도 하나의 조셉슨 접합을 스위칭하기 위해 상기 오실레이팅 전압의 감쇠(damping)를 제공하도록 설정되어 있는 상기 LR 저역-통과 필터로 설정되는, 시스템.
  4. 제2항에 있어서,
    상기 래칭 게이트 스테이지는 상기 입력부에 수신된 상기 RQL 펄스와 DC 바이어스 전류에 응답하여 상기 적어도 하나의 조셉슨 접합을 상기 오프 상태에서 상기 오실레이팅 전압 상태로 스위칭하도록 설정되고, 상기 셀프-리셋 스테이지는 상기 제어 노드 및 상기 DC 바이어스 전류의 소스를 상호 연결하도록 배치되는, 시스템.
  5. 제1항에 있어서,
    상기 적어도 하나의 조셉슨 접합은 상기 입력부에 수신된 상기 RQL 펄스에 응답하여 상기 오프 상태에서 상기 오실레이팅 전압 상태로 스위칭하기 위해 비분기(unshunted)인, 시스템.
  6. 제1항에 있어서,
    상기 적어도 하나의 조셉슨 접합은 제1 인덕터를 통해 상기 제어 노드에 커플링된 제1 조셉슨 접합과 제2 인덕터를 통해 상기 제어 노드에 커플링된 제2 조셉슨 접합을 포함하고, 상기 제1 조셉슨 접합은 상기 RQL 펄스에 응답하여 상기 오실레이팅 전압 상태로 스위칭하는 트리거로서 설정되며, 상기 제2 조셉슨 접합은 상기 오실레이팅 전압 상태로 스위칭하는 상기 제1 조셉슨 접합에 응답하여 상기 오실레이팅 전압 상태로 동일하게 스위칭하는 트리거로서 설정되는, 시스템.
  7. 삭제
  8. 제1항에 있어서,
    상기 래칭 게이트 스테이지는 상기 네거티브 플럭손에 응답하여 상기 제어 노드에서 상기 네거티브 플럭손을 제거하는 트리거로 배치된 입력 조셉슨 접합을 포함하는, 시스템.
  9. 제1항의 초전도 전송 드라이버 시스템을 포함하는, 칩-간(inter-chip) 전송 시스템으로서,
    상기 칩-간 전송 시스템은:
    상기 펄스 신호를 수신하고 상기 펄스 신호를 싱글 플럭스 양자(SFQ) 펄스로 변환하도록 설정된 수신기 시스템;을 더 포함하고,
    상기 RQL JTL은 상기 초전도 전송 드라이버 시스템과 상기 수신기 시스템 사이에 상기 펄스 신호를 전파시키도록 설정된, 시스템.
  10. 제9항에 있어서,
    상기 수신기 시스템은 RQL 수신기 시스템으로 설정되고,
    상기 수신기 시스템은:
    상기 펄스 신호를 또 다른 포지티브 플럭손으로 변환하도록 설정된 제1 조셉슨 전송 라인(JTL); 및
    상기 제1 JTL의 출력부와 접지를 상호 연결하고, 또 다른 RQL 펄스를 생성하기 위해 다른 포지티브 플럭손에 응답하여 또 다른 네거티브 플럭손을 생성하도록 설정된 제2 JTL;을 더 포함하는, 시스템.
  11. 초전도 전송 드라이버 시스템으로서,
    입력부로 포지티브 플럭손과 네거티브 플럭손을 포함하는 RQL 펄스를 제공하도록 구성된 상호 양자 로직(RQL) 조셉슨 전송 라인(JTL);
    상기 입력부에 수신된 상기 RQL 펄스에 응답하여 제어 노드에 오실레이팅 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위치하도록 설정된 적어도 하나의 조셉슨 접합을 포함하고, 상기 제어 노드에 커플링되고 래칭 게이트 스테이지를 리셋하기 위해 미리 결정된 기간 후에 상기 오실레이팅 전압 상태에서 상기 오프 상태로 상기 적어도 하나의 조셉슨 접합을 스위칭하도록 설정된 셀프-리셋 스테이지를 포함하고, 상기 오프 상태는 상기 래칭 게이트 스테이지에 의해 생성된 오실레이팅 전압이 비활성화되는 상태로서 규정되고, 상기 래칭 게이트 스테이지는 상기 네거티브 플럭손을 거부하도록 구성된, 상기 래칭 게이트 스테이지; 및
    상기 제어 노드에 커플링되고 상기 오실레이팅 전압을 전송 라인상에서 전송된 펄스 신호로 변경하도록 설정된 저역-통과 필터 스테이지;를 포함하는, 시스템.
  12. 제11항에 있어서,
    상기 셀프-리셋 스테이지는 상기 미리 결정된 기간에 대응하는 인덕터 저항(LR) 저역-통과 필터의 시간 상수를 기반으로 상기 적어도 하나의 조셉슨 접합을 상기 오실레이팅 전압 상태에서 상기 오프 상태로 스위칭하기 위해 상기 오실레이팅 전압의 감쇠(damping)를 제공하도록 설정된 상기 LR 저역-통과 필터로 설정되는, 시스템.
  13. 제11항에 있어서,
    상기 적어도 하나의 조셉슨 접합은 상기 입력부에 수신된 상기 RQL 펄스에 응답하여 상기 오프 상태에서 상기 오실레이팅 전압 상태로 스위칭하기 위해 비분기인, 시스템.
  14. 제11항에 있어서,
    상기 적어도 하나의 조셉슨 접합은 제1 인덕터를 통하여 상기 제어 노드에 커플링된 제1 조셉슨 접합 및 제2 인덕터를 통하여 상기 제어 노드에 커플링된 제2 조셉슨 접합을 포함하며, 상기 제1 조셉슨 접합은 상기 RQL 펄스에 응답하여 상기 오실레이팅 전압 상태로 스위칭하는 트리거로서 설정되고, 상기 제2 조셉슨 접합은 상기 오실레이팅 전압 상태로 스위칭하는 상기 제1 조셉슨 접합에 응답하여 상기 오실레이팅 전압 상태로 동일하게 스위칭하는 트리거로서 설정되는, 시스템
  15. 삭제
  16. 제11항에 있어서,
    상기 래칭 게이트 스테이지는 상기 네거티브 플럭손에 응답하여 상기 제어 노드에서 상기 네거티브 플럭손을 제거하는 트리거로 배치된 입력 조셉슨 접합을 포함하는, 시스템.
  17. 칩-간 전송 시스템으로서,
    초전도 전송 드라이버 시스템;을 포함하고,
    상기 초전도 전송 드라이버 시스템은:
    입력부로 포지티브 플럭손과 네거티브 플럭손을 포함하는 제1 RQL 펄스를 제공하도록 구성된 상호 양자 로직(RQL) 조셉슨 전송 라인(JTL);
    상기 입력부에 수신된 제1 RQL 펄스에 응답하여 제어 노드에 오실레이팅 전압을 제공하기 위해 오프 상태에서 오실레이팅 전압 상태로 스위칭하도록 설정된 적어도 하나의 조셉슨 접합을 포함하는 래칭 게이트 스테이지로서, 상기 오프 상태는 상기 래칭 게이트 스테이지에 의해 생성된 오실레이팅 전압이 비활성화되는 상태로서 규정되고, 상기 래칭 게이트 스테이지는 상기 네거티브 플럭손을 거부하도록 구성된, 상기 래칭 게이트 스테이지;
    상기 제어 노드에 커플링되고 상기 오실레이팅 전압을 전송 라인 상에 전송되는 펄스 신호로 변환하도록 설정된 저역-통과 필터;
    상기 펄스 신호를 수신하고 상기 펄스 신호를 제2 RQL 펄스로 변환하도록 설정된 수신기 시스템; 및
    상기 초전도 전송 드라이버 시스템과 상기 수신기 시스템 사이에 상기 펄스 신호를 전파시키도록 설정된 전송 라인;을 포함하는, 시스템.
  18. 제17항에 있어서,
    상기 래칭 게이트 스테이지는 상기 제어 노드에 커플링되고 인덕터 저항(LR) 저역-통과 필터의 시간 상수를 기반으로 상기 오실레이팅 전압 상태에서 상기 오프 상태로 상기 적어도 하나의 조셉슨 접합을 스위칭하기 위해 상기 오실레이팅 전압의 감쇠를 제공하도록 설정된 상기 LR 저역-통과 필터를 포함하는 셀프-리셋 스테이지를 포함하는, 시스템.
  19. 제17항에 있어서,
    상기 적어도 하나의 조셉슨 접합은 입력부에 수신된 상기 제1 RQL 펄스에 응답하여 상기 오프 상태에서 상기 오실레이팅 전압 상태로 스위칭하기 위해 비분기인, 시스템.
  20. 제17항에 있어서,
    상기 래칭 게이트 스테이지는 상기 네거티브 플럭손에 응답하여 상기 제어 노드에서 상기 네거티브 플럭손을 제거하는 트리거로 배치된 입력 조셉슨 접합을 더 포함하는, 시스템.
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