JP2009147948A - 高速シリアルデータ信号送信器ドライバ回路網 - Google Patents

Abstract

【課題】高速シリアルデジタルデータ信号送信器ドライバ回路網を提供すること。
【解決手段】約１０Ｇｂｐｓの範囲のシリアルビットレートを有する高速シリアルデータ信号を出力するための送信器ドライバ回路網であって、メインドライバステージとポストタップドライバステージとだけを有するＨツリードライバ回路網を備えている、回路網であって、該Ｈツリードライバ回路網の一部分を形成する少なくとも１つのトランジスタが、さらに、該回路網に対する静電放電保護を提供する、回路網。
【選択図】図１

Description

本発明は、集積回路網に関し、さらに詳細には、集積回路デバイスにおける使用のための、高速シリアルデジタルデータ信号送信器ドライバ回路網に関する。

高速シリアルデータ信号伝送は、プリント回路基板上にシステムを構成する様々な集積回路間でデータを送信する目的に対してますます関心がある。かかる信号伝送に対するより高いデータ速度が、常に求められているが、かかるより高い速度は、取得するのがだんだん困難になる。関心は、現在、毎秒約１０ギガビット（１０Ｇｂｐｓ）以上の範囲のデータ速度に集中している。これらのデータ速度において、信号が通信媒体を通って受信器回路網に進むときに、信号の、避けられない減衰／ひずみなどが、信号によって運ばれる情報の、受信器による回復を不能にしないように、どのように、信号が送信器回路網によって伝送されるかに関して、細心の注意が払われなければならない。

本発明の特定の局面に従って、（例えば、毎秒約１０ギガビット以上の範囲の）高速シリアルデータ信号を出力するための、送信器ドライバ回路網は、メインドライバステージとポストタップドライバステージとだけを有するＨツリードライバ回路網を含む。好適には、Ｈツリードライバ回路網における少なくとも１つのトランジスタが、静電放電保護を回路網に提供するように構築および接続されている。また好適には、ＰＭＯＳ電流ソースとＮＭＯＳ電流ソースとが、Ｈツリードライバ回路網に対して使用されることにより、電源のノイズの除去を向上させる。

本発明のさらなる特徴と、本発明の性質と、本発明の様々な利点とが、添付の図面および以下の詳細な記述から、さらに明らかになる。

したがって、本発明は、以下のものを提供する。

（項目１）
約１０Ｇｂｐｓの範囲のシリアルビットレートを有する高速シリアルデータ信号を出力するための送信器ドライバ回路網であって、
メインドライバステージとポストタップドライバステージとだけを有するＨツリードライバ回路網
を備えている、回路網。

（項目２）
上記Ｈツリードライバ回路網の一部分を形成する少なくとも１つのトランジスタが、さらに、該回路網に対する静電放電保護を提供する、項目１に記載の回路網。

（項目３）
上記少なくとも１つのトランジスタは、ＰＭＯＳトランジスタであり、該ＰＭＯＳトランジスタのバルクが、上記回路網の電源電圧ソースに接続されている、項目２に記載の回路網。

（項目４）
上記少なくとも１つのトランジスタは、ＮＭＯＳトランジスタであり、該ＮＭＯＳトランジスタのバルクが、上記回路網の接地電位のソースに接続されている、項目２に記載の回路網。

（項目５）
上記ステージのそれぞれを上記回路網の電源電圧ソースに接続するためのＰＭＯＳ電流ソースと、
該ステージのそれぞれを該回路網の接地電位のソースに接続するためのＮＭＯＳ電流ソースと
をさらに備えている、項目１に記載の回路網。

（項目６）
上記電流ソースのそれぞれは、その電流ソースによって供給される電流の強度に関して制御可能である、項目５に記載の回路網。

（項目７）
上記電流ソースのそれぞれによって供給される上記電流の上記強度を制御するためのプログラム可能な制御要素
をさらに備えている、項目６に記載の回路網。

（項目８）
高速シリアルデータ信号送信器ドライバ回路網であって、
第１の出力端子と第２の出力端子との間で直列に接続された電圧分割抵抗の対と、
第１の電流ソースと第２の電流ソースとを備えているメインドライバステージであって、第１のＰＭＯＳトランジスタが、該第１の電流ソースと該第１の出力端子との間で直列に接続され、第２のＰＭＯＳトランジスタが、該第１の電流ソースと該第２の出力端子との間で直列に接続され、第１のＮＭＯＳトランジスタが、該第１の出力端子と該第２の電流ソースとの間で直列に接続され、そして、第２のＮＭＯＳトランジスタが、該第２の出力端子と該第２の電流ソースとの間で直列に接続されている、メインドライバステージと、
第３の電流ソースと第４の電流ソースとを備えているポストドライバステージであって、第３のＰＭＯＳトランジスタが、該第３の電流ソースと該第１の出力端子との間で直列に接続され、第４のＰＭＯＳトランジスタが、該第３の電流ソースと該第２の出力端子との間で直列に接続され、第３のＮＭＯＳトランジスタが、該第１の出力端子と、該第４の電流ソースとの間に直列で接続され、そして、第４のＮＭＯＳトランジスタが、該第２の出力端子と該第４の電流ソースとの間に直列で接続されている、ポストドライバステージと
を備えており、
該メインドライバステージと該ポストドライバステージとは、該出力端子に接続されたただ２つのドライバステージである、回路網。

（項目９）
上記ＰＭＯＳトランジスタのうちの少なくとも１つのＰＭＯＳトランジスタのバルクが、上記送信器ドライバ回路網の電源電圧に接続されている、項目８に記載の回路網。

（項目１０）
シリアルデータ信号を、上記第１のＰＭＯＳトランジスタのゲートと、上記第１のＮＭＯＳトランジスタのゲートとに加えるための回路網と、
該シリアルデータ信号の補数を、上記第２のＰＭＯＳトランジスタのゲートと、上記第２のＮＭＯＳトランジスタのゲートとに加えるための回路網と、
該シリアルデータ信号の遅延および反転されたバージョンを、上記第３のＰＭＯＳトランジスタのゲートと、上記第３のＮＭＯＳトランジスタのゲートとに加えるための回路網と、
該遅延および反転されたバージョンの補数を、上記第４のＰＭＯＳトランジスタのゲートと、上記第４のＮＭＯＳトランジスタのゲートとに加えるための回路網と
をさらに備えている、項目８に記載の回路網。

（項目１１）
上記第１の電流ソースは、上記送信器ドライバ回路網の電源電圧と上記第１のＰＭＯＳトランジスタとの間、かつ、該電源電圧と上記第２のＰＭＯＳトランジスタとの間に直列で接続されており、上記第２の電流ソースは、上記第１のＮＭＯＳトランジスタと該送信器ドライバ回路網の接地電圧供給との間、かつ、上記第２のＮＭＯＳトランジスタと該接地電圧供給との間に直列で接続されており、上記第３の電流ソースは、該電源電圧と上記第３のＰＭＯＳトランジスタとの間、かつ、上記第４のＰＭＯＳトランジスタと該電源電圧との間に直列で接続され、そして、上記第４の電流ソースは、該接地電圧供給と上記第３のＮＭＯＳトランジスタとの間、かつ、上記第４のＮＭＯＳトランジスタと該接地電圧供給との間に直列で接続されている、項目８に記載の回路網。

（項目１２）
上記第１の電流ソース、上記第２の電流ソース、上記第３の電流ソース、および上記第４の電流ソースのうちの少なくとも１つが、制御可能に可変な強度のものである、項目９に記載の回路網。

（項目１３）
上記抵抗の対の中間にあるノードが、上記送信器ドライバ回路網の接地電圧供給に接続されている、項目８に記載の回路網。

（項目１４）
上記ＰＭＯＳトランジスタのうちの少なくとも１つのＰＭＯＳトランジスタの上記バルクは、上記送信器ドライバ回路網のＮウェルである、項目９に記載の回路網。

（項目１５）
上記ＮＭＯＳトランジスタのうちの少なくとも１つのＮＭＯＳトランジスタのバルクが、上記送信器ドライバ回路網の接地電圧供給に接続されている、項目８に記載の回路網。

（項目１６）
上記ＮＭＯＳトランジスタのうちの少なくとも１つのＮＭＯＳトランジスタの上記バルクは、上記送信器ドライバ回路網のＰウェルである、項目１５に記載の回路網。

（項目１７）
高速シリアルデータ信号を出力するための送信器ドライバ回路網であって、
一対の差動出力端子に接続されたメインＨツリードライバステージであって、電圧分割抵抗の対が、該端子間に接続されている、メインＨツリードライバステージと、
該端子に対して該メインＨツリードライバステージと並列で接続されたポストタップＨツリードライバステージであって、該メインＨツリードライバステージと該ポストタップＨツリードライバステージとは、該端子に接続された、ただ２つのドライバステージである、ポストタップＨツリードライバステージと
を備えている、回路網。

（摘要）
（例えば、毎秒約１０ギガビット以上の範囲の）高速シリアルデータ信号を出力するための送信器ドライバ回路網は、メインドライバステージとポストタップドライバステージとだけを有するＨツリードライバ回路網を含む。Ｈツリードライバ回路網における少なくとも１つのトランジスタは、静電放電保護を提供するように構築および接続されている。ＰＭＯＳ電流ソースとＮＭＯＳ電流ソースとが、Ｈツリードライバ回路網に対して使用されることにより、電源のノイズの除去を向上させる。

この発明の実施形態に従った、シリアルデータ信号送信器ドライバ回路網１０の例示的な実施形態が、図１に示されている。回路網１０は、２つのステージのドライバ回路網である。これら２つのステージは、要素２０、３０ａ、３０ｂ、４０ａ、４０ｂ、および５０を含むメイン（またはメインタップ）ドライバステージ１２と、要素１２０、１３０ａ、１３０ｂ、１４０ａ、１４０ｂ、および１５０を含むポスト（またはポストタップ）ドライバステージ１１２とである。ステージ１２とステージ１１２とのそれぞれは、差動ドライバステージであり、該差動ドライバステージは、一対の電圧分割抵抗１６ａと電圧分割抵抗１６ｂとをまたぐ出力端子１４ａと出力端子１４ｂとに接続されている。例えば、抵抗１６のそれぞれは、５０オームの抵抗であり得る。抵抗１６ａと抵抗１６ｂとの間のノードは、電圧ソース１８を経由して接地（ＶＳＳ）に接続されている（「接地」に代わる別の用語は、接地電圧または接地電位のソースである）。

メインドライバステージ１２の要素は、電力供給電圧またはポテンシャルのソースＶＣＣとＰＭＯＳトランジスタ３０ａまたはＰＭＯＳトランジスタ３０ｂのソース端子との間に直列で接続された電流ソース２０と、電流ソース２０と出力端子１４ａとの間に直列で接続されたソース−ドレイン経路を有するＰＭＯＳトランジスタ３０ａと、電流ソース２０と出力端子１４ｂとの間に直列で接続されたソース−ドレイン経路を有するＰＭＯＳトランジスタ３０ｂと、出力端子１４ａと電流ソース５０との間に直列で接続されたソース−ドレイン経路を有するＮＭＯＳトランジスタ４０ａと、出力端子１４ｂと電流ソース５０との間に直列で接続されたソース−ドレイン経路を有するＮＭＯＳトランジスタ４０ｂと、トランジスタ４０ａおよびトランジスタ４０ｂのソース端子とＶＳＳとの間に直列で接続された電流ソース５０とである。

ポストドライバ１１２の要素は、電力供給電圧ソースＶＣＣと、ＰＭＯＳトランジスタ１３０ａおよびＰＭＯＳトランジスタ１３０ｂのソースとの間に直列で接続された電流ソース１２０と、電流ソース１２０と出力端子１４ａとの間に直列で接続されたソース−ドレイン経路を有するＰＭＯＳトランジスタ１３０ａと、電流ソース１２０と出力端子１４ｂとの間に直列で接続されたソース−ドレイン経路を有するＰＭＯＳトランジスタ１３０ｂと、出力端子１４ａと電流ソース１５０との間に直列で接続されたソース−ドレイン経路を有するＮＭＯＳトランジスタ１４０ａと、出力端子１４ｂと電流ソース１５０との間に直列で接続されたソース−ドレイン経路を有するＮＭＯＳトランジスタ１４０ｂと、トランジスタ１４０ａおよびトランジスタ１４０ｂのドレインとＶＳＳとの間に直列で接続された電流ソース１５０とである。

伝送されるデジタル（例えば、バイナリ）シリアルデータ信号が、トランジスタ３０ａおよびトランジスタ４０ａのゲートＧに加えられる（これらのトランジスタのゲートだけが、Ｇでラベル付けされている。全ての他のトランジスタのゲートがある場所が、この参照記号Ｇの代表的な使用から理解される。）。これは、データ信号の、「真」の形態または「真」のバージョンと呼ばれ得る。データ信号の、補数または逆数が、トランジスタ３０ｂおよびトランジスタ４０ｂのゲートに加えられる。データ信号の遅延および反転されたバージョンが、トランジスタ１３０ａおよびトランジスタ１４０ａのゲートに加えられる。この遅延の量は、例えば、データ信号の１単位間隔であり得る（単位間隔は、シリアルデータ信号における１データビットの持続時間である）。あるいは、遅延は、１単位間隔よりも多かったり、少なかったりし得るが、概して、本明細書においては、遅延は１単位間隔であるということが想定されている。遅延および反転されたデータ信号の補数または逆数が、トランジスタ１３０ｂおよびトランジスタ１４０ｂのゲートに加えられる。

電流ソース２０、電流ソース１２０、電流ソース５０、および電流ソース１５０の強度は、可変として示されている。「強度」によって、これらの電流ソースを通って流れる電流の量が、制御可能に可変であるということが、意味されている。例えば、回路網１０のユーザは、各電流ソースの強度を調節することができ得る。回路網１０が、プログラム可能なマイクロコントローラまたはプログラム可能な論理デバイスなどのプログラム可能な集積回路において使用されている場合には、回路のユーザは、集積回路の構成メモリ要素（例えば、図７の６００）をプログラムすることができることにより、電流ソースの強度を制御（選択）し得る。これが、比較的に静的な強度を電流ソースに与える。あるいは、より動的な（すなわち、時間変化する）信号が使用されることにより、電流ソース２０、電流ソース１２０、電流ソース５０、および／または電流ソース１５０の強度を制御し得る。例えば、かかる動的な制御信号は、通信リンクの性能を自動的にモニタリングおよび分析する回路網に由来し得、該通信リンクは、送信器１０を含み、かつ、そのリンクの性能を向上させる目的で電流ソースの強度を自動的に調節する。

上記のことから、送信器ドライバ回路網１０は、データ信号の遅延および反転された（「ポスト」）バージョンを、その信号のメイン（遅延されていない）バージョンに重ねるということが理解される。このように重ねられた、遅延および反転されたバージョンの振幅は、一般的に、遅延されていないバージョンの振幅よりも小さい。これは、送信器を出る信号に、時にはプリエンファシスと呼ばれるものを与えるために行われる。プリエンファシスは、信号が送信器から受信器に移動するときに、信号の減衰／ひずみなどを打ち消すことを助けるために使用される。図２は、いくぶんより抽象的観点で、このプリエンファシスデジタルフィルタの動作を示している。伝送されるデータ信号（一般的なパターンを有する、例示的なデータストリーム）が、２００で示されている。この信号が、アナログ加算器２１０の、一方の入力端子に加えられる。要素２２０は、１単位間隔だけデータ信号を遅延させる。要素２３０は、要素２２０の出力信号を調整（要素２２０の出力信号の振幅を調節）し、反転させ、そして、その結果を加算器２１０の他方の入力端子に加える。加算器２１０は、加算器２１０の２つの入力を組み合わせ、そして、その結果を送信器の出力信号２４０として出力する。

要素２２０は、図１におけるメインドライバステージ１２に加えられたデータ信号と、その図におけるポストドライバステージ１１２に加えられた、遅延および反転されたデータ信号との間の遅延に対応する。加算器２１０は、メインドライバステージ１２とポストドライバステージ１１２とが、互いに対して並列で、図１の出力端子１４ａおよび出力端子１４ｂに接続されているという事実に対応する。要素２３０は、電流ソース１２０および電流ソース１５０の強度に対する電流ソース２０および電流ソース５０の強度を調節することによって、メインステージ１２およびポストステージ１１２の互いに対する駆動強度を調節する、図１における能力に対応する。

この発明に関連して関心がある、非常に高いシリアルデータ速度（すなわち、約１０Ｇｂｐｓ以上の範囲のデータ速度）において、送信器ドライバ回路網の負荷を「軽く」（すなわち、少なく）維持することが、非常に重要である。言い換えると、送信器ドライバ回路網は、出力端子１４ａおよび出力端子１４ｂに過度な負荷（例えば、容量性の負荷）をかけるべきではない。かかる負荷は、上で述べられた非常に高いデータ速度でデータを伝送するために必要とされるような、高速から低速に、および低速から高速に迅速に切り替わる、回路網の能力を低下させる。出力端子のかかる過度な負荷を回避するために、送信器ドライバ１０は、２つのドライバステージ１２およびドライバステージ１１２だけを有する。他のドライバステージは、出力端子１４ａおよび出力端子１４ｂに接続されることを許容にされていない。なぜならば、あらゆる、かかる、さらなるドライバステージは、出力端子における負荷を増加させるからである。

上で述べられたデータ速度のようなデータ速度で満足に行うために、送信器ドライバ回路網１０は、良好な静電放電（「ＥＳＤ」）保護と、低い、出力ピンのキャパシタンスと、（上で述べられた範囲の）高いデータ速度と、低い電磁妨害（「ＥＭＩ」）の生成と、良好な電源のノイズの除去と、低電力消費とを有するべきである。これらの要求を満たすために、ドライバ１０は、プリエンファシスを有するＨツリードライバトポロジーを使用する（図２は、この明細書において先に記述したように、１つのポストタッププリエンファシスに対する、プリエンファシス経路と波形とを示している）。以下で、さらに、どのように、ドライバ１０が、上に述べられた要求を満たすかを記述する。

送信器ドライバ１０は、最も少ない数のタップ（すなわち、メインタップ１２およびポストタップ１１２だけ）を有することにより、負荷を減少させ、そして、Ｓ１１の要求（すなわち、散乱パラメータまたはリターンロス（反射エネルギー））を満たす。送信器ドライバ１０はまた、簡略化された抵抗終端スキーム（すなわち、抵抗１６ａおよび抵抗１６ｂ、例えば、較正された終端スキームと比較して簡略化されている）を含む。やはり、この簡略化された抵抗終端スキームが、負荷を減少させ、Ｓ１１要求を満たすことを助ける。

送信器ドライバ１０の別の属性は、差動出力電圧（「Ｖｏｄ」）の選択を可能にする能力、すなわち、ドライバが１つのバイナリ出力値（例えば、バイナリ０）を信号伝送することから、他のバイナリ出力値（例えば、バイナリ１）を信号伝送することに切り替わるときに、出力端子１４ａと出力端子１４ｂとの間の電圧の変化を可能にする能力である（なぜならば、任意の差動出力ドライバにおいて、２つの出力端子１４ａおよび出力端子１４ｂにおける信号は、常に、互いに対して相補的（論理的に逆）であるからである）。抵抗１６ａおよび抵抗１６ｂの所与の値（例えば、それぞれ５０オーム）に対して、Ｖｏｄは、（主に）電流ソース２０および電流ソース５０の強度によって決定される。これら２つの電流ソースは、一般的に、常に同じ強度を与えられるが、その強度は、好適には、この明細書において先に述べられたように、制御可能に可変である。例えば、電流ソース２０および電流ソース５０のそれぞれの強度は、（例えば、Ｖｏｄが２００ｍＶ〜８００ｍＶに変えられることを可能にするように）２ｍＡ〜８ｍＡで可変であり得る。先に述べたように、電流源の強度のこの制御は、プログラム可能であり得る。

ポストタップドライバステージ１１２は、（例えば、電流ソース１２０および電流ソース１５０のそれぞれの強度に関して０．２５ｍＡの増分で０．２５ｍＡから６ｍＡまで）強度が同様に制御可能であり得る。

Ｈツリードライバ１０は、ＣＭＬドライバに匹敵する動的性能を有する。しかしながら、Ｈツリードライバ１０は、本質的対称性、より良好な電源のノイズの除去、および非常に低い電力消費という追加の利点を有する。Ｈツリードライバの対称性が、同相ノイズを減少させ、ＥＭＩを減少させる（「対称性」は、ドライバ１０が上部（２０／１２０）と下部（５０／１５０）との両方に電流源を有するという事実を指す。）。対称性は、充電（ソース２０およびソース１２０）経路と放電（ソース５０およびソース１５０）経路との両方における電流ソースの使用に起因する。充電経路における電流ソース（２０および１２０）もまた、より良好な電源（ＶＣＣ）のノイズの除去をもたらす。なぜならば、電流ソースが、一般的なＣＭＬドライバによって使用される５０オームの負荷と比較して、１０Ｋオームを超える高いインピーダンスの経路を、電源（ＶＣＣ）に提供するからである。

Ｈツリードライバ１０は、一般的なＣＭＬドライバと比較して半分の静的電流を使用する。図３は、Ｈツリーリンクを示すが、図４は、ＣＭＬリンクを示す。Ｈツリードライバ（図３）に対するピークピーク差動出力電圧は、
Ｖｏｄ２ｐ（Ｈツリー）＝２＊Ｉ＊５０オーム
である。それに対して、ＣＭＬドライバ（図４）に対するピークピーク差動出力電圧は、
Ｖｏｄ２ｐ（ＣＭＬ）＝２＊Ｉ＊２５オーム
である。図３に見られるように、Ｈツリー回路に対する電流は、正のアームから負のアームに負荷を横切って流れる（すなわち、送信器における５０オームの抵抗の対１６ａ／１６ｂ、および受信器３２０における５０オームの抵抗の対３１０ａ／３１０ｂであり、これらの抵抗は、通信リンク３００ａ／３００ｂの遠端にある）。ＣＭＬ出力は、一方のアームだけによって生成され、一方、他方のアームは、３つの出力状態を有する。したがって、２倍の電流量が、同じ量の変化を生成するために必要とされる（ＣＭＬリンク（図４）において、通信経路３００ａと通信経路３００ｂとの両方が、抵抗４０２ａ／４０４ａまたは抵抗４０２ｂ／４０４ｂを用いてプルアップされるが、両方の経路は、ＣＭＬ送信器ドライバ４００における電流ソースによってプルダウンされる。したがって、ＣＭＬドライバは、対称的ではなく、そして、図３に示されたＨツリーリンクにおけるように、電流が、２つの並列の１００オームの抵抗ネットワーク１６および抵抗ネットワーク３１０を通って引き出されるのではなく、電流は、常に、４つの並列の５０オームの抵抗４０２および抵抗４０４を通って引き出される）。

Ｈツリーリンク（図３）の動的性能は、ＣＭＬドライバ（図４）に匹敵する。なぜならば、動的電流は、両方のリンクに対して同じであるからである。両方のリンクにおいて、各出力によって見られる終端のインピーダンスは、同じである（Ｈツリーに関して、（抵抗１６の間の）同相モードは、事実上の接地である。）。主な速度の差は、負荷のあらゆる差に由来する。両方の設計において、負荷は、主に、チップ上のルーティングのメタライゼーションおよびチップ上の隆起、ならびにパッケージの寄生に起因する。ＣＭＬのレイアウトにおいて、パッドに対するルーティングの負荷は、Ｈツリーと同様である。なぜならば、エレクトロマイグレーション法則が、ルーティングが、２倍の静的電流を維持するために２倍広くなければならないということを必要とするからである。さらに、トランジスタまたはデバイスの負荷は、概ね同じである。ＣＭＬドライバは、ＥＳＤの攻撃から保護するために、明示的ＥＳＤ保護デバイスを必要とするが、Ｈツリー設計は、既存のＰＭＯＳ切り替え抵抗と、関連付けられるＮウェルダイオードとを使用することにより、積極的な攻撃に対して出力をクランピングする。この最後の点は、この明細書の次のセクションにおいてさらに詳細に述べられる。

図５および図６は、どのように、３０ａのようなＰＭＯＳスイッチが、本発明に従って、ＥＳＤ保護を提供するように使用され得るかを例示している。図５に示されているように、ダイオード５３０は、図１からの代表的なＰＭＯＳトランジスタ３０ａと関連付けられる寄生ダイオードである。図６は、ＰＭＯＳトランジスタ３０ａを作成するために使用される集積回路構造の断面図である。図６のドレイン端子は、図５のＶＰＳに接続されている。バルク５４０は、Ｎウェルであり、該Ｎウェルは、本発明に従って、ソースへの接続の代わりに、電源（ＶＣＣ）に接続されている（一般的に、ボディエフェクトを減少させるために、他で行われている）。このように、Ｎウェルのバルク５４０は、ピンＴＸＮにおけるアノードとノードＶＣＣにおけるカソードとを備える寄生ＰＮ接合または寄生ダイオード（図５の５３０）を作り出している。この配置は、別個の明示的ＥＳＤ構造を使用することにより、ＥＳＤの要求を満たす必要性を回避する。かかる別個のＥＳＤ構造は、送信器ドライバ出力端子に負荷を加え、このことが、ドライバの性能を低下させる。１０Ｇｂｐｓ以上の範囲のデータ速度には、出力ドライバ端子の軽い負荷を必要とする。ここでもやはり、非常に明確であるように、図５のダイオード５３０は、ＰＭＯＳトランジスタ３０ａの構造の一部分である寄生ダイオードを表す。ダイオード５３０は、集積回路デバイス内の別個に製造されたダイオードではない。ＰＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ１３０の全てが、図５および図６に示されたように構築され得る。

出力ドライバ１０における１つ以上のＮＭＯＳトランジスタ（例えば、４０ａ）のバルクはまた、ＥＳＤ保護の強化のために製造され得る（図７および図８を参照）。これは、かかるＮＭＯＳトランジスタのバルク６５０を接地に接続することによって行われ得、このことがまた、（図７に示されたドレイン端子における）ドライバ１０の出力ピンから接地までの逆バイアスダイオード５４０を提供する。

本発明の特定の局面に従って、送信器ドライバ１０（図１）における要素２０／１２０および要素５０／１５０それぞれに対してＰＭＯＳ電流ソースおよびＮＭＯＳ電流ソースを使用することが好ましい。かかる電流ソースは、電源のノイズの除去を向上させる。特に、カスコード電流ソースが、出力インピーダンスを改善し、したがって、電源のノイズの除去を向上させるために好ましい。この増加レベルのノイズの除去が、１０Ｇｂｐｓ以上の範囲のデータ速度に対して非常に望ましい。より低いデータ速度において、かかるカスコード構造を使用しないことが可能であり得る。例示的なＮＯＭＳカスコード電流源５０／１５０が、図９に示されている。（ＮＯＭＳカスコード電流源自体は、図９に示されている回路網が公知である）。この図において、トランジスタＭ２は、カスコードトランジスタである。（図９のような）ＮＭＯＳに対して、カスコードトランジスタは、通常、実際の電流ソーストランジスタＭ１と直列で置かれている。バイアスが、良好なヘッドルームを可能にするように決定される。Ｖｏｕｔ端子が、送信器ドライバ１０におけるＮＭＯＳ切り替えトランジスタ４０またはＮＭＯＳ切り替えトランジスタ１４０のソース端子に接続されている。カスコーディングは、出力インピーダンスを改善する。これはまた、補完的な形態でＰＭＯＳに対して行われる。電流ソースは、カスコードトランジスタ（例えば、Ｍ２）と電流ソーストランジスタ（例えば、Ｍ１）の合成物と考えられ得る。単純な電流ソースは、余分なＭ２トランジスタを有しておらず、Ｍ１トランジスタだけを含む。単純な電流ソースの出力インピーダンスは、実質的により小さくなる。

図１０は、どのように、電流ソース２０／１２０／５０／１５０のうちの任意の１つ以上のものの可変電流強度が、制御され得るかに関する例示的な実施形態を示す。図１０において、プログラム可能なメモリ７００が、集積回路デバイスに提供され、該集積回路デバイスは、送信器デバイス１０を含む。メモリ７００は、電流ソース２０、電流ソース１２０、電流ソース５０、および／または電流ソース１５０のうちの１つ以上によって提供される電流の強度を制御するための１つ以上の値を格納するように（例えば、デバイスのユーザによって）プログラムされ得る。例えば、メモリ７００に格納された値は、電流強度が、この明細書において先に述べられた、様々な電流値の選択肢の中から選択されることを可能にし得る。

上記のことは、本発明の単なる例示であるということと、様々な改変が、本発明の範囲と精神とを逸脱することなく、当業者によって行われ得るということとが理解される。例えば、電流ソース２０、電流ソース１２０、電流ソース５０、および電流ソース１５０に対する、上で述べられた様々な電流強度の選択肢は、単なる例示であり、所望される場合には、他の電流強度の選択肢が利用可能にされ得る。

図１は、本発明に従って構築された回路網の例示的な実施形態の簡略化した概略的ブロック図である。 図２は、図１の回路網の、全体的な、機能または動作を示している簡略化した機能図または動作図である。 図３は、例示的な伝送媒体回路網を経由して例示的な受信器回路網に接続された、図１に示されたタイプの送信器回路網を示している簡略化したブロック図である。 図４は、本発明の一部分ではない、異なるタイプの回路網に関する、図３と同様な図である。 図５は、図１からの代表的なトランジスタ構造を示している簡略化した概略図であり、その構造の局面は、本発明の可能な局面に従った特定の方法で使用される。 図６は、図５において概略的に示されたタイプの例示的な集積回路構造の簡略化した断面図である。 図７は、図１からの別の代表的なトランジスタ構造を示している簡略化した概略図であり、その構造の局面は、本発明の別の可能な局面に従った特定の方法で使用される。 図８は、図７に概略的に示されたタイプの例示的な集積回路構造の簡略化した断面図である。 図９は、本発明の特定の可能な局面に従った、図１からの代表的な電流ソース構造を示している簡略化した概略図である。 図１０は、本発明に従った、図１に示されたタイプの回路網と共に使用され得る追加の回路網の例示的な実施形態を示している簡略化したブロック図である。

符号の説明

１０ 回路網
１２ メインドライバステージ
１４ａ、１４ｂ 出力端子
１６ａ、１６ｂ 電圧分割抵抗
１８ 電圧ソース
２０、１２０ 電流ソース
３０ａ、３０ｂ、１３０ａ、１３０ｂ ＰＭＯＳトランジスタ
４０ａ、４０ｂ、１４０ａ、１４０ｂ ＮＭＯＳトランジスタ
５０、１５０ 電流ソース電流ソース
１１２ ポストドライバステージ

Claims (17)

1. 約１０Ｇｂｐｓの範囲のシリアルビットレートを有する高速シリアルデータ信号を出力するための送信器ドライバ回路網であって、
   メインドライバステージとポストタップドライバステージとだけを有するＨツリードライバ回路網
   を備えている、回路網。
2. 前記Ｈツリードライバ回路網の一部分を形成する少なくとも１つのトランジスタが、さらに、該回路網に対する静電放電保護を提供する、請求項１に記載の回路網。
3. 前記少なくとも１つのトランジスタは、ＰＭＯＳトランジスタであり、該ＰＭＯＳトランジスタのバルクが、前記回路網の電源電圧ソースに接続されている、請求項２に記載の回路網。
4. 前記少なくとも１つのトランジスタは、ＮＭＯＳトランジスタであり、該ＮＭＯＳトランジスタのバルクが、前記回路網の接地電位のソースに接続されている、請求項２に記載の回路網。
5. 前記ステージのそれぞれを前記回路網の電源電圧ソースに接続するためのＰＭＯＳ電流ソースと、
   該ステージのそれぞれを該回路網の接地電位のソースに接続するためのＮＭＯＳ電流ソースと
   をさらに備えている、請求項１に記載の回路網。
6. 前記電流ソースのそれぞれは、その電流ソースによって供給される電流の強度に関して制御可能である、請求項５に記載の回路網。
7. 前記電流ソースのそれぞれによって供給される前記電流の前記強度を制御するためのプログラム可能な制御要素
   をさらに備えている、請求項６に記載の回路網。
8. 高速シリアルデータ信号送信器ドライバ回路網であって、
   第１の出力端子と第２の出力端子との間で直列に接続された電圧分割抵抗の対と、
   第１の電流ソースと第２の電流ソースとを備えているメインドライバステージであって、第１のＰＭＯＳトランジスタが、該第１の電流ソースと該第１の出力端子との間で直列に接続され、第２のＰＭＯＳトランジスタが、該第１の電流ソースと該第２の出力端子との間で直列に接続され、第１のＮＭＯＳトランジスタが、該第１の出力端子と該第２の電流ソースとの間で直列に接続され、そして、第２のＮＭＯＳトランジスタが、該第２の出力端子と該第２の電流ソースとの間で直列に接続されている、メインドライバステージと、
   第３の電流ソースと第４の電流ソースとを備えているポストドライバステージであって、第３のＰＭＯＳトランジスタが、該第３の電流ソースと該第１の出力端子との間で直列に接続され、第４のＰＭＯＳトランジスタが、該第３の電流ソースと該第２の出力端子との間で直列に接続され、第３のＮＭＯＳトランジスタが、該第１の出力端子と、該第４の電流ソースとの間に直列で接続され、そして、第４のＮＭＯＳトランジスタが、該第２の出力端子と該第４の電流ソースとの間に直列で接続されている、ポストドライバステージと
   を備えており、
   該メインドライバステージと該ポストドライバステージとは、該出力端子に接続されたただ２つのドライバステージである、回路網。
9. 前記ＰＭＯＳトランジスタのうちの少なくとも１つのＰＭＯＳトランジスタのバルクが、前記送信器ドライバ回路網の電源電圧に接続されている、請求項８に記載の回路網。
10. シリアルデータ信号を、前記第１のＰＭＯＳトランジスタのゲートと、前記第１のＮＭＯＳトランジスタのゲートとに加えるための回路網と、
    該シリアルデータ信号の補数を、前記第２のＰＭＯＳトランジスタのゲートと、前記第２のＮＭＯＳトランジスタのゲートとに加えるための回路網と、
    該シリアルデータ信号の遅延および反転されたバージョンを、前記第３のＰＭＯＳトランジスタのゲートと、前記第３のＮＭＯＳトランジスタのゲートとに加えるための回路網と、
    該遅延および反転されたバージョンの補数を、前記第４のＰＭＯＳトランジスタのゲートと、前記第４のＮＭＯＳトランジスタのゲートとに加えるための回路網と
    をさらに備えている、請求項８に記載の回路網。
11. 前記第１の電流ソースは、前記送信器ドライバ回路網の電源電圧と前記第１のＰＭＯＳトランジスタとの間、かつ、該電源電圧と前記第２のＰＭＯＳトランジスタとの間に直列で接続されており、前記第２の電流ソースは、該送信器ドライバ回路網の接地電圧供給と前記第１のＮＭＯＳトランジスタとの間、かつ、該接地電圧供給と前記第２のＮＭＯＳトランジスタとの間に直列で接続されており、前記第３の電流ソースは、該電源電圧と前記第３のＰＭＯＳトランジスタとの間、かつ、該電源電圧と前記第４のＰＭＯＳトランジスタとの間に直列で接続され、そして、前記第４の電流ソースは、該接地電圧供給と前記第３のＮＭＯＳトランジスタとの間、かつ、該接地電圧供給と前記第４のＮＭＯＳトランジスタとの間に直列で接続されている、請求項８に記載の回路網。
12. 前記第１の電流ソース、前記第２の電流ソース、前記第３の電流ソース、および前記第４の電流ソースのうちの少なくとも１つが、制御可能に可変な強度のものである、請求項９に記載の回路網。
13. 前記抵抗の対の中間にあるノードが、前記送信器ドライバ回路網の接地電圧供給に接続されている、請求項８に記載の回路網。
14. 前記ＰＭＯＳトランジスタのうちの少なくとも１つのＰＭＯＳトランジスタの前記バルクは、前記送信器ドライバ回路網のＮウェルである、請求項９に記載の回路網。
15. 前記ＮＭＯＳトランジスタのうちの少なくとも１つのＮＭＯＳトランジスタのバルクが、前記送信器ドライバ回路網の接地電圧供給に接続されている、請求項８に記載の回路網。
16. 前記ＮＭＯＳトランジスタのうちの少なくとも１つのＮＭＯＳトランジスタの前記バルクは、前記送信器ドライバ回路網のＰウェルである、請求項１５に記載の回路網。
17. 高速シリアルデータ信号を出力するための送信器ドライバ回路網であって、
    一対の差動出力端子に接続されたメインＨツリードライバステージであって、電圧分割抵抗の対が、該端子間に接続されている、メインＨツリードライバステージと、
    該端子に対して該メインＨツリードライバステージと並列で接続されたポストタップＨツリードライバステージであって、該メインＨツリードライバステージと該ポストタップＨツリードライバステージとは、該端子に接続された、ただ２つのドライバステージである、ポストタップＨツリードライバステージと
    を備えている、回路網。

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