KR102162704B1 - 저비용 내장 자체 테스트 중심 테스트 기법 - Google Patents

저비용 내장 자체 테스트 중심 테스트 기법 Download PDF

Info

Publication number
KR102162704B1
KR102162704B1 KR1020190113938A KR20190113938A KR102162704B1 KR 102162704 B1 KR102162704 B1 KR 102162704B1 KR 1020190113938 A KR1020190113938 A KR 1020190113938A KR 20190113938 A KR20190113938 A KR 20190113938A KR 102162704 B1 KR102162704 B1 KR 102162704B1
Authority
KR
South Korea
Prior art keywords
duts
test
bist
ate
framework
Prior art date
Application number
KR1020190113938A
Other languages
English (en)
Other versions
KR20200032650A (ko
Inventor
피터 밸런
치 유안
Original Assignee
주식회사 아도반테스토
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아도반테스토 filed Critical 주식회사 아도반테스토
Publication of KR20200032650A publication Critical patent/KR20200032650A/ko
Application granted granted Critical
Publication of KR102162704B1 publication Critical patent/KR102162704B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/27—Built-in tests
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2247—Verification or detection of system hardware configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2257—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using expert systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G06F11/2733—Test interface between tester and unit under test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0028—Serial attached SCSI [SAS]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0032—Serial ATA [SATA]

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내장 자체 테스트(BIST) 중심 자동 테스트 장비(ATE) 프레임워크는 호스트 제어기 및 하나 이상의 테스터 유닛을 포함할 수 있다. 호스트 제어기는 복수의 피시험 디바이스(DUT)의 테스트를 개시하기 위한 하나 이상의 입력을 수신하도록 구성될 수 있다. 하나 이상의 테스터 유닛은 복수의 범용 비동기 송수신기(UART) 통신 링크를 포함할 수 있다. UART 통신 링크는 복수의 DUT에서 내장 자체 테스트(BIST)를 개시하고 제어하기 위한 하나 이상의 커맨드를 전달하도록 구성될 수 있다. UART 통신 링크는 또한 복수의 DUT로부터 BIST의 테스트 출력 데이터를 수신하도록 구성될 수 있다. 호스트 제어기는 또한 BIST의 테스트 출력 데이터를 출력하도록 구성될 수 있다.

Description

저비용 내장 자체 테스트 중심 테스트 기법{LOW COST BUILT-IN-SELF-TEST CENTRIC TESTING}
컴퓨팅 시스템은 현대 사회의 발전에 크게 기여해 왔으며 여러 가지 응용 분야에서 활용되어 유리한 결과를 얻고 있다. 데스크톱 개인용 컴퓨터(PC), 랩톱 PC, 태블릿 PC, 넷북, 스마트폰, 서버 등과 같은 다수의 디바이스는 엔터테인먼트, 교육, 비즈니스 및 과학의 대부분의 분야에서 데이터를 통신하고 분석하는 비용을 절감하고 생산성을 향상시켜 왔다. 컴퓨팅 디바이스의 하나의 공통 양상은 컴퓨팅 디바이스 및/또는 이의 구성요소의 자동화된 볼륨 테스트이다.
도 1을 참조하면, 종래 기술에 따른 자동 테스트 장비(ATE) 프레임워크가 도시되어 있다. ATE 프레임워크는 복수의 피시험 디바이스(DUT)의 기능 테스트를 제공하도록 구성된다. ATE 프레임워크는 호스트 제어기(105), 통신 백플레인(1110), 하나 이상의 테스터 유닛(115-115m), 및 하나 이상의 디바이스 인터페이스 보드(120a-120m)를 포함할 수 있다. 통신 백플레인(110)은 하나 이상의 테스터 유닛(115-115m)을 호스트 제어기(105)에 통신 가능하게 연결하도록 구성될 수 있다. 하나 이상의 디바이스 인터페이스 보드(120a-120m)는 복수의 DUT(125a-125n)를 DUT(125a-125n)의 커넥터(130a-130n)를 통해 하나 이상의 테스터 유닛(115a-115m)에 연결하도록 구성될 수 있다. 커넥터(130a-130n)는 직렬 부착 소형 컴퓨터 시스템 인터페이스(SAS) 또는 직렬 AT 부착(SATA) 통신과 같은 하나 이상의 표준 직렬 통신 링크를 포함할 수 있다.
하나 이상의 테스터 유닛(115a-115m)은 테스트 패턴을 생성하고 DUT에 대한 복잡한 테스트 프로세스를 수행하며 DUT로부터 테스트 결과를 모으고 그 결과를 처리하도록 구성된다. 그러나, 일부 고객은 그러한 수준의 복잡하고 완전한 테스트를 요구하지 않는다. 따라서, DUT의 보다 간단하고 저렴한 테스트를 제공하는 ATE 프레임워크가 지속적으로 필요하다.
본 기술은 피시험 디바이스(DUT)의 저비용 내장 자체 테스트(BIST) 중심 볼륨 테스트에 관한 본 기술의 실시예를 예시하는 데 사용되는 다음의 설명 및 첨부 도면을 참조함으로써 가장 잘 이해될 수 있다.
일 실시예에서, 자동 테스트 장비(ATE) 프레임워크는 호스트 제어기 및 하나 이상의 테스터 유닛을 포함할 수 있다. 양상들에서, 호스트 제어기는 복수의 DUT의 테스트를 개시하기 위한 하나 이상의 입력을 수신하도록 구성될 수 있다. 하나 이상의 테스터 유닛은 복수의 범용 비동기 송수신기(UART) 통신 링크를 포함할 수 있다. UART는 내장 자체 테스트(BIST)를 개시하고 제어하기 위한 하나 이상의 커맨드를 각각의 직렬 통신 링크를 통해 복수의 DUT로 전달하도록 구성될 수 있다.
복수의 DUT는 하나 이상의 테스터 유닛으로부터 직렬 통신 링크를 통해 BIST를 개시하고 제어하기 위한 하나 이상의 커맨드를 수신하도록 구성된 BIST 회로를 포함할 수 있다. BIST 회로는 테스트 입력 데이터를 생성하고 테스트 입력 데이터를 사용하여 BIST를 실행하여 테스트 출력 데이터를 생성할 수 있다. BIST 회로는 또한 직렬 통신 링크를 통해 테스트 출력 데이터를 하나 이상의 테스터 유닛에 전달하도록 구성될 수 있다.
양상들에서, 하나 이상의 테스터 유닛의 UART는 복수의 DUT로부터 BIST의 테스트 출력 데이터를 수신하도록 구성될 수 있다. 호스트 제어기는 BIST의 테스트 출력 데이터를 저장 및/또는 디스플레이하도록 구성될 수 있다.
다른 실시예에서, 자동 테스트 방법은 복수의 피시험 디바이스(DUT)의 테스트를 개시하기 위한 하나 이상의 입력을 수신하는 단계를 포함할 수 있다. DUT는 직렬 부착 소형 컴퓨터 시스템 인터페이스(SAS) 기반 고체 상태 드라이브(SSD), 직렬 AT 부착(SATA) 기반 고체 상태 드라이브(SSD), 또는 이와 유사한 디바이스일 수 있다. 방법은 또한 내장 자체 테스트(BIST)를 개시하고 제어하기 위한 커맨드를 전달하는 단계를 포함할 수 있되, 커맨드는 복수의 범용 비동기 송수신기(UART)에 의해 복수의 각각의 직렬 통신 링크를 통해 복수의 DUT로 전달된다. 방법은 BIST의 테스트 출력 데이터를 수신하는 단계를 더 포함할 수 있되, 테스트 출력 데이터는 복수의 UART에 의해 복수의 DUT로부터 복수의 직렬 통신 링크를 통해 수신된다. 자동 테스트 방법은 그 다음에 BIST의 테스트 출력 데이터를 출력하는 것으로 종료될 수 있다.
이 요약은 이하의 상세한 설명에서 더 설명되는 단순화된 형태의 개념의 선택을 도입하기 위해 제공된다. 이 요약은 청구된 주제의 주요 특징 또는 필수 특징을 식별하기 위한 것이 아니며 청구된 주제의 범위를 제한하는 데 사용되는 것도 아니다.
본 기술의 실시예는 첨부 도면의 도면들에 한정으로서가 아니라 예로서 도시되며, 도면에서 동일한 참조 번호는 동일한 요소를 지칭한다.
도 1은 종래 기술에 따른 자동 테스트 장비(ATE) 프레임워크를 도시한다.
도 2는 본 기술의 양상에 따른 ATE 프레임워크를 도시한다.
도 3은 본 기술의 양상에 따른 자동 테스트 방법을 도시한다.
이제 그 예가 첨부 도면에 도시되는 본 기술의 실시예를 상세히 참조할 것이다. 본 기술은 이들 실시예와 관련하여 설명될 것이지만, 본 발명을 이들 실시예로 제한하려는 것이 아니라는 것을 이해할 것이다. 이와 반대로, 본 발명은 첨부된 청구범위에 의해 정의된 본 발명의 범위 내에 포함될 수 있는 대안, 수정 및 균등물을 포함하도록 의도된다. 또한, 본 기술에 대한 다음의 상세한 설명에서, 본 기술의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 설명된다. 그러나, 본 기술이 이들 특정 세부사항 없이도 실시될 수 있음은 물론이다. 다른 예에서, 잘 알려진 방법, 절차, 구성요소 및 회로는 본 기술의 양상을 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지 않았다.
후속하는 본 기술의 일부 실시예는 루틴, 모듈, 로직 블록, 및 하나 이상의 전자 디바이스 내의 데이터에 대한 동작의 다른 기호 표현의 관점에서 제시된다. 설명 및 표현은 당업자가 그들의 작업 내용을 다른 당업자에게 가장 효율적으로 전달하는 데 사용되는 수단이다. 루틴, 모듈, 로직 블록 등은 본 명세서에서 일반적으로 원하는 결과를 유도하는 일관성 있는 일련의 프로세스 또는 명령어로 여겨진다. 프로세스는 물리량의 물리적 조작을 포함하는 프로세스이다. 일반적으로, 반드시 필요한 것은 아니지만, 이러한 물리적 조작은 전자 디바이스에서 저장, 전송, 비교 및 조작될 수 있는 전기 또는 자기 신호의 형태를 취한다. 편리함을 위해, 그리고 일반적인 용법을 참조하여, 이들 신호는 본 기술의 실시예를 참조하여 데이터, 비트, 값, 요소, 기호, 문자, 용어, 숫자, 문자열 등으로 지칭된다.
그러나, 이들 용어 전부가 물리적 조작 및 양을 언급하는 것으로 해석되어야 하고 편리한 라벨일 뿐이며 당업계에서 일반적으로 사용되는 용어를 또한 고려하여 해석되어야 함을 명심해야 한다. 다음의 논의로부터 명백한 바와 같이 특별히 이와 다르게 언급하지 않는 한, 본 기술의 논의를 통해, "수신" 등과 같은 용어를 이용하는 논의는 데이터를 조작하고 변환하는 전자 컴퓨팅 디바이스와 같은 전자 디바이스의 동작 및 프로세스를 참조하는 것으로 이해된다. 데이터는 전자 디바이스의 로직 회로, 레지스터, 메모리 및/또는 기타 내의 물리적 (예를 들어, 전자적) 양으로 표현되고, 전자 디바이스 내에서 물리량으로 유사하게 표현되는 다른 데이터로 변환된다.
이 출원에서, 이접 접속사(disjunctive)의 사용은 접속어를 포함하는 것으로 의도된다. 정관사 또는 부정관사의 사용은 기수성(cardinality)을 나타내는 것이 아니다. 특히, "the" 대상 또는 "a" 대상에 대한 언급은 가능한 복수의 그러한 대상 중 하나를 나타내기 위한 것이다. 본 명세서에서 사용된 표현 및 용어는 설명을 위한 것이며 제한하는 것으로 간주되어서는 안 된다는 것도 이해해야 한다.
도 2는 본 기술의 양상에 따른 자동 테스트 장비(ATE) 프레임워크를 도시한다. ATE 프레임워크는 호스트 제어기(205), 통신 백플레인(210), 하나 이상의 테스터 유닛(215a-215m), 및 하나 이상의 디바이스 인터페이스 보드(DIB)(220a-220m)를 포함할 수 있다. 하나 이상의 테스터 유닛(215a-215m)은 통상적으로 테스터 프리미티브 또는 테스터 슬라이스로도 지칭된다. 통신 백플레인(210)은 하나 이상의 테스터 유닛(215a-215m)을 호스트 제어기(205)에 통신 가능하게 연결하도록 구성될 수 있다.
양상들에서, 테스터 유닛(215a-215m)은 드라이버(235)를 통해 복수의 필드 프로그래머블 어레이(FPGA) 테스트 보드(230a-230y)에 연결될 수 있는 복수의 프로세싱 유닛(PU) 보드(225a-225x)를 포함할 수 있다. 각각의 하나 이상의 테스터 유닛(215a-215m)의 복수의 PU 보드(225a-225x) 중 주어진 하나는 임베디드 운영 체제(OS)(240a-240m)의 인스턴스를 실행할 수 있다. 일 구현예에서, 임베디드 OS(240a-240m)는 리눅스 기반 OS일 수 있다. 일 구현예에서, ATE 프레임워크는 임베디드 OS(240a-240m)의 인스턴스를 32개까지 포함할 수 있고, ATE 프레임워크는 테스터 유닛(215a-215m)을 32 개까지 포함할 수 있다.
하나 이상의 DIB(220a-220m)는 복수의 피시험 디바이스(DUT)(245a-245n)를 DUT(245a-245n)의 커넥터(250a-250n)를 통해 각각의 하나 이상의 테스터 유닛(215a-215m)의 FPGA 테스트 보드(230a-230y)에 연결하도록 구성될 수 있다. DUT(245a-245n)는 직렬 부착 소형 컴퓨터 시스템 인터페이스(SAS) 또는 직렬 AT 부착(SATA) 통신 인터페이스를 포함할 수 있으므로, SAS 또는 SATA 기반 DUT로 지칭된다. 일 구현예에서, DUT(245a-245n)는 SAS 또는 SATA 기반 고체 상태 드라이브(SSD)일 수 있다. 커넥터(250a-250n)는 SAS 또는 SATA 통신 링크를 포함할 수 있다. 커넥터(250a-250n)는 하나 이상의 테스터 유닛(215a-215m)으로부터 복수의 DUT(245a-245n)로 하나 이상의 공급 전위를 제공할 수도 있다. 상이한 디바이스 인터페이스 보드는 상이한 DUT(245a-245n)를 지원하도록 구성될 수 있다. 예를 들어, 디바이스 인터페이스 보드의 상이한 인스턴스는 상이한 폼 팩터, 상이한 커넥터 및/또는 기타를 갖는 DUT를 지원할 수 있다. 따라서, ATE 프레임워크는 단순히 디바이스 인터페이스 보드를 변경함으로써 DUT의 다수의 상이한 변형을 테스트하도록 재구성될 수 있다. 유사하게, ATE 프레임워크의 하나의 테스터 유닛은 디바이스 인터페이스 보드의 하나의 인스턴스를 이용하여 DUT의 하나의 인스턴스를 테스트할 수 있는 반면, 다른 테스터 유닛은 디바이스 인터페이스 보드의 다른 인스턴스를 이용하여 DUT의 다른 인스턴스를 테스트할 수 있다.
양상들에서, ATE 프레임워크는 복수의 DUT(244a-244n)를 복수의 FPGA 테스터 보드(230a-230y)에 통신 가능하게 연결하는 복수의 범용 비동기 송수신기(UART) 통신 링크(255a-255n)를 더 포함할 수 있다. UART 통신 링크(255a-255n)는 별개의 직렬 통신 링크일 수 있거나 또는 DUT(245a-245n)의 커넥터(250a-250n)를 통해 연결될 수 있다. 일 구현예에서, 최대 64개의 DUT(245a-245n)가 각각의 테스터 유닛(215a-215m)에 연결될 수 있다. 임베디드 OS(240)는 1) 테스터 유닛(215a-215m) 내의 PU 보드(225a-225x)와 통신하고, 2) FPGA 테스터 보드(230a-230y)와 통신하며, 3) 각각의 UART 통신 링크(255a-255n)를 통해 DUT(245a-245n)와 통신하는 기능을 제공하도록 구성될 수 있다.
양상들에서, DUT(245a-245n)는 내장 자체 테스트(BIST) 회로(260a-260n)를 포함한다. BIST 회로(260a-260n)는 상업적으로 이용 가능한 설계 또는 독점적 설계 중 임의의 설계일 수 있다. DUT에 통합된 BIST 회로(260a-260n)는 자체 테스트 알고리즘에 기초하여 테스트 입력 데이터(예를 들어, 테스트 패턴)를 생성하고, 테스트 신호를 DUT(245a-245n)에 인가하도록 구성될 수 있다. BIST 회로(260a-260n)는 테스트 출력 데이터를 캡처하도록 구성될 수도 있다. BIST 회로(260a-260n)는 DUT(245a-245n)의 내부에서 테스트 기능성의 대부분 또는 전부를 수행할 수 있다.
ATE 프레임워크의 동작은 본 기술의 양상에 따른 자동 테스트 방법을 도시하는 도 3을 참조하여 더 설명될 것이다. 방법 또는 방법의 일부는 컴퓨팅 디바이스 판독가능 매체(예컨대, 컴퓨터 메모리)에 저장되고 컴퓨팅 디바이스(예컨대, 프로세서)에 의해 실행되는 컴퓨팅 디바이스 실행가능 명령어(예를 들어, 컴퓨터 프로그램)로서 구현될 수 있다.
자동 테스트 방법은 310에서 복수의 DUT(245a-245n)의 테스트를 개시하기 위한 하나 이상의 입력을 수신하는 단계를 포함할 수 있다. 일 구현예에서, 호스트 제어기(205)는 하나 이상의 사용자 입력을 수신하여 복수의 DUT(245a-245n)의 테스트를 개시할 수 있다. 320에서, 하나 이상의 테스터 유닛(215a-215m)은 수신된 입력에 응답하여 복수의 직렬 통신 링크(255a-255n)를 통해 DUT(245a-245n)의 BIST 회로(260a-260n)에 의해 BIST를 개시하고 제어하기 위한 하나 이상의 커맨드를 복수의 DUT(245a-245n)에 전달하여 DUT(245a-245n)의 테스트를 개시할 수 있다. 일 구현예에서, BIST를 개시하고 제어하기 위한 커맨드는 하나 이상의 테스터 유닛(215a-215m)의 복수의 FPGA 테스터 보드(230a-230y) 내의 UART로부터 DUT(245a-245n)로 전달될 수 있다. 다른 구현예에서, BIST를 개시하고 제어하기 위한 커맨드는 하나 이상의 DIB(220a-220m) 내의 UART로부터 전달될 수 있다.
330에서, BIST를 개시하고 제어하기 위한 커맨드는 ATE 프레임워크로부터 복수의 DUT(245a-245n)에 의해 수신될 수 있다. 일 구현예에서, 복수의 DUT(245a-245n) 내의 UART 회로는 하나 이상의 테스터 유닛(215a-215m)의 복수의 FPGA 테스터 보드(230a-230y)로부터 복수의 UART 통신 링크(255a-255n)를 통해 BIST를 개시하고 제어하기 위한 커맨드를 수신할 수 있다. 다른 구현예에서, 커맨드는 하나 이상의 DIB(220a-220m) 내의 UART로부터 수신될 수 있다. 340에서, 복수의 DUT(245a-245n)의 BIST 회로(260a-260n)는 수신된 BIST를 개시하고 제어하기 위한 커맨드에 응답하여 테스트 입력 데이터를 생성할 수 있다. 일 구현예에서, BIST 회로(260a-260n)는 수신된 BIST를 개시하고 제어하기 위한 커맨드에 따라 하나 이상의 테스트 패턴을 생성할 수 있다. 350에서, BIST 회로(260a-260n)는 테스트 입력 데이터를 사용하여 복수의 DUT(245a-245n)의 BIST를 실행하여 테스트 출력 데이터를 생성할 수 있다. 일 구현예에서, BIST 회로(260a-260n)는 DUT(245a-245n)에 입력 테스트 패턴을 인가하고, 결과 테스트 패턴을 예상 테스트 패턴과 비교하여 합격/불합격 결과를 결정함으로써 테스트 출력 데이터를 생성할 수 있다. 360에서, DUT(245a-245n)는 테스트 출력 데이터를 직렬 통신 링크(255a-255n)를 통해 ATE 프레임워크의 각각의 테스터 유닛(215a-215m)으로 전달할 수 있다. 일 구현예에서, 복수의 DUT(245a-245n) 내의 UART 회로는 하나 이상의 테스터 유닛(215a-215m)의 FPGA 테스터 보드(230a-230y)로 테스트 출력 데이터를 전달할 수 있다.
370에서, BIST의 테스트 출력 데이터는 복수의 DUT(245a-245n)로부터 하나 이상의 테스터 유닛(215a-215m)에 의해 복수의 UART 통신 링크(255a-255n)를 통해 수신될 수 있다. 일 구현예에서, 테스터 유닛(215a-215m)의 복수의 FPGA 테스터 보드(230a-230y)는 복수의 각각의 DUT(245a-245n)로부터 BIST의 테스트 출력 데이터를 수신할 수 있다. 380에서, BIST의 테스트 출력 데이터가 출력될 수 있다. 일 구현예에서, BIST의 테스트 출력 데이터를 출력하는 것은 호스트 제어기(205)에 의해 테스트 출력 데이터를 저장하는 것, 호스트 제어기(205)에 의해 테스트 출력 데이터를 사용자에게 디스플레이하는 것, 테스트 출력 데이터를 호스트 제어기(205)의 프린터에서 인쇄하는 것 및/또는 기타 중 하나 이상을 포함할 수 있다.
본 기술의 양상들은 유리하게도 각각의 FPGA 테스터 보드(230a-230y)와 통신하는 데 디바이스 인터페이스 보드(220a-220m)와 복수의 DUT(245a-245n) 사이의 표준 DUT 커넥터(250a-250n)를 이용하지 않는다. 그 대신에, UART 직렬 통신 링크(255a-255n)는 DUT(245a-245n)와 각각의 테스터 유닛(215a-215m) 간의 통신에 이용되며, 이로써 ATE 프레임워크에 의해 요구되는 기능성을 크게 감소시킨다. ATE 프레임워크는 테스트 알고리즘 및 테스트 데이터가 내장 BIST 기능 및 회로를 이용하는 DUT에 대해 내부적으로 수행 및/또는 생성되는 볼륨 DUT 테스트를 유리하게 제공할 수 있다. DUT의 BIST를 개시하고 BIST로부터 테스트 출력 데이터를 수신하는 데 필요한 기능이 감소한 결과로서, ATE 프레임워크는 상당히 낮은 비용으로 구현될 수 있다. 게다가, UART 통신 링크의 사용은 시스템 복잡성 및 비용을 유리하게 감소시킬 수 있다. 또한, 테스터 유닛(215a-215m)은 유리하게도 DUT(245a-245n)의 볼륨 테스트를 위해 함께 묶일 수 있어서, SSD와 같은 볼륨 DUT(245a-245n)의 매우 경제적인 테스트를 제공한다.
본 기술의 특정 실시예에 대한 전술한 설명은 예시 및 설명을 위해 제공되었다. 전술한 설명은 포괄적이거나 또는 본 발명을 개시된 정확한 형태로 제한하려는 것은 아니며, 앞에서 설명한 교시에 비추어 많은 수정 및 변형이 가능하다. 실시예는 본 기술의 원리 및 그 실제 응용을 가장 잘 설명하고 이로써 당업자가 본 기술 및 고려된 특정 용도에 적합한 다양한 수정을 가진 다양한 실시예를 가장 잘 활용할 수 있게 하도록 선택되고 설명되었다. 본 발명의 범위는 첨부된 청구범위 및 그 균등물에 의해 정의되도록 의도된다.

Claims (21)

  1. 자동 테스트 장비(ATE) 프레임워크로서,
    복수의 피시험 디바이스(DUT)의 테스트를 개시하기 위한 하나 이상의 입력을 수신하도록 구성된 호스트 제어기와,
    복수의 범용 비동기 송수신기(UART) 통신 링크를 포함하는 하나 이상의 테스터 유닛 － 상기 UART는,
    상기 복수의 DUT에서 내장 자체 테스트(BIST)를 개시하고 제어하기 위한 하나 이상의 커맨드를 전달하고,
    상기 복수의 DUT로부터 상기 BIST의 테스트 출력 데이터를 수신하도록 구성됨 － 과,
    주어진 타입의 상기 복수의 DUT를 상기 하나 이상의 테스터 유닛에 연결하도록 구성된 하나 이상의 디바이스 인터페이스 보드(DIB)를 포함하되,
    상기 호스트 제어기는 상기 BIST의 상기 테스트 출력 데이터를 출력하도록 더 구성되는
    자동 테스트 장비(ATE) 프레임워크.
  2. 삭제
  3. 제1항에 있어서,
    상기 하나 이상의 DIB는 상기 복수의 UART를 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  4. 제1항에 있어서,
    상기 복수의 DUT를 상기 하나 이상의 DIB에 연결하도록 구성된 복수의 표준 DUT 커넥터를 더 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  5. 제4항에 있어서,
    상기 복수의 표준 DUT 커넥터는 소형 컴퓨터 시스템 인터페이스(SAS) 통신 링크를 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  6. 제4항에 있어서,
    상기 복수의 표준 DUT 커넥터는 직렬 AT 부착(SATA) 통신 링크를 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  7. 자동 테스트 장비(ATE) 프레임워크로서,
    복수의 피시험 디바이스(DUT)의 테스트를 개시하기 위한 하나 이상의 입력을 수신하도록 구성된 호스트 제어기와,
    하나 이상의 테스터 유닛을 포함하되,
    상기 하나 이상의 테스터 유닛은,
    상기 복수의 DUT에서 내장 자체 테스트(BIST)를 개시하고 제어하기 위한 하나 이상의 커맨드를 전달하고, 상기 복수의 DUT로부터 상기 BIST의 테스트 출력 데이터를 수신하도록 구성된 복수의 범용 비동기 송수신기(UART) 통신 링크와,
    복수의 프로세싱 유닛(PU) 보드 － 상기 하나 이상의 테스터 유닛 각각의 상기 복수의 PU 보드 중 주어진 하나는 임베디드 운영 체제(OS)를 구현하도록 구성됨 － 와,
    복수의 필드 프로그래머블 어레이(FPGA) 테스트 보드와,
    상기 복수의 FPGA 테스트 보드를 상기 복수의 PU 보드에 통신 가능하게 연결하는 하나 이상의 드라이버를 포함하고,
    상기 임베디드 OS는 상기 복수의 PU 보드와 통신하고, 상기 복수의 FPGA 테스트 보드와 통신하고, 각각의 UART 통신 링크를 통해 상기 복수의 DUT와 통신하도록 구성되며,
    상기 호스트 제어기는 상기 BIST의 상기 테스트 출력 데이터를 출력하도록 더 구성되는
    자동 테스트 장비(ATE) 프레임워크.
  8. 제7항에 있어서,
    상기 복수의 FPGA 테스트 보드는 상기 복수의 UART를 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  9. 제1항 또는 제7항에 있어서,
    BIST 회로를 포함하는 상기 복수의 DUT를 더 포함하되,
    상기 BIST 회로는,
    상기 복수의 UART 통신 링크 중 각각의 UART 통신 링크를 통해, 상기 BIST 회로의 상기 BIST를 개시하고 제어하기 위한 상기 하나 이상의 커맨드를 수신하고,
    상기 BIST를 개시하고 제어하기 위한 상기 하나 이상의 커맨드에 응답하여 테스트 입력 데이터를 생성하며,
    상기 테스트 입력 데이터를 사용하여 상기 BIST 회로의 상기 BIST를 실행하여 상기 테스트 출력 데이터를 생성하고,
    상기 복수의 UART 통신 링크 중 각각의 UART 통신 링크를 통해 상기 테스트 출력 데이터를 전달하도록 구성되는
    자동 테스트 장비(ATE) 프레임워크.
  10. 제9항에 있어서,
    상기 복수의 DUT는 직렬 부착 소형 컴퓨터 시스템 인터페이스(SAS) 기반 고체 상태 드라이브(SSD)를 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  11. 제9항에 있어서,
    상기 복수의 DUT는 직렬 AT 부착(SATA) 기반 고체 상태 드라이브(SSD)를 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  12. 제1항 또는 제7항에 있어서,
    상기 하나 이상의 테스터 유닛을 상기 호스트 제어기에 통신 가능하게 연결하도록 구성된 통신 백플레인을 더 포함하는
    자동 테스트 장비(ATE) 프레임워크.
  13. 자동 테스트 방법으로서,
    복수의 피시험 디바이스(DUT)의 테스트를 개시하기 위한 하나 이상의 입력을 수신하는 단계와,
    디바이스 인터페이스 보드(DIB)의 복수의 범용 비동기 송수신기(UART)에 의해 복수의 직렬 통신 링크를 통해 상기 복수의 DUT로 내장 자체 테스트(BIST)를 개시하고 제어하기 위한 하나 이상의 커맨드를 전달하는 단계와,
    상기 DIB의 상기 복수의 UART에 의해 상기 복수의 DUT로부터 상기 복수의 직렬 통신 링크를 통해 상기 BIST의 테스트 출력 데이터를 수신하는 단계와,
    상기 BIST의 상기 테스트 출력 데이터를 출력하는 단계를 포함하는
    자동 테스트 방법.
  14. 제13항에 있어서,
    호스트 제어기에 의해 상기 복수의 DUT의 테스트를 개시하기 위한 상기 하나 이상의 입력을 수신하는 단계를 더 포함하는
    자동 테스트 방법.
  15. 삭제
  16. 삭제
  17. 제13항에 있어서,
    상기 BIST의 상기 테스트 출력 데이터를 호스트 제어기에 의해 출력하는 단계를 더 포함하는
    자동 테스트 방법.
  18. 제13항에 있어서,
    상기 복수의 DUT의 각각의 UART에 의해 상기 BIST를 개시하고 제어하기 위한 상기 하나 이상의 커맨드를 수신하는 단계와,
    상기 BIST를 개시하고 제어하기 위한 상기 수신된 하나 이상의 커맨드에 응답하여 상기 복수의 DUT 중 각각의 DUT에 의해 테스트 입력 데이터를 생성하는 단계와,
    상기 BIST를 개시하고 제어하기 위한 상기 수신된 하나 이상의 커맨드에 응답하여 상기 테스트 입력 데이터를 사용하여 상기 복수의 DUT 중 각각의 DUT에서 상기 BIST를 실행하는 단계와,
    상기 복수의 직렬 통신 링크를 통해 상기 복수의 DUT의 각각의 UART에 의해 상기 테스트 출력 데이터를 전달하는 단계를 더 포함하는
    자동 테스트 방법.
  19. 제18항에 있어서,
    상기 복수의 DUT는 직렬 부착 소형 컴퓨터 시스템 인터페이스(SAS) 기반 고체 상태 드라이브(SSD)를 포함하는
    자동 테스트 방법.
  20. 제18항에 있어서,
    상기 복수의 DUT는 직렬 AT 부착(SATA) 기반 고체 상태 드라이브(SSD)를 포함하는
    자동 테스트 방법.
  21. 제7항에 있어서,
    주어진 타입의 상기 복수의 DUT를 상기 하나 이상의 테스터 유닛에 연결하도록 구성된 하나 이상의 디바이스 인터페이스 보드(DIB)를 더 포함하는
    자동 테스트 장비(ATE) 프레임워크.
KR1020190113938A 2018-09-18 2019-09-17 저비용 내장 자체 테스트 중심 테스트 기법 KR102162704B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/134,792 2018-09-18
US16/134,792 US10761138B2 (en) 2018-09-18 2018-09-18 Low cost built-in-self-test centric testing

Publications (2)

Publication Number Publication Date
KR20200032650A KR20200032650A (ko) 2020-03-26
KR102162704B1 true KR102162704B1 (ko) 2020-10-07

Family

ID=69773932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190113938A KR102162704B1 (ko) 2018-09-18 2019-09-17 저비용 내장 자체 테스트 중심 테스트 기법

Country Status (3)

Country Link
US (1) US10761138B2 (ko)
KR (1) KR102162704B1 (ko)
CN (1) CN110908849B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11899550B2 (en) 2020-03-31 2024-02-13 Advantest Corporation Enhanced auxiliary memory mapped interface test systems and methods
US11500575B2 (en) * 2020-09-23 2022-11-15 Micron Technology, Inc. Pattern generation for multi-channel memory array
US11867720B2 (en) * 2020-11-16 2024-01-09 Advantest Corporation Test system configuration adapter systems and methods
KR20220124584A (ko) * 2021-03-03 2022-09-14 에스케이하이닉스 주식회사 호스트, 이와 통신하는 메모리 시스템 및 이들을 포함하는 컴퓨팅 시스템
US20220382668A1 (en) * 2021-05-28 2022-12-01 Advantest Corporation Systems and methods for concurrent and automated testing of zoned namespace solid state drives
CN115575792B (zh) * 2022-09-08 2023-06-30 杭州国磊半导体设备有限公司 一种多背板架构的ate测试设备
US20240176757A1 (en) * 2022-11-30 2024-05-30 Advantest Corporation Automatic test equipment architecture providing odd sector size support

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180003764A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Systems and methods for wireless device testing

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
US6429029B1 (en) * 1997-01-15 2002-08-06 Formfactor, Inc. Concurrent design and subsequent partitioning of product and test die
US7222261B2 (en) * 2002-06-19 2007-05-22 Teradyne, Inc. Automatic test equipment for design-for-test (DFT) and built-in-self-test circuitry
US8581610B2 (en) * 2004-04-21 2013-11-12 Charles A Miller Method of designing an application specific probe card test system
US20060132167A1 (en) * 2004-12-22 2006-06-22 Jian Chen Contactless wafer level burn-in
EP2047289B1 (en) * 2006-08-04 2010-10-06 Verigy (Singapore) Pte. Ltd. Test module with blocks of universal and specific resources
US8358147B2 (en) * 2008-03-05 2013-01-22 Stmicroelectronics S.R.L. Testing integrated circuits
US8386209B2 (en) * 2008-06-20 2013-02-26 University Of Limerick Testing system
CN101893684B (zh) * 2010-02-10 2012-06-06 哈尔滨工业大学 基于片上系统soc的bist通用基础测试模块及测试系统及利用此系统的测试方法
US8694276B2 (en) * 2011-01-20 2014-04-08 Texas Instruments Incorporated Built-in self-test methods, circuits and apparatus for concurrent test of RF modules with a dynamically configurable test structure
US8639981B2 (en) * 2011-08-29 2014-01-28 Apple Inc. Flexible SoC design verification environment
US8788886B2 (en) * 2011-08-31 2014-07-22 Apple Inc. Verification of SoC scan dump and memory dump operations
WO2013060361A1 (en) * 2011-10-25 2013-05-02 Advantest (Singapore) Pte. Ltd. Automatic test equipment
US10161993B2 (en) * 2013-02-21 2018-12-25 Advantest Corporation Tester with acceleration on memory and acceleration for automatic pattern generation within a FPGA block
US11009550B2 (en) * 2013-02-21 2021-05-18 Advantest Corporation Test architecture with an FPGA based test board to simulate a DUT or end-point
US10162007B2 (en) * 2013-02-21 2018-12-25 Advantest Corporation Test architecture having multiple FPGA based hardware accelerator blocks for testing multiple DUTs independently
KR20140112135A (ko) * 2013-03-11 2014-09-23 삼성전자주식회사 디바이스 인터페이스 보드의 반도체 소자 및 이를 이용한 테스트 시스템
KR101563123B1 (ko) * 2015-04-03 2015-10-26 주식회사 호서텔넷 Dut를 테스트하는 방법
US20160306006A1 (en) * 2015-04-16 2016-10-20 HGST, Inc. Self-testing a storage device via system management bus interface

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180003764A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Systems and methods for wireless device testing

Also Published As

Publication number Publication date
KR20200032650A (ko) 2020-03-26
US20200088790A1 (en) 2020-03-19
CN110908849A (zh) 2020-03-24
CN110908849B (zh) 2024-02-23
US10761138B2 (en) 2020-09-01

Similar Documents

Publication Publication Date Title
KR102162704B1 (ko) 저비용 내장 자체 테스트 중심 테스트 기법
US10288681B2 (en) Test architecture with a small form factor test board for rapid prototyping
US10976361B2 (en) Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes
US9535117B2 (en) System debug using an all-in-one connector
US9429623B2 (en) Solution for full speed, parallel DUT testing
US20180313889A1 (en) Test system and method
US20150253387A1 (en) Programmable interface-based validation and debug
US11828787B2 (en) Eye diagram capture test during production
US10203371B2 (en) Methods and systems for generating functional test patterns for manufacture test
KR102481257B1 (ko) 시험 프로그램 흐름 제어 기법
US10557886B2 (en) Test system supporting multiple users using different applications
EP3317772B1 (en) Orientation indicating connector
KR20090127834A (ko) 집적 회로 디바이스를 테스트하는 시스템 및 방법
CN109298266B (zh) 测试系统、测试方法、测试装置及存储介质
CN104407882B (zh) 一种板卡装置
US20130305088A1 (en) Electronic device and test card thereof
CN109407655B (zh) 一种调试芯片的方法及装置
TWI772643B (zh) 用於測試電腦系統之裝置及方法
KR20210058351A (ko) 테스트 보드 및 이를 포함하는 테스트 시스템
CN113468028B (zh) 用于计算设备的设备管理方法、计算设备、装置和介质
CN107086899B (zh) 串口智能测试装置及测试方法
US9607583B2 (en) Display controller device having a debug interface
TWI575371B (zh) 訊號檢測裝置及方法
CN118113529A (zh) 提供非常规扇区大小支持的自动测试装备架构
TWI477962B (zh) 主機板介面測試裝置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant