KR102131697B1 - Semiconductor device having enhanced esd characteristics and method of fabricating the same - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 개시된다. 상기 반도체 소자는, 하부 제1 도전형 반도체층 및 상부 제1 도전형 반도체층을 포함하는 제1 도전형 반도체층, 상기 상부 제1 도전형 반도체층의 적어도 일부를 관통하는 V-피트, 및 상기 제1 도전형 반도체층 상에 위치하며, 상기 V-피트를 채우는 제2 도전형 반도체층을 포함하고, 상기 상부 제1 도전형 반도체층은 상기 하부 제1 도전형 반도체층보다 높은 결함 밀도를 갖는다. 이에 따라, 제너 다이오드를 이용하지 않고도 정전기 방전을 방지할 수 있는 반도체 소자가 제공된다.A semiconductor device and a method of manufacturing the same are disclosed. The semiconductor device may include a first conductivity type semiconductor layer including a lower first conductivity type semiconductor layer and an upper first conductivity type semiconductor layer, a V-pit penetrating at least a portion of the upper first conductivity type semiconductor layer, and the Located on a first conductivity type semiconductor layer, including a second conductivity type semiconductor layer filling the V-pit, and the upper first conductivity type semiconductor layer has a higher defect density than the lower first conductivity type semiconductor layer . Accordingly, a semiconductor device capable of preventing electrostatic discharge without using a zener diode is provided.

Description

정전기 방전 특성이 향상된 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING ENHANCED ESD CHARACTERISTICS AND METHOD OF FABRICATING THE SAME}Semi-conductor device with improved electrostatic discharge characteristics and a manufacturing method therefor{SEMICONDUCTOR DEVICE HAVING ENHANCED ESD CHARACTERISTICS AND METHOD OF FABRICATING THE SAME}

본 발명의 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 정전기 방전에 특성이 향상된 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having improved electrostatic discharge characteristics and a method for manufacturing the same.

최근 질화물계 반도체는 발광 다이오드, 레이저 다이오드, 또는 트랜지스터와 같은 다양한 반도체 소자에 적용되고 있다. 질화물계 반도체는 격자 정합하는 기판을 제조하는 단가가 높고, 또한, 양질의 동종 기판을 제조하는 것이 어렵다. 이와 같은 이유로 인하여, 일반적인 질화물계 반도체는 사파이어, 탄화실리콘 또는 실리콘과 같은 이종 기판 상에 성장된다. 이러한 이종 기판 상에 성장된 질화물계 반도체는 기판과 질화물계 반도체층 간의 격자 부정합으로 인하여 발생된 결함을 갖고, 특히, 약 1×108/cm2 이상의 상당히 높은 전위 밀도(dislocation density)를 갖는다.Recently, nitride-based semiconductors have been applied to various semiconductor devices such as light emitting diodes, laser diodes, or transistors. The nitride-based semiconductor has a high unit cost for manufacturing a lattice-matching substrate, and it is difficult to produce a high-quality homogeneous substrate. For this reason, common nitride-based semiconductors are grown on dissimilar substrates such as sapphire, silicon carbide or silicon. The nitride-based semiconductor grown on such a heterogeneous substrate has defects caused by lattice mismatch between the substrate and the nitride-based semiconductor layer, and in particular, has a considerably high dislocation density of about 1×10 8 /cm 2 or more.

상기 전위는 전자 트랩 사이트를 제공하여 의도하지 않은 전자의 거동을 유발하며(예를 들어, 발광 다이오드에 있어서 전자와 정공의 비발광 재결합), 또한, 전류 누설 경로를 제공한다. 이에 따라, 반도체 소자에 정전기와 같은 과전압이 인가될 경우, 상기 전위를 통해 전류가 집중하여 정전 방전에 의한 소자의 손상이 발생한다.The potential provides an electron trap site, causing unintended electron behavior (eg, non-emissive recombination of electrons and holes in light emitting diodes), and also provides a current leakage path. Accordingly, when an overvoltage, such as static electricity, is applied to the semiconductor device, current is concentrated through the potential and damage to the device is caused by electrostatic discharge.

질화물계 반도체 소자의 열악한 정전 방전 특성 때문에, 통상적으로 제너 다이오드가 질화물 반도체 소자와 함께 사용된다. 그러나 제너 다이오드는 상대적으로 고가이며, 또한 제너 다이오드를 장착하기 위한 공정 및 공간을 필요로 한다. 또한, 발광 다이오드의 경우, 최근 그 이용범위가 소형 디스플레이 등으로 확장됨에 따라 소형화 및 고효율화가 요구되는데, 제너 다이오드를 사용하면 발광 다이오드의 소형화에 제약이 따른다. 즉, 제너 다이오드를 사용하면 발광 다이오드를 적용한 발광 소자 패키지의 면적이 증가하고, 상대적으로 발광 면적은 감소하여 발광 소자 패키지 출력 등의 효율이 저하된다.Because of the poor electrostatic discharge characteristics of nitride-based semiconductor devices, Zener diodes are commonly used with nitride semiconductor devices. However, Zener diodes are relatively expensive and also require a process and space for mounting the Zener diodes. In addition, in the case of a light emitting diode, miniaturization and high efficiency are required as its use range is recently expanded to a small display or the like. However, if a Zener diode is used, the miniaturization of the light emitting diode is limited. That is, when a Zener diode is used, the area of the light emitting device package to which the light emitting diode is applied increases, and the light emitting area decreases, thereby reducing the efficiency of the package output.

따라서, 제너 다이오드를 사용하지 않고 정전기 방전(ESD)에 의한 반도체 소자의 손상을 방지할 수 있는 기술이 요구된다. Accordingly, there is a need for a technique capable of preventing damage to a semiconductor device due to electrostatic discharge (ESD) without using a zener diode.

본 발명이 해결하고자 하는 과제는, 제너 다이오드를 사용하지 않고 정전기 방전 특성이 향상된 반도체 소자를 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor device with improved electrostatic discharge characteristics without using a zener diode.

본 발명이 해결하고자 하는 또 다른 과제는, 정전기 방전을 위한 V-피트(V-pit)를 효율적으로 형성할 수 있으며, 반도체층의 특성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a method for manufacturing a semiconductor device capable of efficiently forming a V-pit for electrostatic discharge and improving characteristics of a semiconductor layer.

본 발명의 일 태양에 따른 반도체 소자는, 하부 제1 도전형 반도체층 및 상부 제1 도전형 반도체층을 포함하는 제1 도전형 반도체층; 상기 상부 제1 도전형 반도체층의 적어도 일부를 관통하는 V-피트; 및 상기 제1 도전형 반도체층 상에 위치하며, 상기 V-피트를 채우는 제2 도전형 반도체층을 포함하고, 상기 상부 제1 도전형 반도체층은 상기 하부 제1 도전형 반도체층보다 높은 결함 밀도를 갖는다.A semiconductor device according to an aspect of the present invention includes a first conductive type semiconductor layer including a lower first conductive type semiconductor layer and an upper first conductive type semiconductor layer; A V-pit penetrating at least a portion of the upper first conductivity type semiconductor layer; And a second conductivity type semiconductor layer on the first conductivity type semiconductor layer and filling the V-pit, wherein the upper first conductivity type semiconductor layer has a higher defect density than the lower first conductivity type semiconductor layer. Have

상기 반도체 소자는 V-피트를 포함하여 정전기 방전에 의한 손상이 방지될 수 있고, 따라서 제너 다이오드를 별도로 요구하지 않아 소자의 소형화가 달성될 수 있다.The semiconductor device can be prevented from being damaged by electrostatic discharge, including V-pits, so that miniaturization of the device can be achieved by not requiring a zener diode.

상기 상부 제1 도전형 반도체층은 V-피트 발생층을 포함할 수 있다.The upper first conductivity type semiconductor layer may include a V-pit generation layer.

나아가, 상기 상부 제1 도전형 반도체층은 상기 V-피트 발생층 상에 위치하는 초격자층을 더 포함할 수 있다.Furthermore, the upper first conductivity type semiconductor layer may further include a superlattice layer positioned on the V-pit generation layer.

또한, 상기 상부 제1 도전형 반도체층은, 상기 V-피트 발생층과 상기 초격자층 사이에 위치하는 제1 저온 성장 도핑층 및/또는 상기 초격자층 상에 위치하는 제2 저온 성장 도핑층을 더 포함할 수 있다.Further, the upper first conductivity type semiconductor layer may include a first low temperature growth doping layer positioned between the V-pit generation layer and the superlattice layer and/or a second low temperature growth doping layer positioned on the superlattice layer. It may further include.

상기 V-피트의 상부 너비는 상기 V-피트 발생층의 두께에 비례할 수 있다.The upper width of the V-pit may be proportional to the thickness of the V-pit generating layer.

상기 V-피트 발생층은 언도핑된 GaN층일 수 있다.The V-pit generation layer may be an undoped GaN layer.

다른 실시예들에 있어서, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하는 활성층을 더 포함할 수 있고, 상기 V-피트는 상기 활성층을 관통할 수 있다.In other embodiments, an active layer positioned between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer may be further included, and the V-pit may penetrate the active layer.

상기 반도체 소자는, 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부가 부분적으로 제거되어 상기 하부 제1 도전형 반도체층이 부분적으로 노출된 영역; 및 상기 노출된 하부 제1 도전형 반도체층 상에 위치하는 제1 전극과 상기 제2 도전형 반도체층 상에 위치하는 제2 전극을 더 포함할 수 있다.The semiconductor device may include: a region in which the second conductive semiconductor layer, the active layer, and a portion of the first conductive semiconductor layer are partially removed such that the lower first conductive semiconductor layer is partially exposed; And a first electrode positioned on the exposed lower first conductivity type semiconductor layer and a second electrode positioned on the second conductivity type semiconductor layer.

상기 V-피트의 상부 너비는 60 내지 220nm일 수 있다.The upper width of the V-pit may be 60 to 220 nm.

본 발명의 또 다른 태양에 따른 반도체 소자 제조 방법은, 기판 상에 하부 제1 도전형 반도체층을 형성하고; 상기 하부 제1 도전형 반도체층 상에 상부 제1 도전형 반도체층을 형성함과 아울러, 상기 상부 제1 도전형 반도체층을 적어도 부분적으로 관통하는 V-피트를 형성하고; 상기 상부 제1 도전형 반도체층 상에 위치하며, 상기 V-피트를 채우는 제2 도전형 반도체층을 형성하는 것을 포함하되, 상기 상부 제1 도전형 반도체층은 상기 하부 제1 도전형 반도체층보다 낮은 온도에서 성장되어 형성된다.A method of manufacturing a semiconductor device according to another aspect of the present invention includes forming a lower first conductivity type semiconductor layer on a substrate; Forming an upper first conductive type semiconductor layer on the lower first conductive type semiconductor layer, and forming a V-pit that at least partially penetrates the upper first conductive type semiconductor layer; And forming a second conductivity type semiconductor layer on the upper first conductivity type semiconductor layer and filling the V-pit, wherein the upper first conductivity type semiconductor layer is lower than the lower first conductivity type semiconductor layer. It is formed by growing at low temperatures.

상기 상부 제1 도전형 반도체층은 800 내지 900℃의 온도에서 성장될 수 있다.The upper first conductivity type semiconductor layer may be grown at a temperature of 800 to 900°C.

상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 하부 제1 도전형 반도체층 상에 V-피트 발생층을 형성하는 것을 포함할 수 있고, 상기 V-피트는 상기 V-피트 발생층을 시드로 형성될 수 있다.Forming the upper first conductivity type semiconductor layer may include forming a V-pit generation layer on the lower first conductivity type semiconductor layer, and the V-pit seeding the V-pit generation layer. It can be formed of.

또한, 상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 V-피트 발생층 상에 초격자층을 형성하는 것을 더 포함할 수 있다.In addition, forming the upper first conductivity type semiconductor layer may further include forming a superlattice layer on the V-pit generation layer.

나아가, 상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 초격자층을 형성하기 전에, 상기 V-피트 발생층을 열처리하는 것을 더 포함할 수 있다.Furthermore, forming the upper first conductivity type semiconductor layer may further include heat-treating the V-pit generating layer before forming the superlattice layer.

상기 열처리의 분위기 가스는 수소 가스를 포함할 수 있다.The atmosphere gas of the heat treatment may include hydrogen gas.

상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 V-피트 발생층과 상기 초격자층 사이에 위치하는 제1 저온 성장 도핑층 및/또는 상기 초격자층 상에 위치하는 제2 저온 성장 도핑층을 형성하는 것을 더 포함할 수 있다.To form the upper first conductivity type semiconductor layer, a first low temperature growth doping layer positioned between the V-pit generation layer and the superlattice layer and/or a second low temperature growth doping positioned on the superlattice layer It may further include forming a layer.

상기 V-피트 발생층은 언도핑된 GaN층일 수 있다.The V-pit generation layer may be an undoped GaN layer.

상기 제조 방법은, 상기 제2 도전형 반도체층을 형성하기 전에, 상기 제1 도전형 반도체층 상에 활성층을 형성하는 것을 더 포함할 수 있고, 상기 V-피트는 상기 활성층을 형성함에 따라 상기 활성층의 성장 방향으로 연장되어 상기 활성층을 관통할 수 있다.The manufacturing method may further include forming an active layer on the first conductivity type semiconductor layer before forming the second conductivity type semiconductor layer, and the V-pit forms the active layer as the active layer is formed. It extends in the growth direction of can penetrate the active layer.

나아가 상기 제조 방법은, 상기 제2 도전형 반도체층을 형성한 후, 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부를 제거하여 상기 하부 제1 도전형 반도체층을 노출시키고; 상기 노출된 하부 제1 도전형 반도체층 상에 위치하는 제1 전극과 상기 제2 도전형 반도체층 상에 위치하는 제2 전극을 형성하는 것을 더 포함할 수 있다.Furthermore, in the manufacturing method, after forming the second conductivity type semiconductor layer, the lower first conductivity type semiconductor layer is removed by removing a portion of the second conductivity type semiconductor layer, the active layer, and the first conductivity type semiconductor layer. Exposed; The method may further include forming a first electrode positioned on the exposed lower first conductivity type semiconductor layer and a second electrode positioned on the second conductivity type semiconductor layer.

한편, 상기 제2 도전형 반도체층은 V-피트를 채워 표면을 평탄화하는 온도에서 성장될 수 있다.Meanwhile, the second conductivity-type semiconductor layer may be grown at a temperature that fills the V-pits to planarize the surface.

본 발명에 따르면, 반도체 소자가 크기가 크고 밀도가 높은 V-피트를 포함하고, 이에 따라, 정전기 방전에 의한 소자의 손상을 효율적으로 방지할 수 있다. 또한, 반도체층의 구조를 통해 정전기 방전에 의한 손상을 방지할 수 있어서, 제너 다이오드를 요구하지 않는다. 따라서 소형화 및 고효율화된 반도체 소자가 제공된다.According to the present invention, a semiconductor device includes a V-pit having a large size and a high density, and accordingly, damage to the device due to electrostatic discharge can be effectively prevented. In addition, it is possible to prevent damage due to electrostatic discharge through the structure of the semiconductor layer, so that a zener diode is not required. Therefore, a miniaturized and highly efficient semiconductor device is provided.

또한, 본 발명의 반도체 소자 제조 방법에 따르면, V-피트를 효과적으로 형성할 수 있으므로, 정전기 방전으로부터 자유로운 반도체 소자 제조 방법이 제공된다.Further, according to the semiconductor device manufacturing method of the present invention, since V-pits can be effectively formed, a semiconductor device manufacturing method free from electrostatic discharge is provided.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3 내지 도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view for describing a semiconductor device according to an embodiment of the present invention.
2 is a cross-sectional view for describing a semiconductor device according to still another embodiment of the present invention.
3 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention can be sufficiently transmitted to those skilled in the art to which the present invention pertains. Therefore, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the width, length, and thickness of components may be exaggerated for convenience. In addition, when one component is described as being “on” or “on” another component, each component is different from each other, as well as when each portion is “right on top” or “right on” the other component. This includes cases where there is another component in between. Throughout the specification, the same reference numbers refer to the same components.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a semiconductor device according to an embodiment of the present invention.

상기 반도체 소자는 제1 도전형 반도체층(200), 제2 도전형 반도체층(400), 및 V-피트(V)를 포함한다. 나아가, 상기 반도체 소자는 기판(100) 및 활성층(300)을 더 포함할 수 있다.The semiconductor device includes a first conductivity type semiconductor layer 200, a second conductivity type semiconductor layer 400, and a V-pit (V). Furthermore, the semiconductor device may further include a substrate 100 and an active layer 300.

기판(100)은 제1 및 제2 도전형 반도체층(200, 400)을 성장시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판, 질화물계 기판 등일 수 있다. 또한, 기판(100)은 극성, 비극성 또는 반극성의 성장면을 가질 수 있다. 본 실시예에 있어서, 기판(100)은 c면 성장면(극성)을 갖는 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니다.The substrate 100 is not limited as long as it is a substrate capable of growing the first and second conductivity-type semiconductor layers 200 and 400, and may be, for example, a sapphire substrate, a silicon carbide substrate, a silicon substrate, or a nitride-based substrate. . In addition, the substrate 100 may have a polar, non-polar or semi-polar growth surface. In the present embodiment, the substrate 100 may be a sapphire substrate having a c-plane growth surface (polarity), but is not limited thereto.

한편, 상기 반도체 소자는 제1 도전형 반도체층(200)과 기판(100) 사이에 위치하는 버퍼층(미도시)을 더 포함할 수 있으며, 버퍼층은 제1 도전형 반도체층(200)이 성장될 수 있도록 하는 핵층 역할을 할 수 있다.Meanwhile, the semiconductor device may further include a buffer layer (not shown) positioned between the first conductive semiconductor layer 200 and the substrate 100, and the first conductive semiconductor layer 200 may be grown as the buffer layer. It can act as a nuclear layer to enable.

제1 도전형 반도체층(200)은 기판(100) 상에 위치할 수 있다. 제1 도전형 반도체층(200)은 하부 제1 도전형 반도체층(210) 및 상기 하부 제1 도전형 반도체층(210) 상에 위치하는 상부 제1 도전형 반도체층(220)을 포함한다. 하부 제1 도전형 반도체층(210)은 상부 제1 도전형 반도체층(220)보다 낮은 결함 밀도를 가질 수 있고, 이는 하부 및 상부 제1 도전형 반도체층(210, 220)의 성장 온도를 다르게 함으로써 달성될 수 있다. 예를 들어, 하부 제1 도전형 반도체층(210)은 1000℃ 이상의 고온에서 성장시키고, 상부 제1 도전형 반도체층(220)은 800 내지 900℃은 저온에서 성장시킴으로써, 상부 제1 도전형 반도체층(220)이 하부 제1 도전형 반도체층(210)에 비해 높은 결함 밀도를 갖도록 할 수 있다. 상부 제1 도전형 반도체층(220)이 상대적으로 높은 결함 밀도를 갖도록 형성됨으로써, 상부 제1 도전형 반도체층(220)을 적어도 부분적으로 관통하는 V-피트(V)를 형성할 수 있다. 이에 관련하여서는 후술하여 상세히 설명한다.The first conductivity type semiconductor layer 200 may be positioned on the substrate 100. The first conductivity type semiconductor layer 200 includes a lower first conductivity type semiconductor layer 210 and an upper first conductivity type semiconductor layer 220 positioned on the lower first conductivity type semiconductor layer 210. The lower first conductivity type semiconductor layer 210 may have a lower defect density than the upper first conductivity type semiconductor layer 220, and different growth temperatures of the lower and upper first conductivity type semiconductor layers 210 and 220 may be different. Can be achieved. For example, the lower first conductivity type semiconductor layer 210 is grown at a high temperature of 1000° C. or higher, and the upper first conductivity type semiconductor layer 220 is grown at a low temperature of 800 to 900° C., thereby forming an upper first conductivity type semiconductor layer. The layer 220 may have a higher defect density than the lower first conductivity type semiconductor layer 210. By forming the upper first conductivity type semiconductor layer 220 to have a relatively high defect density, it is possible to form a V-pit V passing at least partially through the upper first conductivity type semiconductor layer 220. This will be described in detail later.

하부 제1 도전형 반도체층(210)은 (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있으며, Si와 같은 불순물을 포함하여 n형으로 도핑될 수 있다. 예를 들어, 하부 제1 도전형 반도체층(210)은 n형 GaN층을 포함할 수 있다. 또한, 하부 제1 도전형 반도체층(210)은 단일층 또는 다중층으로 이루어질 수 있다.The lower first conductivity-type semiconductor layer 210 may include a nitride-based semiconductor such as (Al, Ga, In)N, and may be doped into n-type by including impurities such as Si. For example, the lower first conductivity type semiconductor layer 210 may include an n-type GaN layer. In addition, the lower first conductivity type semiconductor layer 210 may be formed of a single layer or multiple layers.

상부 제1 도전형 반도체층(220)은 (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있으며, Si와 같은 불순물을 포함하여 n형으로 도핑되거나 또는 언도핑된 질화물계 반도체층을 포함할 수 있다. 또한, 상부 제1 도전형 반도체층(220)은 다중층을 포함할 수 있으며, 이에 대해 상세히 설명한다.The upper first conductivity type semiconductor layer 220 may include a nitride-based semiconductor such as (Al, Ga, In)N, and an n-type doped or undoped nitride-based semiconductor layer containing impurities such as Si It may include. In addition, the upper first conductivity-type semiconductor layer 220 may include multiple layers, which will be described in detail.

상부 제1 도전형 반도체층(220)은 V-피트 발생층(221)을 포함할 수 있고, 나아가, V-피트 발생층(221) 상에 위치하는 초격자층(225)을 더 포함할 수 있다. 또한, V-피트 발생층(221)과 초격자층(225) 사이에 위치하는 제1 저온 성장 도핑층(223) 및/또는 초격자층(225) 상에 위치하는 제2 저온 성장 도핑층(227)을 더 포함할 수 있다.The upper first conductivity type semiconductor layer 220 may include a V-pit generation layer 221, and further, may include a superlattice layer 225 positioned on the V-pit generation layer 221. have. In addition, the first low-temperature growth doping layer 223 and/or the second low-temperature growth doping layer located between the V-pit generation layer 221 and the superlattice layer 225 ( 227) may be further included.

V-피트 발생층(221)은 상대적으로 저온(예를 들어, 800 내지 900℃)에서 성장될 수 있고, 언도핑된 GaN층을 포함할 수 있다. 이에 따라, V-피트 발생층(221)은 상대적으로 높은 결함 밀도를 가질 수 있고, V-피트(V)가 발생되는 시발점으로 작용할 수 있다. 특히, V-피트 발생층(221)은 성장 조건을 제어하여, 3D 성장을 유도함으로써, V-피트(V)가 발생되도록 할 수 있다. 또한, V-피트 발생층(221)에 따라 V-피트(V)의 크기 및 밀도가 조절될 수 있다. 즉, V-피트(V)의 상부 너비는 V-피트 발생층(221)의 두께에 비례할 수 있으며, V-피트 발생층(221)의 성장 조건에 따른 결함 밀도에 따라 V-피트(V)의 밀도가 결정될 수 있다. 따라서, 본 발명의 반도체 소자는 V-피트 발생층(221)을 포함하는 상부 제1 도전형 반도체층(220)을 포함함으로써, V-피트의 크기 및 밀도를 종래의 경우보다 높게 할 수 있어서 정전기 방전(ESD)에 의한 소자의 손상을 효과적으로 방지할 수 있다.The V-pit generation layer 221 may be grown at a relatively low temperature (eg, 800 to 900°C), and may include an undoped GaN layer. Accordingly, the V-pit generation layer 221 may have a relatively high defect density, and may serve as a starting point where V-pit (V) is generated. In particular, the V-pit generation layer 221 may control the growth conditions to induce 3D growth, so that the V-pit V is generated. In addition, the size and density of the V-pit (V) may be adjusted according to the V-pit generating layer 221. That is, the upper width of the V-pit (V) may be proportional to the thickness of the V-pit generating layer 221, and the V-pit (V) according to the defect density according to the growth conditions of the V-pit generating layer 221 ) Can be determined. Therefore, the semiconductor device of the present invention includes the upper first conductivity type semiconductor layer 220 including the V-pit generation layer 221, so that the size and density of the V-pit can be higher than in the conventional case, so that static electricity Damage to the device due to discharge ESD can be effectively prevented.

초격자층(225)은 V-피트 발생층(225) 상에 위치할 수 있으며, 초격자층(225) 역시 V-피트 발생층(221)의 성장온도와 유사한 온도 범위에서 성장될 수 있다. 초격자층(225)은 GaN층, InGaN층, AlGaN층, 및 AlInGaN층 중 적어도 두 종류의 층이 적층 또는 반복 적층된 구조를 포함할 수 있다. 상부 제1 도전형 반도체층(220)이 초격자층(225)을 포함함으로써, 상대적으로 낮은 성장 온도에 따른 결함 밀도 증가 및 결정성의 저하를 효과적으로 보상할 수 있다. 따라서, 상부 제1 도전형 반도체층(220) 상에 성장되는 활성층(300)의 결정성 저하를 방지할 수 있다.The superlattice layer 225 may be positioned on the V-pit generation layer 225, and the superlattice layer 225 may also be grown in a temperature range similar to the growth temperature of the V-pit generation layer 221. The superlattice layer 225 may include a structure in which at least two kinds of layers of a GaN layer, an InGaN layer, an AlGaN layer, and an AlInGaN layer are stacked or repeatedly stacked. Since the upper first conductivity type semiconductor layer 220 includes the superlattice layer 225, it is possible to effectively compensate for an increase in defect density and a decrease in crystallinity due to a relatively low growth temperature. Therefore, it is possible to prevent the crystallinity of the active layer 300 grown on the upper first conductivity type semiconductor layer 220 from being deteriorated.

또한, 제1 저온 성장 도핑층(223)은 V-피트 발생층(221)과 초격자층(225) 사이에 위치할 수 있고, 제2 저온 성장 도핑층(227)은 초격자층(225) 상에 위치할 수 있다. 제1 및 제2 저온 성장 도핑층(223, 227)은 n형으로 도핑될 수 있으며, 예를 들어, n형 GaN층을 포함할 수 있다.In addition, the first low temperature growth doping layer 223 may be located between the V-pit generation layer 221 and the superlattice layer 225, and the second low temperature growth doping layer 227 may be the superlattice layer 225. It can be located on. The first and second low temperature growth doping layers 223 and 227 may be doped with an n-type, for example, an n-type GaN layer.

활성층(300)은 제1 도전형 반도체층(200) 상에 위치할 수 있으며, 활성층(300)은 단일 양자우물구조 또는 장벽층과 양자우물층이 교대로 적층된 다중양자우물 구조를 가질 수 있다. 상기 장벽층은 양자우물층에 비해 밴드갭이 넓은 질화갈륨계 반도체층, 예컨대, GaN, InGaN, AlGaN 또는 AlInGaN로 형성될 수 있다. 양자우물층의 질화갈륨계 반도체 조성비를 조절함으로써, 활성층(300)에서 원하는 파장의 광이 방출되도록 할 수 있다. 활성층(300)의 장벽층 및 양자우물층은 활성 영역의 결정 품질을 향상시키기 위해 불순물이 도핑되지 않은 언도프트층으로 형성될 수 있으나, 순방향 전압을 낮추기 위해 일부 또는 전체 활성 영역 내에 불순물이 도핑될 수도 있다.The active layer 300 may be located on the first conductive semiconductor layer 200, and the active layer 300 may have a single quantum well structure or a multi-quantum well structure in which a barrier layer and a quantum well layer are alternately stacked. . The barrier layer may be formed of a gallium nitride-based semiconductor layer having a wider band gap than a quantum well layer, for example, GaN, InGaN, AlGaN or AlInGaN. By adjusting the composition ratio of the gallium nitride-based semiconductor of the quantum well layer, light of a desired wavelength can be emitted from the active layer 300. The barrier layer and the quantum well layer of the active layer 300 may be formed as an undoped layer that is not doped with impurities to improve the crystal quality of the active region, but dopants may be doped in some or all active regions to lower the forward voltage. It might be.

V-피트(V)는 상부 제1 도전형 반도체층(220)의 적어도 일부분을 관통하는 형태로 형성될 수 있으며, 나아가, 활성층(300)을 관통할 수 있다. V-피트(V)는 복수개로 서로 이격되어 형성될 수 있다. 또한, V-피트(V)는 'V'자 형태의 단면을 가지며, 하부에 상부로 갈수록 그 너비가 커지는 형태를 가질 수 있다. 상술한 바와 같이, V-피트 발생층(221)의 두께에 V-피트(V)의 상부 너비가 비례할 수 있으며, V-피트(V)의 상부 너비는, 예를 들어, 60 내지 220nm일 수 있다. 이와 같이, 본 발명에 따르면, V-피트(V)의 상부 너비가 종래의 경우보다 월등히 크게 형성될 수 있고, 정전기 방전에 의한 역전류를 효과적으로 차단할 수 있다.The V-pit V may be formed to penetrate at least a portion of the upper first conductivity type semiconductor layer 220, and further, may pass through the active layer 300. V-pits (V) may be formed spaced apart from each other in a plurality. In addition, the V-pit (V) has a'V'-shaped cross-section, and may have a shape in which its width increases as it goes from the bottom to the top. As described above, the upper width of the V-pit (V) may be proportional to the thickness of the V-pit generating layer 221, and the upper width of the V-pit (V) may be, for example, 60 to 220 nm Can be. Thus, according to the present invention, the upper width of the V-pit (V) can be formed to be significantly larger than in the conventional case, it is possible to effectively block the reverse current caused by electrostatic discharge.

제2 도전형 반도체층(400)은 활성층(300) 상에 위치할 수 있으며, V-피트(V)를 채울 수 있다. 제2 도전형 반도체층(400)은 V-피트(V)를 채움과 아울러, 그 상부 표면이 평탄화된 것일 수 있다. The second conductivity-type semiconductor layer 400 may be positioned on the active layer 300 and may fill V-pits (V). In addition to filling the V-pit V, the second conductivity-type semiconductor layer 400 may have a flat upper surface.

제2 도전형 반도체층(400)은 (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있으며, Mg와 같은 불순물을 포함하여 p형으로 도핑될 수 있다. 또한, 제2 도전형 반도체층(400)은 다중층을 포함할 수 있으며, 예를 들어, 클래드층 및 컨택층을 포함할 수 있다.The second conductivity-type semiconductor layer 400 may include a nitride-based semiconductor such as (Al, Ga, In)N, and may be doped in a p-type including impurities such as Mg. Also, the second conductivity-type semiconductor layer 400 may include multiple layers, for example, a cladding layer and a contact layer.

본 실시예의 반도체 소자에 따르면, 크기 및 밀도가 큰 V-피트(V)를 가져, 정전기 방전에 의한 소자의 손상을 효과적으로 방지할 수 있다. 특히, 상기 반도체 소자의 구조 및 구성은 발광 다이오드, 레이저 다이오드, 또는 트랜지스터 등 다양한 종류의 반도체 소자에 적용될 수 있다.According to the semiconductor device of this embodiment, the V-pit (V) having a large size and density can effectively prevent damage to the device due to electrostatic discharge. In particular, the structure and configuration of the semiconductor device can be applied to various types of semiconductor devices such as light emitting diodes, laser diodes, or transistors.

도 2는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 2의 실시예는 도 1의 반도체 소자를 이용한 발광 다이오드의 일례를 도시하며, 다만, 본 발명이 이에 한정되는 것은 아니다.2 is a cross-sectional view for describing a semiconductor device according to still another embodiment of the present invention. The embodiment of FIG. 2 shows an example of a light emitting diode using the semiconductor device of FIG. 1, but the present invention is not limited thereto.

도 2를 참조하면, 도 2의 반도체 소자(즉, 발광 다이오드)는 제1 도전형 반도체층(200), 활성층(300), 제2 도전형 반도체층(300), 및 V-피트(V)를 포함한다. 나아가, 상기 반도체 소자는 기판(100), 및 제1 전극(510)과 제2 전극(520)을 더 포함할 수 있다.Referring to FIG. 2, the semiconductor device (ie, light emitting diode) of FIG. 2 includes a first conductivity type semiconductor layer 200, an active layer 300, a second conductivity type semiconductor layer 300, and a V-pit (V) It includes. Furthermore, the semiconductor device may further include a substrate 100 and a first electrode 510 and a second electrode 520.

상기 반도체 소자의 각 구성들 중 도 1을 참조하여 설명한 구성들과 동일한 구성에 대해서는 구체적인 설명을 생략하고, 이하, 차이점에 대해서 설명한다.Among the components of the semiconductor device, detailed descriptions of components identical to those described with reference to FIG. 1 will be omitted, and differences will be described below.

상기 반도체 소자는 제2 도전형 반도체층(400), 활성층(300) 및 제1 도전형 반도체층(200)의 일부가 제거되어 하부 제1 도전형 반도체층(210)이 노출된 영역을 가질 수 있다. 이는 메사 식각을 통해서 제공될 수 있다.In the semiconductor device, a portion of the second conductivity type semiconductor layer 400, the active layer 300, and the first conductivity type semiconductor layer 200 is removed to have an area where the lower first conductivity type semiconductor layer 210 is exposed. have. This can be provided through mesa etching.

제1 전극(510)은 상기 하부 제1 도전형 반도체층(210)의 표면이 노출된 영역 상에 배치될 수 있다. 이에 따라, 제1 전극(510)은 외부 전원과 제1 도전형 반도체층(200)을 전기적으로 연결할 수 있다. 한편, 제2 전극(520)은 제2 도전형 반도체층(400) 상에 배치될 수 있고, 외부 전원과 제2 도전형 반도체층(400)을 전기적으로 연결할 수 있다.The first electrode 510 may be disposed on an area where the surface of the lower first conductivity type semiconductor layer 210 is exposed. Accordingly, the first electrode 510 may electrically connect the external power source and the first conductivity-type semiconductor layer 200. Meanwhile, the second electrode 520 may be disposed on the second conductivity type semiconductor layer 400, and may electrically connect an external power source and the second conductivity type semiconductor layer 400.

본 실시예에 따르면, 발광 다이오드와 같은 반도체 소자에 있어서, V-피트(V) 구조를 적용할 수 있고, 따라서 상기 반도체 소자의 정전기 방전에 의한 파손을 방지할 수 있다. 이에 따라 반도체 소자의 신뢰성을 향상시킬 수 있고, 또한, 제너 다이오드를 별도로 이용하지 않고도 정전기 방전에 의한 손상을 방지할 수 있어서, 반도체 소자를 소형화 및 고효율화할 수 있다.According to this embodiment, in a semiconductor device such as a light emitting diode, a V-pit (V) structure can be applied, and thus, damage due to electrostatic discharge of the semiconductor device can be prevented. Accordingly, reliability of the semiconductor device can be improved, and damage due to electrostatic discharge can be prevented without using a zener diode separately, so that the semiconductor device can be miniaturized and highly efficient.

도 3 내지 도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 이하 실시예에 있어서, 도 1 또는 도 2를 참조하여 설명한 구성과 동일한 도면부호를 갖는 구성에 대한 중복되는 설명은 최소화하고, 그 차이점을 중심으로 설명한다.3 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention. In the following embodiments, overlapping descriptions of configurations having the same reference numerals as those described with reference to FIG. 1 or 2 are minimized, and the differences will be mainly described.

도 3을 참조하면, 기판(100) 상에 하부 제1 도전형 반도체층(210)을 형성한다.Referring to FIG. 3, a lower first conductivity type semiconductor layer 210 is formed on the substrate 100.

기판(100)은 반도체층을 성장 시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판일 수 있다.The substrate 100 is not limited as long as it is a substrate capable of growing a semiconductor layer, and may be, for example, a sapphire substrate.

하부 제1 도전형 반도체층(210)은 (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있으며, Si와 같은 불순물을 포함하여 n형으로 도핑된 n형 GaN층을 포함할 수 있다. 하부 제1 도전형 반도체층(210)은 MOCVD, MBE, 또는 HVPE와 같은 기술을 이용하여 기판(110) 상에 성장될 수 있다. 하부 제1 도전형 반도체층(210)은 상대적으로 고온에서 성장될 수 있고, 예를 들어, 약 1000℃ 이상의 온도에서 성장될 수 있다.The lower first conductivity type semiconductor layer 210 may include a nitride-based semiconductor such as (Al, Ga, In)N, and may include an n-type GaN layer doped with an n-type impurity such as Si. have. The lower first conductivity type semiconductor layer 210 may be grown on the substrate 110 using a technique such as MOCVD, MBE, or HVPE. The lower first conductivity type semiconductor layer 210 may be grown at a relatively high temperature, for example, at a temperature of about 1000°C or higher.

한편, 하부 제1 도전형 반도체층(210)을 형성하기 전에, 기판(110) 상에 버퍼층(미도시)을 더 형성할 수도 있다. 상기 버퍼층은 400 내지 600℃의 저온에서 성장되어 형성될 수 있다.Meanwhile, before forming the lower first conductivity-type semiconductor layer 210, a buffer layer (not shown) may be further formed on the substrate 110. The buffer layer may be formed by growing at a low temperature of 400 to 600 ℃.

이어서, 도 4 및 도 5를 참조하면, 하부 제1 도전형 반도체층(210) 상에 상부 제1 도전형 반도체층(220)을 형성하여 제1 도전형 반도체층(200)을 형성한다. 또한, 상기 상부 제1 도전형 반도체층(220)을 형성함과 아울러, 상부 제1 도전형 반도체층(220)을 적어도 부분적으로 관통하는 V-피트(V)를 형성한다.Next, referring to FIGS. 4 and 5, the upper first conductive type semiconductor layer 220 is formed on the lower first conductive type semiconductor layer 210 to form the first conductive type semiconductor layer 200. In addition, while forming the upper first conductivity type semiconductor layer 220, a V-pit V that at least partially penetrates the upper first conductivity type semiconductor layer 220 is formed.

먼저, 도 4를 참조하면, 하부 제1 도전형 반도체층(210) 상에 V-피트 발생층(221)을 MOCVD, MBE, 또는 HVPE등의 기술을 이용하여 성장시키되, 하부 제1 도전형 반도체층(210)에 비해 상대적으로 저온에서 성장시킨다. V-피트 발생층(221)은 질화갈륨계 반도체를 포함할 수 있으며, 또한, 언도핑될 수 있다. 예를 들어, V-피트 발생층(221)은 MOCVD를 이용하여 800 내지 900℃의 온도에서 언도핑된 GaN층을 성장시킴으로써 제공될 수 있다. 또한, V-피트 발생층(221)은 3D 성장될 수 있고, 이에 따라, V-피트 발생층(221)의 표면은 평탄하지 않을 수 있다.First, referring to FIG. 4, the V-pit generation layer 221 on the lower first conductivity type semiconductor layer 210 is grown using a technique such as MOCVD, MBE, or HVPE, but the lower first conductivity type semiconductor It is grown at a relatively low temperature compared to the layer 210. The V-pit generation layer 221 may include a gallium nitride-based semiconductor, and may also be undoped. For example, the V-pit generation layer 221 may be provided by growing an undoped GaN layer at a temperature of 800 to 900°C using MOCVD. In addition, the V-pit generation layer 221 may be 3D grown, and accordingly, the surface of the V-pit generation layer 221 may not be flat.

나아가, 상부 제1 도전형 반도체층(220)을 형성하는 것은, V-피트 발생층(221)을 형성한 후, 이를 열처리하는 것을 더 포함할 수 있다. V-피트 발생층(221)을 열처리하는 것은 성장 온도 이상의 온도에서 수소를 포함하는 분위기 가스를 이용하여 수행될 수 있다. 이에 따라, 열처리 과정에서 V-피트 발생층(221)에서 표면에 결함이 집중된 부분에 선택적으로 식각이 진행될 수 있으며, V-피트(V)의 형성이 더욱 용이하게 진행될 수 있다.Furthermore, forming the upper first conductivity type semiconductor layer 220 may further include heat treatment after forming the V-pit generation layer 221. Heat treatment of the V-pit generation layer 221 may be performed using an atmosphere gas containing hydrogen at a temperature above the growth temperature. Accordingly, in the heat treatment process, etching may be selectively performed on a portion of the V-pit generating layer 221 where defects are concentrated on the surface, and formation of the V-pit V may be more easily performed.

V-피트 발생층(221)은 상대적으로 저온에서 3D 성장됨으로써, V-피트(V)가 형성되는 시발점 내지 시드(seed)를 제공할 수 있다. 즉, 상대적으로 저온에서 성장된 V-피트 발생층(221)은 전위(dislocation)와 같은 결함을 상대적으로 높은 밀도로 포함하고, 3D 성장이 우세하게 작용하여 V-피트(V)의 시발점을 제공할 수 있다. 이와 같이, 상부 제1 도전형 반도체층(220)의 하부에 V-피트 발생층(221)을 형성하여, V-피트(V)의 크기를 크게 형성할 수 있고, 또한 높은 밀도로 V-피트(V)를 형성할 수 있다. 뿐만 아니라, V-피트 발생층(221)에 V-피트(V)의 시발점이 제공될 수 있으며, V-피트(V)를 형성하기 위한 별도의 식각 공정 등이 요구되지 않는다. 따라서, 반도체 소자 제조 공정이 인-시투(in-situ)로 진행될 수 있어서, 공정 효율이 향상될 수 있다.The V-pit generation layer 221 may be 3D grown at a relatively low temperature, thereby providing a starting point or seed at which the V-pit (V) is formed. That is, the V-pit generation layer 221 grown at a relatively low temperature includes defects such as dislocation at a relatively high density, and 3D growth predominates to provide a starting point for V-pit (V). can do. As described above, the V-pit generation layer 221 is formed under the upper first conductivity-type semiconductor layer 220 to greatly increase the size of the V-pit V, and also the V-pit with high density. (V) can be formed. In addition, the starting point of the V-pit (V) may be provided in the V-pit generating layer 221, and a separate etching process or the like for forming the V-pit (V) is not required. Therefore, the semiconductor device manufacturing process can be performed in-situ, so that the process efficiency can be improved.

도 5를 참조하면, V-피트 발생층(221) 상에 초격자층(225)을 형성할 수 있고, 나아가, V-피트 발생층(221)과 초격자층(225) 사이에 제1 저온 성장 도핑층(223)과 초격자층(225) 상에 제2 저온 성장 도핑층(227)을 더 형성할 수도 있다.Referring to FIG. 5, the superlattice layer 225 may be formed on the V-pit generation layer 221, and further, the first low temperature may be between the V-pit generation layer 221 and the superlattice layer 225. A second low temperature growth doping layer 227 may be further formed on the growth doping layer 223 and the superlattice layer 225.

초격자층(225)은 상대적으로 저온, 예를 들어, 800 내지 900℃의 온도에서 성장될 수 있으며, GaN층, InGaN층, AlGaN층, 및 AlInGaN층 중 적어도 두 종류의 층을 적층 또는 반복 적층함으로써 형성될 수 있다. 초격자층(225)이 성장됨에 따라, V-피트(V) 역시 연장하여 성장하여 그 상부 너비가 커질 수 있다.The superlattice layer 225 may be grown at a relatively low temperature, for example, at a temperature of 800 to 900°C, and at least two kinds of layers of a GaN layer, an InGaN layer, an AlGaN layer, and an AlInGaN layer may be laminated or repeatedly laminated. Can be formed by. As the superlattice layer 225 is grown, the V-pit (V) may also be extended to grow to increase its upper width.

제1 저온 성장 도핑층(223) 및 제2 저온 성장 도핑층(227)은 MOCVD 등의 기술을 이용하여 상대적으로 저온에서 성장될 수 있다. 제1 및 제2 저온 성장 도핑층(223, 227)은 n형으로 도핑될 수 있으며, 예를 들어, n형 GaN층을 포함할 수 있다.The first low temperature growth doping layer 223 and the second low temperature growth doping layer 227 may be grown at a relatively low temperature using techniques such as MOCVD. The first and second low temperature growth doping layers 223 and 227 may be doped with an n-type, for example, an n-type GaN layer.

이어서, 도 6을 참조하면, 상부 제1 도전형 반도체층(220) 상에 활성층(300)을 형성할 수 있다.Subsequently, referring to FIG. 6, the active layer 300 may be formed on the upper first conductivity-type semiconductor layer 220.

활성층(300)은 In을 포함할 수 있으며, 또한, 상부 제1 도전형 반도체층(200) 보다 더 낮은 온도에서 성장될 수 있다. 활성층(300)은 상부 제1 도전형 반도체층(200)의 표면으로부터 성장되어 형성될 수 있으며, 특히, V-피트(V)가 형성된 영역을 제외한 표면으로부터 성장될 수 있다. 이에 따라, 도 6에 도시된 바와 같이, 활성층(300)이 성장됨에 따라 V-피트(V)는 활성층(300)의 성장 방향으로 연장되어 활성층(300)을 관통하도록 형성될 수 있다.The active layer 300 may include In, and may be grown at a lower temperature than the upper first conductivity type semiconductor layer 200. The active layer 300 may be formed by growing from the surface of the upper first conductivity type semiconductor layer 200, and in particular, may be grown from a surface other than the region where the V-pit (V) is formed. Accordingly, as illustrated in FIG. 6, as the active layer 300 grows, the V-pit V extends in the growth direction of the active layer 300 and may be formed to penetrate the active layer 300.

이후, V-피트(V)를 채우며, 활성층(300) 상에 성장되는 제2 도전형 반도체층(400)을 형성함으로써, 도 1에 도시된 바와 같은 반도체 소자가 제공될 수 있다.Thereafter, by filling the V-pit V and forming the second conductivity type semiconductor layer 400 grown on the active layer 300, a semiconductor device as shown in FIG. 1 can be provided.

제2 도전형 반도체층(400)은 MOCVD 등을 이용하여 상대적으로 고온에서 성장될 수 있다. 또한, V-피트(V)를 채우면서 성장될 수 있고, 그 표면이 평탄화되는 온도에서 성장시키는 것이 바람직하다.The second conductivity type semiconductor layer 400 may be grown at a relatively high temperature using MOCVD or the like. In addition, it can be grown while filling the V-pit (V), and it is preferable to grow at a temperature at which the surface is planarized.

이상, 상기 실시예들은 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하고, 본 발명은 특허청구범위에 의한 기술적 사상을 모두 포함한다.
As described above, the above embodiments are capable of various modifications and changes without departing from the technical spirit of the claims of the present invention, and the present invention includes all of the technical spirit of the claims.

Claims (20)

정전기 방전에 의한 손상을 방지하기 위한 반도체 소자에 있어서,
하부 제1 도전형 반도체층 및 상부 제1 도전형 반도체층을 포함하는 제1 도전형 반도체층;
상기 상부 제1 도전형 반도체층의 적어도 일부를 관통하는 V-피트; 및
상기 제1 도전형 반도체층 상에 위치하며, 상기 V-피트를 채우는 제2 도전형 반도체층을 포함하고,
상기 상부 제1 도전형 반도체층은 상기 하부 제1 도전형 반도체층보다 높은 결함 밀도를 가지며,
상기 상부 제1 도전형 반도체층은
V-피트 발생층;
상기 V-피트 발생층 상에 위치하는 초격자층; 및
상기 V-피트 발생층과 상기 초격자층 사이에 위치하는 제1 저온 성장 도핑층 및/또는 상기 초격자층 상에 위치하는 제2 저온 성장 도핑층을 포함하되, 상기 제1 및 제2 저온 성장 도핑층은 상기 하부 제1 도전형 반도체층보다 낮은 온도에서 성장된 층이고,
상기 V-피트에 의해 정전 방전에 의한 역전류를 차단하는 반도체 소자.In the semiconductor device for preventing damage due to electrostatic discharge,
A first conductivity type semiconductor layer including a lower first conductivity type semiconductor layer and an upper first conductivity type semiconductor layer;
A V-pit penetrating at least a portion of the upper first conductivity type semiconductor layer; And
Located on the first conductivity type semiconductor layer, and includes a second conductivity type semiconductor layer filling the V- feet,
The upper first conductivity type semiconductor layer has a higher defect density than the lower first conductivity type semiconductor layer,
The upper first conductivity type semiconductor layer
V-pit generation layer;
A superlattice layer positioned on the V-pit generation layer; And
A first low temperature growth doping layer positioned between the V-pit generation layer and the superlattice layer and/or a second low temperature growth doping layer positioned on the superlattice layer, wherein the first and second low temperature growth The doped layer is a layer grown at a lower temperature than the lower first conductivity type semiconductor layer,
A semiconductor device that blocks reverse current caused by electrostatic discharge by the V-pit. 삭제delete 삭제delete 삭제delete 청구항 1에 있어서,
상기 V-피트의 상부 너비는 상기 V-피트 발생층의 두께에 비례하는 반도체 소자.The method according to claim 1,
The upper width of the V-pit is a semiconductor device proportional to the thickness of the V-pit generation layer. 청구항 1에 있어서,
상기 V-피트 발생층은 언도핑된 GaN층인 반도체 소자.The method according to claim 1,
The V-pit generation layer is a semiconductor device that is an undoped GaN layer. 청구항 1에 있어서,
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하는 활성층을 더 포함하고, 상기 V-피트는 상기 활성층을 관통하는 반도체 소자.The method according to claim 1,
And an active layer positioned between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, wherein the V-pit passes through the active layer. 청구항 7에 있어서,
상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부가 부분적으로 제거되어 상기 하부 제1 도전형 반도체층이 부분적으로 노출된 영역; 및
상기 노출된 하부 제1 도전형 반도체층 상에 위치하는 제1 전극과 상기 제2 도전형 반도체층 상에 위치하는 제2 전극을 더 포함하는 반도체 소자.The method according to claim 7,
A region in which the second conductive type semiconductor layer, the active layer, and a portion of the first conductive type semiconductor layer are partially removed to partially expose the lower first conductive type semiconductor layer; And
A semiconductor device further comprising a first electrode positioned on the exposed lower first conductivity type semiconductor layer and a second electrode positioned on the second conductivity type semiconductor layer. 청구항 1에 있어서,
상기 V-피트의 상부 너비는 60 내지 220nm인 반도체 소자.The method according to claim 1,
The upper width of the V- feet is 60 to 220nm semiconductor device. 정전기 방전에 의한 손상을 방지하기 위한 반도체 소자 제조 방법에 있어서,
기판 상에 하부 제1 도전형 반도체층을 형성하고;
상기 하부 제1 도전형 반도체층 상에 상부 제1 도전형 반도체층을 형성함과 아울러, 상기 상부 제1 도전형 반도체층을 적어도 부분적으로 관통하는 V-피트를 형성하고;
상기 상부 제1 도전형 반도체층 상에 위치하며, 상기 V-피트를 채우는 제2 도전형 반도체층을 형성하는 것을 포함하되,
상기 상부 제1 도전형 반도체층은 상기 하부 제1 도전형 반도체층보다 낮은 온도에서 성장되어 형성되고,
상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 하부 제1 도전형 반도체층 상에 V-피트 발생층을 형성하고, 상기 V-피트 발생층 상에 초격자층을 형성하고, 상기 V-피트 발생층과 상기 초격자층 사이에 위치하는 제1 저온 성장 도핑층 및/또는 상기 초격자층 상에 위치하는 제2 저온 성장 도핑층을 형성하는 것을 포함하되, 상기 제1 및 제2 저온 성장 도핑층은 상기 하부 제1 도전형 반도체층보다 낮은 온도에서 성장되며,
상기 V-피트는 상기 V-피트 발생층을 시드로 형성되고,
상기 V-피트에 의해 정전 방전에 의한 역전류를 차단하는 반도체 소자 제조 방법.In the semiconductor device manufacturing method for preventing damage due to electrostatic discharge,
Forming a lower first conductivity type semiconductor layer on the substrate;
Forming an upper first conductivity type semiconductor layer on the lower first conductivity type semiconductor layer, and forming a V-pit that at least partially penetrates the upper first conductivity type semiconductor layer;
Located on the upper first conductivity type semiconductor layer, including forming a second conductivity type semiconductor layer filling the V- feet,
The upper first conductivity type semiconductor layer is formed by growing at a lower temperature than the lower first conductivity type semiconductor layer,
To form the upper first conductivity type semiconductor layer, a V-pit generation layer is formed on the lower first conductivity type semiconductor layer, a superlattice layer is formed on the V-pit generation layer, and the V- And forming a first low temperature growth doping layer positioned between the pit generating layer and the superlattice layer and/or a second low temperature growth doping layer positioned on the superlattice layer, wherein the first and second low temperature growth The doped layer is grown at a lower temperature than the lower first conductivity type semiconductor layer,
The V-pit is formed by seeding the V-pit generating layer,
A method of manufacturing a semiconductor device that blocks reverse current caused by electrostatic discharge by the V-pit. 기판 상에 하부 제1 도전형 반도체층을 형성하고;
상기 하부 제1 도전형 반도체층 상에 상부 제1 도전형 반도체층을 형성함과 아울러, 상기 상부 제1 도전형 반도체층을 적어도 부분적으로 관통하는 V-피트를 형성하고;
상기 상부 제1 도전형 반도체층 상에 위치하며, 상기 V-피트를 채우는 제2 도전형 반도체층을 형성하는 것을 포함하되,
상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 하부 제1 도전형 반도체층 상에 V-피트 발생층을 형성하고, 상기 V-피트 발생층을 열처리하고, 열처리된 상기 V-피트 발생층 상에 초격자층을 형성하는 것을 포함하고,
상기 V-피트는 상기 V-피트 발생층을 시드로 형성되고,
상기 상부 제1 도전형 반도체층은 상기 하부 제1 도전형 반도체층보다 낮은 온도에서 성장되어 형성된 반도체 소자 제조 방법.Forming a lower first conductivity type semiconductor layer on the substrate;
Forming an upper first conductive type semiconductor layer on the lower first conductive type semiconductor layer, and forming a V-pit that at least partially penetrates the upper first conductive type semiconductor layer;
Located on the upper first conductivity type semiconductor layer, including forming a second conductivity type semiconductor layer filling the V- feet,
To form the upper first conductivity type semiconductor layer, a V-pit generation layer is formed on the lower first conductivity type semiconductor layer, the V-pit generation layer is heat treated, and the heat treated V-pit generation layer is formed. Forming a superlattice layer on the top,
The V-pit is formed by seeding the V-pit generating layer,
The upper first conductive type semiconductor layer is a semiconductor device manufacturing method formed by growing at a lower temperature than the lower first conductive type semiconductor layer. 청구항 10 또는 청구항 11에 있어서,
상기 상부 제1 도전형 반도체층은 800 내지 900℃의 온도에서 성장되는 반도체 소자 제조 방법.The method according to claim 10 or claim 11,
The upper first conductive type semiconductor layer is a semiconductor device manufacturing method is grown at a temperature of 800 to 900 ℃. 삭제delete 청구항 10에 있어서,
상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 초격자층을 형성하기 전에, 상기 V-피트 발생층을 열처리하는 것을 더 포함하는 반도체 소자 제조 방법.The method according to claim 10,
The forming of the upper first conductivity type semiconductor layer further comprises heat-treating the V-pit generating layer before forming the superlattice layer. 청구항 11 또는 청구항 14에 있어서,
상기 열처리의 분위기 가스는 수소 가스를 포함하는 반도체 소자 제조 방법.The method according to claim 11 or claim 14,
The atmosphere gas of the heat treatment is a semiconductor device manufacturing method comprising a hydrogen gas. 청구항 11에 있어서,
상기 상부 제1 도전형 반도체층을 형성하는 것은, 상기 V-피트 발생층과 상기 초격자층 사이에 위치하는 제1 저온 성장 도핑층 및/또는 상기 초격자층 상에 위치하는 제2 저온 성장 도핑층을 형성하는 것을 더 포함하되, 상기 제1 및 제2 저온 성장 도핑층은 상기 하부 제1 도전형 반도체층보다 낮은 온도에서 성장된 반도체 소자 제조 방법.The method according to claim 11,
Forming the upper first conductivity type semiconductor layer may include a first low temperature growth doping layer positioned between the V-pit generation layer and the superlattice layer and/or a second low temperature growth doping located on the superlattice layer. A method of manufacturing a semiconductor device further comprising forming a layer, wherein the first and second low temperature growth doping layers are grown at a lower temperature than the lower first conductivity type semiconductor layer. 청구항 10 또는 청구항 11에 있어서,
상기 V-피트 발생층은 언도핑된 GaN층인 반도체 소자 제조 방법.The method according to claim 10 or claim 11,
The V-pit generation layer is a semiconductor device manufacturing method is an undoped GaN layer. 청구항 10 또는 청구항 11에 있어서,
상기 제2 도전형 반도체층을 형성하기 전에, 상기 제1 도전형 반도체층 상에 활성층을 형성하는 것을 더 포함하고,
상기 V-피트는 상기 활성층을 형성함에 따라 상기 활성층의 성장 방향으로 연장되어 상기 활성층을 관통하는 반도체 소자 제조 방법.The method according to claim 10 or claim 11,
Before forming the second conductivity type semiconductor layer, further comprising forming an active layer on the first conductivity type semiconductor layer,
The V-pit extends in the growth direction of the active layer as the active layer is formed, and the semiconductor device manufacturing method penetrates the active layer. 청구항 18에 있어서,
상기 제2 도전형 반도체층을 형성한 후, 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부를 제거하여 상기 하부 제1 도전형 반도체층을 노출시키고;
상기 노출된 하부 제1 도전형 반도체층 상에 위치하는 제1 전극과 상기 제2 도전형 반도체층 상에 위치하는 제2 전극을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.The method according to claim 18,
After forming the second conductivity type semiconductor layer, removing a portion of the second conductivity type semiconductor layer, the active layer, and the first conductivity type semiconductor layer to expose the lower first conductivity type semiconductor layer;
And forming a first electrode positioned on the exposed lower first conductivity type semiconductor layer and a second electrode positioned on the second conductivity type semiconductor layer. 청구항 10 또는 청구항 11에 있어서,
상기 제2 도전형 반도체층은 V-피트를 채워 표면을 평탄화하는 온도에서 성장된 반도체 소자 제조 방법.
The method according to claim 10 or claim 11,
The second conductive type semiconductor layer is a semiconductor device manufacturing method grown at a temperature to fill the V- feet to planarize the surface.
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