KR101436385B1 - Iii-nitride semiconductor light emitting device - Google Patents

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KR101436385B1
KR101436385B1 KR1020130031468A KR20130031468A KR101436385B1 KR 101436385 B1 KR101436385 B1 KR 101436385B1 KR 1020130031468 A KR1020130031468 A KR 1020130031468A KR 20130031468 A KR20130031468 A KR 20130031468A KR 101436385 B1 KR101436385 B1 KR 101436385B1
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nitride semiconductor
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defect relieving
semiconductor layer
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KR1020130031468A
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정태훈
백종협
이상헌
정성훈
민판기
이광재
주진우
오화섭
박형조
정탁
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한국광기술원
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Abstract

The present invention relates to a III-nitride semiconductor light emitting device. The present invention includes a substrate; a buffer layer formed on the substrate; a first nitride semiconductor layer which is formed on the buffer layer and is doped to have a first conductivity; and a defect reduction layer which is formed between the buffer layer and the first nitride semiconductor layer, blocks the progress of crystal defects or reduces the propagation of the crystal defects which are propagated to the first nitride semiconductor by changing the propagation direction of the crystal defects. According to the present invention, the propagation of crystal defects is reduced, thereby greatly improving an optical property (for examples: IV) and an electrical property (for examples: Vr, Ir).

Description

3족 질화물 반도체 발광소자{III-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}III-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE [0002]

본 발명(Disclosure)는 전체적으로 3족 질화물 반도체 발광소자에 관한 것으로, 특히 3족 질화물 반도체 발광소자를 구성하는 3족 질화물 반도체층의 구조에 관한 것이다.The present invention relates generally to a Group III nitride semiconductor light emitting device, and more particularly to a structure of a Group III nitride semiconductor layer constituting a Group III nitride semiconductor light emitting device.

여기서는, 본 발명에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).Herein, the background art relating to the present invention is provided, and they are not necessarily referred to as known arts.

반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다.The semiconductor light emitting device means a semiconductor device that generates light through recombination of electrons and holes, and examples thereof include a group III nitride semiconductor light emitting device.

반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다.The semiconductor light emitting device means a semiconductor device that generates light through recombination of electrons and holes, and examples thereof include a group III nitride semiconductor light emitting device.

3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어진다. 이외에도 적색 발광에 사용되는 GaAs계 반도체 발광소자 등을 예로 들 수 있다.The Group III nitride semiconductor is made of a compound of Al (x) Ga (y) In (1-x-y) N (0? X? 1, 0? Y? 1, 0? X + y? A GaAs-based semiconductor light-emitting element used for red light emission, and the like.

도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500), p형 3족 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 3족 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(300) 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.FIG. 1 shows an example of a conventional III-nitride semiconductor light-emitting device. The III-nitride semiconductor light-emitting device includes a substrate 100, a buffer layer 200 grown on the substrate 100, an active layer 400 grown on the n-type III-nitride semiconductor layer 300, a p-type III-nitride semiconductor layer 500 grown on the active layer 400, a p-type III- The p-side electrode 600 formed on the p-side electrode layer 500, the p-side bonding pad 700 formed on the p-side electrode 600, the p-type III-nitride semiconductor layer 500 and the active layer 400 An n-side electrode 800 formed on the n-type III-nitride semiconductor layer 300 exposed by mesa etching, and a passivation layer 900.

기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 3족 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.A GaN-based substrate is used as the substrate 100, and a sapphire substrate, a SiC substrate, a Si substrate, or the like is used as the different substrate. However, any substrate may be used as long as the substrate can grow a group III nitride semiconductor layer. When the SiC substrate is used, the n-side electrode 800 may be formed on the SiC substrate side.

기판(100) 위에 성장되는 3족 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.The Group III nitride semiconductor layers grown on the substrate 100 are grown mainly by MOCVD (Organometallic Vapor Deposition).

버퍼층(200)은 이종기판(100)과 3족 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있다. 바람직하게는 n형 3족 질화물 반도체층(300)의 성장에 앞서 도핑되지 않은 GaN층이 성장되며, 이는 버퍼층(200)의 일부로 보아도 좋고, n형 3족 질화물 반도체층(300)의 일부로 보아도 좋다.The buffer layer 200 is intended to overcome the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the Group III nitride semiconductor and U.S. Patent No. 5,122,845 discloses that the sapphire substrate is formed on the sapphire substrate at a temperature of 380 캜 to 800 캜, (US Pat. No. 5,290,393) discloses a technique for growing an Al (x) Ga (1-x) N (GaN) layer having a thickness of from 10 Å to 5000 Å at a temperature of 200 ° C. to 900 ° C. on a sapphire substrate. (0 &amp;le; x &lt; 1) buffer layer is grown. Preferably, the undoped GaN layer is grown prior to the growth of the n-type III-nitride semiconductor layer 300, which may be viewed as a part of the buffer layer 200 or as a part of the n-type III-nitride semiconductor layer 300 .

그러나, 버퍼층(200)에 의하더라도 이종기판(100)과 3족 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이에 의해 발생되는 문제점 중 통과전위(Threading dislocations; TDs)의 완화에는 한계가 있었고 이를 해결하고자 하는 시도가 최근에도 이어지고 있다.However, even in the buffer layer 200, there is a limit to mitigate the threading dislocations (TDs) caused by the difference in lattice constant and thermal expansion coefficient between the different substrate 100 and the Group III nitride semiconductor. Attempts have been made recently.

구체적으로, 이종기판(100) 위에 3족 질화물 반도체층이 성장되는 초기 500 oC 부근에서 저온 핵 생성 층을 삽입하는 기술(low-temperature GaN: LT-GaN)과 SiO2 같은 산화물의 패턴을 이용한 수평성장 기술(epitaxial lateral overgrowth: ELOG) 등이 사용되어지고 있다. 특히 LT-GaN 기술은 계면 에너지가 감소에 따라 질화갈륨의 높은 핵 생성 밀도를 가능케 한다. 하지만 여전히 LT-GaN 기술을 적용함에도 불구하고 섬(island)형 3족 질화물 반도체(3-dimensional GaN)들이 합쳐지면서 수평 성장 후에도 많은 TDs 결함 (~108/cm2)이 성장방향을 따라 전파해 나가게 되는 문제가 있었다. 이에 대한 해결이 요망된다.Specifically, a low-temperature GaN (LT-GaN) technique for inserting a low-temperature nucleation layer in the vicinity of an initial 500 ° C at which a group III nitride semiconductor layer is grown on a heterogeneous substrate 100 and a pattern of an oxide such as SiO 2 And epitaxial lateral overgrowth (ELOG) have been used. In particular, LT-GaN technology enables high nucleation density of gallium nitride as the interfacial energy decreases. However, despite the application of LT-GaN technology, many island-type III-nitride semiconductors (3-dimensional GaN) are combined and many TDs defects (~ 10 8 / cm 2 ) propagate along the growth direction even after horizontal growth There was a problem going out. A solution to this is desired.

n형 3족 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. In the n-type III nitride semiconductor layer 300, at least the region (n-type contact layer) where the n-side electrode 800 is formed is doped with an impurity, and the n-type contact layer is preferably made of GaN and doped with Si .

미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 기재되어 있다.U.S. Patent No. 5,733,796 discloses a technique for doping an n-type contact layer with a desired doping concentration by controlling the mixing ratio of Si and other source materials.

활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다.The active layer 400 is a layer that generates photons (light) through recombination of electrons and holes. The active layer 400 is mainly composed of In (x) Ga (1-x) N (0 <x? 1) (single quantum well) or a plurality of quantum wells (multi quantum wells).

p형 3족 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. The p-type III-nitride semiconductor layer 500 is doped with a suitable impurity such as Mg, and has an p-type conductivity through an activation process.

미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/157714호에는 p형 3족 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정 없이 p형 3족 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 기재되어 있다.U.S. Patent No. 5,247,533 discloses a technique for activating a p-type III-nitride semiconductor layer by electron beam irradiation, and U.S. Patent No. 5,306,662 discloses a technique for annealing a p-type III-nitride semiconductor layer at a temperature of 400 ° C or higher. US Patent Application Publication No. 2006/157714 discloses a technique in which ammonia and a hydrazine-based source material are used together as a nitrogen precursor for growing a p-type III nitride semiconductor layer, thereby forming a p-type III nitride semiconductor layer This p-type conductivity is disclosed.

p측 전극(600)은 p형 3족 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 3족 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 3족 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극(light-transmitting electrode)에 관한 기술이 기재되어 있으며, 미국특허 제6,515,306호에는 p형 3족 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 기재되어 있다.The p-side electrode 600 is provided to supply current to the entire p-type III-nitride semiconductor layer 500, and U.S. Patent No. 5,563,422 is formed over substantially the entire surface of the p-type III- A technique related to a light-transmitting electrode comprising Ni and Au in ohmic contact with a p-type III-nitride semiconductor layer 500 is disclosed in US Pat. No. 6,515,306, Type superlattice layer is formed on a substrate, and then a transparent electrode made of ITO (Indium Tin Oxide) is formed thereon.

한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 기재되어 있다.On the other hand, the p-side electrode 600 can be formed to have a thick thickness so as not to transmit light, that is, to reflect light toward the substrate side. Such a technique is called a flip chip technique. U.S. Patent No. 6,194,743 discloses a technique relating to an electrode structure including an Ag layer having a thickness of 20 nm or more, a diffusion preventing layer covering the Ag layer, and a bonding layer made of Au and Al covering the diffusion preventing layer.

p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 기재되어 있다.The p-side bonding pad 700 and the n-side electrode 800 are for current supply and wire bonding to the outside, and U.S. Patent No. 5,563,422 discloses a technique in which the n-side electrode is made of Ti and Al.

또한, p측 본딩 패드(700)와 n측 전극(800)이 Cr, Ni, Au, Cr 및 Au의 순으로 적층되어 구성되는 예가 있다. In addition, there is an example in which the p-side bonding pad 700 and the n-side electrode 800 are stacked in the order of Cr, Ni, Au, Cr, and Au.

한편, 보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.On the other hand, the protective film 900 is formed of a material such as silicon dioxide and may be omitted.

또한, n형 3족 질화물 반도체층(300)이나 p형 3족 질화물 반도체층(500)은 단일의 층이나 복수개의 층으로 구성될 수 있으며, 최근에는 레이저 또는 습식 식각을 통해 기판(100)을 3족 질화물 반도체층들로부터 분리하여 수직형 LED를 제조하는 기술이 도입되고 있다.In addition, the n-type III-nitride semiconductor layer 300 and the p-type III-nitride semiconductor layer 500 may be composed of a single layer or a plurality of layers. In recent years, the substrate 100 may be formed by laser or wet etching. Techniques for manufacturing vertical LEDs by separating them from Group III nitride semiconductor layers have been introduced.

본 발명는, 이종기판 위에 3족 질화물 반도체층의 성장시 성장 방향을 따라 전파되는 결정결함의 수를 현저히 감소시킨 3족 질화물 반도체 발광소자의 제공을 일 목적으로 한다.An object of the present invention is to provide a Group III nitride semiconductor light emitting device in which the number of crystal defects propagated along a growth direction of a Group III nitride semiconductor layer on a different substrate is significantly reduced.

상기한 과제의 해결을 위해, 본 발명에 따른 3족 질화물 반도체 발광소자의 일 태양(aspect)에 따르면, 기판; 상기 기판 위에 구비되는 버퍼층; 상기 버퍼층 위에 구비되며, 제1 도전성을 가지도록 도핑된 제1 질화물 반도체층; 및 상기 버퍼층과 상기 제1 질화물 반도체층 사이에 구비되며, 결정결함의 진행을 차단하거나 상기 결정결함이 전파되는 방향을 바꾸어 상기 제1 질화물 반도체층으로 전파되는 상기 결정결함의 전파를 경감시키는 결함 완화층;을 포함하는 3족 질화물 반도체 발광소자가 제공된다.According to an aspect of the present invention, there is provided a group III nitride semiconductor light emitting device comprising: a substrate; A buffer layer provided on the substrate; A first nitride semiconductor layer provided on the buffer layer and doped to have a first conductivity; And a second nitride semiconductor layer provided between the buffer layer and the first nitride semiconductor layer, the first nitride semiconductor layer interposed between the first nitride semiconductor layer and the first nitride semiconductor layer to prevent the crystal defects from propagating or to change the direction in which the crystal defects propagate, Layer is formed on the substrate.

여기서, 상기 버퍼층과 상기 결함 완화층 사이에 개재(interposed)되며, 도핑되지 않은 질화물 반도체로 구비되는 제2 질화물 반도체층;이 더 포함될 수 있다.A second nitride semiconductor layer interposed between the buffer layer and the defect relieving layer and made of a non-doped nitride semiconductor may be further included.

또한, 상기 결함 완화층은, 상기 제1 질화물 반도체층의 성장온도(T2)보다 설정된 온도(△T)만큼 저온에서 성장되는 제1 결함 완화층; 및 상기 제1 결함 완화층 위에 성장되며, 상기 제1 결함 완화층의 성장온도(T1)보다 상대적으로 고온에서 성장되는 제2 결함 완화층;을 포함하여 형성되는 것을 특징으로 한다.The defect relieving layer may include a first defect relieving layer grown at a temperature lower than a growth temperature (T2) of the first nitride semiconductor layer by a temperature (DELTA T); And a second defect relieving layer grown on the first defect relieving layer and grown at a relatively higher temperature than the growth temperature T1 of the first defect relieving layer.

또한, 상기 제1 결함 완화층은 전파되는 상기 결정결함이 차단되거나 상기 결정결함의 전파 방향이 바뀌도록 상기 제1 질화물 반도체층의 표면과 비교하여 상대적으로 표면이 거칠게 형성되는 것을 특징으로 한다.The first defect relieving layer is characterized in that the surface of the first defect relieving layer is relatively rough compared to the surface of the first nitride semiconductor layer so that the crystal defects propagating are blocked or the propagation direction of the crystal defects is changed.

또한, 상기 제2 결함 완화층은 상기 제1 결함 완화층의 상대적으로 거친 표면을 완화시키도록 형성되는 것을 특징으로 한다.Further, the second defect relief layer is formed so as to relax the relatively rough surface of the first defect relief layer.

또한, 상기 제2 결함 완화층은 상기 제1 결함 완화층의 성장온도(T1)로부터 상기 제1 질화물 반도체층의 성장온도(T2)까지 시간에 따라 선형적으로 증가하는 온도조건 하에서 성장되는 것을 특징으로 한다.The second defect relieving layer is grown under a temperature condition that linearly increases with time from a growth temperature (T1) of the first defect relaxing layer to a growth temperature (T2) of the first nitride semiconductor layer .

또한, 상기 제1 결함 완화층은, 상기 제1 질화물 반도체층의 성장 온도(T2)보다 150℃ 내지 600℃ 낮은 온도에서 성장되는 것을 특징으로 한다.The first defect relieving layer is grown at a temperature lower than the growth temperature (T2) of the first nitride semiconductor layer by 150 to 600 ° C.

한편, 상기 결함 완화층은, 상기 제1 결함 완화층과 상기 제2 결함 완화층이 교대로 복수 회 적층되어 형성될 수 있다.The defect relieving layer may be formed by alternately laminating the first defect relieving layer and the second defect relieving layer a plurality of times.

또한, 상기 결함 완화층은 상기 제1 질화물 반도체층의 성장온도(T2)보다 설정된 온도(△T)만큼 저온에서 성장된 하나의 층으로 구비될 수 있다.In addition, the defect relieving layer may be formed as a single layer grown at a lower temperature than the growth temperature (T2) of the first nitride semiconductor layer by a set temperature (DELTA T).

여기서, 상기 결함 완화층과 상기 제2 질화물 반도체층은 상기 버퍼층과 상기 제1 질화물 반도체층 사이에 복수 회 반복 적층되어 형성될 수 있다.Here, the defect relieving layer and the second nitride semiconductor layer may be repeatedly stacked between the buffer layer and the first nitride semiconductor layer a plurality of times.

본 발명에 따른 3족 질화물 반도체 발광소자의 일 예에 의하면, 결함 완화층에 의해 결정결함의 전파가 완화되므로 광 특성(예: IV) 및 전기적 특성(예: Vr, Ir)이 크게 향상되는 이점을 가진다.According to one example of the III-nitride semiconductor light emitting device according to the present invention, the propagation of crystal defects is mitigated by the defect relieving layer, so that the advantage that the optical characteristics (e.g., IV) and the electrical characteristics (e.g., Vr and Ir) .

또한, 결정결함의 전파가 완화되므로 질화물 반도체층의 성장 과정에서 결정결함 등에 의해 에피 웨이퍼가 활처럼 휘는 보잉(bowing)현상이 완화되는 이점을 가진다. 따라서, 하나의 에피 웨이퍼 상에서 위치에 따라 발생되는 3족 질화물 반도체 발광소자의 광 특성 편차를 줄일 수 있으며, 결과적으로 양품 수율이 향상되는 이점을 가진다.In addition, since propagation of crystal defects is alleviated, bowing phenomenon in which an epitaxial wafer is bowed like an arc due to crystal defects or the like during the growth process of the nitride semiconductor layer is alleviated. Accordingly, it is possible to reduce variations in the optical characteristics of the III-nitride semiconductor light emitting device generated on one epitaxial wafer depending on the position, and as a result, yield of good products is improved.

도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 보인 도면,
도 3은 도 2의 결함 완화층의 유무에 따른 리플랙턴스(reflectance)를 비교한 선도,
도 4는 도 2의 결함 완화층에서 TEM(transmission electron microscopy) 이미지를 보인 도면,
도 5는 도 2의 결함 완화층의 유무에 따른 전기적 특성을 비교한 선도 및
도 6은 결함 완화층의 유무 및 두께에 따른 에피 웨이퍼의 파장의 균일도(wavelength uniformity)를 보인 선도이다.FIG. 1 is a view showing an example of a conventional Group III nitride semiconductor light emitting device,
2 is a view showing an example of a group III nitride semiconductor light emitting device according to the present invention,
FIG. 3 is a graph showing a comparison of reflectance according to presence or absence of a defect relieving layer in FIG. 2,
FIG. 4 is a TEM (transmission electron microscopy) image in the defect relieving layer of FIG. 2,
5 is a graph comparing electric characteristics according to presence or absence of the defect relieving layer of FIG. 2; and FIG.
6 is a diagram showing the wavelength uniformity of an epitaxial wafer depending on the presence or absence of a defect relieving layer and a thickness thereof.

이하, 첨부된 도면을 참조하여 본 발명에 따른 3족 질화물 반도체 발광소자의 일 실시예에 대하여 자세히 설명한다.Hereinafter, an embodiment of the III-nitride semiconductor light emitting device according to the present invention will be described in detail with reference to the accompanying drawings.

이에 앞서, 발명자는 그 자신의 발명을 최선의 방법으로 설명하기 위해서 용어 개념을 적절하게 정의할 수 있으므로, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.Prior to this, the inventor could properly define the term concept to describe its invention in the best possible way, so that the terms and words used in the specification and claims are to be construed as limited to a conventional or dictionary meaning And should be construed as meaning and concept consistent with the technical idea of the present invention.

도 2는 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 보인 도면이다.2 is a view showing an example of a group III nitride semiconductor light emitting device according to the present invention.

도 2를 참조하면, 본 예에 따른 3족 질화물 반도체 발광소자(10)는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 발광소자로서, Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어진다. Referring to FIG. 2, the III-nitride semiconductor light emitting device 10 according to the present embodiment is a semiconductor light emitting device that generates light through recombination of electrons and holes, and includes Al (x) Ga (y) In (1- N (0? X? 1, 0? Y? 1, 0? X + y? 1).

여기서는, 3족 질화물 반도체 발광소자에 대해 설명하나, 이 외에, 적색 발광에 사용되는 GaAs계 반도체 발광소자, 녹색 발광에 사용되는 GaP계 반도체 발광소자에도 적용될 수 있음은 물론이다.Here, the group III nitride semiconductor light emitting device will be described, but it goes without saying that the present invention is also applicable to a GaAs semiconductor light emitting device used for red light emission and a GaP semiconductor light emitting device used for green light emission.

본 예에 따른 3족 질화물 반도체 발광소자(10)는 배경기술로서 상술한 일반적인 3족 질화물 반도체 발광소자와 같이, 기판(11), 기판(11) 위에 성장되는 버퍼층(12), 버퍼층(12) 위에 성장되는 n형 3족 질화물 반도체층(14), n형 3족 질화물 반도체층(14) 위에 성장되는 활성층(15), 활성층(15) 위에 성장되는 p형 3족 질화물 반도체층(16), p형 3족 질화물 반도체층(16) 위에 형성되는 p측 전극(17), p측 전극(17) 위에 형성되는 p측 본딩 패드(19b), p형 3족 질화물 반도체층(16)과 활성층(15)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(14) 위에 형성되는 n측 전극(19a)을 포함한다. 또한, 보호막(18)이 선택적으로 더 구비될 수 있다.The III-nitride semiconductor light-emitting device 10 according to the present embodiment includes a substrate 11, a buffer layer 12 grown on the substrate 11, a buffer layer 12, An active layer 15 grown on the n-type III-nitride semiconductor layer 14, a p-type III-nitride semiconductor layer 16 grown on the active layer 15, an n-type III- the p-side electrode 17 formed on the p-type III nitride semiconductor layer 16, the p-side bonding pad 19b formed on the p-side electrode 17, the p-type III nitride semiconductor layer 16, 15 includes an n-side electrode 19a formed on the exposed n-type III nitride semiconductor layer 14 by mesa etching. Further, a protective film 18 may be further optionally provided.

여기서, 기판(11)은 n형 3족 질화물 반도체층(14)과 이종물질(예: 사파이어(Al2O3))로 구비되는데, 3족 질화물 반도체가 성장되는 면에 복수의 요철 또는 복수의 돌기가 구비된 기판(Patterned Sapphire Substrate; PSS)이 적용될 수 있음은 물론이다.Here, the substrate 11 is made of an n-type Group III nitride semiconductor layer 14 and a different material (for example, sapphire (Al 2 O 3 )). The substrate 11 has a plurality of concavities and convexities It is needless to say that a patterned sapphire substrate (PSS) having projections may be applied.

한편, 본 예에 있어서, 버퍼층(12)과 n형 3족 질화물 반도체층(14) 사이에 개재되어 구비되는 결함 완화층(13)을 더 포함한다.On the other hand, in this example, it further includes a defect relieving layer 13 interposed between the buffer layer 12 and the n-type III nitride semiconductor layer 14.

본 예에서, 결함 완화층(13)은 기판(11)과 n형 3족 질화물 반도체층(14) 사이의 격자상수 및 열팽창계수의 차이로 인해 기판(11)으로부터 3족 질화물 반도체층의 성장방향으로 전파되는 전위결함(Threading dislocations; TDs)을 차단하거나 그 전파방향을 바꾸어 기판(11) 위에 성장되는 3족 질화물 반도체층의 박막 결정성을 향상시키게 된다. In this example, the defect relieving layer 13 is formed in such a manner that the growth direction of the Group III nitride semiconductor layer from the substrate 11 due to the difference in lattice constant and thermal expansion coefficient between the substrate 11 and the n-type Group III nitride semiconductor layer 14 The thin film crystallinity of the Group III nitride semiconductor layer grown on the substrate 11 is improved by cutting off the dislocation dislocations (TDs) propagated to the substrate 11 or changing the propagation direction thereof.

구체적으로, 결함 완화층(13)은 버퍼층(12) 위에 형성되는 결함 제거층(13a)과, 결함 제거층(13a) 위에 형성되는 회복층(13b)을 포함한다.Specifically, the defect relieving layer 13 includes a defect removing layer 13a formed on the buffer layer 12 and a recovering layer 13b formed on the defect removing layer 13a.

결함 제거층(13a)은 Al(x)In(y)Ga(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 구비되며, n형 3족 질화물 반도체층(14)의 성장온도(T2)보다 설정된 온도(△T)만큼 낮은 온도(T1)에서 성장되며, 회복층(13b)은 결함 제거층(13a)의 성장온도(T1)보다 상대적으로 고온에서 성장된다.The defect removing layer 13a is made of Al (x) In (y) Ga (1-xy) N (0 x 1, 0 y 1, 0 x + y 1) The recovery layer 13b is grown at a temperature T1 that is lower than the growth temperature T2 of the group nitride semiconductor layer 14 by a predetermined temperature DELTA T and the recovery layer 13b is relatively higher than the growth temperature T1 of the defect removal layer 13a Lt; / RTI &gt;

구체적으로, 결함 제거층(13a)은 n형 3족 질화물 반도체층(14)의 성장온도(T2)보다 150℃ 내지 600℃ 낮은 온도에서 성장되는 것이 바람직하다.Specifically, the defect removing layer 13a is preferably grown at a temperature lower than the growth temperature T2 of the n-type III nitride semiconductor layer 14 by 150 to 600 deg.

결함 제거층(13a)에 의하면, 낮은 온도에서 성장하여 하부에서 전파되어오는 전위결함(TDs)를 차단시키거나 전위결함(TDs)의 진행방향을 성장방향에 대해 경사지게 변경시킴으로써 비발광에 기여하는 결함밀도를 낮추고, 고품위 n형 3족 질화물 반도체층을 확보할 수 있는 장점을 지닌다. 또한 이러한 영향으로 주입된 전자들은 에피 웨이퍼 내에서 균일한 분포를 갖게 되고 정전기(electrostatic discharge: ESD) 특성이 개선됨으로써 수율이 향상되는 이점을 가진다.According to the defect removing layer 13a, defects (TDs) that grow at a low temperature and propagate from the bottom are blocked, or defects contributing to non-luminescence are formed by changing the proceeding direction of dislocation defects (TDs) Density and a high-quality n-type III-nitride semiconductor layer can be secured. In addition, the electrons injected due to this influence have a uniform distribution in the epitaxial wafer and the electrostatic discharge (ESD) characteristics are improved, thereby improving the yield.

이는 결함 제거층(13a)이 낮은 온도에서 성장됨으로써, n형 3족 질화물 반도체층(14)의 표면과 비교하여 상대적으로 표면이 거칠게 형성되고, 그 결과로 성장면과 n형 3족 질화물 반도체층(14)의 성장방향이 경사를 이루게 되어 전파되는 전위결함(TDs)이 차단되거나 전위결함의 전파 방향이 바뀌는 것으로 해석된다.Since the defect removing layer 13a is grown at a low temperature, the surface of the defect removing layer 13a is relatively rough compared to the surface of the n-type III nitride semiconductor layer 14. As a result, It is interpreted that the propagation direction of the dislocation defect is changed or the dislocation defects (TDs) propagated due to the inclination of the growth direction of the defect 14 are interpreted.

한편, 회복층(13b)은 결함 제거층(13a)의 상대적으로 거친 표면을 완화시키기 위한 구성으로서, GaN으로 구비되는 것이 바람직하며, 결함 제거층(13a)과 다른 성장온도로 성장된다.On the other hand, the recovery layer 13b is preferably made of GaN and is grown at a growth temperature different from that of the defect removing layer 13a, as a structure for relaxing the relatively rough surface of the defect removing layer 13a.

구체적으로, 회복층(13b)은 온도를 선형적으로 증가시키면서 성장시키는 것이 바람직하다. 즉 회복층(13b)의 성장온도는 결함 제거층(13a)의 성장온도(T1)를 초기 성장온도로 하고, n형 3족 질화물 반도체층(14)의 성장온도(T2)를 마직막 성장온도로 하며, 시간에 따라 선형적으로 증가하는 온도조건 하에서 성장되는 것이 바람직하다.Specifically, the recovery layer 13b is preferably grown while linearly increasing the temperature. That is, the growth temperature of the recovery layer 13b is set such that the growth temperature T1 of the defect removing layer 13a is the initial growth temperature and the growth temperature T2 of the n-type III nitride semiconductor layer 14 is the final growth temperature And is preferably grown under temperature conditions that linearly increase with time.

이와 달리, 회복층(13b)을 n형 3족 질화물 반도체층(14)의 성장온도(T2)로 성장시키더라도 목적하는 회복층(13b)의 기능을 달성할 수 있음을 확인하였다.On the contrary, it is confirmed that the function of the desired recovery layer 13b can be achieved even if the recovery layer 13b is grown at the growth temperature T2 of the n-type III nitride semiconductor layer 14. [

한편, 본 예에 있어서, 결함 완화층(13)은 결함 제거층(13a)과 회복층(13b)이 반복 적층된 구조로 구비하거나, 반복적인 실험을 통해 결함 제거층(13a)과 회복층(13b)의 최적의 두께가 도출될 수 있다. In the present embodiment, the defect relieving layer 13 may have a structure in which the defect removing layer 13a and the recovery layer 13b are repeatedly stacked, or the defect removing layer 13a and the recovery layer 13b can be derived.

도 3은 도 2의 결함 완화층의 유무에 따른 리플랙턴스(reflectance)를 비교한 선도이다.FIG. 3 is a diagram showing a comparison of reflectance depending on the presence or absence of the defect relieving layer shown in FIG. 2. FIG.

(a)는 결함 완화층이 없는 경우, (b)는 결함 완화층이 있는 경우의 리플랙턴스(reflectance)를 보인 것으로, (b)를 참조하면 결함 제거층(13a)이 성장되는 중의 리플랙턴스(타원표시부분)가 불규칙적인 것을 확인할 수 있으며, 이는 결함 제거층(13a)의 성장 중 표면 거칠기(roughness)가 증가됨을 알 수 있다. 이후, 회복층(13b)에 의해 매끄러운 표면이 다시 회복됨을 확인할 수 있다.(b) shows the reflectance when the defect relieving layer is present, and (b) shows the reflectance when the defect relieving layer is grown. It can be seen that the turn (ellipse display portion) is irregular, which indicates that the surface roughness during growth of the defect removing layer 13a is increased. Thereafter, it is confirmed that the smooth surface is restored by the recovery layer 13b.

도 4는 도 2의 결함 완화층에서 TEM(transmission electron microscopy) 이미지를 보인 도면이다.FIG. 4 is a TEM (transmission electron microscopy) image of the defect relief layer of FIG. 2; FIG.

도 4를 참조하면, 결함 완화층(13)을 경계로 하여 전위결함(TDs)은 a와 같이 전위결함이 진행이 차단되거나, b와 같이 전위결함(TDs)의 진행방향이 성장방향에 대해 경사진 방향으로 변경되는 것을 확인할 수 있다.Referring to FIG. 4, dislocation defects (TDs) with the defect relieving layer 13 as a boundary intercept the progress of the dislocation defects such as a, and the progress direction of the dislocation defects (TDs) It can be confirmed that the direction of the photograph is changed.

그 결과로 결함 완화층(13) 위에 성장되는 n형 3족 질화물 반도체층(14)의 결정 품위를 향상시키고, 결함 완화층(13) 아래에서 존재하던 잔류응력이 감소되는 이점을 가지며, 궁극적으로 3족 질화물 반도체 발광소자의 효율의 향상시키게 된다.As a result, the crystal quality of the n-type III-nitride semiconductor layer 14 grown on the defect relieving layer 13 is improved and the residual stress existing under the defect relieving layer 13 is reduced, The efficiency of the III-nitride semiconductor light emitting device is improved.

도 5는 도 2의 결함 완화층의 유무에 따른 전기적 특성을 비교한 선도로서, (a)는 역방향 전압(Vr), (b)는 역방향 전류(Ir), (c)는 광출력 특성(Iv)을 보인 것이며, 좌측의 선도가 결함 완화층이 없는 경우, 우측의 선도가 결함 완화층이 있는 경우이다.FIG. 5 is a graph showing the comparison of electrical characteristics according to presence or absence of the defect relieving layer in FIG. 2, wherein (a) shows the reverse voltage Vr, (b) shows the reverse current Ir, ), And in the case where there is no defect relieving layer on the left side, there is a defect relieving layer on the right side.

(a)를 참조하면, 결함 완화층(13)이 적용된 경우 Vr의 절대값이 커지고 산포가 작아짐을 확인할 수 있다.(a), it can be seen that when the defect relieving layer 13 is applied, the absolute value of Vr becomes large and the scattering becomes small.

또한, (b)를 참조하면, 결함 완화층(13)이 적용된 경우 누설전류(leakage current)가 작음을 확인할 수 있다.Referring to (b), it can be confirmed that the leakage current is small when the defect relieving layer 13 is applied.

따라서, 결함 완화층(13)에 의한 전위결함의 감소로 역방향 전기적 특성이 향상된 것으로 판단된다.Therefore, it is judged that the reverse electrical characteristics are improved by the reduction of dislocation defects by the defect relieving layer 13.

한편, (c)를 참조하면, 결함 완화층(13)이 적용된 경우 광출력의 상승과 함께 산포가 작아짐을 확인할 수 있다. 이는 전위결함의 감소로 결함 완화층(13) 위에 성장되는 n형 3족 질화물 반도체층(14), 활성층(15) 및 p형 3족 질화물 반도체층(16)의 막질이 향상되었기 때문으로 판단된다.On the other hand, referring to (c), it can be seen that when the defect relieving layer 13 is applied, scattering decreases with increasing light output. This is because the film quality of the n-type III-nitride semiconductor layer 14, the active layer 15 and the p-type III-nitride semiconductor layer 16 grown on the defect relieving layer 13 is improved by the reduction of dislocation defects .

도 6은 결함 완화층의 유무 및 두께에 따른 에피 웨이퍼의 파장의 균일도(wavelength uniformity)를 보인 선도로서, (a)는 결함 완화층이 없는 경우, (b)는 결함 완화층의 두께를 100nm로 한 경우, (c)는 결함 완화층의 두께를 200nm로 한 경우이며, PL(Photoluminescence) mapping을 통해 파장의 균일도를 평가한 것이다.FIG. 6 is a graph showing the wavelength uniformity of the wavelength of an epitaxial wafer depending on the presence or absence of a defect relieving layer and in the case where (a) shows no defect relieving layer, (b) shows a case where the thickness of the defect relieving layer is 100 nm In the case (c), the thickness of the defect relieving layer is 200 nm, and the uniformity of the wavelength is evaluated through PL (Photoluminescence) mapping.

도 6을 참조하면, 결함 완화층(13)의 추가에 의해 파장의 균일도(wavelength uniformity)가 향상됨을 알 수 있으며, 결함 완화층(13)의 두께를 200nm로 할 때가 그 두께를 100nm로 할 때보다 파장의 균일도(wavelength uniformity)가 향상됨을 확인할 수 있다. Referring to FIG. 6, it can be seen that the wavelength uniformity is improved by the addition of the defect relieving layer 13. When the thickness of the defect relieving layer 13 is 200 nm and the thickness is 100 nm, It can be confirmed that the wavelength uniformity is improved.

파장의 균일도를 개선하기 위해서는, 성장 중 웨이퍼가 휘는 현상(bowing)을 해결하는 것이 가장 필요한데, 도 6의 결과로 미루어 결함 완화층(13)에 의해 웨이퍼가 휘는 현상이 완화됨을 예상할 수 있다. In order to improve the uniformity of the wavelength, it is most necessary to solve the bowing of the wafer during growth. As a result of FIG. 6, it can be expected that the phenomenon in which the wafer is warped by the defect relieving layer 13 is relaxed.

또한, 반복적인 실험을 통해 최적의 파장 균일도(wavelength uniformity)를 가지는 결함 완화층(13)의 두께 도출이 가능함을 알 수 있다.In addition, it can be understood that the thickness of the defect relaxation layer 13 having the optimal wavelength uniformity can be derived through repeated experiments.

한편, 본 발명에 따른 3족 질화물 반도체 발광소자(10)에 있어서, 결함 완화층(13)은 결함 제거층(13a)만으로 구성될 수 있다.Meanwhile, in the III-nitride semiconductor light emitting device 10 according to the present invention, the defect relieving layer 13 may be composed of only the defect removing layer 13a.

이 경우, n형 3족 질화물 반도체층(14)이 앞서 설명한 회복층(13b)의 기능을 수행하게 된다.In this case, the n-type III nitride semiconductor layer 14 functions as the recovery layer 13b described above.

이와 달리, 본 예에 있어서, 버퍼층(12)과 결함 완화층(13) 사이에 도핑되지 않은 GaN층이 더 개재될 수 있는데, 도핑되지 않은 GaN층이 앞서 설명한 회복층(13b)을 대신하여 적용될 수 있다. 나아가 결함 완화층(13)은 결함 제거층(13a)과 도핑되지 않은 GaN층이 복수 회 반복 적층된 구조로 구비될 수도 있다.Alternatively, in this example, an undoped GaN layer may be further interposed between the buffer layer 12 and the defect relieving layer 13, wherein an undoped GaN layer is applied instead of the above-described recovery layer 13b . Further, the defect relieving layer 13 may have a structure in which the defect removing layer 13a and the undoped GaN layer are repeatedly laminated a plurality of times.

이상에서 설명된 실시예는 본 발명의 바람직한 실시예를 설명한 것에 불과하고, 본 발명의 권리범위는 설명된 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상과 특허청구범위 내에서 이 분야의 당업자에 의하여 다양한 변경, 변형 또는 치환이 가능할 것이며, 그와 같은 실시예들은 본 발명의 범위에 속하는 것으로 이해되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

Claims (10)

기판;
상기 기판 위에 구비되는 버퍼층;
상기 버퍼층 위에 구비되며, 제1 도전성을 가지도록 도핑된 제1 질화물 반도체층; 및
상기 버퍼층과 상기 제1 질화물 반도체층 사이에 구비되며, 결정결함의 진행을 차단하거나 상기 결정결함이 전파되는 방향을 바꾸어 상기 제1 질화물 반도체층으로 전파되는 상기 결정결함의 전파를 경감시키는 결함 완화층;을 포함하며,
상기 결함 완화층은,
상기 제1 질화물 반도체층의 성장온도(T2)보다 설정된 온도(△T)만큼 저온에서 성장되는 제1 결함 완화층; 및
상기 제1 결함 완화층 위에 성장되며, 상기 제1 결함 완화층의 성장온도(T1)보다 상대적으로 고온에서 성장되는 제2 결함 완화층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.Board;
A buffer layer provided on the substrate;
A first nitride semiconductor layer provided on the buffer layer and doped to have a first conductivity; And
A first nitride semiconductor layer provided between the buffer layer and the first nitride semiconductor layer, for preventing the crystal defect from proceeding or changing the direction in which the crystal defect propagates, &Lt; / RTI &gt;
The defect relieving layer may be formed,
A first defect relieving layer grown at a temperature lower than a growth temperature (T2) of the first nitride semiconductor layer by a set temperature (DELTA T); And
And a second defect relieving layer grown on the first defect relieving layer and grown at a relatively higher temperature than a growth temperature T1 of the first defect relieving layer. 청구항 1에 있어서,
상기 버퍼층과 상기 결함 완화층 사이에 개재(interposed)되며, 도핑되지 않은 질화물 반도체로 구비되는 제2 질화물 반도체층;을 더 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.The method according to claim 1,
And a second nitride semiconductor layer interposed between the buffer layer and the defect relieving layer and made of a non-doped nitride semiconductor. 삭제delete 청구항 1 또는 청구항 2에 있어서,
상기 제1 결함 완화층은 전파되는 상기 결정결함이 차단되거나 상기 결정결함의 전파 방향이 바뀌도록 상기 제1 질화물 반도체층의 표면과 비교하여 상대적으로 표면이 거칠게 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.The method according to claim 1 or 2,
Wherein the first defect relieving layer is formed to have a relatively rough surface in comparison with the surface of the first nitride semiconductor layer so that the crystal defects propagated are blocked or the propagation direction of the crystal defects is changed. Light emitting element. 청구항 1 또는 청구항 2에 있어서,
상기 제2 결함 완화층은 상기 제1 결함 완화층의 상대적으로 거친 표면을 완화시키는 것을 특징으로 하는 3족 질화물 반도체 발광소자.The method according to claim 1 or 2,
Wherein the second defect relieving layer relaxes the relatively rough surface of the first defect relieving layer. 청구항 1 또는 청구항 2에 있어서,
상기 제2 결함 완화층은 상기 제1 결함 완화층의 성장온도(T1)로부터 상기 제1 질화물 반도체층의 성장온도(T2)까지 시간에 따라 선형적으로 증가하는 온도조건 하에서 성장되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.The method according to claim 1 or 2,
And the second defect relieving layer is grown under a temperature condition that linearly increases with time from the growth temperature (T1) of the first defect relieving layer to the growth temperature (T2) of the first nitride semiconductor layer III nitride semiconductor light emitting device. 청구항 1 또는 청구항 2에 있어서,
상기 제1 결함 완화층은, 상기 제1 질화물 반도체층의 성장 온도(T2)보다 150℃ 내지 600℃ 낮은 온도에서 성장되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.The method according to claim 1 or 2,
Wherein the first defect relieving layer is grown at a temperature lower than a growth temperature (T2) of the first nitride semiconductor layer by 150 to 600 ° C. 청구항 1 또는 청구항 2에 있어서,
상기 결함 완화층은 상기 제1 결함 완화층과 상기 제2 결함 완화층이 복수 회 반복 적층되어 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.The method according to claim 1 or 2,
Wherein the defect relieving layer is formed by repeatedly laminating the first defect relieving layer and the second defect relieving layer a plurality of times. 삭제delete 청구항 2에 있어서,
상기 결함 완화층과 상기 제2 질화물 반도체층은 상기 버퍼층과 상기 제1 질화물 반도체층 사이에 복수 회 반복 적층되어 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자. The method of claim 2,
Wherein the defect relieving layer and the second nitride semiconductor layer are repeatedly stacked between the buffer layer and the first nitride semiconductor layer a plurality of times.
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