KR102113278B1 - 패턴을 형성하는 방법 - Google Patents

패턴을 형성하는 방법 Download PDF

Info

Publication number
KR102113278B1
KR102113278B1 KR1020157024987A KR20157024987A KR102113278B1 KR 102113278 B1 KR102113278 B1 KR 102113278B1 KR 1020157024987 A KR1020157024987 A KR 1020157024987A KR 20157024987 A KR20157024987 A KR 20157024987A KR 102113278 B1 KR102113278 B1 KR 102113278B1
Authority
KR
South Korea
Prior art keywords
region
polymer
block copolymer
etching
high frequency
Prior art date
Application number
KR1020157024987A
Other languages
English (en)
Other versions
KR20150143435A (ko
Inventor
신야 모리키타
에이치 니시무라
후미코 야마시타
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20150143435A publication Critical patent/KR20150143435A/ko
Application granted granted Critical
Publication of KR102113278B1 publication Critical patent/KR102113278B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32577—Electrical connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02351—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0147—Film patterning
    • B81C2201/0149—Forming nanoscale microstructures using auto-arranging or self-assembling material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

피처리체의 하지층 상에 패턴을 형성하는 방법이 제공된다. 이 방법은, (a) 하지층 상에 제 1 폴리머 및 제 2 폴리머를 포함하는 자기 조직화 가능한 블록·코폴리머층을 형성하는 공정과, (b) 블록·코폴리머층에 제 1 폴리머를 포함하는 제 1 영역 및 제 2 폴리머를 포함하는 제 2 영역을 형성하도록 피처리체를 처리하는 공정과, (c) 피처리체를 처리하는 공정 후, 용량 결합형의 플라즈마 처리 장치 내에 있어서 제 2 영역의 막 두께의 도중까지 상기 제 2 영역을 에칭하는 공정과, (d) 제 2 영역을 에칭하는 공정 후, 플라즈마 처리 장치의 상부 전극에 음의 직류 전압을 인가하여 상기 상부 전극으로부터 이차 전자를 발생시키고, 상기 이차 전자를 피처리체에 조사하는 공정과, (e) 이차 전자를 피처리체에 조사하는 공정 후, 플라즈마 처리 장치 내에 있어서 제 2 영역을 추가로 에칭하는 공정을 포함한다.

Description

패턴을 형성하는 방법{METHOD FOR FORMING PATTERN}
본 발명의 실시 형태는, 피처리체의 하지층 상에 패턴을 형성하는 방법에 관한 것으로, 보다 상세하게는 자기 조직화 가능한 블록·코폴리머층으로부터 패턴을 형성하는 방법에 관한 것이다.
반도체 소자와 같은 디바이스의 진보된 미세화를 실현하기 위해서는, 지금까지의 포토리소그래피 기술을 이용한 미세 가공에 의해 얻어지는 한계 치수보다 작은 치수를 가진 패턴을 형성할 필요가 있다. 이러한 치수의 패턴을 형성하기 위한 일방법으로서, 차세대 노광 기술인 EUV(Extreme Ultraviolet)의 개발이 진행되고 있다. EUV에서는, 종래의 UV 광원 파장에 비해 현저하게 짧은 파장의 광을 이용하고 있으며, 예를 들면 13.5 nm로 매우 짧은 파장의 광을 이용하고 있다. 이 때문에, EUV에는 양산화에 대한 기술 장벽이 있다. 예를 들면, EUV는 노광 시간이 길어지는 등의 과제를 가지고 있다. 따라서, 보다 미세화된 디바이스를 제공할 수 있는 별도의 제조 방법의 개발이 요망되고 있다.
종래의 리소그래피 기술을 대신하는 기술로서, 질서 패턴을 자발적으로 조직화하는 자기 조직화(Self-Assembled) 재료의 하나인 자기 조직화 블록·코폴리머(BCP : Block copolymer)를 이용하여, 패턴을 형성하는 기술이 주목받고 있다. 이러한 기술은 특허 문헌 1 및 2에 기재되어 있다.
특허 문헌 1에 기재된 기술에서는, 서로 혼화되지 않는 둘 이상의 폴리머·블록 성분(A, B)을 함유한 블록·코폴리머를 포함하는 블록·코폴리머층이 하지층 상에 도포된다. 그리고, 폴리머·블록 성분(A, B)을 자발적으로 상분리시키기 위하여, 열처리(어닐링)가 행해진다. 이로써 폴리머·블록 성분(A)을 포함하는 제 1 영역, 및 폴리머·블록 성분(B)을 포함하는 제 2 영역을 가지는 질서 패턴이 얻어진다. 또한 특허 문헌 2에서는, 비아의 형성 방법으로서 블록·코폴리머의 패턴화 가공이 제안되고 있다. 특허 문헌 2에 기재된 패턴화 가공에서는, 상분리된 블록·코폴리머층의 제 1 영역 및 제 2 영역 중, 제 2 영역을 제거함으로써 패턴이 얻어진다.
특허 문헌 1 및 2에 기재된 블록·코폴리머층의 패턴화에 의해 얻어지는 패턴의 치수는 통상, 종래의 포토리소그래피 기술로는 실현이 매우 곤란한 10 나노미터의 범위 내에 있다.
일본특허공개공보 제2007-208255호 일본특허공개공보 제2010-269304호
특허 문헌 1, 2에는, 블록·코폴리머층의 상분리에 의해 형성되는 제 1 영역에 대하여 제 2 영역을 선택적으로 제거하기 위한 플라즈마 에칭에 관한 조건은 기재되어 있지 않다. 그러나, 본원 발명자는 일반적인 산소 플라즈마에 의한 에칭으로는, 제 1 영역에 대하여 제 2 영역을 선택적으로 에칭하는 것은 곤란하다는 것을 발견했다.
따라서, 블록·코폴리머층의 자기 조직화에 의해 형성되는 제 1 영역에 대하여 제 2 영역을 플라즈마 에칭에 의해 선택적으로 제거하는 것을 가능하게 할 필요가 있다.
일측면에 있어서는, 피처리체의 하지층 상에 패턴을 형성하는 방법이 제공된다. 이 방법은, (a) 하지층 상에 제 1 폴리머 및 제 2 폴리머를 포함하는 자기 조직화 가능한 블록·코폴리머층을 형성하는 공정과, (b) 블록·코폴리머층에 제 1 폴리머를 포함하는 제 1 영역 및 제 2 폴리머를 포함하는 제 2 영역을 형성하도록 피처리체를 처리하는 공정과, (c) 피처리체를 처리하는 공정 후, 용량 결합형의 플라즈마 처리 장치 내에 있어서 제 2 영역의 막 두께의 도중까지 상기 제 2 영역을 에칭하는 공정과, (d) 제 2 영역을 에칭하는 공정 후, 플라즈마 처리 장치의 상부 전극에 음의 직류 전압을 인가하여 상기 상부 전극으로부터 이차 전자를 발생시키고, 상기 이차 전자를 피처리체에 조사하는 공정과, (e) 이차 전자를 피처리체에 조사하는 공정 후, 플라즈마 처리 장치 내에 있어서 제 2 영역을 추가로 에칭하는 공정을 포함한다.
상기 일측면에 따른 방법에서는, 제 2 영역을 그 막 두께에 대하여 도중까지 에칭함으로써, 제 1 영역의 표면보다 제 2 영역의 표면이 오목하게 된다. 이 상태에서, 이차 전자를 피처리체의 표면에 조사하면, 오목한 제 2 영역과 비교하여 제 1 영역에 이차 전자가 많이 조사된다. 그 결과, 제 2 영역보다 제 1 영역의 경화가 촉진된다. 그리고, 제 2 영역을 추가로 에칭함으로써, 제 1 영역에 대하여 제 2 영역을 선택적으로 에칭하여 제거하는 것이 가능해진다.
일형태에 있어서는, 제 1 폴리머는 폴리스티렌이고, 제 2 폴리머는 폴리메틸 메타크릴레이트이다. 이 경우에는, 폴리스티렌을 포함하는 제 1 영역에 대하여 폴리메틸 메타크릴레이트를 포함하는 제 2 영역이 선택적으로 에칭된다.
이상 설명한 바와 같이, 본 발명의 일측면 및 몇 개의 형태에 의하면, 블록·코폴리머층의 자기 조직화에 의해 형성되는 제 1 영역에 대하여 제 2 영역을 플라즈마 에칭에 의해 선택적으로 제거하는 것이 가능해진다.
도 1은 일실시 형태에 따른 패턴을 형성하는 방법을 나타내는 순서도이다.
도 2a ~ 도 2d는 도 1에 나타내는 각 공정에 있어서 얻어지는 생산물의 단면을 나타내는 도이다.
도 3a ~ 도 3b는 블록·코폴리머의 자기 조직화를 설명하기 위한 도이다.
도 4는 플라즈마 처리 장치의 일실시 형태를 개략적으로 나타내는 도이다.
도 5는 도 1에 나타내는 공정(ST4)의 원리를 설명하기 위한 도이다.
도 6a ~ 도 6b는 각 실험예의 평가 파라미터를 설명하기 위한 도이다.
이하, 도면을 참조하여 다양한 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당 부분에 대해서는 동일한 부호를 붙인다.
도 1은 일실시 형태에 따른 패턴을 형성하는 방법을 나타내는 순서도이다. 또한, 도 2a ~ 도 2d는 도 1에 나타내는 각 공정에 있어서 얻어지는 생산물의 단면을 나타내는 도이다. 도 1에 나타내는 바와 같이, 일실시 형태에 따른 패턴을 형성하는 방법(MT1)은, 공정(ST1), 공정(ST2), 공정(ST3), 공정(ST4), 및 공정(ST5)을 포함하고 있다. 방법(MT1)에서는, 우선 공정(ST1)에 있어서, 블록·코폴리머가 피처리체(이하, '웨이퍼(W)'라고 함)의 표면에 도포된다. 블록·코폴리머는 예를 들면, 스핀 코팅법과 같은 각종 방법에 의해 도포될 수 있다. 이로써, 도 2a에 나타내는 바와 같이, 웨이퍼(W)의 표면에는 블록·코폴리머층(BCL)이 형성된다. 또한 도 2a에 나타내는 바와 같이, 웨이퍼(W)는 일실시 형태에 있어서는, 실리콘제의 기판(Sb), 및 당해 기판(Sb) 상에 마련된 하지층(UL)을 가지고 있고, 당해 하지층(UL) 상에 블록·코폴리머층(BCL)이 형성된다. 일실시 형태에 있어서는, 하지층(UL)은 유기막으로 구성되어 있다.
상기 블록·코폴리머는 자기 조직화(Self-Assembled) 블록·코폴리머이고, 제 1 폴리머 및 제 2 폴리머를 포함하고 있다. 일실시 형태에 있어서는, 블록·코폴리머는 폴리스티렌-블록-폴리메틸 메타크릴레이트(PS-b-PMMA)이다. PS-b-PMMA는 제 1 폴리머로서 폴리스티렌(PS)을 포함하고, 제 2 폴리머로서 폴리메틸 메타크릴레이트(PMMA)를 포함한다.
여기서, 블록·코폴리머 및 그 자기 조직화에 대하여, PS-b-PMMA를 예로 들어, 도 3을 참조하여 설명한다. PS 및 PMMA는 모두, 하나의 분자의 직경이 0.7 nm의 고분자이다. 서로 혼화되지 않는 PS 및 PMMA를 함유한 블록·코폴리머를 하지층(UL) 상에 도포하여 블록·코폴리머층(BCL)을 형성한 후, 웨이퍼(W)를 상온(25℃)에서 300℃ 이하의 온도로 열처리(어닐)하면, 블록·코폴리머층(BCL)에서 상분리가 발생한다. 일반적으로는, 어닐은 200℃ ~ 250℃의 온도 범위 내에서 행해진다. 한편, 300℃보다 고온으로 열처리가 행해지면, 블록·코폴리머층(BCL)의 상분리는 발생하지 않고, PS 및 PMMA가 랜덤으로 배치된다. 또한, 상분리 후에 온도를 상온으로 되돌려도 블록·코폴리머층(BCL)은 상분리 상태를 유지한다.
각 폴리머의 폴리머 길이가 짧으면 상호 작용(척력)은 약해지고, 또한 친수성이 강해진다. 한편, 폴리머 길이가 길면 상호 작용(척력)은 강해지고, 또한 소수성이 강해진다. 이러한 폴리머의 성질을 이용하여, 예를 들면 도 3a 및 도 3b에 나타내는 바와 같이, PS 및 PMMA의 상분리 구조를 작성할 수 있다. 도 3a는 폴리머(A)와 폴리머(B)가 대략 동일한 폴리머 길이를 가질 때의 상분리 구조를 나타내고 있다. 일례에서는, 폴리머(A)는 PS이고, 폴리머(B)는 PMMA이다. 도 3a에 나타내는 경우는, 각 폴리머의 상호 작용은 동일하므로, 블록·코폴리머층(BCL)을 250℃ 정도로 열처리하면, 폴리머(A)와 폴리머(B)는 자기 조직화하여 라인 형상으로 상분리된다. 즉, 폴리머(A)가 라인 형상의 제 1 영역을 형성하고, 제 1 영역 간에 있어서 폴리머(B)가 라인 형상의 제 2 영역을 형성한다. 이 상분리 구조를 이용하여, 예를 들면 폴리머(B)를 포함하는 제 2 영역을 제거하면, 라인 앤드 스페이스(L/S)의 주기 패턴을 형성할 수 있다. 이 주기 패턴은, 반도체 소자와 같은 디바이스 제조용의 패턴으로서 적용될 수 있다.
또한, 도 3b는 폴리머(A)와 폴리머(B)의 폴리머 길이가 크게 상이할 때, 즉 폴리머(A)의 폴리머 길이가 폴리머(B)의 폴리머 길이보다 긴 경우의 상분리 구조를 나타내고 있다. 도 3b에 나타내는 경우는, 폴리머(A)의 상호 작용(척력)이 강하고, 폴리머(B)의 상호 작용(척력)이 약하다. 이러한 블록·코폴리머층(BCL)을 250℃ 정도로 열처리하면, 폴리머 간의 상호 작용의 강약에 기인하여, 폴리머(A)가 외측, 폴리머(B)가 내측에 자기 조직화한다. 즉, 폴리머(B)가 원기둥 형상으로 자기 조직화하여 제 2 영역을 형성하고, 당해 원기둥 형상의 영역을 둘러싸도록 폴리머(A)가 자기 조직화하여 제 1 영역을 형성한다. 이러한 제 1 영역 및 제 2 영역을 포함하는 상분리 구조를 이용하여, 예를 들면 제 2 영역을 제거하면, 홀의 주기 패턴을 형성할 수 있다. 이 주기 패턴도 반도체 소자와 같은 디바이스 제조용의 패턴으로서 적용될 수 있다.
다시 도 1을 참조하면, 방법(MT1)의 공정(ST2)에서는 블록·코폴리머층(BCL)의 상분리를 위한 처리가 행해진다. 일실시 형태의 공정(ST2)에서는, 웨이퍼(W)를 200℃ ~ 300℃의 온도로 가열함으로써, 블록·코폴리머층(BCL)에 상분리를 발생시킨다. 이 공정(ST2)에 의해, 도 2b에 나타내는 바와 같이, 블록·코폴리머층(BCL)에 있어서, 제 1 폴리머를 포함하는 제 1 영역(R1) 및 제 2 폴리머를 포함하는 제 2 영역(R2)이 형성된다. 상술한 바와 같이, 제 1 영역(R1) 및 제 2 영역(R2)은 교호로 마련된 라인 패턴이어도 된다. 혹은, 제 2 영역(R2)은 원기둥 형상의 영역이고, 제 1 영역(R1)이 원기둥 형상의 제 2 영역(R2)을 둘러싸고 있어도 된다.
이어지는 공정(ST3)에 앞서, 웨이퍼(W)는 플라즈마 처리 장치 내에 반송된다. 도 4는 방법(MT1)의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일실시 형태를 개략적으로 나타내는 도이다. 도 4에 나타내는 플라즈마 처리 장치(1)는, 용량 결합형의 평행 평판 플라즈마 처리 장치이고, 대략 원통 형상의 챔버(처리 용기)(10)를 가지고 있다. 챔버(10)는 접지되어 있다. 챔버(10)의 내면에는 알루마이트 처리(양극 산화 처리)가 실시되어 있다.
챔버(10)의 저부에는, 세라믹 등의 절연판(12)을 개재하여 원기둥 형상의 서셉터 지지대(14)가 배치되어 있다. 서셉터 지지대(14) 상에는, 예를 들면 알루미늄으로 구성된 서셉터(16)가 마련되어 있다.
서셉터(16)의 상면에는, 웨이퍼(W)를 정전 흡착력으로 유지하기 위한 정전 척(18)이 마련되어 있다. 이 정전 척(18)은, 도전막으로 이루어지는 척 전극(20)을 한 쌍의 절연층 또는 절연 시트의 사이에 개재한 것이다. 척 전극(20)에는 직류 전원(22)이 스위치(24)를 개재하여 전기적으로 접속되어 있다. 직류 전원(22)으로부터의 직류 전압에 의해, 웨이퍼(W)를 정전기력으로 정전 척(18)에 흡착 유지할 수 있도록 되어 있다. 정전 척(18)의 주위 또한 서셉터(16) 상에는, 에칭의 면내 균일성을 향상시키기 위한 포커스 링(26)이 배치되어 있다. 포커스 링(26)은, 예를 들면 실리콘제이다. 서셉터(16) 및 서셉터 지지대(14)의 측면에는, 예를 들면 석영제의 원통 형상의 내벽 부재(28)가 부착되어 있다.
서셉터 지지대(14)의 내부에는 냉매실(30)이 마련되어 있다. 냉매실(30)은, 예를 들면 서셉터 지지대(14) 내에서 환상(環狀)으로 연장되어 있다. 이 냉매실(30)에는, 외부 부착의 칠러 유닛으로부터 배관(32a, 32b)을 거쳐 소정 온도의 냉매(cw), 예를 들면 냉각수가 순환 공급된다. 냉매(cw)의 온도를 제어함으로써, 서셉터(16) 상의 웨이퍼(W)의 처리 온도는 제어된다. 또한 전열 가스 공급 기구(도시하지 않음)로부터의 전열 가스, 예를 들면 He 가스가, 가스 공급 라인(34)을 거쳐 정전 척(18)의 상면과 웨이퍼(W)의 이면과의 사이로 공급된다.
또한 서셉터(16)에는, 플라즈마 생성용의 제 1 고주파 전원(36), 이온 인입용의 제 2 고주파 전원(38)이 각각 정합기(40, 42) 및 급전봉(44, 46)을 개재하여 전기적으로 접속되어 있다.
제 1 고주파 전원(36)은 플라즈마 생성에 적합한 주파수, 예를 들면 40 MHz의 제 1 주파수의 전력을 발생한다. 또한, 제 1 주파수는 60 MHz 혹은 100 MHz와 같은 주파수이어도 된다. 한편, 제 2 고주파 전원(38)은, 서셉터(16) 상의 웨이퍼(W)에 플라즈마의 이온을 인입하는데 적합한 비교적 저주파의 주파수, 예를 들면 13 MHz의 제 2 주파수의 전력을 발생한다.
서셉터(16)의 상방에는, 당해 서셉터와 평행하게 대면하도록 상부 전극(48)이 마련되어 있다. 이 상부 전극(48)은, 전극판(50) 및 당해 전극판(50)을 착탈 가능하게 지지하는 전극 지지체(52)로 구성되어 있다. 전극판(50)에는 다수의 가스홀(50a)이 형성되어 있다. 전극판(50)은, 예를 들면 Si, SiC와 같은 반도체 재료로 구성될 수 있다. 또한 전극 지지체(52)는, 예를 들면 알루미늄으로 구성되고, 그 표면에는 알루마이트 처리가 실시되어 있다. 이들 전극판(50) 및 전극 지지체(52)는, 챔버(10)의 상부에 링 형상의 절연체(54)를 개재하여 장착되어 있다. 링 형상의 절연체(54)는, 예를 들면 알루미나로 구성될 수 있다. 이러한 상부 전극(48)과 서셉터(16)의 사이에는 플라즈마 생성 공간, 즉 처리 공간(S)이 설정된다.
전극 지지체(52)에는 가스 버퍼실(56)이 형성되어 있다. 또한 전극 지지체(52)에는, 가스 버퍼실(56)과 전극판(50)의 가스홀(50a)을 연통시키는 다수의 가스 통기홀(52a)이 형성되어 있다. 가스 버퍼실(56)에는, 가스 공급관(58)을 개재하여 가스 공급원(60)이 접속되어 있다. 가스 공급관(58)에는, 매스 플로우 컨트롤러(MFC)(62) 및 개폐 밸브(64)가 마련되어 있다. 가스 공급원(60)으로부터 처리 가스가 가스 버퍼실(56)로 도입되면, 전극판(50)의 가스홀(50a)로부터 서셉터(16) 상의 웨이퍼(W)를 향해 처리 공간(S)으로 처리 가스가 샤워 형상으로 분출된다. 이와 같이, 상부 전극(48)은 처리 공간(S)으로 처리 가스를 공급하기 위한 샤워 헤드를 겸하고 있다.
서셉터(16) 및 서셉터 지지대(14)와 챔버(10)의 측벽과의 사이에 형성되는 환상의 공간은 배기 공간으로 되어 있다. 이 배기 공간의 바닥에는 챔버(10)의 배기구(72)가 마련되어 있다. 이 배기구(72)에는, 배기관을 개재하여 배기 장치(76)가 접속되어 있다. 배기 장치(76)는 터보 분자 펌프 등의 진공 펌프를 가지고 있고, 챔버(10)의 내부, 특히 처리 공간(S)을 원하는 진공도까지 감압할 수 있도록 되어 있다. 또한, 챔버(10)의 측벽에는 웨이퍼(W)의 반입반출구(78)를 개폐하는 게이트 밸브(80)가 장착되어 있다.
챔버(10)의 외부에는 가변 직류 전원(82)이 마련되어 있다. 이 가변 직류 전원(82)의 일방의 단자, 즉 출력 단자는 스위치(84) 및 직류 급전 라인(85)을 개재하여 상부 전극(48)에 전기적으로 접속되어 있다. 가변 직류 전원(82)은 음의 직류 전압을 발생할 수 있다. 또한, 음의 직류 전압은 -900 V ~ 0 V의 범위의 전압이며, 예를 들면 -900 V의 전압이다. 가변 직류 전원(82) 타방의 단자는 접지되어 있다. 가변 직류 전원(82)의 출력(전압, 전류)의 절대값 및 스위치(84)의 온·오프 전환은, 후술하는 제어부(88)로부터의 지시하에서 DC 컨트롤러(83)에 의해 제어되도록 되어 있다.
직류 급전 라인(85)의 도중에는 필터 회로(86)가 마련되어 있다. 필터 회로(86)는 가변 직류 전원(82)으로부터의 직류 전압(VDC)을 상부 전극(48)에 인가한다. 또한 필터 회로(86)는, 서셉터(16)로부터 처리 공간(S) 및 상부 전극(48)을 통하여 직류 급전 라인(85)에 유입되는 고주파를 접지 라인으로 흘려, 당해 고주파의 가변 직류 전원(82)측으로의 유입을 방지한다.
제어부(88)는 CPU(Central Processing Unit), ROM(Read Only Memory), RAM(Random Access Memory)을 가지며, CPU는 예를 들면 RAM에 기억된 각종 레시피에 따라 프로세스의 실행을 제어한다.
이 플라즈마 처리 장치(1)에 있어서 웨이퍼(W)를 에칭할 때에는, 먼저 게이트 밸브(80)가 개구되고, 반송 암 상에 유지된 웨이퍼(W)가 챔버(10) 내로 반입된다. 그리고, 웨이퍼(W)는 정전 척(18) 상에 배치된다. 웨이퍼(W)의 반입 후, 게이트 밸브(80)가 닫히고, 가스 공급원(60)으로부터 처리 가스가 정해진 유량 및 유량비로 챔버(10) 내에 도입되고, 배기 장치(76)에 의해 챔버(10) 내의 압력이 설정값으로 감압된다. 또한, 제 1 고주파 전원(36)으로부터 고주파 전력이 서셉터(16)에 공급되고, 필요에 따라 제 2 고주파 전원(38)으로부터도 고주파 바이어스 전력이 서셉터(16)에 공급된다. 이에 의해, 샤워 헤드로부터 샤워 형상으로 도입된 처리 가스가 여기되어 플라즈마가 생성된다. 이 플라즈마 중의 라디칼, 이온과 같은 활성종에 의해 웨이퍼(W)가 에칭된다.
다시 도 1을 참조한다. 도 1에 나타내는 바와 같이, 공정(ST2) 후, 공정(ST3) 전에, 웨이퍼(W)는 플라즈마 처리 장치의 챔버 내에 수용되고, 정전 척 상에 배치된다. 그리고, 방법(MT1)에서는 공정(ST3)이 행해진다.
공정(ST3)에서는 블록·코폴리머층(BCL)의 제 2 영역(R2)이, 당해 제 2 영역(R2)의 막 두께의 도중까지 에칭된다. 공정(ST3)을 플라즈마 처리 장치(1)로 실시하는 경우에는, 가스 공급원(60)으로부터 처리 가스가 챔버(10) 내로 공급되고, 배기 장치(76)에 의해 챔버(10) 내의 압력이 설정값으로 감압된다. 또한, 제 1 고주파 전원(36)으로부터 고주파 전력이 서셉터(16)에 공급된다. 또한 공정(ST3)에서는 필요에 따라, 제 2 고주파 전원(38)으로부터의 고주파 바이어스 전력이 서셉터(16)에 공급되어도 된다. 공정(ST3)에서 이용되는 처리 가스는, 제 2 폴리머를 포함하는 제 2 영역(R2)을 에칭하기 위한 처리 가스이므로, 산소를 포함할 수 있다. 예를 들면, 이 처리 가스는 O2 가스를 포함할 수 있다. 또한, 당해 처리 가스는 Ar가스와 같은 희가스를 더 포함하고 있어도 된다.
상기 공정(ST3)에서는, 산소의 활성종에 의해 유기 재료로 구성된 블록·코폴리머층(BCL)이 그 표면부터 에칭된다. 여기서, 제 1 폴리머로 구성된 제 1 영역(R1)보다 제 2 폴리머로 구성된 제 2 영역(R2)의 에칭 레이트가 높다. 따라서, 공정(ST3)에 의해, 제 2 영역(R2)의 막 두께가 크게 감소한다. 그 결과, 도 2c에 나타내는 바와 같이, 제 2 영역(R2)의 표면의 높이는, 제 1 영역(R1)의 표면의 높이보다 낮아진다. 즉, 제 2 영역(R2)은, 제 1 영역(R1)보다 오목한 상태가 된다.
이어서, 방법(MT1)에서는 공정(ST4)이 행해진다. 공정(ST4)에서는, 웨이퍼(W)에 대하여 이차 전자가 조사된다. 플라즈마 처리 장치(1)로 공정(ST4)을 행하는 경우에는, 플라즈마 처리 장치(1)의 챔버(10) 내로 가스 공급원(60)으로부터, 양이온을 발생시키기 위한 처리 가스가 공급되고, 배기 장치(76)에 의해 챔버(10) 내의 압력이 설정값으로 감압된다. 또한, 상부 전극(48)에 가변 직류 전원(82)으로부터 음의 직류 전압이 부여된다. 공정(ST4)에서 이용되는 처리 가스는, 그 여기 시에 양이온을 발생시키는 것이 가능한 것이며, 예를 들면 H2 가스, Ar 가스와 같은 희가스, 및 CF4 가스와 같은 플루오르 카본계 가스 중 어느 가스, 또는 이들 가스 중 일종 이상의 혼합 가스일 수 있다. 또한, 공정(ST4)에서는 처리 가스를 여기시키기 위하여, 제 1 고주파 전원(36)으로부터 고주파 전력이 서셉터(16)에 공급된다. 또한 공정(ST4)에서는 필요에 따라, 제 2 고주파 전원(38)으로부터의 고주파 바이어스 전력이 서셉터(16)에 공급되어도 된다.
여기서, 도 5를 참조한다. 도 5는 공정(ST4)의 원리를 설명하기 위한 도이다. 도 5에 있어서, 원에 의해 둘러싸인 '+'는 양이온을 나타내고 있고, 원에 의해 둘러싸인 '-'가 이차 전자를 나타내고 있다. 처리 공간(S)에 처리 가스가 공급되고, 제 1 고주파 전원(36)으로부터 고주파 전력이 서셉터(16)에 공급되면, 처리 가스가 여기되고, 처리 공간(S) 내에서 양이온이 발생한다. 처리 공간(S)에 양이온이 생성되어 있는 상태에서 상부 전극(48)에 음의 직류 전압이 인가되면, 도 5에 나타내는 바와 같이, 양이온은 상부 전극(48)에 충돌한다. 이에 의해, 상부 전극(48)으로부터 이차 전자가 발생하고, 당해 이차 전자가 웨이퍼(W)에 조사된다. 이차 전자가 웨이퍼(W)의 표면에 조사되면, 제 1 영역(R1)을 구성하는 제 1 폴리머가 경화된다. 한편, 제 1 영역(R1)보다 오목한 제 2 영역(R2)에는, 조사되는 이차 전자의 양이 적어지거나, 또는 이차 전자가 조사되지 않는다. 이는, 제 2 영역(R2)이 좁은 폭을 가지고 오목하기 때문이거나, 오목한 제 2 영역(R2) 상에 체재하는 양이온의 중화에 이차 전자가 소비되기 때문이거나, 또는 그 쌍방의 영향에 의한 것이라고 추측된다. 이 공정(ST4)의 결과, 제 1 영역(R1)의 경화가 제 2 영역(R2)의 경화보다 촉진된다.
이어서, 도 1에 나타내는 바와 같이, 방법(MT1)에서는 공정(ST5)이 행해진다. 공정(ST5)에서는 블록·코폴리머층(BCL)의 제 2 영역(R2)이 추가로 에칭된다. 일실시 형태에서는, 제 2 영역(R2)은 하지층(UL)의 표면까지 에칭된다. 공정(ST5)을 플라즈마 처리 장치(1)로 실시하는 경우에는, 당해 공정(ST5)은 공정(ST3)의 에칭과 동일하게 행해진다. 즉 공정(ST5)에서는, 가스 공급원(60)으로부터 처리 가스가 챔버(10) 내에 공급되고, 배기 장치(76)에 의해 챔버(10) 내의 압력이 설정값으로 감압된다. 또한, 제 1 고주파 전원(36)으로부터 고주파 전력이 서셉터(16)에 공급된다. 또한 공정(ST5)에서는 필요에 따라, 제 2 고주파 전원(38)으로부터의 고주파 바이어스 전력이 서셉터(16)에 공급되어도 된다. 공정(ST5)에서 이용되는 처리 가스는, 제 2 폴리머를 포함하는 제 2 영역(R2)을 에칭하기 위한 처리 가스이므로, 산소를 포함할 수 있다. 예를 들면, 이 처리 가스는 O2 가스를 포함할 수 있다. 또한, 당해 처리 가스는 Ar 가스와 같은 희가스를 더 포함하고 있어도 된다.
상술한 바와 같이, 공정(ST4)의 처리 결과, 제 2 영역(R2)과 비교하여 제 1 영역(R1)의 경화가 진행되어 있다. 따라서 공정(ST5)에서는, 공정(ST3)과 비교하여, 제 1 영역(R1)의 에칭 레이트보다 제 2 영역(R2)의 에칭 레이트가 높아진다. 즉, 공정(ST4)의 처리 결과, 공정(ST5)에서는 제 2 영역(R2)의 에칭이 선택적으로 행해진다. 이 공정(ST5)의 결과, 도 2d에 나타내는 바와 같이, 제 1 영역(R1)이 하지층(UL) 상에 남겨진다. 이 제 1 영역(R1)에 의해 형성되는 패턴은 하지층(UL)을 에칭하기 위한 마스크로서 이용될 수 있다.
이하, 실험예를 들어 본 발명에 대하여 더욱 상세하게 설명을 하지만, 본 발명은 이들 실험예에 한정되는 것은 아니다.
(실험예 1 및 비교예 1의 작성)
먼저, 제 1 폴리머로서 PS를 포함하고 제 2 폴리머로서 PMMA를 포함하는 블록·코폴리머층을 웨이퍼 상에 형성했다(공정(ST1)). 이어서, 제 2 폴리머가 원기둥 형상의 제 2 영역을 형성하고, 제 1 폴리머가 당해 제 2 영역을 둘러싸고 제 1 영역을 형성하도록, 웨이퍼를 250℃의 온도로 가열했다(공정(ST2)). 이어서, 이하에 나타내는 처리 조건의 공정(ST3 ~ ST5)을 플라즈마 처리 장치(1)를 이용하여 행하여, 실험예 1의 웨이퍼를 얻었다.
(공정(ST3)의 조건)
챔버(10) 내 압력 : 75 mT (10 Pa)
제 1 고주파 전원(36)의 고주파 전력 : 40 MHz, 100 W
제 2 고주파 전원의 고주파 바이어스 전력 : 13 MHz, 0 W
가변 직류 전원(82)의 직류 전압 : 0 V
처리 가스 : 50 sccm의 O2, 850 sccm의 Ar
웨이퍼 온도 : 30℃
처리 시간 : 10 초
(공정(ST4)의 조건)
챔버(10) 내 압력 : 50 mT (6.666 Pa)
제 1 고주파 전원(36)의 고주파 전력 : 40 MHz, 300 W
제 2 고주파 전원의 고주파 바이어스 전력 : 13 MHz, 0 W
가변 직류 전원(82)의 직류 전압 : -900 V
처리 가스 : 150 sccm의 H2, 1200 sccm의 Ar, 30 sccm의 CF4
웨이퍼 온도 : 30℃
처리 시간 : 20 초
(공정(ST5)의 조건)
챔버(10) 내 압력 : 75 mT (10 Pa)
제 1 고주파 전원(36)의 고주파 전력 : 40 MHz, 100 W
제 2 고주파 전원의 고주파 바이어스 전력 : 13 MHz, 0 W
가변 직류 전원(82)의 직류 전압 : 0 V
처리 가스 : 50 sccm의 O2, 850 sccm의 Ar
웨이퍼 온도 : 30℃
처리 시간 : 10 초
또한 비교예 1의 작성을 위하여, 실험예 1의 작성에 있어서의 공정(ST1)과 공정(ST2)의 처리 조건과 동일한 처리 조건의 처리를 행한 후, 이하에 나타내는 처리 조건의 에칭을 플라즈마 처리 장치(1)를 이용하여 행하고, 비교예 1의 웨이퍼를 얻었다.
(비교예 1의 작성에 있어서의 에칭 조건)
챔버(10) 내 압력 : 75 mT (10 Pa)
제 1 고주파 전원(36)의 고주파 전력 : 40 MHz, 100 W
제 2 고주파 전원의 고주파 바이어스 전력 : 13 MHz, 0 W
가변 직류 전원(82)의 직류 전압 : 0 V
처리 가스 : 50 sccm의 O2, 850 sccm의 Ar
웨이퍼 온도 : 30℃
처리 시간 : 20 초
(실험예 1 및 비교예 1의 평가)
실험예 1의 웨이퍼 및 비교예 1의 웨이퍼의 단면 및 상면의 SEM 사진을 촬영했다. 그리고 도 6a에 나타내는 바와 같이, 단면 SEM 사진을 이용하여, 제 1 영역(R1)의 막 두께의 처리 전후의 변화량, 제 2 영역(R2)의 막 두께의 처리 전후의 변화량을 구하고, 이들 변화량을 각각, 제 1 영역(R1)의 에칭량(EA1), 제 2 영역(R2)의 에칭량(EA2)으로 했다. 그리고, 실험예 1의 웨이퍼 및 비교예 1의 웨이퍼의 각각에 대하여 EA2 / EA1을 산출했다. 또한, EA2 / EA1의 수치가 큰 것은, 제 1 영역(R1)에 대하여 제 2 영역(R2)이 보다 선택적으로 에칭되어 있는 것을 나타낸다. 또한 도 6b에 나타내는 바와 같이, 상면의 SEM 사진을 이용하여, 제 2 영역(R2)이 에칭됨으로써 형성되는 개구의 장경(Ma)과 단경(Mi)을 구하고, Ma / Mi을 당해 개구의 진원도를 나타내는 파라미터로서 산출했다. 또한, Ma / Mi이 1에 가까울수록, 개구가 진원에 가까운 것을 나타내고 있다. 이러한 평가 결과, 실험예 1의 EA2 / EA1은 13.8이고, 실험예 1의 Ma / Mi은 1.15였다. 한편, 비교예 1의 EA2 / EA1은 8.0이고, 비교예 1의 Ma / Mi은 1.21이었다. 이상의 결과로부터, 실험예 1의 작성에 이용한 방법(MT1)은, 비교예 1의 작성에 이용한 방법, 즉 이차 전자를 조사하는 공정(ST4)의 처리를 행하지 않고 블록·코폴리머층을 에칭하는 방법에 비해, 제 2 영역(R2)을 보다 선택적으로 에칭하는 것이 가능해지고, 또한 제 2 영역(R2)의 에칭 후에 형성되는 개구가 보다 진원에 가까워지도록 당해 제 2 영역(R2)을 에칭하는 것이 가능하다는 것이 확인되었다.
(실험예 2 ~ 3 및 비교예 2의 작성)
실험예 1의 작성에 있어서의 처리 조건과 동일 조건으로 공정(ST1) ~ 공정(ST5)을 행하고, 실험예 2의 웨이퍼를 얻었다. 또한, 실험예 2의 작성에 있어서의 처리 조건과는, 공정(ST3)의 처리 시간이 5 초, 공정(ST5)의 처리 시간이 15 초인 점에 있어서만 상이한 처리 조건으로 공정(ST1) ~ 공정(ST5)을 행하고, 실험예 3의 웨이퍼를 얻었다. 또한, 실험예 2의 작성에 있어서의 공정(ST1) 및 공정(ST2)의 처리 조건과 동일 처리 조건으로 블록·코폴리머층을 얻은 후, 이하에 나타내는 처리 조건의 경화 처리 및 에칭을 행하여, 비교예 2의 웨이퍼를 얻었다.
(비교예 2의 작성에 있어서의 경화 처리의 조건)
챔버(10) 내 압력 : 50 mT (6.666 Pa)
제 1 고주파 전원(36)의 고주파 전력 : 40 MHz, 300 W
제 2 고주파 전원의 고주파 바이어스 전력 : 13 MHz, 0 W
가변 직류 전원(82)의 직류 전압 : -900 V
처리 가스 : 150 sccm의 H2, 1200 sccm의 Ar, 30 sccm의 CF4
웨이퍼 온도 : 30℃
처리 시간 : 20 초
(비교예 2의 작성에 있어서의 에칭 조건)
챔버(10) 내 압력 : 75 mT (10 Pa)
제 1 고주파 전원(36)의 고주파 전력 : 40 MHz, 100 W
제 2 고주파 전원의 고주파 바이어스 전력 : 13 MHz, 0 W
가변 직류 전원(82)의 직류 전압 : 0 V
처리 가스 : 50 sccm의 O2, 850 sccm의 Ar
웨이퍼 온도 : 30℃
처리 시간 : 20 초
(실험예 2 ~ 3 및 비교예 2의 평가)
실험예 2 ~ 3의 웨이퍼 및 비교예 2의 웨이퍼의 단면 및 상면의 SEM 사진을 촬영했다. 그리고, 실험예 2 ~ 3 및 비교예 2의 웨이퍼에 대해서도, EA2 / EA1 및 Ma / Mi를 구했다. 이러한 평가의 결과, 실험예 2의 EA2 / EA1은 13.8이고, 실험예 2의 Ma / Mi은 1.15였다. 또한, 실험예 3의 EA2 / EA1은 10.9이고, 실험예 3의 Ma / Mi은 1.33이었다. 또한, 비교예 2의 EA2 / EA1은 7.0이고, 비교예 2의 Ma / Mi은 1.38이었다.
이상의 평가 결과로부터, 제 1 영역(R1)과 제 2 영역(R2)의 표면의 높이를 상이하게 하기 위한 에칭, 즉 제 2 영역(R2)을 제 1 영역(R1)보다 오목하게 하기 위한 에칭을 행하지 않고, 이차 전자의 조사를 행하고, 그 후에 블록·코폴리머층의 에칭을 행한 비교예 2에서는, 제 1 영역(R1)의 에칭에 대한 제 2 영역(R2)의 에칭의 선택비가 실험예 2 및 실험예 3과 비교하여 상당히 낮고, 에칭 후에 형성되는 개구의 진원도도, 실험예 2와 비교하여 상당히 낮아지는 것이 확인되었다. 이 원인은, 제 2 영역(R2)을 제 1 영역(R1)보다 오목하게 하지 않고 이차 전자의 조사를 행하면, 제 1 영역(R1)과 마찬가지로 제 2 영역(R2)도 경화되고, 그 후의 에칭에 있어서 제 1 영역(R1)에 대하여 제 2 영역(R2)을 선택적으로 에칭할 수 없게 되기 때문인 것이라고 상정된다. 한편, 실험예 2 및 실험예 3의 작성에 이용한 방법(MT1)에 의하면, 비교예 2의 작성에 이용한 방법과 비교하여, 제 2 영역(R2)을 보다 선택적으로 에칭하는 것이 가능해지고, 또한 제 2 영역(R2)의 에칭 후에 형성되는 개구가 보다 진원에 가까워지도록 당해 제 2 영역(R2)을 에칭하는 것이 가능하다는 것이 확인되었다. 또한, 실험예 2와 실험예 3의 평가 결과의 대비로부터, 이차 전자를 조사하기 전에, 5 초의 에칭을 행하는 것보다 10 초의 에칭을 행하는 편이, 제 2 영역(R2)을 보다 선택적으로 에칭하는 것이 가능해지고, 또한 제 2 영역(R2)의 제거 후에 형성되는 홀의 형상이 보다 진원에 가까워지는 것이 확인되었다.
이상, 본 발명의 일실시 형태에 대하여 설명했지만, 상기 실시 형태에 한정되지 않고, 각종 변형 태양을 구성하는 것이 가능하다. 예를 들면, 블록·코폴리머는 PS-b-PMMA에 한정되는 것은 아니다. 블록·코폴리머는, 예를 들면 PS-b-PMMA 이외의 기타 쇄상(鎖狀) 블록·코폴리머, 또는 다른 구조를 가지는 블록·코폴리머, 예를 들면 성형(星型) 코폴리머, 분기 코폴리머, 초분기 코폴리머 및 그래프트·코폴리머이어도 된다.
블록은 각종 상이한 중합 가능한 모노머로부터 유도할 수 있고, 여기서 블록은, 이에 한정되지 않지만, 폴리디엔을 포함하는 폴리올레핀, 폴리(알킬렌 옥사이드)(예를 들면, 폴리(에틸렌 옥사이드), 폴리(프로필렌 옥사이드), 폴리(부틸렌 옥사이드), 또는 이들의 랜덤 또는 블록·코폴리머 등)를 포함하는 폴리에테르, 폴리((메타)아크릴레이트), 폴리스티렌, 폴리에스테르, 폴리오가노 실록산, 폴리오가노게르만 등을 포함할 수 있다.
블록·코폴리머의 블록은 모노머로서, C2-30 올레핀모노머, C1-30 알코올 유래의 (메타)아크릴레이트모노머, Fe, Si, Ge, Sn, Al, Ti를 베이스로 하는 것을 포함하는 무기 함유 모노머, 또는 상술의 모노머의 적어도 1 개를 포함하는 조합을 포함할 수 있다. 블록 내에 이용하는 모노머는, C2-30 올레핀모노머로서, 에틸렌, 프로필렌, 1 - 부텐, 1, 3 - 부타디엔, 이소프렌, 초산비닐, 디히드로피란, 노보넨, 무수 말레산, 스티렌, 4 - 히드록시 스티렌, 4 - 아세톡시스티렌, 4-메틸 스티렌, 또는 α - 메틸 스티렌을 포함할 수 있다. 모노머는, (메타)아크릴레이트모노머로서, 메틸(메타)아크릴레이트, 에틸(메타)아크릴레이트, n - 프로필(메타)아크릴레이트, 이소프로필(메타)아크릴레이트, n - 부틸(메타)아크릴레이트, 이소부틸(메타)아크릴레이트, n - 펜틸(메타)아크릴레이트, 이소펜틸(메타)아크릴레이트, 네오펜틸(메타)아크릴레이트, n - 헥실(메타)아크릴레이트, 시클로헥실(메타)아크릴레이트, 이소보닐(메타)아크릴레이트, 또는 히드록시 에틸(메타)아크릴레이트를 포함할 수 있다. 이들 모노머의 2 개 또는 그 이상의 조합을 이용할 수 있다. 호모폴리머인 블록은, 스티렌(예를 들면, 폴리스티렌 블록), 또는 폴리(메틸 메타크릴레이트)와 같은 (메타)아크릴레이트·호모폴리머·블록을 이용하여 조제되는 블록을 포함할 수 있다. 랜덤·블록은, 예를 들면 랜덤으로 공중합 된 스티렌 및 메틸 메타크릴레이트(예를 들면, 폴리(스티렌 - co - 메틸 메타크릴레이트))의 블록을 포함할 수 있다. 대체의 코폴리머·블록은 스티렌 및 말레인 산 무수물의 블록을 포함할 수 있고, 이는 대부분의 조건하에서 말레인 산 무수물이 호모폴리머화할 수 없기 때문에, 스티렌 말렌산 무수물 2 분자 반복 구조를 형성하는(예를 들면, 폴리(스티렌 - alt - 말렌산 무수물)) 것으로 알려져 있다. 이러한 블록은 예시적인 것으로, 이에 한정되는 것은 아니다.
또한 블록·코폴리머는, 예를 들면 폴리(스티렌 - b - 비닐피리딘), 폴리(스티렌 - b - 부타디엔), 폴리(스티렌 - b - 이소프렌), 폴리(스티렌 - b - 메틸 메타크릴레이트), 폴리(스티렌 - b - 알케닐 방향족), 폴리(이소프렌 - b - 에틸렌 옥사이드), 폴리(스티렌 - b - (에틸렌 - 프로필렌)), 폴리(에틸렌 옥사이드 - b - 카프로락톤), 폴리(부타디엔 - b - 에틸렌 옥사이드), 폴리(스티렌 - b - t - 부틸(메타) 아크릴레이트), 폴리(메틸 메타크릴레이트 - b - t - 부틸 메타크릴레이트), 폴리(에틸렌 옥사이드 - b - 프로필렌 옥사이드), 폴리(스티렌 - b - 테트라히드로푸란), 폴리(스티렌 - b - 이소프렌 - b - 에틸렌 옥사이드), 폴리(스티렌 - b - 디메틸실록산), 폴리(메틸 메타크릴레이트 - b - 디메틸실록산), 또는 상술의 블록·코폴리머의 적어도 1 개를 포함한 조합 등의 디블록 또는 트리블록·코폴리머를 포함한다.
블록·코폴리머는, 한층 더 처리를 행할 수 있는 전체적인 분자량 및 다분산성을 가지는 것이 바람직하다. 예를 들면, 블록·코폴리머는 3,000 내지 400,000 g/mol의 중량 평균 분자량(Mw)을 가질 수 있다. 마찬가지로, 블록·코폴리머는 1,000 내지 200,000의 수평균 분자량(Mn)을 가질 수 있다. 블록·코폴리머는 또한, 1.01 내지 6의 다분산성(Mw / Mn)을 가질 수 있으나, 그것에 특별히 한정되지 않는다. Mw 및 Mn의 양방의 분자량은, 예를 들면 겔 침투 크로마토 그래프에 의해, 폴리스티렌 표준에 대하여 교정되는 유니버설 교정법를 이용하여 결정할 수 있다.
1 : 플라즈마 처리 장치
10 : 챔버
16 : 서셉터
18 : 정전 척
36 : 제 1 고주파 전원
38 : 제 2 고주파 전원
48 : 상부 전극
82 : 가변 직류 전원
W : 웨이퍼
BCL : 블록·코폴리머층
R1 : 제 1 영역
R2 : 제 2 영역.

Claims (2)

  1. 피처리체의 하지층 상에 패턴을 형성하는 방법으로서,
    상기 하지층 상에 제 1 폴리머 및 제 2 폴리머를 포함하는 자기 조직화 가능한 블록·코폴리머층을 형성하는 공정과,
    상기 블록·코폴리머층에 상기 제 1 폴리머를 포함하는 제 1 영역 및 상기 제 2 폴리머를 포함하는 제 2 영역을 형성하도록 상기 피처리체를 처리하는 공정과,
    상기 피처리체를 처리하는 공정 후, 용량 결합형의 플라즈마 처리 장치 내에 있어서 상기 제 2 영역의 막 두께의 도중까지 상기 제 2 영역을 에칭하는 공정과,
    상기 제 2 영역을 에칭하는 공정 후, 상기 플라즈마 처리 장치의 상부 전극에 음의 직류 전압을 인가하여 상기 상부 전극으로부터 이차 전자를 발생시키고, 상기 이차 전자를 상기 피처리체에 조사하는 공정과,
    상기 이차 전자를 상기 피처리체에 조사하는 공정 후, 상기 플라즈마 처리 장치 내에 있어서 상기 제 2 영역을 추가로 에칭하는 공정을 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 폴리머는 폴리스티렌이고, 상기 제 2 폴리머는 폴리메틸 메타크릴레이트인 것을 특징으로 하는 방법.
KR1020157024987A 2013-04-16 2014-04-09 패턴을 형성하는 방법 KR102113278B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013085940A JP6029522B2 (ja) 2013-04-16 2013-04-16 パターンを形成する方法
JPJP-P-2013-085940 2013-04-16
PCT/JP2014/060307 WO2014171377A1 (ja) 2013-04-16 2014-04-09 パターンを形成する方法

Publications (2)

Publication Number Publication Date
KR20150143435A KR20150143435A (ko) 2015-12-23
KR102113278B1 true KR102113278B1 (ko) 2020-05-21

Family

ID=51731320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157024987A KR102113278B1 (ko) 2013-04-16 2014-04-09 패턴을 형성하는 방법

Country Status (8)

Country Link
US (1) US9412618B2 (ko)
EP (1) EP2975633B1 (ko)
JP (1) JP6029522B2 (ko)
KR (1) KR102113278B1 (ko)
CN (1) CN105051870B (ko)
SG (1) SG11201507705TA (ko)
TW (1) TWI594320B (ko)
WO (1) WO2014171377A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2823975T3 (es) 2010-10-27 2021-05-11 Rize Inc Proceso y aparato para la fabricación de objetos tridimensionales
US9733566B2 (en) * 2015-03-17 2017-08-15 Tokyo Electron Limited Spin-on layer for directed self assembly with tunable neutrality
JP6643876B2 (ja) * 2015-11-26 2020-02-12 東京エレクトロン株式会社 エッチング方法
CN105845553B (zh) * 2016-04-01 2018-06-01 江苏大学 基于碳化硅衬底的石墨烯场效应晶体管阵列的制备方法
CN108231984A (zh) * 2018-01-31 2018-06-29 华南理工大学 一种相分离手段实现的钙钛矿图案化膜片及其制作方法
CN116837349A (zh) * 2018-07-26 2023-10-03 东京毅力科创株式会社 等离子体处理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006076603A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Printable electrical conductors
US20100210114A1 (en) 2009-02-18 2010-08-19 Tokyo Electron Limited Plasma processing method

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5079600A (en) * 1987-03-06 1992-01-07 Schnur Joel M High resolution patterning on solid substrates
JPH0224661A (ja) 1988-07-14 1990-01-26 Fujitsu Ltd レジスト・パターン形成方法
DK1704585T3 (en) * 2003-12-19 2017-05-22 Univ North Carolina Chapel Hill Methods for preparing isolated micro- and nanostructures using soft lithography or printing lithography
JP4827081B2 (ja) * 2005-12-28 2011-11-30 東京エレクトロン株式会社 プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
US7347953B2 (en) 2006-02-02 2008-03-25 International Business Machines Corporation Methods for forming improved self-assembled patterns of block copolymers
JP4421582B2 (ja) * 2006-08-15 2010-02-24 株式会社東芝 パターン形成方法
US7968453B2 (en) * 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
US8343578B2 (en) * 2006-10-30 2013-01-01 International Business Machines Corporation Self-assembled lamellar microdomains and method of alignment
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP5578782B2 (ja) * 2008-03-31 2014-08-27 東京エレクトロン株式会社 プラズマ処理方法及びコンピュータ読み取り可能な記憶媒体
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
WO2011036816A1 (ja) * 2009-09-28 2011-03-31 株式会社 東芝 パターン形成方法
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
JP5662079B2 (ja) 2010-02-24 2015-01-28 東京エレクトロン株式会社 エッチング処理方法
JP5893864B2 (ja) * 2011-08-02 2016-03-23 東京エレクトロン株式会社 プラズマエッチング方法
CN102983065B (zh) * 2011-09-06 2015-12-16 中芯国际集成电路制造(北京)有限公司 图案、掩模图案形成方法和半导体器件制造方法
KR20130034778A (ko) * 2011-09-29 2013-04-08 주식회사 동진쎄미켐 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법
JP5973763B2 (ja) * 2012-03-28 2016-08-23 東京エレクトロン株式会社 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006076603A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Printable electrical conductors
US20100210114A1 (en) 2009-02-18 2010-08-19 Tokyo Electron Limited Plasma processing method

Also Published As

Publication number Publication date
CN105051870B (zh) 2017-03-29
EP2975633A4 (en) 2016-10-26
US20160042970A1 (en) 2016-02-11
JP6029522B2 (ja) 2016-11-24
CN105051870A (zh) 2015-11-11
US9412618B2 (en) 2016-08-09
TW201507023A (zh) 2015-02-16
KR20150143435A (ko) 2015-12-23
SG11201507705TA (en) 2015-10-29
EP2975633B1 (en) 2019-09-11
TWI594320B (zh) 2017-08-01
EP2975633A1 (en) 2016-01-20
WO2014171377A1 (ja) 2014-10-23
JP2014209514A (ja) 2014-11-06

Similar Documents

Publication Publication Date Title
KR102038653B1 (ko) 자기 조직화 가능한 블록 코폴리머를 이용하여 주기 패턴을 형성하는 방법 및 장치
KR102113278B1 (ko) 패턴을 형성하는 방법
US9691643B2 (en) Etching apparatus
WO2015041043A1 (ja) エッチング方法
JP6170378B2 (ja) エッチング方法
KR102310841B1 (ko) 레지스트 리플로우 온도 향상을 위한 직류 중첩 경화
KR102130229B1 (ko) 에칭 방법
JP6643876B2 (ja) エッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant