KR102088692B1 - 신뢰성 있는 표면 실장 집적 전력 모듈 - Google Patents

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Abstract

개선된 열 기계적 신뢰성 및 더 강인한 제 2 레벨 패키지 상호접속부를 도출하는 표면 실장 패키징 구조체가 개시된다. 표면 실장 패키징 구조체는 유전체 층, 유전체 층에 부착된 반도체 디바이스, 반도체 디바이스에 전기적으로 연결된 제 1 레벨 금속 상호접속 구조체, 및 제 1 레벨 금속 상호접속 구조체에 전기적으로 연결되고 반도체 디바이스의 대향하는 측 상의 유전체 층에 형성되는 제 2 레벨 I/O 접속부를 포함하고, 제 2 레벨 I/O 접속부는 서브 모듈을 외부 회로에 접속시키도록 구성된다. 서브 모듈의 반도체 디바이스는 다층 기판 구조체의 제 1 표면에 부착되고, 표면 실장 구조체 내 갭을 충진하고 표면 실장 구조체에 추가의 구조적 통합성을 제공하도록 유전체 층과 다층 기판 구조체 사이에 절연 재료가 위치된다.

Description

신뢰성 있는 표면 실장 집적 전력 모듈{RELIABLE SURFACE MOUNT INTEGRATED POWER MODULE}
본 발명의 실시예들은 전반적으로 반도체 디바이스를 패키징하는 구조체 및 방법에 관한 것이며, 특히, 개선된 열 기계적 신뢰성 및 더 강인한 제 2 레벨 패키지 상호접속을 도출하는 표면 실장 패키징 구조체에 관한 것이다.
표면 실장 기술은 표면 실장 컴포넌트 또는 패키지가 인쇄 회로 기판(printed circuit board: PCB) 또는 다른 유사한 외부 회로에 직접 실장되는 전자 회로를 구성하는 방법이다. 전자 산업에서, 표면 실장 기술은, 컴포넌트를 와이어 리드로 회로 기판의 홀에 끼우는 스루홀(through-hole) 기술 구성 방법을 대체해 왔다.
표면 실장된 컴포넌트의 하나의 공통 타입은, 예를 들어, 스위칭 모드 전력 원과 같은, 전력 전자 회로 내 스위치 또는 정류기로서 사용되는 반도체 디바이스인 전력 반도체 디바이스이다. 대부분의 전력 반도체 디바이스는 통신 모드(즉, 이들이 온이나 오프임)에서만 사용되고, 따라서 이를 위해 최적화된다. 많은 전력 반도체 디바이스는 고전압 전력 애플리케이션에서 사용되고 많은 양의 전류를 이동시키고 큰 전압을 지원하도록 설계된다. 사용 시, 고전압 전력 반도체 디바이스는 외부 환경으로부터 디바이스를 보호하고 디바이스에 의해 발생한 열을 제거하는 방법을 또한 제공하는 POL 패키지와 함께, 전력 오버레이(POL) 패키징 및 상호접속 시스템의 방법을 이용하여 외부 회로에 표면 실장된다.
표준 POL 패키지 제조 프로세스는 일반적으로 접착제로 유전체 층에 하나 이상의 전력 반도체 디바이스를 배치하는 것으로 시작한다. 그 이후 금속 상호접속부(예를 들어, 구리 상호접속부)는 POL 서브 모듈을 형성하기 위해 유전체 층에 전기도금되어 전력 반도체 디바이스(들)에 직접 금속 접속을 형성한다. 금속 상호접속부는, 전력 반도체 디바이스(들)에 그리고 전력 반도체 디바이스(들)로부터 입력/출력(I/O) 시스템의 형성을 제공하는 로우 프로파일의(예를 들어, 200마이크로미터 두께보다 얇은) 평면의 상호접속 구조체의 형태로 존재할 수 있다. POL 서브 모듈은 그 이후 전기적 및 열적 연결성을 위해 솔더링된 상호접속을 사용하여 세라믹 기판(DBC를 가진 알루미늄, AMB 구리를 가진 AIN, 등)에 솔더링된다. POL 유전체 층과 세라믹 기판 사이의 반도체 주변 갭은 그 이후 POL 패키지를 형성하도록 모세관 유동(모세관 언더필)(capillary underfill), 비유동 언더필 또는 주입 몰딩(몰딩 컴파운드) 중 하나를 사용하여 유전체 유기 재료로 충진된다.
종래 표면 실장 POL 패키지에서, 패키지의 장기간 신뢰성은 구성 재료의 열 팽창 계수(CTEs)의 변동으로 인해 발생하는 열 기계 응력에 의해 제한된다. 더 구체적으로, 유전체 유기 재료/언더필 및 POL 패키지의 세라믹 기판의 변화하는 CTE는 언더필 및 세라믹 기판 내 열적 응력 및 굽힘 응력(thermal and bonding stresses)으로 이어진다. 이러한 언더필 및 세라믹 기판 내 열적 및 굽힘 응력은 결국 패키지의 뒤틀림(warping)으로 이어질 수 있다. 패키지의 뒤틀림이 발생하는 경우, 패키지의 제 2 레벨 상호접속의 신뢰성이 영향을 받는다.
따라서, 패키징 뒤틀림 및 열 응력(packging warpage and thermal stress)을 감소시키는 응력 균형 기반의 설계 전략을 가지는 표면 실장 패키지를 제공하는 것이 바람직하며 이로써 패키지 열적 사이클링에서 패키지 신뢰성이 개선될 수 있다. 그러한 패키지 디자인 전략이 제 2 레벨 상호접속의 신뢰성을 개선하는 것 또한 바람직할 것이다.
본 발명의 실시예들은, 개선된 열 기계적 신뢰성 및 더 강인한 제 2 레벨 패키지 상호접속을 도출하는 표면 실장 패키지 구조체를 제공함으로써 앞서 언급된 문제점들을 극복한다.
본 발명의 일 양태에 따르면, 표면 실장 구조체는, 유전체 층 및 유전체 층에 부착된 적어도 하나의 반도체 디바이스 ― 적어도 하나의 반도체 디바이스 각각은 반도체 재료로 구성된 기판을 포함함 ― 를 가지는 서브 모듈을 포함한다. 서브 모듈은 또한 적어도 하나의 반도체 디바이스에 전기적으로 연결된 제 1 레벨 금속 상호접속 구조체 ― 금속 상호접속 구조체는 적어도 하나의 반도체 디바이스에 연결되도록 유전체 층을 통해 형성된 비아를 통해 연장함 ― 와, 제 1 레벨 금속 상호접속 구조체에 전기적으로 연결되고 적어도 하나의 반도체 디바이스의 대향하는 측 상의 유전체 층에 형성되는 제 2 레벨 입력/출력(I/O) 접속부 ― 제 2 레벨 I/O 접속부는 서브 모듈을 외부 회로에 접속시키도록 구성됨 ― 를 포함한다. 표면 실장 구조체는 또한 제 1 표면 및 제 2 표면을 갖는 다층 기판 구조체 ― 서브 모듈의 적어도 하나의 반도체 디바이스는 다층 기판의 제 1 표면에 부착됨 ― 를 포함한다. 표면 실장 구조체는, 유전체 층과 다층 기판 구조체의 제 1 표면 사이에 위치되고 서브 모듈의 적어도 하나의 반도체 디바이스에 대하여 적어도 부분적으로 위치된 하나 이상의 절연 재료 ― 하나 이상의 절연 재료는 표면 실장 구조체의 갭을 충진하도록 구성되고 표면 실장 구조체에 추가 구조적 통합성을 제공함 ― 를 더 포함한다.
본 발명의 또 다른 양태에 따르면, 표면 실장 패키징 및 상호접속 구조체를 제조하는 방법은, 적어도 하나의 반도체 디바이스 및 이에 대하여 형성된 패키징 구조체를 포함하는 서브 모듈을 구성하는 단계를 포함하며, 여기서 서브 모듈을 구성하는 단계는, 유전체 층에 적어도 하나의 반도체 디바이스를 부착하는 단계와, 적어도 하나의 반도체 디바이스에 전기적으로 연결되도록 유전체 층 내 비아를 통해 연장하는 유전체 위에 제 1 레벨 금속성 상호접속 구조체를 형성하는 단계와, 적어도 하나의 반도체 디바이스에 대향하는 측 상의 유전체 층에 제 2 레벨 입력/출력(I/O) 접속부 ― 제 2 레벨 I/O 접속부는 외부 회로에 서브 모듈을 연결하도록 구성됨 ― 를 형성하는 단계를 더 포함한다. 방법은 또한 센터 기판 층과 센터 기판 층의 대향 측 상의 제 1 및 제 2 금속 층을 포함하는 기판 구조체를 형성하는 단계를 포함하며, 이로써 제 1 및 제 2 금속 층은 기판 구조체의 제 1 표면 및 제 2 표면을 각각 형성한다. 방법은 기판 구조체의 제 1 표면에 서브 모듈을 부착하는 단계, 및 유전체 층과 기판 구조체의 제 1 표면 사이에 유전체 필러 재료를 제공하는 단계를 더 포함하되, 상기 유전체 필러 재료는 서브 모듈의 적어도 하나의 반도체 디바이스를 적어도 부분적으로 인캡슐레팅한다.
본 발명의 또 다른 양태에 따르면, 전력 오버레이(a power overlay :POL) 패키징 구조체는, 유전체 층, 유전체 층에 부착된 복수의 반도체 디바이스, 복수의 반도체 디바이스에 전기적으로 연결되고, 복수의 반도체 디바이스에 접속되도록 유전체 층을 통해 형성된 비아를 통해 연장하는 제 1 레벨 상호접속 구조체와, 외부 회로 구조체에 POL 서브 모듈을 전기적으로 연결하는 제 2 레벨 상호접속 구조체를 포함하는 POL 서브 모듈을 포함하되, 상기 제 2 레벨 상호접속 구조체는 유전체 층 및 제 1 레벨 상호접속 구조체 위에 형성된 복수의 솔더 범프를 포함하고 외부 회로 구조체와 상호접속을 이루도록 구성된다. POL 패키징 구조체는 또한 제 1 표면 및 제 2 표면을 가지는 다층 기판 구조체를 또한 포함하되, POL 서브 모듈의 복수의 반도체 디바이스는 다층 기판 구조체의 제 1 표면에 부착된다. POL 패키징 구조체의 다층 기판 구조체는, 다층 기판 구조체의 제 1 표면을 형성하는 제 1 직접 본드 구리(direct bond copper: DBC) 층과, 다층 기판 구조체의 제 2 표면을 형성하는 제 2 DBC 층과, 제 1 DBC 층과 제 2 DBC 층 사이에 샌드위치된 세라믹 층을 더 포함한다. POL 패키징 구조체는 유전체 층과 다층 기판 구조체의 제 1 표면 사이에 위치되고 서브 모듈의 복수의 반도체 디바이스에 적어도 부분적으로 위치되는 인캡슐레이트를 더 포함한다.
이러한 및 다른 이점 및 특성은 첨부된 도면과 관련되어 제공되는 본 발명의 바람직한 실시예들에 관한 다음의 상세한 설명으로부터 더 쉽게 이해될 것이다.
도면들은 본 발명을 실행하기 위해 현재 고려되는 실시예들을 도시한다.
도 1은 본 발명의 일 실시예에 따른 전력 오버레이(power overlay: POL) 구조체의 개략적인 단면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 제조/구축 프로세스의 다양한 단계 동안의 POL 구조체의 개략적인 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 POL 구조체의 개략적인 단면도이다.
본 발명의 실시예들은 개선된 열 기계적 신뢰성을 가지는 표면 실장 패키지뿐만 아니라 그러한 표면 실장 패키지를 형성하는 방법을 제공한다.
도 1을 참조하면, 표면 실장 패키징 및 상호접속 구조체(10)가 본 발명의 일 실시예를 따라 도시된다. 도 1에 도시된 실시예에서, 표면 실장 패키지 구조체(10)는 전력 오버레이(POL) 구조체의 형태로 존재하나, 다른 표면 실장 패키지 구조체도 본 발명의 범주 내에서 고려될 수 있다는 것이 인식된다. POL 구조체(10)는 다양한 실시예들에 따라, 다이, 다이오드 또는 다른 전력 전자 디바이스의 형태로 존재할 수 있는 구조체 내 하나 이상의 반도체 디바이스(들)(12)를 포함한다. 도 1에 도시된 바와 같이, 3개의 반도체 디바이스(들)(12)가 POL 구조체(10) 내에 제공되지만, 더 많거나 더 적은 수의 반도체 디바이스(12)가 POL 구조체(10) 내에 포함될 수 있다는 것이 인식된다. 반도체 디바이스(들)(12)는, 예를 들면, 로우 프로파일의, 평면의 제 1 레벨 상호접속 구조체의 형태로 존재하는 접속과 함께, 전력 반도체 디바이스(들)(12)에 직접적인 금속 접속을 형성하는 POL 서브 모듈(14) 내에 패키징된다.
제 2 레벨 입력-출력(I/O) 접속부(16)는 POL 구조체(10)의 표면 실장이 인쇄 회로 기판(PCB)(미도시)과 같은 외부 회로에 가능하도록 POL 모듈(14) 상에 제공된다. 예시의 실시예에 따르면, 제 2 레벨 I/O 접속부(16)는 PCB에 POL 구조체(10)를 전기적으로 연결하기 위해 PCB에 부착되도록 구성되는 랜드 그리드 어레이(LGA) 솔더 범프(17)로 형성되지만, 볼 그리도 어레이(BGA) 솔더 범프와 같이 다른 적합한 제 2 레벨 솔더 상호접속부 또한 사용될 수 있다. LGA 솔더 범프(17)는 높은 응력 조건에서의 고장에 저항성이 있는 매우 신뢰성 있는 상호접속 구조체를 제공한다.
도 1에 도시된 바와 같이, POL 구조체(10)는 또한 POL 서브 모듈(14)이 부착되는 다층 기판 구조체(18)를 포함한다. 예시의 실시예에 따르면, 기판 구조체(18)는, 고온 결합 프로세스(a high temperature joining process)에 의해 기판의 양 측면에 접착된 DBC(direct bond copper)(22, 24)와, 세라믹 타일(예를 들어, 알루미나)(20)로 구성되며, 상부 DBC 층(22)은 구조체(18)의 "제 1 표면"을 형성하고, 하부 DBC 층(24)은 구조체(18)의 "제 2 표면"을 형성한다. 결합 프로세스에 대하여, 상이한 브레이징(brazing) 및 직접 본딩 기술이, 예를 들어, 타일(20)이 알루미나 또는 알루미늄 질화물 및 실리콘 질화물 등으로 구성되는지에 기초하여, 이용될 수 있다. 기판 구조체(18)의 상부 DBC 층(22) 또는 "다이 측 DBC 층"은 그 이후 반도체 디바이스(12)의 수/배열에 기초하여 원하는 대로 층을 패터닝하도록 소성(firing) 후에 에칭된다. 기판 구조체(18)의 후면 상의 하부 DBC 층(24) 또는 "비 다이 측 DBC 층"은 POL 구조체(10)로부터 효율적인 열 전달을 제공하도록 완전히 또는 부분적으로 노출된 채로 있다. 앞에서 그리고 뒤에서 "DBC 층"으로 지칭되지만, 알루미늄이 구리 대신에 금속 층으로서 사용될 수 있고, 따라서 그러한 실시예는 본 발명의 범주 내에 있는 것으로 간주된다는 것이 인식된다. 따라서, 여기 아래의 용어 "DBC 층"의 사용은 세라믹 타일(예를 들어, 알루미나)(20)의 양측에 본딩된 임의의 적합한 (구리 또는 알루미늄 같은) 금속성 재료(22, 24)의 시트를 포함하는 기판 구조체(18)를 포괄하는 의미이다. 도 1에 도시된 바와 같이, 유전체 재료(26)(즉, "유전체 필러 재료")는 또한, POL 구조체(10)에 추가의 구조적 통합성(additional structural integrity)을 제공하기 위해, POL 구조체(10) 내 갭 안을 충진하도록 POL 구조체(10) 상에 제공된다. 도 1에 도시된 POL 구조체(10)의 실시예에 따르면, 유전체 재료(26)는 중합체 언더필(polymeric underfill)(예를 들어, 모세관 언더필 또는 비 유동 언더필), 인캡슐레이트, 실리콘 또는 몰딩 컴파운드의 형태로 존재한다. 대안적으로, 그리고 도 12에 관하여 더 상세히 후술되는 바와 같이, 유전체 재료(26)는 세라믹 또는 유전체 시트와 추가의 유전체 필러 재료(언더필, 몰딩 컴파운드, 실리콘 또는 인캡슐레이트)의 조합으로 형성될 수 있다는 것이 인식된다.
따라서, 도 1의 POL 구조체(10)는, 제 2 레벨 패키지 I/O 접속부(16)가 제 1 레벨 접속부 측 상에 제공되는 것과 같이, PCB 또는 다른 외부 회로로의 제 2 레벨 상호접속부에 대하여 형성된다. POL 구조체(10)의 특정 구성은, 우수한 전기적 및 열적 성능과 함께, 개선된 열 기계적 신뢰성과 더 강인한 제 2 레벨 패키지 I/O 접속부(16)를 도출한다.
도 2 내지 11을 참조하면, 본 발명의 일 실시예에 따라, 도 1의 POL 구조체(10)를 제조하는 기술에 대한 프로세스 단계에 관한 상세한 도면이 제공된다. 먼저 도 2 내지 9에 도시된 바와 같이, POL 서브 모듈(14)을 구축하기 위한 프로세스 단계가 제공된다. 도 2를 참조하면, POL 서브 모듈(14)의 구축 프로세스는, 프레임 구조체(32) 위에 유전체 층(30) 또는 "플렉스 층"의 배치 및 부착으로 시작한다. 유전체 층(30)은, 라미네이션 또는 필름의 형태로 존재하며, POL 서브 모듈(14)의 구축 동안 안정성을 제공하도록 프레임 구조체(32)에 배치된다. 본 발명의 실시예들에 따라, 유전체 층(30)은 Kapton®, Ultem®, 폴리테트라 플루오로에틸렌(poly tetrafluoroethylene: PTFE), Upilex®, 폴리설폰(poly sulfone) 재료(예를 들어, Udel®, Radel®)와 같은 다수의 유전체 재료, 고분자 액정 폴리머(LCP) 중 하나 또는 폴리마이드 재료와 같은 또 다른 폴리머 필름으로 형성될 수 있다.
도 3에 도시된 바와 같이, 유전체 층(30)을 프레임 구조체(32)에 고정시키면, 접착 층(34)이 유전체 층(30) 위에 증착된다. 그 이후 복수의 비아(36)는, 도 4에 도시된 바와 같이, 접착 층(34)과 유전체 층(30)을 통해 형성된다. 본 발명의 실시예들에 따르면, 비아(36)는 레이저 어블레이션(laser ablation) 또는 레이저 드릴링 프로세스, 플라즈마 에칭, 광-성형, 또는 기계적 드릴링 프로세스에 의해 형성될 수 있다. 기술의 다음 단계에서, 하나 이상의 반도체 디바이스(12)(예를 들어, 3개의 반도체 디바이스)는, 도 5에 도시된 바와 같이, 접착 층(34)에 의해 유전체 층(30)에 고정된다. 반도체 디바이스(12)를 유전체 층(30)에 고정하기 위해, 반도체 디바이스(12)는 접착 층(34) 위에 배치되고, 그 이후 접착 층(34)은 유전체 층(30) 상의 반도체 디바이스(12)를 고정하도록 경화처리된다. 본 발명의 일 실시예에 따라, 그리고 도 5에 도시된 바와 같이, 반도체 디바이스(12)는 두께/높이가 변화할 수 있다. 반도체 디바이스(12)의 두께/높이를 증가시키기 위해, 구리 심(a copper shim)(37)은 이의 두께/높이를 증가시키기 위해 하나 이상의 반도체 디바이스(12)에 솔더링될 수 있으며, 이로써 모든 반도체 디바이스(12)의 두께/높이는 동일하고 반도체 디바이스(12)의 후면은 "평면화"된다.
접착 층(34) 및 유전체 라미네이션(30)을 통한 비아(36)의 형성은, 접착 층(34) 위에 반도체 디바이스(12)를 배치하기 전에 수행되기 때문에 도 4에 도시되지만, 반도체 디바이스(12)의 배치는 비아 형성 전에 발생할 수 있다는 것이 인식된다. 즉, 비아 크기에 의해 부과된 제약에 따라, 반도체 디바이스(12)는, 복수의 금속화된 회로에 대응하는 위치에 후속적으로 형성된 비아(36) 및/또는 반도체 디바이스(12) 상에 형성된 접속 패드(미도시)와 함께, 일단 접착 층(34) 및 유전체 층(30) 위에 배치될 수 있다. 또한, 사전 및 사후 드릴링된 비아의 조합은 필요에 따라 이용될 수 있다.
이제 도 6 및 7을 참조하면, 반도체 디바이스(12)를 유전체 층(30)에 고정하고 비아(36)를 형성하면, 비아(36)는 (예를 들면, 반응성 이온 에칭(RIE) 디슛(desoot) 프로세스를 통하여) 클리닝되고 그 후 제 1 레벨 상호접속부(38)를 형성하도록 금속화된다. 제 1 레벨 금속 상호접속부(38)는 전형적으로 스퍼터링(sputtering) 및 전자도금 애플리케이션의 조합을 통해 형성되지만, 금속 증착의 다른 무전해 방법 또한 사용될 수 있다는 것이 인식된다. 예를 들어, 티타늄 접착 층 및 구리 시드 층(copper seed layer)은 일단 스퍼터링 프로세스를 통해 적용될 수 있고, 그 다음에 원하는 레벨로 구리의 두께를 증가시키는 전기도금 프로세스가 이어질 수 있다. 적용된 금속 재료는 그 이후 원하는 모양을 가지고, 유전체 층(30)과 접착 층(34)을 통해 형성된 수직 피드 스루(vertical feed-throughs)로서 기능하는 금속 상호접속부(38)(즉, 제 1 레벨 상호접속부)로 패터닝된다. 금속 상호접속부(38)는, 반도체 디바이스(12)의 회로 및/또는 접속 패드(미도시)로부터 비아/개구(36)를 통해, 그리고 유전체 층(30)의 상부 표면(39)에 걸쳐 연장한다.
도 8에 도시된 바와 같이, 솔더 마스트 층(40)은 그 층의 구리 심에 보호 코팅을 제공하기 위해 패터닝된 금속 상호접속부(38) 위에 적용된다. 솔더에 대하여 대안적으로, 층(40)은 Ni 또는 Ni/Au와 같이 솔더 외에 임의의 금속 재료로 구성될 수 있다. 도 8에 더 도시된 바와 같이, 제 2 레벨 I/O 상호접속부(16)는, 유전체 층(30)의 상부 상에서, 솔더 마스트(40)에 적용된다. 일 실시예에서, I/O 상호접속부(16)는, 외부 회로에 POL 구조체(10)의 표면 실장이 가능하도록 솔더 마스크(40)에 솔더링되는 LGA 또는 BGA 솔더 범프(17)로서 형성된다. 솔더 범프(17)는 고응력 조건에서 고장에 저항력 있는 고 신뢰성의 제 2 레벨 상호접속 구조체를 제공한다.
POL 서브 모듈(14)의 구축을 완료하는데 있어서, POL 서브 모듈(14)은 도 9에 도시된 바와 같이, 프레임 구조체(32)로부터 싱귤레이션되고 제거된다. 따라서 완료된 POL 서브 모듈(14)이 제공되며, 완료된 POL 서브모듈(14)은, 반도체 디바이스(12), 금속 수직 피드 스루로서 기능하는 제 1 레벨 금속 상호접속부(38), 및 PCB와 같은 외부 회로에 POL 서브 모듈(14)을 표면 실장하기 위한 제 2 레벨 I/O 상호접속부(16)를 포함한다. POL 서브 모듈(14)은 컴포넌트 또는 멀티 칩 모듈로서 다뤄진다.
이제 도 10을 참조하면, POL 구조체(10)를 제조하는 기술은 POL 서브 모듈(14)에 결합될 기판 구조체(18)의 형성으로 계속된다. 기판 구조체(18)는, 고온 결합 프로세스에 의해 그 구조체의 양측에 본딩된 DBC(22, 24)의 다이 측 및 비 다이 측 층과 함께 세라믹 타일(예를 들어, 알루미나)(20)로 구성된다. 도 10에 도시된 바와 같이, 기판 구조체(18)의 다이 측 DCB 층(22)은, POL 서브 모듈(14)의 반도체 디바이스(12)의 수/배열과 연관성을 갖도록, 가령 에칭 프로세스를 통해, 패터닝된다. 예시의 일 실시예에 따라, 기판 구조체(18)의 후면 상의 비 다이 측 DBC 층(24)은, 기판 구조체(18)의 더 큰 벤딩 강도를 위해 제공하기 위해, 연속 층으로서, 패터닝되지 않은 채로 남는다. 추가적으로, 비 다이 측 DBC 층(24)의 전체 표면은 열 접속(즉, 히트싱크 부착)에 이용가능하다.
도 11에 도시된 바와 같이, POL 구조체(10) 제조 기술은, POL 서브 모듈(14)을 기판 구조체(18)에 부착하는 것으로 계속된다. 본 발명의 일 실시예에 따라, POL 서브 모듈(14)은, POL 서브 모듈(14)과 기판 구조체(18)를 함께 보호하기 위해, 솔더 재료(42)에 의해 기판 구조체(18)에 부착된다. 즉, 각 반도체 디바이스(12)는 다이 측 DBC 층(22)에 솔더링된다. 하지만, POL 서브 모듈(14) 및 기판 구조체(18)를 함께 보호하기 위해 도전성 접착제 또는 소결 은(sintered silver)이 솔더 재료 대신에 또한 사용될 수 있다는 것이 인식된다. 그 이후 중합체 언더필, 인캡슐레이트, 또는 몰딩 컴파운드(26)(예를 들어, 에폭시 또는 다른 유기 필러 재료)는 POL 구조체(10)에 제공되어 유전체 층(30)을 제한하고 POL 구조체(10)에 추가의 전기 절연 및 구조적 통합성을 제공하기 위해 도 11에 도시된 바와 같이, POL 구조체(10) 내 갭을 충진한다.
도 10 및 11에 도시된 바와 같이, 본 발명의 예시의 실시예에 따르면, 기판 구조체(18)의 형성은, POL 구조체(10)의 열적 성능을 최적화하기 위해 선택적으로 수행된다. 즉, 기판 구조체(18)에서 세라믹 기판(20)의 열 팽창 계수(CTE)(일반적으로 낮은 CTE를 가짐)와 언더필(26) 및 구리 패드/접속부(22, 24, 38)의 열 팽창 계수(CTE)(일반적으로 높은 CTE를 가짐) 사이의 미스매치(mismatch)가 존재한다는 것과, 이 CTE 미스매치은 POL 구조체(10) 내 불균형한 열 응력으로 이어질 수 있고, 이로써 세라믹/절연 기판(20), 언더필 재료(26), 및/또는 제 2 레벨 I/O 상호접속부(16)(즉, BGA/LGA 솔더 범프(17)) 내 모듈 뒤틀림, 굽힘 응력 및 크래킹을 야기한다. 이렇게 야기된 POL 구조체(10) 내 불균형한 열 응력, 뒤틀림, 굽힘 응력, 크래킹은 기판 구조체(18)의 선택적 형성으로 인해 최소화될 수 있다. 기판 구조체(18)를 형성할 때, 비 다이 측 DBC 층(24)의 (44로 표시된) 두께 및 (46으로 표시된) 면적 범위는 POL 구조체(10)의 열적 성능을 최적화하기 위해 선택적으로 제어된다. 더 구체적으로, 비 다이 측 DBC 층(24)의 부피 대 다이 측 DBC 층(22)의 부피의 비율은 선택/제어되고 이로써 언더필(26) 및 세라믹 기판(20) 내 열/굽힘 응력이 동시에 수락가능한 레벨로 감소한다. 기판 후측(즉, 비 다이 측) 상의 층(24)에 추가의 DBC 부피를 제공함으로써, 비 다이 측 상의 DBC 층(24)의 열 팽창이 세라믹 기판(20)의 다이 측의 언더필/인캡슐레이트(26) 팽창과 대응(counteract)할 수 있고, 이로써 열/굽힘 응력이 감소한다.
비 다이 측 DBC(24) 대 다이 측 DBC(22)의 적절한 부피 비율/부피 불균형, 및 DBC 층(24)의 대응 두께(44)와 면적 범위(46)를 결정할 때, 다음의 요인이 고려된다: (1) 언더필 재료(26)의 부피, 및 언더필 재료의 탄성 계수, 열 팽창 계수(CTE), 및 파괴 응력 및 인성(fructure stress and toughness)과 같은 언더필 재료의 알려진 재료 특성; (2) POL 서브 모듈(14) 내 다이(12) 밀도, 두께, 간격; 및 (3) 세라믹 기판의 탄성 계수 및 CTE를 포함하는 세라믹 기판(20)의 재료 특성 및 두께. 일반적으로, 더 강인한 언더필 재료(stiffer underfill materials)(26)는, 모듈 뒤틀림 및 굽힘 응력을 감소시키기 위해, DBC 층들(22, 24) 사이의 더 큰 DBC 부피 불균형을 요구하지만, 컴플라이언트성 언더필(compliant underfill) 재료는 더 작은 부피 불균형을 요구한다.
본 발명의 예시의 실시예에 따라, 비 다이 측 DBC(24)와 다이 측 DBC(22)의 DBC 부피 비율/부피 불균형은, 전자 패키징을 위한 전형적인 유기 언더필 재료(26) 에 대하여 1 초과 2.5 미만일 것이다. 즉, DBC 부피 비율/부피 불균형은 이 범위에서 존재하도록 요구되는데, 왜냐하면, 균형있는 세라믹 기판(즉, DBC 비율 ~1)은 열 사이클링 동안 매우 불균형한 열 응력을 나타낼 수 있고, 세라믹(20)(3-9 ppm/C)과 전형적인 유기 언더필(26)(9-50 ppm/C) 사이의 높은 CTE 미스매치로 인해 더 큰 패키지 곡률(뒤틀림)을 나타낼 수 있기 때문이다. 비 다이 측 DBC(24)의 DBC 부피 비율을 다이 측 DBC(22)의 DBC 부피 비율 1과 2.5 사이로 증가시킴으로써, POL 패키지 곡률을 감소시키고 더 강인한 제 2 레벨 모듈 상호접속부(16)를 가능하게 하는 응력 균형이 제공된다. 전술된 1 내지 2.5의 범위에 관하여, 언더필 재료(26)의 CTE가 매우 낮은 경우 비 다이 측 DBC(24)와 다이 측 DBC(22)의 DBC 부피 비율/부피 불균형은 1 보다 작을 수 있고 CTE 미스매치가 최소화된다는 것이 인식된다.
이제 도 12를 참조하면, POL 구조체(50)가 본 발명의 또 다른 실시예에 따라 도시되며, 여기서 별개의 유전체 구성요소는, 다이(12)에 의해 점유된 면적에서 유전체 층(30)과 기판 구조체(18) 사이 POL 구조체(50) 내 갭을 충진하는데 사용된다. 도 12에 도시된 바와 같이, 세라믹 또는 유전체 시트(52)는, 유전체 층(30)에 인접하여, 다층 기판 구조체(18)와 유전체 층(30) 사이에 위치된다. 세라믹/유전체 시트(52)는 내부에 있는 다이(12)를 수용하도록 내부에 형성된 컷 아웃(54)을 포함한다. 중합체 언더필 재료 또는 몰딩 컴파운드(56)는 그 이후 세라믹/유전체 시트(52)와 다층 기판 구조체(18) 사이에 위치되며, 이로써 세라믹/유전체 시트(52)와 다층 기판 구조체(18)의 세라믹 타일/알루미나(20) 사이의 갭(58)을 충진한다. 전적으로 유전체 필러 재료(56)만을 사용하는 것과는 대조적으로, 유전체 층(30)과 기판 구조체(18) 사이에서 POL 구조체(50) 내 부피의 일부를 충진하기 위한 세라믹/유전체 시트(52)를 구현하는 것은 유익하게도 POL 구조체(50)를 흡습에 덜 민감하게 만들고, 또한 POL 구조체(50) 내 열 기계 응력을 최소화할 수 있어 크래킹, 층간 박리(delamination) 등을 감소시킬 수 있다.
POL 구조체(50)와 관련하여, 세라믹/유전체 시트(52) 및 언더필 재료(56) 각각의 부피 및 알려진 열 기계적 재료 특성은, 비 다이 측 DBC(24) 대 다이 측 DBC(22)의 적절한 부피 비율/부피 뷸균형, 및 DBC 층(24)의 대응 두께(44)와 면적 범위(46)를 결정하는데 고려된다. 세라믹/유전체 시트(52)와 언더필 재료(56)의 탄성 계수, 열 팽창 계수(CTE), 및 파괴 응력 및 인성은 서로 다르며, 따라서 각 별개의 구성요소에 대한 이러한 재료 특성은 부피 비율/부피 불균형을 결정할 때 고려된다.
유익하게, 본 발명의 실시예들은 외부 기판에 대한 제 2 레벨 상호접속을 위한 POL 서브 모듈(14)의 플렉스 측(flex side)에(즉, 유전체 층(30)의 상부에) 제공되는 제 2 레벨 패키지 I/O(16)를 가지는 POL 패키징 및 상호접속 구조체(10)를 제공하고, 전체 비 다이 측 DBC 층(24)은 열 접속을 위해 이용가능하다. POL 구조체(10)는 패키지 뒤틀림 및 열 응력을 감소시키는 응력 균형 기반 설계 전략을 포함하며, 이로써 열 사이클링에서의 패키지 신뢰성이 개선될 수 있다. 비 다이 측 DBC 층(24)의 열 팽창은, 세라믹 기판(20)의 다이 측 상의 언더필/인캡슐레이트 팽창에 대응(counteract)하여 패키지 곡률을 감소시키는 응력 균형을 야기하고 더 강인한 제 2 레벨 모듈 상호접속부(16)를 가능하게 한다. 비 다이 측 DBC 층(24)은, 유전체 재료 및 절연 재료의 굽힘 강도 및 인성과 함께, 제 2 레벨 어셈블리에 대한 패키지 곡률 요구사항에 기반하는 비 다이 측 DBC 층(24)의 부피 결정으로, 주어진 패키지 설계(디바이스 크기, 밀도 등)에 대한 최적의 DBC 부피 비율/부피 불균형을 제공하도록 형성될 수 있다.
따라서, 본 발명의 일 실시예에 따라, 표면 실장 구조체는, 유전체 층 및 유전체 층에 부착된 적어도 하나의 반도체 디바이스를 가지는 서브 모듈을 포함하며, 여기서 적어도 하나의 반도체 디바이스 각각은 반도체 재료로 구성된 기판을 포함한다. 서브 모듈은 또한 적어도 하나의 반도체 디바이스에 전기적으로 연결된 제 1 레벨 금속 상호접속 구조체 ― 금속 상호접속 구조체는 적어도 하나의 반도체 디바이스에 연결되도록 유전체 층을 통해 형성된 비아를 통해 연장함 ― 와, 제 1 레벨 금속 상호접속 구조체에 전기적으로 연결되고 적어도 하나의 반도체 디바이스의 대향하는 측 상의 유전체 층에 형성되는 제 2 레벨 입력/출력(I/O) 접속부 ― 제 2 레벨 I/O 접속부는 서브 모듈을 외부 회로에 접속시키도록 구성됨 ― 를 포함한다. 표면 실장 구조체는 또한 제 1 표면 및 제 2 표면을 갖는 다층 기판 구조체를 포함하며, 여기서 서브 모듈의 적어도 하나의 반도체 디바이스는 다층 기판의 제 1 표면에 부착된다. 표면 실장 구조체는, 유전체 층과 다층 기판 구조체의 제 1 표면 사이에 위치되고 서브 모듈의 적어도 하나의 반도체 디바이스에 대하여 적어도 부분적으로 위치된 하나 이상의 절연 재료 ― 하나 이상의 절연 재료는 표면 실장 구조체 내 갭을 충진하고 표면 실장 구조체에 추가 구조적 통합성을 제공함 ― 를 더 포함한다.
본 발명의 또 다른 실시예에 따르면, 표면 실장 패키징 및 상호접속 구조체를 제조하는 방법은, 적어도 하나의 반도체 디바이스 및 이에 대하여 형성된 패키징 구조체를 포함하는 서브 모듈을 구성하는 단계를 포함하며, 여기서 서브 모듈을 구성하는 단계는, 유전체 층에 적어도 하나의 반도체 디바이스를 부착하는 단계와, 적어도 하나의 반도체 디바이스에 전기적으로 접속되도록 유전체 층 내 비아를 통해 연장하는 유전체 상의 제 1 레벨 금속성 상호접속 구조체를 형성하는 단계와, 적어도 하나의 반도체 디바이스에 대향하는 측 상의 유전체 층에 제 2 레벨 입력/출력(I/O) 접속부 ― 제 2 레벨 I/O 접속부는 외부 회로에 서브 모듈을 접속시키도록 구성됨 ― 를 형성하는 단계를 더 포함한다. 방법은 또한 센터 기판 층과 센터 기판 층의 대향 측 상의 제 1 및 제 2 금속 층을 포함하는 기판 구조체를 형성하는 단계를 포함하며, 이로써 제 1 및 제 2 금속 층은 기판 구조체의 제 1 표면 및 제 2 표면을 각각 형성한다. 방법은 기판 구조체의 제 1 표면에 서브 모듈을 부착하는 단계, 및 유전체 층과 기판 구조체의 제 1 표면 사이에 유전체 필러 재료를 제공하는 단계를 더 포함하되, 상기 유전체 필러 재료는 서브 모듈의 적어도 하나의 반도체 디바이스를 적어도 부분적으로 인캡슐레팅한다.
본 발명의 또 다른 실시예에 따르면, 전력 오버레이(a power overlay :POL) 패키징 구조체는, 유전체 층, 유전체 층에 부착된 복수의 반도체 디바이스, 복수의 반도체 디바이스에 전기적으로 연결되고, 복수의 반도체 디바이스에 접속되도록 유전체 층을 통해 형성된 비아를 통해 연장하는 제 1 레벨 상호접속 구조체와, 외부 회로 구조체에 POL 서브 모듈을 전기적으로 연결하는 제 2 레벨 상호접속 구조체를 포함하는 POL 서브 모듈을 포함하되, 제 2 레벨 상호접속 구조체는 유전체 층 및 제 1 레벨 상호접속 구조체 위에 형성된 복수의 솔더 범프를 포함하고 외부 회로 구조체와 상호접속을 이루도록 구성된다. POL 패키징 구조체는 또한 제 1 표면 및 제 2 표면을 가지는 다층 기판 구조체를 또한 포함하되, POL 서브 모듈의 복수의 반도체 디바이스는 다층 기판 구조체의 제 1 표면에 부착된다. POL 패키징 구조체의 다층 기판 구조체는, 다층 기판 구조체의 제 1 표면을 형성하는 제 1 DBC(direct bond copper) 층과, 다층 기판 구조체의 제 2 표면을 형성하는 제 2 DBC 층과, 제 1 DBC 층과 제 2 DBC 층 사이에 샌드위치된 세라믹 층을 더 포함한다. POL 패키징 구조체는 유전체 층과 다층 기판 구조체의 제 1 표면 사이에 위치되고 서브 모듈의 복수의 반도체 디바이스에 적어도 부분적으로 위치되는 인캡슐레이트를 더 포함한다.
본 발명이 제한된 수의 실시예들과 관련하여 상세히 설명되었으나, 본 발명이 그러한 개시된 실시예들로 한정되는 것이 아니라는 것이 쉽게 이해되어야 한다. 더 정확히 말하면, 본 발명은 지금까지 개시되지 않으나 본 발명의 정신 및 범주를 벗어나지 않으면서 상응하는 임의의 수의 변형, 대안, 대체 또는 균등한 배열을 포함하도록 수정될 수 있다. 또한, 본 발명의 다양한 실시예들이 설명되었으나, 본 발명의 양태들이 설명된 실시예들 중 일부만을 포함할 수도 있다는 것이 이해될 것이다. 따라서, 본 발명은 앞서 전술된 설명들에 의해 제한되는 것이 아니라, 첨부된 특허청구범위의 범주에 의해서만 제한된다.

Claims (15)

  1. 표면 실장 구조체로서,
    서브 모듈과,
    제 1 표면 및 제 2 표면을 가지는 다층 기판 구조체와,
    하나 이상의 유전체 재료를 포함하고,
    상기 서브 모듈은,
    플렉서블 유전체 층과,
    상기 유전체 층에 부착된 복수의 반도체 디바이스들 ― 상기 반도체 디바이스들 각각은 반도체 재료로 구성된 기판을 포함함 ― 과,
    상기 반도체 디바이스들에 전기적으로 연결된 제 1 레벨 금속 상호접속 구조체 ― 상기 금속 상호접속 구조체는 상기 반도체 디바이스들에 연결되도록 상기 유전체 층을 통해 형성된 비아를 통해 연장됨 ― 와,
    상기 제 1 레벨 금속 상호접속 구조체에 전기적으로 연결되고 상기 반도체 디바이스들의 대향 측 상의 상기 유전체 층에 형성되는 제 2 레벨 입력/출력(I/O) 접속부 ― 상기 제 2 레벨 I/O 접속부는 상기 서브 모듈을 외부 회로에 접속시키도록 구성됨 ― 를 포함하고,
    상기 서브 모듈의 반도체 디바이스들은 상기 다층 기판 구조체의 제 1 표면에 부착되고,
    상기 하나 이상의 유전체 재료는 상기 유전체 층과 상기 다층 기판 구조체의 제 1 표면 사이에 위치되고 상기 서브 모듈의 반도체 디바이스들에 대하여 적어도 부분적으로 위치되고, 상기 하나 이상의 유전체 재료는 상기 표면 실장 구조체 내 갭을 충진하고 상기 표면 실장 구조체에 추가의 구조적 통합성을 제공하며,
    상기 제 1 레벨 금속 상호접속 구조체는 금속 막을 포함하고, 상기 제 1 레벨 금속 상호접속 구조체와 상기 제 2 레벨 I/O 접속부는 각각의 반도체 디바이스에 대해 독립적으로 형성되는
    표면 실장 구조체.
  2. 제 1 항에 있어서,
    상기 다층 기판 구조체는,
    세라믹 절연층과,
    상기 다층 기판 구조체의 제 1 표면을 형성하도록 상기 절연층의 일측에 위치되는 제 1 금속층과,
    상기 다층 기판 구조체의 제 2 표면을 형성하도록 상기 절연층의 또 다른 측에 위치되는 제 2 금속층을 포함하는
    표면 실장 구조체.
  3. 제 2 항에 있어서,
    상기 제 1 금속층 및 상기 제 2 금속층은 제 1 DBC(direct bond copper) 층 및 제 2 DBC 층을 포함하는
    표면 실장 구조체.
  4. 제 3 항에 있어서,
    상기 제 1 DBC 층은 패터닝된 DBC 층을 포함하고, 상기 제 2 DBC 층은 패턴닝된 DBC 층 또는 패터닝되지 않은 DBC 층을 포함하는
    표면 실장 구조체.
  5. 제 3 항에 있어서,
    상기 제 2 DBC 층의 부피는 상기 제 1 DBC 층의 부피보다 더 큰
    표면 실장 구조체.
  6. 제 5 항에 있어서,
    상기 제 2 DBC 층의 부피는 상기 제 1 DBC 층의 부피의 1에서 2.5배 사이인
    표면 실장 구조체.
  7. 제 5 항에 있어서,
    상기 제 2 DBC 층의 두께 또는 면적과 대응 부피는, 상기 하나 이상의 유전체 재료의 두께와 재료 특성, 상기 반도체 디바이스들의 밀도, 두께와 간격(spacing), 및 상기 세라믹 절연층의 두께와 재료 특성 중 적어도 하나에 기초하여 제어되는
    표면 실장 구조체.
  8. 제 7 항에 있어서,
    상기 하나 이상의 유전체 재료 및 상기 세라믹 절연 층의 재료 특성은 탄성 계수(an elastic modulus), 열팽창 계수(coefficient of thermal expansion: CTE), 및 파괴 응력(fracture stress) 및 인성(toughness) 중 적어도 하나를 포함하는
    표면 실장 구조체.
  9. 제 5 항에 있어서,
    상기 제 2 DBC 층과 상기 제 1 DBC 층 사이의 부피 비율은, 내부의 뒤틀림과 열 응력을 최소화하는 상호접속 구조체 및 응력 균형 표면 실장 패키징(a stress balanced surface-mount packaging)을 제공하는
    표면 실장 구조체.
  10. 제 1 항에 있어서,
    상기 하나 이상의 유전체 재료는, 상기 유전체 층과 상기 다층 기판 구조체의 제 1 표면 사이에 위치된 언더필 재료(an underfill material), 인캡슐런트(encapsulant), 실리콘 또는 몰딩 컴파운드(molding compound)를 포함하는
    표면 실장 구조체.
  11. 제 1 항에 있어서,
    하나 이상의 유전체 재료는,
    상기 유전체 층과 상기 다층 기판 구조체의 제 1 표면 사이에 위치된 세라믹 또는 유전체 시트 ― 상기 세라믹 또는 유전체 시트는 상기 반도체 디바이스들을 수용하도록 내부에 형성된 컷 아웃을 가짐 ― 와,
    상기 세라믹 또는 유전체 시트와 상기 다층 기판 구조체 사이의 갭을 충진하도록 상기 세라믹 또는 유전체 시트와 상기 다층 기판 구조체의 제 1 표면 사이에 위치된 유전체 필러 재료(a dielectric filler material)를 포함하는
    표면 실장 구조체.
  12. 제 1 항에 있어서,
    상기 제 2 레벨 I/O 접속부는 랜드 그리드 어레이(LGA) 솔더 범프(solder bump) 및 볼 그리드 어레이(BGA) 솔더 범프 중 하나를 포함하는
    표면 실장 구조체.
  13. 제 12 항에 있어서,
    상기 표면 실장 구조체는,
    상기 서브 모듈을 상기 다층 기판 구조체에 고정하도록 상기 다층 기판 구조체와 상기 서브 모듈 사이에 위치된 솔더 재료, 도전성 접착제, 또는 소결 금속 조인트(sintered metal joint) 중 하나를 더 포함하는
    표면 실장 구조체.
  14. 제 1 항에 있어서,
    상기 서브 모듈은 전력 오버레이(power overlay: POL) 서브 모듈을 포함하는
    표면 실장 구조체.
  15. 삭제
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