KR102061955B1 - 반도체 웨이퍼들을 코팅하기 위한 방법 - Google Patents

반도체 웨이퍼들을 코팅하기 위한 방법 Download PDF

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Abstract

본 발명은 에피택시 반응기(100)에서 에피택셜 퇴적된 층으로 반도체 웨이퍼들(120) 각각을 코팅하는 방법에 관한 것이다. 코팅 공정에서, 적어도 하나의 반도체 웨이퍼(120)는 에피택시 반응기(100) 내의 각각의 서셉터(110) 상에 배열되고, 적어도 하나의 반도체 웨이퍼(120)를 코팅하기 위한 제 1 퇴적 가스는 에피택시 반응기(100)를 통과하고, 복수의 코팅 공정들 이후 각각에서, 세정 공정이 수행되고, 상기 세정 공정에서는 제1 에칭 가스 및 이어서 제2 퇴적 가스가 에피택시 반응기(100)를 통과하며, 두 개의 연속적인 세정 공정들 사이에서, 적어도 하나의 중간 세정 공정이 이제 수행되며, 상기 중간 세정 공정에서는 두 개의 바로 연속적인 코팅 공정들 사이에서, 퇴적 가스가 에피택시 반응기(100)를 통과하지 않고서 제2 에칭 가스가 에피택시 반응기(100)를 통과한다.

Description

반도체 웨이퍼들을 코팅하기 위한 방법
본 발명은 에피택시 반응기에서 에피택셜 퇴적된 층으로 반도체 웨이퍼들 각각을 코팅하는 방법에 관한 것이다.
에피택셜 코팅된 반도체 웨이퍼, 특히 실리콘 웨이퍼는, 예컨대, 반도체 산업에서의 이용에 적합한데, 특히, 고밀도 집적 전자 컴포넌트들, 예컨대, 마이크로프로세서 또는 메모리 칩의 제조에 적합하다. 현대의 마이크로일렉트로닉스의 경우, 전역적 및 국부적 평면성, 가장자리 지오메트리(geometry), 두께 분포, 일면 참조된 국부적 평면성, 소위 말하는 나노토폴로지(nanotopology), 및 무결함성에 대한 엄격한 요구조건을 갖춘 시작 물질, 소위 기판이 필요하다.
에피택시 반응기에서의 반도체 웨이퍼의 에피택셜 코팅을 위해, 에피택셜 물질이 반도체 웨이퍼의 표면 상에 퇴적될 수 있도록, 퇴적 가스가 에피택시 반응기를 통과한다. 그러나, 에피택셜 물질은, 반도체 웨이퍼 상에서뿐만이 아니라, 또한 에피택시 반응기 내부에 퇴적된다. 이러한 이유로, 퇴적 동안 제어되지 않은 방식으로 이들 표면들 상에 축적된 이러한 잔류물들을 에피택시 반응기 내의 표면들로부터 주기적으로 제거하는 것이 일반적으로 필요하다.
예를 들어, DE 10 2010 006 725 A1은 에피택시 반응기의 서셉터 상에 더미 웨이퍼가 배열되어 있는 동안 일정 개수의 코팅된 반도체 웨이퍼들 이후에 각각 반복되는 세정 공정에서, 에칭 가스가 초기에 에피택시 반응기를 통과하고 이어서 실리콘의 퇴적을 위한 퇴적 가스가 에피택시 반응기를 통과하는 방법을 개시한다.
예를 들어, 표면들로부터 에피택셜층 내로 확산하는 불순물들이 나중에 코팅될 반도체 웨이퍼에 도달하는 것을 방지하기 위해, 예를 들어, 염화수소와 같은 에칭 가스를 통해, 이전의 코팅 공정들의 잔류물은 제거될 수 있고, 퇴적 가스를 통해, 에피택시 반응기의 내부는 밀봉될 수 있다.
그러나, 그럼에도 불구하고, 반도체 웨이퍼들의 코팅 동안, 개개의 반도체 웨이퍼들 사이에 지오메트리 변화가 일어난다. 특히, 코팅의 가장자리 영역에서, 커다란 차이들이 있는데, 이는 코팅된 반도체 웨이퍼들의 품질에 해롭다. 예를 들어, 가장자리 영역은 이에 따라 사용될 수 없거나, 또는 품질 요구 사항이 낮은 응용예들에서만 사용될 수 있다.
예를 들어, US 2009/0252942 A1은 에피택셜층의 퇴적을 위한 퇴적 가스의 가스 유량의 제어된 설정에 의해, 제어된 방식으로 반도체 웨이퍼들의 가장자리 영역을 코팅하려는 시도가 행해지는 방법을 개시한다.
따라서, 에피택셜 코팅된 반도체 웨이퍼들의 지오메트리 변화를 회피하거나 또는 적어도 감소시키는 가능성을 제공하는 것이 바람직하다.
본 발명에 따르면, 특허 청구항 제1항의 특징들을 갖는 반도체 웨이퍼들을 코팅하는 방법이 제안된다. 본 발명의 유리한 구성들은 종속항의 그리고 이하의 발명내용이다.
에피택시 반응기 내에서 에피택셜 퇴적된 층으로 반도체 웨이퍼들을 각각 코팅하기에 적합한 방법이 제안된다. 이 경우, 코팅 공정에서, 적어도 하나의 반도체 웨이퍼는 에피택시 반응기 내의 각각의 서셉터 상에 배열되고, 적어도 하나의 반도체 웨이퍼를 코팅하기 위한 제1 퇴적 가스가 에피택시 반응기를 통과한다. 복수의 코팅 공정들 이후 - 코팅된 반도체 웨이퍼(들)의 제거 이후 - 각각에서, 세정 공정이 수행되며, 여기서는 제1 에칭 가스가, 그리고 이어서, 특히 더미 웨이퍼가 각각의 서셉터 상에 배열되어 있는 동안 각각, 제2 퇴적 가스가 에피택시 반응기를 통과한다. 이 경우, 보호층이 서셉터 상에, 특히, 더미 웨이퍼의 베어링면(bearing surface) 주위의 영역에 퇴적된다. 보호층은 바람직하게는 5㎛ 내지 15㎛의 두께, 특히 바람직하게는 약 10㎛이다. 더미 웨이퍼는 바람직하게는 반도체 웨이퍼의 반도체 물질 또는 다른 물질로 구성된다. 본 발명에 따르면, 두 개의 연속적인 세정 공정들 사이에서, 적어도 하나의 중간 세정 공정이 이제 수행되며, 여기서는 두 개의 바로 연속적인 코팅 공정들 사이에서, 퇴적 가스가 에피택시 반응기를 통과하지 않고서 제2 에칭 가스가 에피택시 반응기를 통과한다. 달리 말하면, 적어도 하나의 중간 세정 공정은 세정 공정에 필적한 것이지만, 퇴적 가스는 통과되지 않는다. 또한, 중간 세정 공정 동안 에칭 가스가 통과하는 기간은 세정 공정의 기간과 때로는 상당히 상이할 수 있고, 특히 하락될 수 있다.
이 경우, 코팅된 반도체 웨이퍼들, 특히 가장자리 영역에서의 지오메트리 변화는 퇴적 가스의 변형된 열적 및/또는 유동 조건들에 의해 유발된다는 것이 밝혀졌다. 이 경우 변형된 조건들의 이유는 코팅 공정들 동안, 특히 서셉터 상의 반도체 웨이퍼들의 베어링면 주위의 영역에서 퇴적되는 물질에 존재한다. 각각의 새로운 반도체 웨이퍼가 코팅되면, 반도체 웨이퍼 주위의 영역에서의 퇴적된 물질의 두께는 증가하는 한편, 각각의 새롭게 배열된 반도체 웨이퍼는 항상 두께가 동일하다. 적어도 하나의 중간 세정 공정을 통해, 이 문제의 물질은 이제 정의된 방식으로 감소될 수 있거나, 또는 바람직하게는 심지어 전체가 제거될 수 있어서, 개별 코팅 공정들을 위한 조건들은 서로 유사해진다. 문제의 물질의 정의된 감소는 50% 초과의 감소, 특히 70% 초과부터 90% 이상까지의 감소를 의미하는 것을 의도한 것이다. 이러한 방식으로, 반도체 웨이퍼들의 지오메트리의 변화는 상당히 감소될 수 있다. 이 경우 적어도 하나의 중간 세정 공정은 더미 웨이퍼없이 수행되는 것이 바람직한데, 그 이유는 서셉터 상의 반도체 웨이퍼의 베어링면 주위의 영역이 특히 효과적으로 세정될 수 있기 때문이다.
이 경우, 각각의 세정 공정 중에, 제1 에칭 가스가 통과하는 동안 더미 웨이퍼가 각각의 서셉터 상에 각각 배열되는 것이 또한 유리하다. 그 후, 이들 더미 웨이퍼들은 또한, 예컨대, 제2 퇴적 가스가 후속하여 통과할 때 서셉터 상에 배열된 채로 남아 있을 수 있다. 따라서, 세정 공정 동안에는, 각각의 서셉터 상에서, 반도체 웨이퍼들이 코팅 공정 동안 각각 배치되는 각각의 베어링면이 물질의 제거 및/또는 퇴적의 관점에서 가능한 한 변하지 않은 상태로 남아있는 것을 보장하는 것이 가능하다. 따라서 코팅 공정들에서 최대로 최적화된 조건들이 달성될 수 있다.
바람직하게는, 두 개의 연속적인 세정 공정들 사이에서, 각각의 코팅 공정 후에 중간 세정 공정이 수행된다. 이러한 방식으로, 각각의 코팅 공정에 대해 동일한 시작 조건들이 성립될 수 있어서, 반도체 웨이퍼들의 지오메트리의 변화가 방지되거나 또는 적어도 매우 크게 감소된다. 이 경우, 예를 들어, 중간 세정 공정이 또한 매 회의 제2 코딩 공정 또는 매 회의 제3 코팅 공정 후에만 수행될 수 있고, 이로써 반도체 웨이퍼들의 지오메트리의 미세한 변화가 가능하게는 허용될 수 있지만, 코팅될 반도체 웨이퍼들의 보다 높은 처리량이 그럼에도 불구하고 달성될 수 있다는 것을 유념해야 한다.
바람직하게는, 적어도 하나의 중간 세정 공정 동안, 이전의 중간 세정 공정 이후로 에피택시 반응기 내부에서 퇴적 가스의 통과에 의해 퇴적된 물질이 감소되거나 또는 바람직하게는 제거되는 방식으로 제2 에칭 가스는 에피택시 반응기를 통과한다. 이러한 방식으로, 세정 공정 동안 바람직하게는 약 10㎛에 이르도록 생성된 보호층은 에피택시 반응기에서 보존되고 코팅 공정들 동안에 퇴적된 문제의 물질만이 감소되거나 바람직하게는 제거된다. 이것은 유리하게는 에칭 가스의 통과 지속시간을 설정하는 것에 의해 및/또는 에칭 가스의 가스 유량을 설정하는 것에 의해 행해질 수 있다. 이 지속시간은, 이 경우, 중간 세정 공정들의 빈도수, 또는 마지막 세정 또는 중간 세정 공정 이후에 코팅된 반도체 웨이퍼들의 개수에 의존한다. 이 경우 가스 유량은 특히 부피적 유량, 즉 분당 표준 리터(standard liters per minute; slm)로 표현되는 단위 시간당 가스의 부피를 의미하는 것을 의도한 것이다. 일반적으로, 가스 유량은 5slm 내지 30slm의 범위 내에 있고, 지속시간은 20s 내지 40s의 범위 내에 있다.
이 경우, 특히, 각각의 서셉터 상의 반도체 웨이퍼들을 위한 베어링면 주위의 영역에 퇴적된 적어도 하나의 물질은 감소되거나 바람직하게는 제거되는데, 그 이유는 이 영역에서 퇴적된 물질이 주로 반도체 웨이퍼들의 가장자리 영역에서의 퇴적 가스의 열적 및/또는 유동 조건을 변형시키고, 이는 반도체 웨이퍼들의 문제의 지오메트리 변화를 야기시키기 때문이다. 이 경우 반도체 웨이퍼들을 위한 베어링면 주위의 영역은 반도체 웨이퍼들을 위한 베어링면 밖의 서셉터 상에서의, 예를 들어, 반경 길이가 10㎜ 또는 20㎜인 환형 영역으로서 이해될 수 있다.
코팅 공정 동안, 1㎛ 내지 10㎛, 특히 2㎛ 내지 5㎛의 층이 적어도 하나의 반도체 웨이퍼 상에 각각 퇴적될 때 유리하다. 이것들은 반도체 웨이퍼들 상의 에피택셜층들의 두께에 대해 바람직한 값들이다.
바람직하게는, 세정 공정은 8회 내지 30회의 코팅 공정들 후에 각각, 특히 10회 내지 15회의 코팅 공정들 후에 각각 수행된다. 이것은, 예를 들어, 중간 세정 공정이 수행되지 않은 경우, 에피택시 반응기 내부의 퇴적된 물질의 30㎛ 내지 70㎛의 평균 두께에 대응한다. 세정 공정들의 빈도수는, 모든 코팅 공정들에 걸쳐 퇴적 가스의 정확한 흐름을 가능하게 하기 위해, 사용된 에피택시 반응기에 따라 선택될 수 있다. 이 경우, 각각의 서셉터 상의 반도체 웨이퍼들의 베어링면 주위의 영역에서의 퇴적된 물질의 감소 및 바람직하게는 제거가 중간 세정 공정들의 주요 목적임을 유념해야 한다. 이와 관련하여, 중간 세정 공정이 없는 경우와 유사한 양의 물질이 가능하게는 에피택시 반응기의 다른 영역들에서 퇴적될 수 있다. 한편, 보다 짧은 세정 공정들이 방대한 회수의 중간 세정 공정들의 결과로서 가능할 수 있다.
유리하게는, 염화수소가 제1 에칭 가스 및/또는 제2 에칭 가스로서 사용된다. 이러한 방식으로, 에피택시 반응기 내부에 퇴적된 물질이 특히 효과적으로 제거될 수 있다. 에칭 가스는 그 자체로 또는 캐리어 가스, 예를 들어, 수소와 함께 에피택시 반응기를 통과할 수 있다. 이 경우 캐리어 가스의 부피적 유량은 바람직하게는 5slm 내지 8slm이다.
실리콘 웨이퍼들이 반도체 웨이퍼들로서 사용되는 것이 유리한데, 이는 통상의 반도체 응용예들에 대한 선호 물질이기 때문이다. 바람직하게는, 그 후 트리클로로실란 또는 실리콘 화합물의 다른 가스가 제1 퇴적 가스로서 및/또는 제2 퇴적 가스로서 사용된다.
본 발명의 다른 장점 및 구성은 상세한 설명 및 첨부된 도면에서 발견될 수 있다.
전술한 특징들 및 이하에서 설명될 특징들은 본 발명의 범위를 벗어나지 않고서, 각각의 지시된 조합으로뿐만이 아니라 다른 조합들로 또는 개별적으로 이용될 수 있다는 것을 이해해야 한다.
본 발명은 도면의 예시적인 실시예의 도움으로 개략적으로 표현되며, 도면을 참조하여 아래에서 설명될 것이다.
도 1은 본 발명에 따른 방법이 수행될 수 있는 에피택시 반응기를 개략적으로 도시한다.
도 2는 에피택시 반응기의 서셉터 상의 코팅된 반도체 웨이퍼의 상세를 개략적으로 도시한다.
도 3은 본 발명에 따른 방법에 의해 코팅되지 않았던 실리콘의 일련의 반도체 웨이퍼들에 대한 각각의 코팅 공정 전후의 가장자리 롤오프(roll-off)의 차이 Δ를 다이어그램으로 도시한다.
도 4는 본 발명의 바람직한 실시예에 따른 방법에 의해 코팅되었던 실리콘의 일련의 반도체 웨이퍼들에 대한 각각의 코팅 공정 전후의 가장자리 롤오프의 차이 Δ를 다이어그램으로 도시한다.
도 1은, 예를 들어, 본 발명에 따른 방법이 수행될 수 있는 에피택시 반응기(100)를 단면적으로 예시로서 개략 도시한다. 에피택시 반응기(100)의 중간에는, 코팅될 반도체 웨이퍼(120), 예를 들어, 실리콘 웨이퍼가 배열, 즉 배치될 수 있는 서셉터(110)가 있다. 이 경우, 에피택시 반응기의 크기에 따라, 반도체 웨이퍼는, 예를 들어, 450㎜까지의 직경을 가질 수 있다. 이 경우, 반도체 웨이퍼(120)가, 예를 들어, 서셉터(110) 가장자리로부터 수 밀리미터의 영역에서만 서셉터(110) 상에서 베어링되도록, 서셉터(110)는 중심 오목부를 갖는다.
본 예시에서는, 두 개의 화살표들로 나타낸 바와 같이, 에피택시 반응기(100)의 좌측의 개구로부터 우측의 개구로 가스가 에피택시 반응기(100)를 통과할 수 있다. 가열 수단, 예를 들어, 에피택시 반응기(100)의 상단면 및 하단면 상의 가열 램프들(130)(이들 중 하나에 예시로서 참조표시가 제공됨)에 의해, 에피택시 반응기(100)를 통과한 가스는, 필요한 경우, 원하는 온도로 될 수 있다.
반도체 웨이퍼(120)를 코팅하기 위해, 선택적으로 수소와 혼합된 제1 퇴적 가스, 예를 들어, 트리클로로실란이 에피택시 반응기(100)를 통과한다. 이 경우, 가스 유량, 가스가 통과하는 기간, 및 온도가, 예를 들어, 반도체 웨이퍼(120) 상에 에피택셜 퇴적될 층의 원하는 두께에 따라 조정될 수 있다. 에피택셜층에 대해 종종 요망되는 두께는 예를 들어 4㎛이다. 일반적으로, 이러한 층의 경우, 약 15slm의 트리클로로실란의 가스 유량이 약 100s의 지속시간 동안 요망된다. 또한, 반도체 웨이퍼(120)가 배열되어 있는 서셉터(110)는 도면에서 도시된 바와 같이 축을 중심으로 회전될 수 있다. 이러한 방식으로, 에피택셜층의 균일한 퇴적이 달성될 수 있다.
이러한 코팅 공정은 추가적인 반도체 웨이퍼들에 대해 반복된다. 복수 회, 예를 들어, 10회 내지 12회의 코팅 공정들(이들 각각은 각각의 반도체 웨이퍼 상에 4㎛의 에피택셜층을 갖는다) 후에, 예를 들어, 총 약 40㎛ 내지 50㎛의 물질이 마찬가지로 에피택시 반응기(100) 내부에서 퇴적된다.
에피택시 반응기(100)를 세정하기 위해, 즉 원하지 않은 물질을 제거 또는 적어도 감소시키기 위해, 예를 들어, 10회 또는 12회 코팅 공정들 후에, 세정 공정이 수행되는데, 이 세정 공정 동안에는 제1 에칭 가스, 예를 들어 염화수소가 초기에 에피택시 반응기(100)를 통과한다. 이러한 방식으로, 에피택시 반응기(100) 내부의 원하지 않는 물질은 제거되거나 적어도 감소될 수 있다. 지속시간과 가스 유량의 적절한 조정을 통해, 이 물질은 완전히 제거될 수 있다.
후속하여, 에피택시 반응기(100) 내부에서, 정의된 물질층, 예를 들어, 실리콘층을 퇴적시키기 위해, 세정 공정의 범위 내에서 그리고 서셉터 상에 놓여 있는 더미 웨이퍼의 존재 하에서, 제2 퇴적 가스, 예를 들어, 트리클로로실란이 또한 에피택시 반응기(100)를 통과한다. 이 층은, 에피택시 반응기(100) 내부의 표면들로부터 확산되어 나오는 불순물들이 나중에 코팅될 반도체 웨이퍼들 상의 에피택셜층에 진입하는 것을 방지하기 위해 밀봉용으로 사용된다. 이러한 밀봉용 층이 약 10㎛의 두께를 갖는 것을 달성하기 위해, 트리클로로실란이, 예를 들어, 200초의 지속시간 동안 29slm(standard liters per minute)의 가스 유량으로 에피택시 반응기를 통과할 수 있다. 반도체 웨이퍼들을 위한 베어링면에 퇴적된 물질이 남아있지 않고 보호층이 형성되도록, 제2 퇴적 가스가 통과하는 동안, 반도체 웨이퍼(120) 대신에 더미 웨이퍼가 서셉터(110) 상에 배열된다. 선택적으로, 더미 웨이퍼는 또한, 제1 에칭 가스가 통과하는 동안 서셉터(110) 상에 배열될 수 있다.
도 2는 에피택시 반응기(100)의 서셉터(110) 상의 반도체 웨이퍼(120)의 상세를 개략적으로 도시한다. 반도체 웨이퍼(120) 상에서는 에피택셜 퇴적된 층(121)이 있다. 여기서 도시된 서로에 대한 치수비는 실척도가 아님을 유념해야 한다.
여기서 에피택셜층(121)은 가장자리(도면에서 좌측)에서 그 두께가 감소한다는 것을 살펴볼 수 있다. 그 이유는 반도체 웨이퍼의 코팅 동안의 퇴적 가스의 유동 조건들에 있는데, 예를 들어 반도체 웨이퍼의 가장자리에서의 유동 조건과 반도체 웨이퍼의 표면 위에서의 유동 조건이 다르기 때문이다. 또한, 반도체 웨이퍼(120)의 베어링면 주위의 영역에서는 서셉터(110) 상에 원하지 않은 물질(140)이 있다. 이미 언급한 바와 같이, 이 물질(140)은 코팅 공정들 동안에 퇴적된 것이다.
그러나, 이제부터, 새로운 반도체 웨이퍼(120)가 각각의 코팅 공정 동안 서셉터(110) 상에 배열되는 동안, 퇴적된 물질(140)의 두께는 각각의 코팅 공정으로 증가한다. 물질(140)의 이러한 증가는 도면에서 점선으로 표시된다. 각각의 코팅 공정 동안, 이것은 특히 반도체 웨이퍼(120)의 가장자리 영역에서 퇴적 가스의 변형된 온도장 및 변형된 유동 조건들을 야기시킨다. 따라서, 예를 들어, 점선으로 표시된 바와 같이, 더 많은 물질(140)은 에피택셜층(121)의 더 큰 가장자리 롤오프(roll-off)를 야기시킨다.
본 발명에 따른 방법의 바람직한 실시예에서, 두 개의 세정 공정들 사이에, 각각의 코팅 공정 후, 중간 세정 공정에서, 제2 에칭 가스, 예를 들어 염화수소가, 이제 에피택시 반응기(100)를 통과하여, 마지막 코팅 공정 동안 퇴적된 물질(140)은 감소되고 바람직하게는 다시 제거된다. 이 경우 더미 웨이퍼도 반도체 웨이퍼도 서셉터(110) 상에 배열되지 않는다. 이 경우, 예를 들어, 지속시간 및 가스 유량을 적절히 선택함으로써, 이전의 세정 공정에서 도포된 보호층이 보존되고 가능한 한 마지막 코팅 공정 동안 퇴적된 물질만이 제거되도록 주의를 기울인다. 이 경우, 퇴적 가스는 세정 공정 동안이기 때문에, 다음 반도체 웨이퍼의 코팅 전에 통과되지 않는다.
이러한 방식으로, 반도체 웨이퍼들의 코팅 동안의 시작 상황은 각각의 코팅 공정에 대해 동일하다. 따라서, 반도체 웨이퍼들, 특히 가장자리 영역에서의 지오메트리 변화는 회피되거나 또는 적어도 상당히 감소된다. 완전성을 기하기 위해, 마지막 코팅 공정 후 세정 공정 전에는 어떠한 중간 세정 공정도 논리적으로 필요없다는 것이 또한 언급되어야 한다.
도 3에서는, 일련의 n회 연속 코팅 공정들에 대한 다이어그램에서, 중간 세정 공정이 연속 코팅 공정들 사이에서 수행되지 않은 경우의, 코팅된 반도체 웨이퍼들의 ㎚/㎜2 단위의 가장자리 롤오프 차이 Δ(소위 ZDD, 즉 가장자리 영역의 만곡율을 기술하는 측정량의 차이의 형태로 표현됨)가 코팅 공정들의 회수 n에 대해 도표화되어 있다. 이 경우 가장자리 롤오프는 제1 코팅 공정으로부터 세정 공정 후에(도면에서 좌측) 코팅 공정들에 걸쳐(도면에서 우측으로) 감소하여, 이에 따라 상당한 변동을 갖는 것을 살펴볼 수 있다.
도 4에서는, 일련의 n회 연속 코팅 공정들에 대한 다이어그램에서, 본 발명의 상술한 바람직한 실시예에 따른 방법에 따라 프로시저가 수행된 경우의, 코팅된 반도체 웨이퍼들의 ㎚/㎜2 단위의 가장자리 롤오프 차이 Δ(ZDD의 차이로서 표현됨)가 코팅 공정들의 회수 n에 대해 도표화되어 있다. 이 경우 가장자리 롤오프는 제1 코팅 공정으로부터 세정 공정 후에(도면에서 좌측) 코팅 공정들에 걸쳐(도면에서 우측으로) 비교적 일정하며, 이에 따라 중간 세정 공정들이 없는 경우보다 훨씬 더 낮은 변동을 갖는 것을 살펴볼 수 있다.

Claims (11)

  1. 에피택시 반응기(100) 내에서 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법으로서,
    코팅 공정에서, 적어도 하나의 반도체 웨이퍼(120)는 상기 에피택시 반응기(100) 내의 각각의 서셉터(110) 상에 배열되고, 상기 적어도 하나의 반도체 웨이퍼(120)를 코팅하기 위한 제 1 퇴적 가스는 상기 에피택시 반응기(100)를 통과하고,
    복수의 코팅 공정들 이후 각각에서, 상기 에피택시 반응기를 세정하기 위한 세정 공정이 수행되고, 상기 세정 공정에서는 제1 에칭 가스 및 이어서 제2 퇴적 가스가 상기 에피택시 반응기(100)를 통과하고,
    두 개의 연속적인 세정 공정들 사이에서, 적어도 하나의 중간 세정 공정이 수행되며, 상기 중간 세정 공정에서는 두 개의 바로 연속적인 코팅 공정들 사이에서, 퇴적 가스가 상기 에피택시 반응기(100)를 통과하지 않고서 제2 에칭 가스가 상기 에피택시 반응기(100)를 통과하고, 상기 제2 에칭 가스가 상기 에피택시 반응기(100)를 통과할 때 더미 웨이퍼 또는 반도체 웨이퍼 중 어느 것도 상기 서셉터 상에 배열되지 않는 것을 특징으로 하는, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  2. 제1항에 있어서,
    각각의 세정 공정 동안, 상기 제1 에칭 가스와 상기 제2 퇴적 가스 중 적어도 하나가 통과되는 동안, 더미 웨이퍼가 각각의 서셉터 상에 각각 배열되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  3. 제1항 또는 제2항에 있어서,
    두 개의 연속적인 세정 공정들 사이에서, 각각의 코팅 공정 후에 중간 세정 공정이 수행되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 중간 세정 공정 동안, 이전의 중간 세정 공정 이후로 상기 에피택시 반응기(100) 내부에서 퇴적 가스의 통과에 의해 퇴적된 물질(140)이 감소되거나 또는 제거되는 방식으로 상기 제2 에칭 가스가 상기 에피택시 반응기(100)를 통과하는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  5. 제4항에 있어서,
    상기 각각의 서셉터(110) 상의 반도체 웨이퍼들(120)을 위한 베어링면(bearing surface) 주위의 영역에서 퇴적된 적어도 하나의 물질(140)은 감소되거나 또는 제거되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  6. 제4항에 있어서,
    상기 퇴적된 물질(140)은, 상기 제2 에칭 가스의 통과 지속시간을 설정하는 것과 상기 제2 에칭 가스의 가스 유량을 설정하는 것 중 적어도 하나에 의해 감소되거나 또는 제거되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  7. 제1항 또는 제2항에 있어서,
    코팅 공정 동안, 1㎛ 내지 10㎛의 층(121)이 상기 적어도 하나의 반도체 웨이퍼(120) 상에 각각 퇴적되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 세정 공정은 8회 내지 30회의 코팅 공정들 후에 각각 수행되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 에칭 가스와 상기 제2 에칭 가스 중 적어도 하나로서 염화수소가 사용되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼들(120)로서 실리콘 웨이퍼들이 사용되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
  11. 제9항에 있어서,
    상기 제1 퇴적 가스와 상기 제2 퇴적 가스 중 적어도 하나로서 트리클로로실란이 사용되는 것인, 에피택셜 퇴적된 층(121)으로 반도체 웨이퍼들(120)을 각각 코팅하기 위한 방법.
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