KR102059636B1 - 산화물 반도체 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법을 개시한다. 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체 박막을 형성하는 단계; 및 상기 반도체 박막 상에 서로 이격되는 소스/드레인 전극을 형성하는 단계를 포함하고, 상기 반도체 박막을 형성하는 단계는, 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 상기 반도체 박막이 형성하여 상기 반도체 박막의 소수성을 개선하는 것을 특징으로 한다.
Description
본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 이동도의 저하 최소화 및 PBS 고안정성을 갖는 산화물 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
최근 디스플레이가 초고해상도 및 대면적을 갖도록 제조됨에 따라 백플레인에 적용될 박막 트랜지스터에 대한 연구가 계속되고 있으며, 박막 트랜지스터의 반도체 박막으로 산화물 반도체를 이용하는 기술이 개발되었다.
박막 트랜지스터에서 IGZO(indium gallium zinc oxide)을 주성분으로 하는 산화물 반도체는 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 산화물 반도체를 이용할 경우 별도의 장비를 추가적으로 구입하지 않고도 기존의 장비를 이용할 수 있어 차세대 트랜지스터로 주목받고 있다.
산화물 박막 트랜지스터에서 채널층으로 기능하는 산화물 반도체 박막은 공기 중의 산소(O2)나 수분과 반응하여 전기적 성능 및 신뢰성이 저하되는 양상을 갖는다.
산화물 박막 트랜지스터는 기존 a-Si 박막 트랜지스터에 비해 훨씬 높은 소자 이동도를 보유하고 있으면서도, 대면적에 적용이 가능하고, 비용이 저렴하며, 높은 투명도를 보유하고 있어 차세대 디스플레이 구동 소자의 가능성 측면에서 많은 각광을 받고 있는 소자 중 하나이다.
하지만, 아직 LTPS 박막 트랜지스터에 비교하여 더 높은 소자 이동도가 산업적으로 요구되고 있는 상태이고, 산화물 박막 트랜지스터의 고유의 문제인 스트레스 상태(stress condition)에서 낮은 소자의 신뢰성은 두드러지고 있는 문제점으로 남아있다. 특히, 전압을 가했을 시, 문턱전압이 변하는 문제가 있는데, 이는 디스플레이 색 구현에 치명적인 단점이다.
따라서, 종래에는 전기적 성능 및 신뢰성 향상을 위하여, 산화물 반도체 박막을 다층 구조로 형성하는 방법이 개발되었다. 그러나, 산화물 반도체 박막을 다층 구조로 형성할 경우, 단층 구조에 비해 전기적 성능은 향상되나 박막 형성을 위한 공정이 반복적으로 수행되기 때문에, 트랜지스터의 제조 시간 및 제조 비용이 상승하였다.
본 발명의 실시예는 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 반도체 박막을 형성하여 이동도의 저하가 최소화되고, PBS(positive bias stress) 안정성이 향상된 산화물 박막 트랜지스터를 제공하고자 한다.
본 발명의 실시예는 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링 방법으로 반도체 박막을 형성하여 소수성이 개선된 산화물 박막 트랜지스터를 제공하고자 한다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체 박막을 형성하는 단계; 및 상기 반도체 박막 상에 서로 이격되는 소스/드레인 전극을 형성하는 단계를 포함하고, 상기 반도체 박막을 형성하는 단계는, 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 상기 반도체 박막을 형성하여 상기 반도체 박막의 소수성을 개선한다.
상기 산화물 반도체 타겟 및 폴리머 타겟은 각각 서로 다른 파워가 인가될 수 있다.
상기 산화물 반도체 타겟의 파워는 0W 내지 200W일 수 있다.
상기 폴리머 타겟의 파워는 10W 내지 70W일 수 있다.
상기 반도체 박막을 형성하는 단계는, 상기 반도체 박막을 열처리하는 단계를 더 포함할 수 있다.
상기 열처리의 온도는 250℃ 내지 350℃일 수 있다.
상기 산화물 반도체 타겟은 인듐 갈륨 징크 옥사이드(indium-gallium-zinc oxide, IGZO), 인듐 틴 징크 옥사이드(ITZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 옥사이드(InO), 인듐 틴 옥사이드(ITO), 인듐 갈륨 옥사이드(IGO), 징크 틴 옥사이드(ZTO), 실리콘 인듐 징크 옥사이드(SIZO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 적어도 어느 하나를 포함할 수 있다.
상기 폴리머 타겟은 폴리테트라 플루오로에틸렌(Polytetrafluoroethylene; PTFE), 폴리비닐피롤리돈(Polyvinylpyrrolidone; PVP], 폴리이미드(Polyimide, PI), 폴리에테르이미드(Poly ether imide; PEI) 및 폴리메타크릴산 메틸 (poly(methylmethacrylate); PMMA) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법으로 제조된 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 소수성(hydrophobic)이다.
상기 반도체 박막의 수접촉각은 77.4° 내지 84.2°일 수 있다.
본 발명의 실시예에 따르면 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 반도체 박막을 형성하여 이동도의 저하를 최소화시키고, PBS 안정성을 향상시킬 수 있다.
본 발명의 실시예에 따르면 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 반도체 박막을 형성하여 산화물 반도체 박막 트랜지스터의 소수성을 개선시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법을 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 수접촉각을 도시한 이미지이이고, 도 2c 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 수접촉각을 도시한 그래프이다.
도 3a는 스트레스 시간에 따른 비교예에 따른 산화물 반도체 박막 트랜지스터의 물 내성(Water resistance)을 도시한 그래프이고, 도 3b는 스트레스 시간에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 물 내성을 도시한 그래프이다.
도 4는 폴리머 타겟의 파워에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전달 곡선(transfer curve)를 도시한 그래프이다.
도 5a는 PBS(positive bias stress)를 가했을 시, 스트레스 시간에 따른 비교예에 따른 산화물 반도체 박막 트랜지스터의 문턱전압을 도시한 그래프이고, 도 5b는 PBTS(positive bias temperature stress)를 가했을 시, 스트레스 시간에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 문턱전압을 도시한 그래프이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 수접촉각을 도시한 이미지이이고, 도 2c 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 수접촉각을 도시한 그래프이다.
도 3a는 스트레스 시간에 따른 비교예에 따른 산화물 반도체 박막 트랜지스터의 물 내성(Water resistance)을 도시한 그래프이고, 도 3b는 스트레스 시간에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 물 내성을 도시한 그래프이다.
도 4는 폴리머 타겟의 파워에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전달 곡선(transfer curve)를 도시한 그래프이다.
도 5a는 PBS(positive bias stress)를 가했을 시, 스트레스 시간에 따른 비교예에 따른 산화물 반도체 박막 트랜지스터의 문턱전압을 도시한 그래프이고, 도 5b는 PBTS(positive bias temperature stress)를 가했을 시, 스트레스 시간에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 문턱전압을 도시한 그래프이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도 1a 내지 도 1d에 도시된 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법을 참고하여, 각 구성요소에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법을 도시한 단면도이다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극(110)을 형성하는 단계, 게이트 전극(110) 상에 게이트 절연막(120)을 형성하는 단계, 게이트 절연막(120) 상에 반도체 박막(130)을 형성하는 단계 및 반도체 박막(130) 상에 서로 이격되는 소스/드레인 전극(140)을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 반도체 박막을 형성하여 이동도의 저하를 최소화시키고, PBS 안정성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링 방법으로 반도체 박막이 형성되어 산화물 반도체 박막 트랜지스터의 소수성이 개선될 수 있다.
도 1a는 게이트 전극을 도시한 단면도이다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극(110)이 형성된다.
기판은 산화물 반도체 박막 트랜지스터를 형성하기 위한 베이스 기판으로서, 당 분야에서 사용하는 기판으로서 그 재질을 특별하게 한정하는 것은 아니나, 예를 들어, 실리콘, 유리, 플라스틱 또는 금속 호일(foil) 등의 다양한 재질을 사용할 수 있다.
기판으로 실리콘이 사용되는 경우 실리콘의 표면에 실리콘 산화층이 형성된 기판을 사용할 수 있고, 실리콘은 기판인 동시에 게이트 전극(110)으로 사용되고, 실리콘 산화층은 게이트 절연막(120)으로 사용될 수 있다.
즉, 실시예에 따라, 기판은 베이스 기판인 동시에 게이트 전극(110)으로 사용될 수 있다.
게이트 전극(110)은 전기 전도도 물질인 금속 또는 금속 산화물이 사용될 수 있다. 구체적으로, 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크로뮴(Cr), 금(Au), 티타늄(Ti) 및 은(Ag) 중 적어도 어느 하나를 포함하는 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 금속 산화물 중 적어도 어느 하나의 재질을 사용할 수 있다.
게이트 전극(110)은 판 형태이거나, 기판 상에 몰리브덴(Mo) 또는 알루미늄(Al)과 같은 금속 물질을 증착 및 패터닝하여 특정 패턴을 갖도록 형성 될 수 있다. 또는, p+-Si 웨이퍼를 게이트 전극(220)으로 사용할 수 있다.
게이트 전극(110)이 특정 패턴을 갖도록 형성되는 경우, 기판 상에 게이트 도전막(미도시)을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 패터닝함으로써 형성될 수 있다.
게이트 전극(110)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
도 1b는 게이트 전극 상에 형성된 게이트 절연막을 도시한 단면도이다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 전극(110) 상에 게이트 절연막(120)이 형성된다.
구체적으로, 게이트 절연막(120)은 게이트 전극(110) 상에 형성되어 게이트 전극(110)과 산화물 반도체 박막(140) 및 소스/드레인 전극(140)을 절연시킨다.
게이트 절연막(120)은 진공 증착법(vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
바람직하게는, 게이트 절연막(120)은 게이트 절연막(120)을 형성하기 위한 용액을 이용한 스핀 코팅에 의해 형성될 수 있고, 스핀 코팅은 기판 상에 게이트 절연막(120)을 형성하기 위한 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 게이트 절연막(120)을 형성하기 위한 용액에 가해지는 원심력으로 코팅하는 방법으로, 스핀 코팅을 이용하면 증착 공정에 비하여 생산 비용을 절감시킬 수 있고, 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.
게이트 절연막(120)은 일반적인 반도체 공정에서 사용되는 절연 물질을 사용될 수 있다. 예를 들어, 실리콘 산화물(SiO2) 또는 실리콘 산화물(SiO2)보다 유전율이 높은 High-K 물질인 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2) 및 실리콘 질화물(Si3N4) 중 적어도 어느 하나를 포함할 수 있다.
도 1c는 게이트 절연막 상에 반도체 박막을 형성하는 과정을 도시한 단면도이다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 절연막(120) 상에 반도체 박막(130)이 형성된다.
반도체 박막(130)은 산화물 반도체 타겟(131) 및 폴리머 타겟(132)을 이용한 코-스퍼터링 방법으로 형성될 수 있다.
코-스퍼터링 방법은 RF 마그네트론 스퍼터링 장치 내에 산화물 반도체 타겟(131) 및 폴리머 타겟(132)이 배치되고, 산화물 반도체 타겟(131) 및 폴리머 타겟(132)의 스퍼터면이 기판을 향하게 하며, 각각의 스퍼터면을 서로 평행하게 또는 경사지게 배치한 상태에서, 산화물 반도체 타겟(131) 및 폴리머 타겟(132)에 전력을 인가할 수 있다. 여기서, 스퍼터면은, 코-스퍼터링 공정 시에 스퍼터 입자가 방출되는 면을 의미한다.
산화물 반도체 타겟(131) 및 폴리머 타겟(132)은, 각각 1개씩 사용하는 경우로 한정되지 않고, 동종의 타겟을 복수개 사용할 수도 있다. 산화물 반도체 타겟(131) 및 폴리머 타겟(132)의 스퍼터면은, 양쪽의 스퍼터면을 서로 평행하게 또는 경사지게 하고, 각각의 스퍼터면이 이루는 각도는 60° 내지 180°, 바람직하게는, 각도를 90° 내지 170°로 배치할 수 있다.
또한, RF 마그네트론 스퍼터링 장치는 코-스퍼터링에 필요한 챔버, 공정 가스를 챔버 내로 공급하기 위한 가스공급수단 및 가스배기수단이 구비된다. 챔버는 진공 분위기를 형성하기 위한 것으로 별도의 배기펌프를 통해 챔버 내부를 진공 상태로 유지시키고, 가스공급수단은 챔버 내부로 아르곤(Ar)이나 산소(O) 등과 같은 공정 가스를 공급할 수 있다. 따라서, RF 마그네트론 스퍼터링 장치는 산화물 반도체 타겟(131) 및 폴리머 타겟(132)에 공급되는 전압을 통해 방전에 의해 생성된 전자와 가스 분자와 충돌함으로써 공정 가스가 이온화되어 플라즈마가 생성된다. 바람직하게는, 공정 가스는 아르곤이 사용될 수 있다.
또한, 코-스퍼터링 공정의 공정 압력(working pressure)은 10 mTorr일 수 있고, 진공도는 4 x 10-4 Torr일 수 있으며, 기판이 배치되는 홀더의 온도는 실온일 수 있다. 실온은 예를 들면 25℃이며, 구체적으로는 0℃부터 40℃정도의 범위에서 선택된 적정 온도이다.
즉, 산화물 반도체 타겟(131) 및 폴리머 타겟(132)에 각각의 RF 파워를 제공하면 플라즈마 형성과 동시에 두 물질의 동시 증착이 진행될 수 있다.
언급한 챔버, 가스공급수단 및 가스배기수단은 당업자로부터 용이하게 실시할 수 있는 공지의 기술로써 상세한 설명은 생략하기로 한다.
산화물 반도체 타겟(131) 및 폴리머 타겟(132)의 물질인 산화물 반도체 및 폴리머는 증착 속도가 상이하므로, 인가되는 파워를 제어하면 반도체 박막(130)의 형성 속도를 적절히 조절할 수 있다.
따라서, 산화물 반도체 타겟(131) 및 폴리머 타겟(132)은 각각 서로 다른 파워가 인가될 수 있다.
산화물 반도체 타겟(131)의 파워는 0W 내지 200W일 수 있고, 산화물 반도체 타겟(131)의 파워가 200W를 초과하면 파워가 너무 높아져 트랜지스터의 특성이 발생되지 않는 문제가 있다. 그러나, 산화물 반도체 타겟(131)의 파워를 변화시켜도 반도체 박막(130)의 전기적 특성은 유사하다.
또한, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 폴리머 타겟(132)의 파워가 증가할수록 산화물 반도체 박막 트랜지스터의 소수성이 증가될 수 있다.
예를 들면, 폴리머 타겟(132)으로 PTFE를 사용하는 경우, 폴리머 타겟(132)의 파워가 증가하면 폴리머 타겟(132)에 있는 불소가 반도체 박막(130)으로 더 많이 유입되게 되어, 증가된 불소가 물 분자와의 반응성을 최소화함으로써, 반도체 박막(130)의 소수성이 증가될 수 있다.
폴리머 타겟(132)의 파워는 10W 내지 70W일 수 있고, 폴리머 타겟(132)의 파워가 전술한 범위를 벗어나면 트랜지스터의 특성이 발생되지 않는 문제가 있다.
또한, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 폴리머 타겟(132)의 파워가 증가할수록 산화물 반도체 박막 트랜지스터의 이동도가 감소될 수 있다.
예를 들면, 폴리머 타겟(132)으로 PTFE를 사용하는 경우, 폴리머 타겟(132)의 파워가 증가하면 폴리머 타겟(132)에 존재하는 탄소 및 불소가 반도체 박막(130)으로 많이 유입되게 된다. 그러나, 탄소 및 불소는 반도체 박막(130) 내에서 전자 트랩(electron trap)으로 작용되어 산화물 반도체 박막 트랜지스터의 이동도를 감소시킨다.
그러나, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 10W 내지 70W의 파워로 폴리머 타겟(132)에 인가함으로써, 산화물 반도체 박막 트랜지스터의 이동도 감소를 최소화(바람직하게는, 이동도가 감소되지 않는다)시키는 동시에 소수성을 향상시킬 수 있다.
따라서, 반도체 박막(130)은 산화물 반도체 타겟(131) 및 폴리머 타겟(132)을 이용한 코-스퍼터링(co-sputtering) 방법으로 반도체 박막(130)을 형성하여 반도체 박막(130)의 소수성이 개선된다.
반도체 박막(130)의 수접촉각은 77.4° 내지 84.2°일 수 있다.
수접촉각은 접촉각(Contact acngle)의 각도가 증가할수록 소수성(hydrophobicity)이 증가된다는 것을 의미한다.
일반적으로, 산화물 반도체 박막 트랜지스터에 사용되는 산화물 반도체 박막은 친수성의 성질을 갖기 때문에 물과 같은 외부 환경에 노출 시, 스트레스에 대한 내성이 약한 문제가 있다.
그러나, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 반도체 박막(130)을 코-스퍼터링 방법으로, 친수성 성질을 갖는 산화물 반도체 물질에 소수성 성질을 갖는 폴리머가 첨가되도록 형성함으로써, 반도체 박막(130) 및 산화물 반도체 박막 트랜지스터의 소수성(hydrophobicity)이 증가하여 산화물 반도체 박막 트랜지스터가 물과 같은 외부 환경에 대한 내성을 갖기 때문에 웨어러블 소자(wearable device) 또는 피부 부착 소자(skin-patchable device)와 같이 인체에 부착되는 소자에 사용하기에 용이하다.
따라서, 코-스퍼터링 방법은 종래의 코팅 또는 단일 증착법과는 달리 산화물 반도체 타겟(131) 및 폴리머 타겟(132)의 파워를 조절함으로써 반도체 박막(130)의 조성 및 조밀도를 다양하게 조절할 수 있다.
보다 구체적으로, 산화물 반도체 타겟(131) 및 폴리머 타겟(132)의 파워를 각각 조절하게 되면 스퍼터링되는 산화물 반도체 및 폴리머 물질의 비율이 조절되고 이에 따라 형성되는 반도체 박막(130)의 물질의 함량이 달라지게 되어 반도체 박막(130)의 조성을 다양하게 변화시킬 수 있다.
산화물 반도체 타겟(131)은 인듐 갈륨 징크 옥사이드(indium-gallium-zinc oxide, IGZO), 인듐 틴 징크 옥사이드(ITZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 옥사이드(InO), 인듐 틴 옥사이드(ITO), 인듐 갈륨 옥사이드(IGO), 징크 틴 옥사이드(ZTO), 실리콘 인듐 징크 옥사이드(SIZO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 적어도 어느 하나를 포함할 수 있다.
폴리머 타겟은 폴리테트라 플루오로에틸렌(Polytetrafluoroethylene; PTFE), 폴리비닐피롤리돈(Polyvinylpyrrolidone; PVP], 폴리이미드(Polyimide, PI), 폴리에테르이미드(Poly ether imide; PEI) 및 폴리메타크릴산 메틸 (poly(methylmethacrylate); PMMA) 중 적어도 어느 하나를 포함할 수 있다.
또한, 반도체 박막(130)은 반도체 박막(130)의 형성을 위한 막을 게이트 절연층(120)의 전면을 덮도록 코-스퍼터링한 다음, 반도체 박막(130)의 형성을 위한 막 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 산화물 반도체 박막(140)을 패터닝함으로써 형성될 수 있다.
또는, 반도체 박막(130)은 반도체 박막(130)을 형성하기 위한 영역이 오픈된 쉐도우 마스크를 배치한 다음, 코-스퍼터링을 진행하여 패터닝된 반도체 박막(130)을 형성할 수 있다.
실시예에 따라, 반도체 박막을 형성하는 단계는, 반도체 박막(130)을 열처리하는 단계를 더 포함할 수 있고, 반도체 박막(130)에 열처리를 진행함으로써, 코-스퍼터링 공정을 안정화시켜, 반도체 박막(130)의 모폴로지를 개선시킬 수 있다.
또한, 반도체 박막을 형성하는 단계는 열처리를 진행함으로써, 반도체 박막(130)의 화학적 결합을 유도하는 에너지를 충분히 전달하여 반도체 박막(130)을 활성화시켜 전기적 특성이 향상된 고성능의 반도체 박막(130)을 형성할 수 있다.
열처리의 온도는 250℃ 내지 350℃일 수 있고, 열처리의 온도가 250℃ 미만이면 반도체 박막(130)의 전기적 특성이 개선되지 않은 문제가 있고, 350℃를 초과하면 산화물 반도체 박막 트랜지스터가 열화되는 문제가 있다.
도 1d는 반도체 박막 상에 형성된 소스/드레인 전극을 도시한 단면도이다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 반도체 박막(130) 상에 소스/드레인 전극(140)이 형성된다.
소스/드레인 전극(140)은 게이트 절연막(120) 및 반도체 박막(130) 상에 서로 이격되어 형성된다.
구체적으로, 소스/드레인 전극(140)은 소스 전극 및 드레인 전극을 의미하고, 소스 전극 및 드레인 전극은 게이트 절연막(120) 상에서 서로 이격되되, 추후 형성되는 반도체 박막(130)과 각각 전기적으로 연결되도록 형성된다.
소스/드레인 전극(140)은 게이트 절연막(120) 및 반도체 박막(130) 상에 소스/드레인 도전막을 증착하고, 소스/드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스/드레인 도전막을 패터닝함으로써 형성될 수 있다.
소스/드레인 전극(140)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다.
소스/드레인 전극(140)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
이하에서는, 도 2a 내지 도 6b를 참조하여 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성에 대해 설명하기로 한다.
제조예
비교예(Pristine)
p-type으로 고농도로 보론(heavily boron)이 도핑된 실리콘(Si) 웨이퍼를 사용하는 기판 상에 건조 산화(dry oxidation) 방법으로 신리콘 산화물(SiO2)를 성장시켜 120nm의 게이트 절연막을 형성한 다음, 게이트 절연막 상에 RF 스퍼터(RF sputter)를 사용하여 IGZO 타겟을 증착하였다.
이때 IGZO 타겟의 파워는 150W 로 고정하고, 총 스퍼터링(sputtering) 시간은 5분으로 유지하였다.
그 후, 1시간 300℃에서 열처리를 진행한 다음, 섀도우 마스크(shadow mask) 및 스퍼터를 이용하여 알루미늄(Al)을 증착하여 200nm의 소스/드레인 전극을 형성하였다. 이때, 채널(Channel)의 너비는 1000㎛이고, 길이는 150㎛에 맞게 소스/드레인 전극을 증착하였다.
실시예
p-type으로 고농도로 보론(heavily boron)이 도핑된 실리콘(Si) 웨이퍼를 사용하는 기판 상에 건조 산화(dry oxidation) 방법으로 신리콘 산화물(SiO2)를 성장시켜 120nm의 게이트 절연막을 형성한 다음, 게이트 절연막 상에 RF 스퍼터(RF sputter)를 사용하여 PTFE 타겟 및 IGZO 타겟을 동시 증착하였다.
이때 IGZO 타겟의 파워는 150W 로 고정하고, PTFE의 파워를 10W, 20W, 30W, 40W, 50W, 60W 및 70W로 조절하고, 총 스퍼터링(sputtering) 시간은 5분으로 유지하였다.
그 후, 1시간 동안 300℃에서 열처리를 진행한 다음, 섀도우 마스크(shadow mask) 및 스퍼터로 알루미늄(Al)을 증착하여 200nm의 소스/드레인 전극을 형성하였다. 이때, 채널(Channel)의 너비는 1000㎛이고, 길이는 150㎛에 맞게 소스/드레인 전극을 증착하였다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 수접촉각을 도시한 이미지이고, 도 2c 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 수접촉각을 도시한 그래프이다.
도 2a 내지 도 2c는 폴리머 타겟의 파워에 따른 수접촉각을 나타낸다.
도 2a 내지 도 2c를 참조하면, 비교예의 산화물 반도체 박막 트랜지스터는 33.1°의 수접촉각을 나타내지만, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 77.4° 내지 84.2°의 수접촉각을 나타내는 것으로 보아, 산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링 방법으로 반도체 박막을 형성함으로써, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 소수성이 향상되는 것을 알 수 있다.
보다 구체적으로, IGZO는 33.1°의 낮은 수접촉각을 나타내나, PTFE는 92° 또는 108°의 높은 수접촉각(PTFE는 필름은 92°의 수접촉각을 갖고, PTFE 벌크(PTFE bulk)는 108°의 수접촉각을 가짐)을 나타낸다.
따라서, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 낮은 수접촉각을 갖는 IGZO에 높은 수접촉각을 갖는 PTFE이 첨가된 반도체 박막을 형성함으로써, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 소수성이 향상될 수 있다.
또한, 도 2a 내지 도 2c를 참조하면, PTFE의 파워가 증가할수록 수접촉각이 증가되는 것을 알 수 있다. 따라서, PTFE의 파워를 제어하여 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 소수성을 조절할 수 있다.
도 3a는 스트레스 시간에 따른 비교예에 따른 산화물 반도체 박막 트랜지스터의 물 내성(Water resistance)을 도시한 그래프이고, 도 3b는 스트레스 시간에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 물 내성을 도시한 그래프이다.
도 3a 및 도 3b는 산화물 반도체 박막 트랜지스터를 탈이온수(DI water)에 5분동안 침지(dipping)시킨 다음, 질소 건(N2 gun)으로 블로우(blowing)시킨 후, 측정되었다.
도 3a 및 도 3b를 참조하면, 비교예에 따른 산화물 반도체 박막 트랜지스터 대비 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터가 물에 대한 내성이 증가되는 것을 알 수 있다.
또한, 비교예에 따른 산화물 반도체 박막 트랜지스터는 12.17V의 문턱 전압을 갖고, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 1.22V의 문턱 전압을 나타내는 것으로 보아, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성이 개선되는 것을 알 수 있다.
도 4는 폴리머 타겟의 파워에 따른 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전달 곡선(transfer curve)를 도시한 그래프이다.
도 4는 VG =20V이고, VD = 0.1V이다.
도 4를 참조하면, 폴리머 타겟의 파워가 증가할수록 이동도가 감소되나, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 비교예 대비 이동도 차이가 크지 않은 것을 알 수 있다.
도 5a는 PBS를 가했을 시, 스트레스 시간에 따른 비교예에 따른 산화물 반도체 박막 트랜지스터의 문턱전압을 도시한 그래프이고, 도 5b는 PBTS를 가했을 시, 스트레스 시간에 따른 비교예에 따른 산화물 반도체 박막 트랜지스터의 문턱전압을 도시한 그래프이다.
도 5a는 VG =20V이고, VD = 0.1V에서 측정되었다.
도 5a를 참조하면, 비교예에 따른 산화물 반도체 박막 트랜지스터는 10000s 동안 Δ3.98V의 문턱전압을 나타내고, PTFE이 20W로 증착된 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 Δ2.7V의 문턱전압을 나타내는 것으로 보아, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성 및 안정성이 향상되는 것을 알 수 있다.
도 5b는 VG =20V이고, VD = 0.1V 및 50℃에서 측정되었다.
도 5b를 참조하면, 비교예에 따른 산화물 반도체 박막 트랜지스터는 10000s 동안 Δ5.83V 의 문턱전압을 나타내고, PTFE이 20W로 증착된 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 Δ3.26V의 문턱전압을 나타내는 것으로 보아, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성 및 안정성이 향상되는 것을 알 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 게이트 전극 120: 게이트 절연막
130: 반도체 박막 131: 산화물 반도체 타겟
132: 폴리머 타겟 140: 소스/드레인 전극
130: 반도체 박막 131: 산화물 반도체 타겟
132: 폴리머 타겟 140: 소스/드레인 전극
Claims (10)
- 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체 박막을 형성하는 단계; 및
상기 반도체 박막 상에 서로 이격되는 소스/드레인 전극을 형성하는 단계
를 포함하고,
상기 반도체 박막을 형성하는 단계는,
산화물 반도체 타겟 및 폴리머 타겟을 이용한 코-스퍼터링(co-sputtering) 방법으로 상기 반도체 박막이 형성하여 상기 반도체 박막의 소수성을 개선하는 것이며,
상기 산화물 반도체 타겟 및 폴리머 타겟은 각각 서로 다른 파워가 인가되며,
상기 폴리머 타겟의 파워는 10W 내지 40W인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
- 삭제
- 제1항에 있어서,
상기 산화물 반도체 타겟의 파워는 0W 내지 200W인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
- 제1항에 있어서,
상기 폴리머 타겟의 파워는 10W 내지 30W인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
- 제1항에 있어서,
상기 반도체 박막을 형성하는 단계는,
상기 반도체 박막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
- 제5항에 있어서,
상기 열처리의 온도는 250℃ 내지 350℃인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
- 제1항에 있어서,
상기 산화물 반도체 타겟은 인듐 갈륨 징크 옥사이드(indium-gallium-zinc oxide, IGZO), 인듐 틴 징크 옥사이드(ITZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 옥사이드(InO), 인듐 틴 옥사이드(ITO), 인듐 갈륨 옥사이드(IGO), 징크 틴 옥사이드(ZTO), 실리콘 인듐 징크 옥사이드(SIZO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
- 제1항에 있어서,
상기 폴리머 타겟은 폴리테트라 플루오로에틸렌(Polytetrafluoroethylene; PTFE), 폴리비닐피롤리돈(Polyvinylpyrrolidone; PVP], 폴리이미드(Polyimide, PI), 폴리에테르이미드(Poly ether imide; PEI) 및 폴리메타크릴산 메틸 (poly(methylmethacrylate); PMMA) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
- 제1항, 제3항 내지 제8항 중 적어도 어느 한 항의 산화물 반도체 박막 트랜지스터의 제조 방법으로 제조된 산화물 반도체 박막 트랜지스터는 소수성(hydrophobic)인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
- 제9항에 있어서,
상기 반도체 박막의 수접촉각은 77.4° 내지 84.2°인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
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