KR102041355B1 - 상호연결 구조물들의 에칭 프로파일 제어 - Google Patents

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Abstract

반도체 구조물을 형성하는 방법은, 기판 상에 에칭 정지층을 형성하는 단계, 에칭 정지층 위에 금속 산화물층을 형성하는 단계, 및 금속 산화물층 상에 층간 유전체(ILD)층을 형성하는 단계를 포함한다. 본 방법은 ILD층 위에 트렌치 에칭 개구를 형성하는 단계, 트렌치 에칭 개구 위에 캡핑층을 형성하는 단계, 및 상기 캡핑층 위에 비아 에칭 개구를 형성하는 단계를 더 포함한다.

Description

상호연결 구조물들의 에칭 프로파일 제어{ETCH PROFILE CONTROL OF INTERCONNECT STRUCTURES}
본 출원은 상호연결 구조물들의 에칭 프로파일 제어에 관한 것이다.
본 출원은 "ETCH PROFILE CONTROL OF INTERCONNECT STRUCTURES"이라는 발명의 명칭으로 2017년 4월 28일자로 출원된 미국 가출원 제62/491,646호의 우선권을 청구하며, 이 가출원의 전문은 본 명세서에서 참고로 병합되어 있다.
반도체 기술의 진보에 따라, 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은 평면형 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)를 비롯한 MOSFET 및 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)와 같은 반도체 디바이스들의 치수를 지속적으로 축소시키고 있다. 이러한 축소는 반도체 제조 공정들의 복잡성을 증가시켰다.
일부 실시예들에서, 반도체 구조물을 형성하는 방법은, 기판 상에 에칭 정지층을 형성하는 단계, 에칭 정지층 위에 금속 산화물층을 형성하는 단계, 및 금속 산화물층 상에 층간 유전체(ILD)층을 형성하는 단계를 포함한다. 본 방법은 ILD층 위에 트렌치 에칭 개구를 형성하는 단계, 트렌치 에칭 개구 위에 캡핑층을 형성하는 단계, 및 캡핑층 위에 비아 에칭 개구를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 상호연결 구조물을 형성하는 방법은, 기판 상에 에칭 정지층을 형성하는 단계, 에칭 정지층 위에 금속 산화물층을 형성하는 단계, 및 금속 산화물층 상에 층간 유전체(ILD)층을 형성하는 단계를 포함한다. 본 방법은 ILD층 위에 저온 산화물층을 형성하는 단계, 저온 산화물층 위에 캡핑층을 형성하는 단계, 및 캡핑층 내에 비아 에칭 개구를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 상호연결 구조물을 형성하는 방법은 기판 상에 에칭 정지층을 형성하는 단계, 에칭 정지층 위에 금속 산화물층을 형성하는 단계, 및 금속 산화물층 상에 층간 유전체(ILD)층을 형성하는 단계를 포함한다. 본 방법은 ILD층에서 제1 방향을 따라 연장되는 제1 도전성 구조물을 형성하는 단계, 및 ILD층 내 및 금속 산화물층 내에서 제2 방향을 따라 연장되는 제2 도전성 구조물을 형성하는 단계를 더 포함한다. 제2 방향은 제1 방향에 수직이다.
일부 실시예들에서, 상호연결 구조물은 기판 상의 에칭 정지층, 에칭 정지층 위에 위치된 금속 산화물층, 금속 산화물층 상에 위치된 층간 유전체(ILD)층, 및 ILD층 내의 도전성 구조물을 포함한다. 도전성 구조물은 금속 산화물층 내 및 에칭 정지층 내에 위치한다.
일부 실시예들에서, 집적 회로는 반도체 디바이스 및 상호연결 구조물을 포함한다. 반도체 디바이스는 콘택트 구조물들을 포함하고, 상호연결 구조물은 콘택트 구조체물들에 결합된다. 상호연결 구조물은 반도체 디바이스 위에 위치된 에칭 정지층, 에칭 정지층 위에 위치된 금속 산화물층, 금속 산화물층 상에 위치된 층간 유전체(ILD)층, 및 금속 산화물층 및 ILD층 내에 위치된 도전성 비아를 포함한다.
일부 실시예들에서, 반도체 구조물은 기판 위에 위치된 에칭 정지층, 에칭 정지층 위에 위치된 금속 산화물층, 및 금속 산화물층 상에 위치된 층간 유전체(ILD)층을 포함한다. 반도체 구조물은, ILD층에서 제1 방향을 따라 연장되는 제1 도전성 구조물, 및 ILD층 내 및 금속 산화물층 내에서 제2 방향을 따라 연장되는 제2 도전성 구조물을 더 포함한다. 제2 방향은 제1 방향에 수직이다.
상기 실시예들은 상호연결 구조물들(예를 들어, 상호연결 구조물(1400))의 비아들(예를 들어, 비아들(1250, 1252))의 실질적으로 수직한 프로파일들을 달성하는 방법을 설명한다. 비아들의 실질적으로 수직한 프로파일들을 달성하는 것은 상호연결 구조물들 내의 비아들과 금속 라인들 간의 누설 및/또는 접촉을 방지하는데 도움을 줄 수 있다. 일부 실시예들에서, 비아 에칭 개구들(예를 들어, 비아 에칭 개구들(750, 752))의 형성 동안 산화물 캡핑층(예를 들어, 캡핑층(542))의 사용은 비아 에칭 개구들의 실질적으로 수직한 에칭 프로파일들을 달성하는 것을 돕고, 이어서 비아들의 실질적으로 수직한 프로파일들을 달성하는 것을 돕는다. 일부 실시예들에서, 상호연결 구조물의 ILD층 아래의 금속 산화물층의 존재는 금속 산화물층을 사용하지 않는 방법으로 형성된 비아들과 비교하여 비아들의 실질적으로 수직한 프로파일을 형성하는데 도움이 된다. 예를 들어, 상호연결 구조물 내에서 금속 산화물층을 사용하여 형성된 비아는 수평축과 약 70° 내지 약 80°의 범위의 각도를 이루는 비아 프로파일 측벽을 가질 수 있다. 이 각도는 금속 산화물층없이 형성된 비아의 비아 프로파일 측벽에 의해 형성된 각도(이는 약 50° 내지 약 60°의 범위일 수 있다)보다 크다. 그 일부 실시예들은 [과제의 해결 수단]에서 설명되었다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 일부 실시예들에 따른, 집적 회로의 단면도이다.
도 1b은 일부 실시예들에 따른, 상호연결 구조물의 단면도이다.
도 1c는 상호연결 구조물의 단면도이다.
도 2는 일부 실시예들에 따른, 상호연결 구조물을 제조하는 방법의 흐름도이다.
도 3 내지 도 7은 일부 실시예들에 따른, 집적 회로의 제조 공정의 다양한 단계들에서의 집적 회로의 단면도들이다.
도 8은 부분적으로 형성된 상호연결 구조물의 단면도이다.
도 10 내지 도 12는 일부 실시예들에 따른, 집적 회로의 제조 공정의 다양한 단계들에서의 집적 회로의 단면도들이다.
도 13은 부분적으로 형성된 상호연결 구조물의 단면도이다.
도 14는 일부 실시예들에 따른, 집적 회로의 단면도이다.
이제부터 첨부 도면을 참조하여 예시적인 실시예들을 설명할 것이다. 도면들에서, 동일한 참조번호들은 일반적으로 동일하거나, 기능적으로 유사하고/유사하거나 구조적으로 유사한 엘리먼트들을 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 제2 피처 상에서의 제1 피처의 형성은 제1 피처가 제2 피처와 직접 접촉하여 형성된다는 것을 의미한다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
도면들에서 도시된 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
핀(fin)들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일부 실시예들에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층은 제거되고, 잔존하는 스페이서들은 그 후에 핀들을 패터닝하는데 사용될 수 있다.
본 명세서에서의 어구 또는 용어는 설명을 위한 것일 뿐 제한성을 갖는 것은 아니며, 본 명세서의 용어 또는 어구는 본 발명개시에 비추어 관련 기술(들)의 당업자에 의해 해석되어야 한다는 것이 이해될 것이다.
본 명세서에서 사용된 용어 "선택비(selectivity)"는 동일한 에칭 조건들 하에서의 두 개의 물질들의 에칭율 비를 지칭한다.
본 명세서에서 사용된 용어 "약"은 달리 언급되지 않는 한, 주어진 수량의 값이 해당 값의 ±10%만큼 변한다는 것을 나타낸다.
본 명세서에서 사용된 용어 "기판"은 후속 물질층들이 그 위에 첨가되는 물질을 설명한다. 기판 자체는 패터닝될 수 있다. 기판의 최상부에 첨가된 물질들은 패터닝되거나 또는 패터닝되지 않은 채로 남아있을 수 있다. 또한, "기판"은, 예를 들어, 실리콘, 게르마늄, 갈륨 비소, 또는 인듐 인화물과 같은 광범위한 반도체 물질들의 어레이일 수 있다. 대안적으로, 기판은, 예를 들어, 유리 또는 사파이어 웨이퍼와 같이 전기적으로 비도전성인 물질로부터 제조될 수 있다.
본 명세서에서 사용된 용어 "하이 k"는 고 유전상수를 지칭한다. 반도체 디바이스 구조물들 및 제조 공정들의 분야에서, 하이 k는 SiO2의 유전상수보다 큰 유전상수(예컨대, 3.9 이상)를 지칭할 수 있다.
본 명세서에서 사용된 용어 "로우 k"는 작은 유전상수를 지칭한다. 반도체 디바이스 구조물들 및 제조 공정들의 분야에서, 로우 k는 SiO2의 유전상수보다 작은 유전상수(예컨대, 3.9 미만)를 지칭할 수 있다.
본 명세서에서 사용된 용어 "p형"은, 예컨대, 붕소와 같은 p형 도펀트로 도핑된 구조물, 층, 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어 "n형"은, 예컨대, 인과 같은 n형 도펀트로 도핑된 구조물, 층, 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어 "수직"은 기판의 표면에 명목상 수직인 것을 의미한다.
본 명세서에 사용된 용어 "임계 치수"는 finFET 및/또는 집적 회로의 엘리먼트의 최소 피처 크기(예를 들어, 선폭)를 지칭한다.
본 발명개시는 집적 회로(IC) 제조의 BEOL(back end of the line) 공정에서 제조된 상호연결 구조물 내의 비아들과 같은, BEOL 피처들의 에칭 프로파일을 개선하기 위한 예시적인 방법을 제공한다. 본 명세서에서 개시된 예시적인 방법은, 다른 방법들을 사용하여 형성된 비아들과 비교하여, 에칭 프로파일이 보다 수직적이고 비아들의 최상부 및 바닥 개구들 사이의 비율이 보다 작은 비아들을 형성한다. 비아들의 이러한 개선된 에칭 프로파일은 상호연결 구조물들 내에서의 비아들과 금속 라인들 간의 누설 및/또는 접촉을 방지하고 결과적으로 집적 회로 내의 디바이스들의 성능을 향상시킨다.
IC 제조 공정은 FEOL(front end of the line), MOL(middle of the line)/MEOL(middle end of the line), 및 BEOL(back end of the line)의 세 단계들로 나누어질 수 있다. FEOL 단계에서는, 예를 들어, 전계 효과 트랜지스터(FET)와 같은 기능 디바이스들이 형성될 수 있다. MOL 단계에서는, 예를 들어, 기능 디바이스들을 BEOL 단계에서 형성된 고레벨 상호연결 구조물들에 전기적으로 연결하도록 FET의 소스/드레인 콘택트 구조물들 및/또는 게이트 콘택트 구조물들과 같은 저레벨 상호연결 구조물들이 형성될 수 있다.
고레벨 상호연결 구조물들은 FEOL 단계에서 형성된 IC의 기능 디바이스들 및/또는 엘리먼트들 간에 전기적 연결을 제공할 수 있다. BEOL 단계에서는, MOL 단계 후에 IC 구조물 위에 퇴적될 수 있는 층간 유전체(interlayer dielectric; ILD)층 내에 고레벨 상호연결 구조물들이 형성될 수 있다. 고레벨 상호연결 구조물은 수직적 상호연결 구조물들("도전성 비아" 또는 "비아"라고도 함) 및 횡측 상호연결 구조물들("금속 라인"이라고도 함)이라는 두 개의 유형들의 도전성 구조물들을 포함할 수 있다. 도전성 비아들은 수직 방향으로 BEOL ILD층을 관통할 수 있고, BEOL ILD층 위 또는 아래의 층들에 대한 전기적 연결부들을 생성할 수 있다. 금속 라인들은 ILD층을 횡측 방향으로 관통할 수 있고, BEOL ILD층 내의 컴포넌트들을 연결할 수 있다. 고레벨 상호연결 구조물은 BEOL ILD 내에 도전성 비아들 및 금속 라인들의 다중층들을 포함할 수 있다. 이들 다중층들 각각은 인접한 층들 사이에 전기적 연결부들을 갖는 영역들을 제외하고는 에칭 정지층에 의해 인접한 층들로부터 분리될 수 있다.
도 1a는 일부 실시예들에 따른, BEOL 단계 후의 집적 회로(IC)(100)의 단면도이다. IC(100)는 기판(102) 및 상호연결 구조물(104)을 포함할 수 있다. 일부 실시예들에서, 기판(102)은 FEOL 단계에서 형성된 하나 이상의 기능 디바이스들을 나타낼 수 있다. 기능 디바이스들은 MOL 단계에서 형성될 수 있는 콘택트 구조물들(122)을 가질 수 있다. 일부 실시예들에서, 상호연결 구조물(104)은 층들(104.1 내지 104.5)을 포함할 수 있다. 층(104.1 내지 104.5) 각각은 ILD층(112), 도전성 비아들(110), 및 금속 라인들(108)을 포함할 수 있다. 도전성 비아들(110) 및 금속 라인들(108)은 FEOL 단계에서 형성된 기판(102)의 기능 디바이스들 간에 전기적 연결을 제공하도록 구성될 수 있다.
도 1b는 일부 실시예들에 따른, 상호연결 구조물(100)의 일부분의 단면도이다. 도 1b에서 도시된 바와 같이, 도전성 비아(110)는 실질적으로 수직한 프로파일을 가질 수 있다. 이하의 실시예들은 도 1c에서 도시된 바와 같이 비아 프로파일들이 테이퍼링(taper)될 때 도전성 비아들과 금속 라인 간의 누설 및/또는 접촉을 방지하기 위해 이러한 수직 비아 프로파일들을 달성하는 방법을 기술한다. 도전성 비아(110*)는 다른 방법들을 사용하여 다른 IC로 형성될 수 있다. 도전성 비아(110*)의 테이퍼링된 프로파일로 인해, 도전성 비아(110*)는 영역(114) 내에서 금속 라인(108*)과 단락될 수 있고, 결과적으로 집적 회로 내의 디바이스들의 성능에 부정적인 영향을 미친다.
도 14는 일부 실시예들에 따른, 도전성 비아들(1410)을 갖는 상호연결 구조물(1400)의 단면도를 도시한다. 도전성 비아들(1410)은 도 1a 및 도 1b를 참조하여 상기 논의된 도전성 비아들(110)의 실질적으로 수직인 프로파일들과 유사한 프로파일들을 가질 수 있다.
도 2는 일부 실시예들에 따른, 도 14에서 도시된 상호연결 구조물(1400)을 제조하기 위한 예시적인 방법(200)의 흐름도이다. 동작들은 특정 응용들에 따라 다른 순서로 수행되거나 또는 수행되지 않을 수 있다. 방법(200)은 도 14에서 도시된 구조물과 같은 완성된 상호연결 구조물을 생성하지 않는다는 것을 주목해야 한다. 따라서, 추가적인 공정들이 방법(200) 이전에, 그 도중에, 및/또는 그 이후에 제공될 수 있다는 것과, 일부 공정들은 여기서 간략하게 설명된다는 것을 이해바란다.
오직 예시적인 목적을 위해, 도 2에서 예시된 동작들은 도 3 내지 도 7, 도 10 내지 도 12, 및 도 14에서 예시된 예시적인 제조 공정을 참조하여 설명될 것이다. 도 3 내지 도 7, 도 10 내지 도 12, 및 도 14는 일부 실시예들에 따른, 상호연결 구조물(1400)의 제조의 다양한 단계들에서의 상호연결 구조물(1400)의 단면도들이다. 당 업계의 당업자는 도 3 내지 도 7, 도 10 내지 도 12, 및 도 14에서의 도해들은 예시를 목적으로 도시된 것이고, 실척도로 그려질 수는 없다는 것을 인식할 것이다. 일부 실시예들에 따르면, 상호연결 구조물(1400)은 도 1a를 참조하여 논의된 상호연결 구조물(104)의 일부분을 나타낼 수 있다. 상호연결 구조물(104) 및 그 도전성 비아들(110), 금속 라인들(108), ILD층(106), 및 ESL(112)에 대한 상기 설명은 도 2 내지 도 7, 도 10 내지 도 12, 및 도 14를 참조한, 도전성 비아들, 금속 라인들, ILD층, 및 ESL의 아래의 설명에도 적용된다.
동작(210)에서, 에칭 정지층(ESL)이 기판 상에 퇴적된다. 예를 들어, 도 3에서 도시된 바와 같이, ESL(312)은 기판(302) 상에 퇴적될 수 있다. 일부 실시예들에서, 기판(302)은 상호연결 구조물(1400)(도 14에서 도시됨)의 도전성 비아들(1410)이 전기적으로 연결될 수 있는 금속 라인들(322)을 갖는 고레벨 상호연결 구조물의 층을 나타낼 수 있다. 일부 실시예들에서, 기판(302)은 FEOL 단계에서 형성된 하나 이상의 기능 디바이스들을 나타낼 수 있다. 기능 디바이스는 상호연결 구조물(1400)의 도전성 비아들(1410)이 전기적으로 연결될 수 있는, MOL 단계에서 형성된 콘택트 구조물들(322)을 가질 수 있다. 일부 실시예들에서, 기판(302)은 상호연결 구조물(1400)의 도전성 비아들(1410)이 전기적으로 연결될 수 있는 도전성 구조물들(322)을 갖는 실리콘과 같은 반도체 물질을 나타낼 수 있지만, 이에 한정되는 것은 아니다.
일부 실시예들에서, 기판(302)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함할 수 있다. 일부 실시예들에서, 기판(302)은 (i) 예를 들어, 게르마늄과 같은 원소 반도체; (ii) 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; (iii) 실리콘 게르마늄 탄화물, 실리콘 게르마늄, 갈륨 비소 인화물, 갈륨 인듐 인화물, 갈륨 인듐 비소, 갈륨 인듐 비소 인화물, 알루미늄 인듐 비소, 및/또는 알루미늄 갈륨 비소를 비롯한 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 또한, 기판(302)은 설계 요건들에 따라 도핑될 수 있다(예컨대, p형 기판 또는 n형 기판). 일부 실시예들에서, 기판(302)은 p형 도펀트(예를 들어, 붕소, 인듐, 알루미늄 또는 갈륨)로 도핑되거나 또는 n형 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다. 본 발명개시 내용에 기초하여, 본 업계의 당업자는 기판(302)을 위한 다른 물질들이 본 발명개시의 범위 및 사상 내에 있다는 것을 인식할 것이다.
일부 실시예들에서, 도전성 구조물들(322)은, 예를 들어, Ti(티타늄), 텅스텐(W), 구리(Cu), 코발트(Co), 니켈(Ni), 은(Ag), Al, 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 탄화물(TaC), 탄탈륨 카보질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), Zr, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐 질화물(WN), 티타늄 탄화물(TiC), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄 탄화물(TaAlC), 금속 합금, 및/또는 이들의 조합들과 같은 적절한 도전성 물질을 포함할 수 있다. 본 발명개시 내용에 기초하여, 본 업계의 당업자는 도전성 구조물들(322)을 위한 다른 물질들이 본 발명개시의 범위 및 사상 내에 있다는 것을 인식할 것이다.
ESL(312)은, 예를 들어, 상호연결 구조물(1400)의 형성 동안 기판(312) 및 도전성 구조물들(322)을 보호하도록 구성될 수 있다. 일부 실시예들에서, ESL(312)은, 예컨대, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON), 실리콘 탄화물(SiC), 실리콘 카보질화물(SiCN), 붕소 질화물(BN), 실리콘 붕소 질화물(SiBN), 실리콘 탄소 붕소 질화물(SiCBN), 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, ESL(312)은 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD)에 의해 형성된 실리콘 질화물 또는 실리콘 산화물, 또는 고 종횡비 공정(high-aspect-ratio process; HARP)에 의해 형성된 실리콘 산화물을 포함할 수 있다. 일부 실시예들에서, ESL(312)은 약 1㎚ 내지 약 3㎚의 범위의 두께(312t)를 가질 수 있다. 본 발명개시 내용에 기초하여, 본 업계의 당업자는 ESL(312)을 위한 다른 물질들, 형성 방법들, 및 두께들이 본 발명개시의 범위 및 사상 내에 있다는 것을 인식할 것이다.
일부 실시예들에서, 산소 도핑된 탄화물 물질을 갖는 라이너(316)가 ESL(312) 상에 퇴적될 수 있다. 일부 실시예들에서, 라이너(316)는 약 3㎚ 내지 약 8㎚의 범위의 두께(316t)를 가지며, 다른 에칭 정지층으로서 사용될 수 있다. 일부 실시예들에서, 라이너(316)는 LPCVD, PECVD 또는 CVD에 의해 형성될 수 있다.
도 2를 참조하면, 동작(220)에서, 금속 산화물층 및 층간 유전체(ILD)층이 ESL 위에 퇴적된다. 예를 들어, 도 3에서 도시된 바와 같이, 금속 산화물층(318)이 층(316) 상에 퇴적될 수 있고, 그 후, 금속 산화물층(318) 상에 ILD층(320)의 퇴적이 이어질 수 있다. 금속 산화물층(318)은 아래에 더 상세히 설명되는 바와 같이 비아의 에칭 프로파일을 개선시키는 것을 도울 수 있다. 일부 실시예들에서, 금속 산화물층(318)은, 예를 들어, 크롬(Cr), Al, Ti, 주석(Sn), 아연(Zn), 망간(Mg), 은(Ag), Ni, Mo, 또는 이들의 조합과 같은 적절한 금속의 산화물들을 포함할 수 있다. 금속 산화물층(318)은, 예를 들어, CVD와 같은 적절한 금속 산화물 퇴적 공정을 이용하여 퇴적될 수 있다.
일부 실시예들에서, 금속 질화물 또는 금속 탄화물을 갖는 층이 금속 산화물층(318) 대신에 사용될 수 있다. 일부 실시예들에서, 상호연결 구조물(1400)(도 14에서 도시됨)의 제조를 위해, 금속 산화물, 금속 질화물, 금속 탄화물, 또는 이들의 조합을 갖는 하나 이상의 층들의 스택이 금속 산화물층(318) 대신에 사용될 수 있다.
ILD층(320)은 도 1a를 참조하여 전술한 상호연결 구조물(104)의 ILD층들(106)과 구조 및 기능면에서 유사할 수 있다. 일부 실시예들에서, ILD층(320)은 로우 k 유전체 물질을 포함할 수 있다. 로우 k 물질들은 3.9미만의 유전상수를 가질 수 있다. ILD층(320) 내의 로우 k 물질은 원하지 않는 기생 커패시턴스를 감소시키고 저항 커패시턴스(RC) 지연을 최소화하는 것을 도울 수 있다. 일부 실시예들에서, ILD층(320)은, 예를 들어, CVD 또는 ALD와 같은 적절한 유전체 퇴적 공정에 의해 형성될 수 있다. ILD층(320)은 약 90㎚ 내지 약 150㎚의 범위의 두께(320t)를 가질 수 있다. ILD층(320)은 ILD층(320) 내에 형성될 수 있는 상호연결 구조물(1400)의 인접한 도전성 비아들(1410) 및/또는 인접한 금속 라인들(1408) 사이에 전기적 격리를 제공하는 것을 도울 수 있다. 도전성 비아들(1410)은 ILD층(320)에서, 예를 들어, Z축을 따라 수직으로 내뻗을 수 있고, 금속 라인들(1408)은 ILD층(320)에서, 예를 들어, Y축을 따라 횡측으로 내뻗을 수 있다.
도 3에서 도시된 바와 같이, ILD층(320)의 퇴적에 이어서 마스킹층들의 스택의 퇴적이 뒤따를 수 있다. 마스킹층들의 스택은 무질소 반사 방지층(nitrogen free anti-reflective layer; NFARL)(324), 제1 하드 마스크층(326), 및 제2 하드 마스크층(328)을 포함할 수 있다. NFARL(324)은 제1 및 제2 하드 마스크층들(326, 328)의 후속 패터닝 동안 ILD층(320)을 보호하는 것을 도울 수 있다. 제1 및 제2 하드 마스크층들(326, 328)의 패터닝은, 예를 들어, NFARL(324)와 같은 마스킹층에 의해 보호되지 않는 경우 ILD층(320)을 에칭할 수 있는 염소계 공정들을 수반할 수 있다. 일부 실시예들에서, NFARL(324)은 유전체 물질을 포함할 수 있고, 예를 들어, CVD와 같은 적절한 퇴적 방법을 이용하여 형성될 수 있다. 일부 실시예들에서, 실란 및 이산화탄소를 포함하는 가스 혼합물이 NFARL(324)의 퇴적에서 사용될 수 있다. NFARL은 약 20㎚ 내지 약 30㎚의 범위의 두께(324t)를 가질 수 있다.
일부 실시예들에서, 제1 하드 마스크층(326)은, 예를 들어, PVD를 사용하여 퇴적될 수 있고, 실리콘 질화물, 티타늄 질화물, 또는 이들의 조합을 포함할 수 있다. 제1 하드 마스크층(326)은 약 25㎚ 내지 약 40㎚의 범위의 두께(326t)를 가질 수 있다. 제2 하드 마스크층(328)은, 일부 실시예들에 따라, 예를 들어, CVD에 의해 형성된 테트라에톡시실란(TEOS)을 포함할 수 있다. 제2 하드 마스크층(328)은 약 25㎚ 내지 약 40㎚의 범위의 두께(328t)를 가질 수 있다.
도 2를 참조하면, 동작(230)에서, ILD층 위의 하드 마스크층들이 패터닝된다. 예를 들어, 도 4에서 도시된 바와 같이, 트렌치 에칭 개구들(430, 432, 434)을 형성하도록 제1 및 제2 하드 마스크층들(326, 328)은 패터닝될 수 있다. 이러한 트렌치 에칭 개구들은 ILD층(320)에서의 후속하는 트렌치들의 형성을 위한 영역들을 정의할 수 있다. 이들 트렌치들은 이후에 더 상세히 설명되는 바와 같이 상호연결 구조물(1400)(도 14)의 금속 라인들(1408)을 나중에 형성할 수 있다. 각각의 트렌치 에칭 개구들(430, 432, 434)의 폭들(W1, W2, W3)은 후속 처리에서 ILD층(320) 내에 형성된 트렌치들의 폭들을 정의할 수 있다. 제1 및 제2 하드 마스크층들(326, 328)의 패터닝은 포토리소그래피 및 건식 에칭 공정에 의해 수행될 수 있다. 일부 실시예들에서, 건식 에칭 공정은 염소계 공정일 수 있다.
도 2를 참조하면, 동작(240)에서, 비아 및 트렌치가 ILD층 내에 형성된다. 예를 들어, 도 5 내지 도 7, 및 도 9 내지 도 12를 통해 도시된 바와 같이, 비아들(1250, 1252) 및 트렌치들(1230, 1232, 1234)은 ILD층(320) 내에 형성될 수 있다. 일부 실시예들에서, 도 5에서 도시된 바와 같이, 층들의 스택은 도 4의 구조물 상에 퇴적될 수 있다. 층들의 스택은 제1 및 제2 유기물층들(536, 544), 저온 산화물(low temperature oxide; LTO)층(538), 제1 및 제2 Si계(Si-based) 층들(540, 546), 캡핑층(542), 및 포토레지스트층(548)을 포함할 수 있다. 일부 실시예들에 따르면, 층들의 스택의 이들 층들 각각은 도 5에서 도시된 순서로 배열될 수 있다. 이러한 층들의 스택은 ILD층(320) 내에서의 비아들(1250, 1252)(도 12에서 도시됨)의 후속 형성을 위한 영역들을 정의할 수 있는 (도 6과 도 7에 도시된) 비아 에칭 개구들(650, 652, 750, 752)을 형성하는 것을 도울 수 있다. 이러한 층들의 스택은 또한 비아들(1250, 1252)이 형성되는 동안 비아들(1250, 1252)의 에칭 프로파일을 제어하는것을 도울 수 있다.
일부 실시예들에서, 제1 및 제2 유기물층들(536, 544)은, 예를 들어, 약 100℃ 내지 약 300℃의 범위의 온도에서, 도 4의 구조물 상과 캡핑층(542) 상에 적절한 폴리머 물질을 각각 스핀 코팅하는 것과 같이 유사한 공정으로 형성될 수 있다. 제1 및 제2 폴리머층들은 약 150㎚ 내지 약 300㎚의 범위의 각각의 두께(536t, 542t)를 가질 수 있다.
LTO층(538)은, 일부 실시예들에 따라, 예를 들어, 실란 및 산소를 갖는 가스 혼합물을 사용하는 CVD에 의해 형성된 실리콘 산화물을 포함할 수 있다. LTO층(538)은 약 50℃ 내지 약 200℃의 범위의 저온에서 퇴적될 수 있다. ILD층(538)은 약 10㎚ 내지 약 30㎚의 범위의 두께(538t)를 가질 수 있다.
일부 실시예들에 따라, 제1 및 제2 Si계 층들(540, 546)은 상이한 물질들을 포함할 수 있으며, 상이한 퇴적 공정들에서 형성될 수 있다. 제1 Si계 층(540)은 실리콘, 산소, 및 탄소의 원소들을 갖는 가스 혼합물을 사용하여, 예를 들어, CVD 또는 PVD에 의해 형성될 수 있다. 일부 실시예들에서, 제1 Si계 층(540)은 약 10㎚ 내지 약 30㎚의 범위의 두께(540t)를 가질 수 있다. 제2 Si계 층(546)은, 예를 들어, 약 50℃ 내지 약 200℃의 범위의 온도에서 제2 유기물층(544) 상에 실록산을 스핀 코팅함으로써 퇴적될 수 있다. 일부 실시예들에서, 제2 Si계 층(546)은 약 30㎚ 내지 약 40㎚의 범위의 두께(546t)를 가질 수 있다. 일부 실시예들에서, 제1 및 제2 Si계 층들(540, 546)은 동일한 물질을 포함할 수 있다.
일부 실시예들에서, 캡핑층(542)은 예컨대, 약 200℃ 내지 약 500℃의 범위의 온도에서 실란 및 산소를 갖는 가스 혼합물을 사용하는 CVD에 의해 형성된 실리콘 산화물을 포함할 수 있다. 캡핑층(542)은 약 30㎚ 내지 약 40㎚의 범위의 두께(542t)를 가질 수 있다.
도 4의 구조물 상에 층들의 스택을 퇴적한 후에, 도 6에서 도시된 바와 같이 제1 비아 에칭 개구들(650, 652)의 쌍을 형성하도록 포토레지스트층(548)이 패터닝될 수 있다. 이 형성에 이어서, 도 7에서 도시된 바와 같이 제2 비아 에칭 개구들(750, 752)의 쌍을 형성하도록 제1 비아 에칭 개구들(650, 652)의 쌍을 통해 제2 Si계 층(546) 및 제2 유기물층(544)을 에칭하기 위한 하나 이상의 에칭 공정들이 뒤따른다. 일부 실시예들에서, 제2 Si계 층(546)은 플루오로카본(CxFy), 질소, 및 아르곤을 갖는 가스 혼합물을 사용하는 건식 에칭 공정(예를 들어, 반응성 이온 에칭 공정)에서 에칭될 수 있다. 가스 혼합물은 약 10% 내지 약 70%의 CxFy를 가질 수 있다. CxFy의 유량은 약 100sccm 내지 약 400sccm의 범위일 수 있고, 질소 및 아르곤의 유량은 약 50sccm 내지 약 300sccm의 범위일 수 있다. 에칭 공정은 약 15mTorr 내지 약 100mTorr의 범위의 압력 하에서, 약 10℃ 내지 약 90℃의 범위의 온도에서 약 10초 내지 약 90초의 범위의 시구간 동안 수행될 수 있다.
일부 실시예들에서, 제2 유기물층(544)은 수소, 질소, 및 아르곤을 갖는 가스 혼합물을 사용하는 건식 에칭 공정(예를 들어, 반응성 이온 에칭 공정)에서 에칭될 수 있다. 가스 혼합물은 약 5% 내지 약 20%의 수소를 가질 수 있다. 수소의 유량은 약 20sccm 내지 약 100sccm의 범위일 수 있고, 질소 및 아르곤의 유량은 약 100sccm 내지 약 400sccm의 범위일 수 있다. 에칭 공정은 약 15mTorr 내지 약 100mTorr의 범위의 압력 하에서, 약 10℃ 내지 약 90℃의 범위의 온도에서 약 10초 내지 약 90초의 범위의 시구간 동안 수행될 수 있다.
비아 에칭 개구들(650, 652)을 통한 제2 Si계 층(546) 및 제2 유기물층(544)의 에칭 후에, 비아 에칭 개구물들(650, 652)의 패턴들이 제2 유기물층(546) 내에 전사될 수 있다. 제2 Si계 층(546)의 존재로 인해, 제2 유기물층(544) 내의 전사된 에칭 패턴들(도시되지 않음)의 폭은 폭들(650w, 652w)보다 작을 수 있다. 이것은 제2 Si계 층(546)의 에칭 공정 동안 제2 Si계 층(546) 내에 형성된 비아 에칭 개구들(도시되지 않음)의 측벽들 상의 실리콘 플루오르화물계 물질의 퇴적으로 인한 것일 수 있다. 그리고 그 결과, 제2 유기물층(544)이 에칭되는 제2 Si계 층(546) 내의 비아 에칭 개구들의 폭들은 폭들(650w, 652w)보다 좁을 수 있다. 따라서, 제2 Si계 층(546)은 포토레지스트층(548)에서 패터닝된 비아 에칭 개구들(650, 652)의 폭들에 비해 ILD층(320) 내에 형성된 도 12의 후속 비아들(1250, 1252)의 폭들을 축소시키는 것을 도울 수 있다.
도 7에서 도시된 바와 같이, 제2 유기물층(544)의 에칭에 이어서, 제2 비아 에칭 개구들(750, 752)의 쌍을 형성하도록, 캡핑층(542), 제1 Si계 층(540), 및 LTO층(538)이 에칭될 수 있다. 일부 실시예들에서, 캡핑층(542)은 약 100sccm 내지 약 400sccm의 범위의 유량을 갖는 CxFy 가스를 사용하는 건식 에칭 공정(예를 들어, 반응성 이온 에칭 공정)에서 에칭될 수 있다. 에칭 공정은 약 15mTorr 내지 약 100mTorr의 범위의 압력 하에서, 약 10℃ 내지 약 90℃의 범위의 온도에서 약 10초 내지 약 90초의 범위의 시구간 동안 수행될 수 있다. 이 에칭 공정은 비아 에칭 개구들(도시되지 않음)을 제2 유기물층(544)으로부터 캡핑층(542)으로 전사시킨다. 캡핑층(542)의 에칭 동안, 제2 Si계 층(546) 및 제2 유기물층(544)은 캡핑층(542)의 최상면으로부터 에칭되어 제거될 수 있다.
일부 실시예들에서, 전술한 도 5의 층들의 스택은 제2 유기물층(544) 및 제2 Si계 층(546)을 포함하지 않을 수 있다. 대신에, 포토레지스트층(548)이 캡핑층(542) 상에 퇴적될 수 있다. 이 실시예에서, 캡핑층(542)의 에칭에 이어서 비아 에칭 개구(650, 652)의 형성이 뒤따를 수 있다.
제1 Si계 층(540) 및 LTO층(538)은 캡핑층(542) 내의 전사된 비아 에칭 개구들(도시되지 않음)을 통해 에칭될 수 있다. 일부 실시예들에서, 제1 Si계 층(540)은 CxHyFz 가스, 산소, 질소, 및 아르곤을 갖는 가스 혼합물을 사용하는 건식 에칭 공정(예를 들어, 반응성 이온 에칭 공정)에서 에칭될 수 있다. 가스 혼합물은 약 5% 내지 약 10%의 CxHyFz 및 약 1% 내지 약 5%의 산소를 가질 수 있다. CxHyFz의 유량은 약 5sccm 내지 약 100sccm의 범위일 수 있고, 산소의 유량은 약 5sccm 내지 약 30sccm의 범위일 수 있으며, 질소 및 아르곤의 유량은 약 50sccm 내지 약 300sccm의 범위일 수 있다. 에칭 공정은 약 15mTorr 내지 약 100mTorr의 범위의 압력 하에서, 약 10℃ 내지 약 90℃의 범위의 온도에서 약 10초 내지 약 90초의 범위의 시구간 동안 수행될 수 있다.
일부 실시예들에서, LTO층(538)은 플루오로카본(CxFy), 질소, 및 아르곤을 갖는 가스 혼합물을 사용하는 건식 에칭 공정(예를 들어, 반응성 이온 에칭 공정)에서 에칭될 수 있다. 가스 혼합물은 약 1% 내지 약 20%의 CxFy를 가질 수 있다. CxFy의 유량은 약 10sccm 내지 약 30sccm의 범위일 수 있고, 질소 및 아르곤의 유량은 약 600sccm 내지 약 1500sccm의 범위일 수 있다. 에칭 공정은 약 15mTorr 내지 약 100mTorr의 범위의 압력 하에서, 약 10℃ 내지 약 90℃의 범위의 온도에서 약 10초 내지 약 90초의 범위의 시구간 동안 수행될 수 있다.
도 7에서 도시된 바와 같이, 제1 Si계 층(540) 및 LTO층(538)의 에칭 동안, 캡핑층(542)은 제1 Si계 층(540)의 최상면으로부터 에칭되어 제거될 수 있다. 전술한 바와 같이, 제2 유기물층(544) 내의 전사된 비아 에칭 개구들의 더 좁은 폭으로 인해 제2 비아 에칭 개구들(750, 752)의 쌍의 폭들(750w, 752w)은 폭들(650w, 652w)보다 좁을 수 있다.
캡핑층(542)의 존재는, 캡핑층(542)과 같은 캡핑층을 사용하지 않는 방법으로 형성된 비아 에칭 개구들(750*, 752*)(도 8에서 도시됨)에서의 에칭 프로파일들과 비교하여 비아 에칭 개구들(750, 752)에서의 실질적으로 수직한 에칭 프로파일들을 달성하는 것을 도울 수 있다. 각각의 비아 에칭 개구들(750, 752)의 에칭 프로파일들에서의 각도(A1, A2)는 각각의 비아 에칭 개구들(750*, 752*)의 에칭 프로파일들에서의 각도(A3, A4)보다 크다. 일부 실시예들에서, A1 및 A2는 약 83° 내지 약 90°의 범위일 수 있고, A3 및 A4는 약 65° 내지 약 70°의 범위일 수 있다. 각도(A1, A2)는 비아 에칭 개구들(750, 752)의 각각의 측벽들과 X축 사이의 각도일 수 있다. 각도(A3, A4)는 비아 에칭 개구들(750*, 752*)의 각각의 측벽들과 X축 사이의 각도일 수 있다. 따라서, 캡핑층(542)은 비아 에칭 개구들(750, 752)의 에칭 공정 동안 LTO층(538) 상의 제1 Si계 층(540)을 보호하는 것을 돕기 때문에, 비아 에칭 개구들(750, 752)의 실질적으로 수직한 에칭 프로파일들이 캡핑층(542)의 도움으로 달성될 수 있다. 제1 Si계 층(540)은 LTO층(538)의 횡측 방향(예를 들어, X방향)으로의 과도한 에칭을 방지하는 것을 돕는다. 도 8에서 도시된 바와 같이, 제1 Si계 층(540)은 LTO층(538)에서의 비아 에칭 개구들(750*, 752*)의 형성 동안 에칭되어 제거된다.
비아 에칭 개구들에서 실질적으로 수직한 에칭 프로파일들을 달성하는 것은 ILD층(320)에서 나중에 형성되는 비아들(1250, 1252)(도 12)의 유사한 에칭 프로파일들을 초래할 수 있다. 전술한 바와 같이, 비아들의 실질적으로 수직한 에칭 프로파일들은 상호연결 구조물에서 비아들과 금속 라인들 간의 누설 및/또는 접촉을 방지하는데 도움을 줄 수 있다.
비아 에칭 개구들(750, 752)의 형성은 도 9에서 도시된 바와 같이 ILD층(320)에서 부분 비아들(950, 952)을 형성하는데 사용될 수 있다. 이들 부분 비아들(950, 952)은 비아 에칭 개구들(750, 752)을 통해 제1 유기물층(536), NFARL(324), 및 ILD층(320)을 에칭한 후에 형성될 수 있다. 일부 실시예들에서, 제1 유기물층(536)은 제2 유기물층(544)의 에칭 공정과 유사한 공정으로 에칭될 수 있다. 이 에칭 공정 동안, 비아 에칭 개구들(750, 752)과 유사한 프로파일들을 갖는 비아 에칭 개구들(도시되지 않음)이 제1 유기물층(536) 및 제1 Si계 층(540) 내에 형성될 수 있다. LTO층(538)은 이 에칭 공정 동안 제1 유기물층(536)의 최상면에서 에칭되어 제거될 수 있다.
그 후 NFARL층(342) 및 ILD층(320)은 제1 유기물층(536)에서 형성된 비아 에칭 개구들을 통해 에칭된다. 일부 실시예들에서, NFARL층(342) 및 ILD층(320)은 CxFy 가스, 산소, 질소, 및 아르곤을 갖는 가스 혼합물을 사용하는 건식 에칭 공정(예를 들어, 반응성 이온 에칭 공정)에서 에칭될 수 있다. 가스 혼합물은 약 5% 내지 약 10%의 CxFy 및 약 1% 내지 약 5%의 산소를 가질 수 있다. CxFy의 유량은 약 10sccm 내지 약 60sccm의 범위일 수 있고, 산소의 유량은 약 5sccm 내지 약 30sccm의 범위일 수 있으며, 질소 및 아르곤의 유량은 약 5sccm 내지 약 1000sccm의 범위일 수 있다. 에칭 공정은 약 15mTorr 내지 약 100mTorr의 범위의 압력 하에서, 약 10℃ 내지 약 90℃의 범위의 온도에서 약 10초 내지 약 90초의 범위의 시구간 동안 수행될 수 있다.
부분 비아들(950, 952)의 형성 후에, 제1 유기물층(536)은 제1 하드 마스크층(328) 및 NFARL(324)의 최상면들로부터 제거될 수 있다. 도 10에서 도시된 바와 같이, 제1 유기물층(536)의 제거에 이어서, 부분 비아들(950, 952)을 금속 산화물층(318)의 최상면까지 연장시키도록, ILD층(320)의 계속된 에칭이 뒤따를 수 있다. ILD층(320)의 계속된 에칭 동안, 도 10에서 도시된 바와 같이, 부분 트렌치들(1030, 1032, 1034)을 형성하도록, 제1 하드 마스크층(328) 및 NFARL층(342)이 에칭된다. 각각의 부분 트렌치들(1030, 1032, 1034)의 폭들(W4, W5, W6)은 전술한 각각의 트렌치 에칭 개구들(430, 432, 434)의 폭들(W1, W2, W3)에 의해 정의될 수 있다. 일부 실시예들에서, 트렌치 폭(W4)은 약 85㎚ 내지 약 100㎚의 범위일 수 있고, 트렌치 높이(H1)는 약 50㎚ 내지 약 80㎚의 범위일 수 있다.
일부 실시예들에서, 부분 트렌치들(1030, 1032, 1034)의 형성 후에, 부분 비아들(950, 952)을 통해 노출된 제2 하드 마스크층(326) 및 금속 산화물층(318)의 부분들이 제거될 수 있다. 제2 하드 마스크층(326) 및 금속 산화물층(318)의 노출된 부분들은, 예를 들어, 약 10℃ 내지 약 30℃의 범위의 온도에서 과산화수소를 사용하는 습식 에칭 공정에 의해 제거될 수 있다. 이 습식 에칭 공정 동안의 에칭율은 약 0.2㎚/초 내지 약 0.5㎚/초의 범위 내에 있을 수 있다.
제2 하드 마스크층(326) 및 금속 산화물층(318)의 부분들의 제거에 이어서, ILD층(320) 상의 NFARL(324)의 잔존 부분들 및 부분 비아들(950, 952)을 통해 노출된 라이너(316)의 부분들의 에칭이 뒤따를 수 있다. 이러한 에칭은 도 12에서 도시된 바와 같이 트렌치들(1230, 1232, 1234) 및 비아들(1250, 1252)의 형성을 초래할 수 있다. 일부 실시예들에서, 이 에칭은 CxFy 가스, 산소, 이산화탄소, 질소, 및 아르곤을 갖는 가스 혼합물을 사용하는 건식 에칭 공정(예를 들어, 반응성 이온 에칭 공정)으로 수행될 수 있다. 가스 혼합물은 약 1% 내지 약 5%의 CxFy, 약 1% 내지 약 5%의 산소, 및 약 1% 내지 약 5%의 이산화탄소를 가질 수 있다. 에칭 공정은 약 15mTorr 내지 약 100mTorr의 범위의 압력 하에서, 약 20°C 내지 약 60℃의 범위의 온도에서 수행될 수 있다. 일부 실시예들에서, ESL(312)의 일부분들은 비아(1250, 1252)를 도전성 구조물들(322)에 대해 개방하도록 에칭될 수 있다.
도 13은 금속 산화물층(318)과 같은 금속 산화물층을 사용하지 않는 방법으로 형성된 비아들(1250*, 1252*)의 테이퍼링된 프로파일들을 도시한다. 금속 산화물층(318)의 존재는 비아들(1250, 1252)의 실질적으로 수직한 프로파일들을 달성하는 것을 도울 수 있다. 각각의 비아들(1250, 1252)의 프로파일들에서의 각도(A5, A6)는 각각의 비아들(1250*, 1252*)의 프로파일들에서의 각도(A7, A8)보다 크다. 일부 실시예들에서, A5 및 A6은 약 70° 내지 약 80°의 범위일 수 있고, A7 및 A8은 약 50° 내지 약 60°의 범위일 수 있다. 각도(A5, A6)는 비아들(1250, 1252)의 각각의 측벽들과 X축 사이의 각도일 수 있다. 각도(A7, A8)는 비아들(1250*, 1252*)의 각각의 측벽들과 X축 사이의 각도일 수 있다.
일부 실시예들에서, 비아(1250)는 약 2 내지 약 3의 범위의 최상부 폭(W7) 대 바닥 폭(W8) 비를 가질 수 있고, 비아(1250*)는, 비아(1250)의 상기 비보다 큰, 약 3 내지 약 4의 범위의 최상부 폭(W9) 대 바닥 폭(W10) 비를 가질 수 있다. 일부 실시예들에서, 비아(1250)는 약 45 내지 약 55의 범위의 바닥 폭(W8) 대 높이(H2) 비를 가질 수 있고, 비아(1250*)는, 비아(1250)의 상기 비보다 큰, 약 55 내지 약 65의 범위의 바닥 폭(W10) 대 높이(H3) 비를 가질 수 있다. 일부 실시예들에서, 비아(1250)는 약 65 내지 약 75의 범위의 높이(H2) 대 최상부 폭(W7) 비를 가질 수 있고, 비아(1250*)는, 비아(1250)의 상기 비보다 큰, 약 40 내지 약 50의 범위의 높이(H3) 대 최상부 폭(W9) 비를 가질 수 있다. 따라서, 비아(1250)의 프로파일과 비교하여, 비아(1250*)는 테이퍼링된 비아 프로파일을 갖는다.
도 2를 참조하면, 동작(250)에서, 도전성 비아들 및 금속 라인들을 형성하도록, 비아들 및 트렌치들 내에 도전성 물질이 퇴적된다. 예를 들어, 도 14에서 도시된 바와 같이, 상호연결 구조물(1400)의 도전성 비아들(1410) 및 금속 라인들(1408)이 형성된다. 일부 실시예들에 따라, 도전성 비아들(1410) 및 금속 라인들(1408)의 형성은, 예를 들어, PVD, CVD, 또는 ALD를 사용하여, 비아들(1250, 1252) 내 및 트렌치들(1230, 1232, 1234) 내에, 예를 들어 W, Al, Co, Cu와 같은 도전성 물질들, 또는 적절한 도전성 물질을 퇴적하는 것을 수반할 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 발명개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 상호연결 구조물을 형성하는 방법에 있어서,
기판 상에 에칭 정지층을 형성하는 단계;
상기 에칭 정지층 위에 금속 산화물층을 형성하는 단계;
상기 금속 산화물층 상에 층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계;
상기 ILD층 위에 저온 산화물층을 형성하는 단계;
상기 저온 산화물층 위에 캡핑층을 형성하는 단계; 및
상기 캡핑층 내에 비아 에칭 개구를 형성하는 단계
를 포함하는 상호연결 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 캡핑층 내에 상기 비아 에칭 개구를 형성하는 단계는,
상기 캡핑층 상에 포토레지스트층을 퇴적하는 단계; 및
상기 포토레지스트층 내의 패턴을 통해 상기 캡핑층을 에칭하는 단계를 포함한 것인 상호연결 구조물을 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 ILD층 내 및 상기 금속 산화물층 상에 비아를 형성하는 단계; 및
상기 비아를 통해 상기 금속 산화물층의 일부를 에칭하는 단계를 더 포함하는 상호연결 구조물을 형성하는 방법.
실시예 4. 실시예 3에 있어서, 상기 비아 내에 도전성 물질을 퇴적하는 단계를 더 포함하는 상호연결 구조물을 형성하는 방법.
실시예 5. 실시예 3에 있어서, 상기 비아의 측벽은 수평축과 약 70° 내지 약 80°의 범위의 각도를 형성하는 것인 상호연결 구조물을 형성하는 방법.
실시예 6. 실시예 1에 있어서, 상기 캡핑층은 산화물 물질을 포함한 것인 상호연결 구조물을 형성하는 방법.
실시예 7. 실시예 1에 있어서, 상기 금속 산화물층은 크롬, 알루미늄, 티타늄, 주석, 아연, 마그네슘, 또는 은을 포함한 것인 상호연결 구조물을 형성하는 방법.
실시예 8. 반도체 구조물을 형성하는 방법에 있어서,
기판 상에 에칭 정지층을 형성하는 단계;
상기 에칭 정지층 위에 금속 산화물층을 형성하는 단계;
상기 금속 산화물층 상에 층간 유전체(ILD)층을 형성하는 단계;
상기 ILD층 위에 트렌치 에칭 개구를 형성하는 단계;
상기 트렌치 에칭 개구 위에 캡핑층을 형성하는 단계; 및
상기 캡핑층 위에 비아 에칭 개구를 형성하는 단계를 포함하는 반도체 구조물을 형성하는 방법.
실시예 9. 실시예 8에 있어서, 상기 캡핑층과 상기 트렌치 에칭 개구 사이에 저온 산화물층을 형성하는 단계를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 10. 실시예 8에 있어서, 상기 트렌치 에칭 개구 위 및 상기 캡핑층 위에 제1 실리콘계(silicon-based) 층과 제2 실리콘계 층을 각각 형성하는 단계를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 11. 실시예 8에 있어서, 상기 트렌치 에칭 개구 위 및 상기 캡핑층 위에 제1 유기물층과 제2 유기물층을 각각 형성하는 단계를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 12. 실시예 8에 있어서, 상기 트렌치 에칭 개구를 형성하는 단계는,
상기 ILD층 상에 무질소(nitrogen-free) 유전체층을 퇴적하는 단계; 및
상기 무질소 유전체층 상에 실리콘계 층 및 질화물층을 패터닝하는 단계를 포함한 것인 반도체 구조물을 형성하는 방법.
실시예 13. 실시예 8에 있어서,
상기 트렌치 에칭 개구 위에 저온 산화물층을 형성하는 단계; 및
상기 저온 산화물층 내에 다른 비아 에칭 개구를 형성하는 단계를 더 포함하며, 상기 다른 비아 에칭 개구는 상기 비아 에칭 개구의 폭보다 작은 폭을 갖는 것인 반도체 구조물을 형성하는 방법.
실시예 14. 실시예 8에 있어서, 상기 캡핑층은 산화물 물질을 포함한 것인 반도체 구조물을 형성하는 방법.
실시예 15. 실시예 8에 있어서, 상기 ILD층 및 상기 금속 산화물층 내에 비아를 형성하는 단계를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 16. 실시예 8에 있어서, 상기 ILD층, 상기 금속 산화물층, 및 상기 에칭 정지층 내에 비아를 형성하는 단계를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 17. 실시예 8에 있어서, 상기 금속 산화물층은 크롬, 알루미늄, 티타늄, 주석, 아연, 마그네슘, 또는 은을 포함한 것인 반도체 구조물을 형성하는 방법.
실시예 18. 집적 회로에 있어서,
콘택트 구조물들을 포함하는 반도체 디바이스; 및
상기 콘택트 구조물들에 결합된 상호연결 구조물을 포함하고, 상기 상호연결 구조물은,
상기 반도체 디바이스 위에 위치된 에칭 정지층;
상기 에칭 정지층 위에 위치된 금속 산화물층;
상기 금속 산화물층 상에 위치된 층간 유전체(ILD)층; 및
상기 금속 산화물층 및 ILD층 내에 위치된 도전성 비아를 포함한 것인 집적 회로.
실시예 19. 실시예 18에 있어서, 상기 금속 산화물층과 상기 에칭 정지층 사이의 탄소층을 더 포함하는 집적 회로.
실시예 20. 실시예 18에 있어서, 상기 도전성 비아의 측벽은 수평축과 약 70° 내지 약 80°의 범위의 각도를 형성하는 것인 집적 회로.

Claims (10)

  1. 상호연결 구조물을 형성하는 방법에 있어서,
    기판 상에 에칭 정지층을 퇴적하는 단계;
    상기 에칭 정지층 상에 라이너 - 상기 라이너는 산소 도핑된 탄화물 물질을 포함함 - 를 퇴적하는 단계;
    상기 라이너 상에 금속 산화물층을 퇴적하는 단계;
    상기 금속 산화물층 상에 층간 유전체(interlayer dielectric; ILD)층을 퇴적하는 단계;
    상기 ILD층 위에 저온 산화물층을 퇴적하는 단계;
    상기 저온 산화물층 위에 캡핑층을 퇴적하는 단계; 및
    상기 캡핑층 내에 비아 개구를 형성하는 단계
    를 포함하는 상호연결 구조물을 형성하는 방법.
  2. 제1항에 있어서,
    상기 캡핑층 내에 상기 비아 개구를 형성하는 단계는,
    상기 캡핑층 상에 포토레지스트층을 퇴적하는 단계; 및
    상기 포토레지스트층 내의 패턴을 통해 상기 캡핑층을 에칭하는 단계
    를 포함한 것인 상호연결 구조물을 형성하는 방법.
  3. 제1항에 있어서,
    상기 ILD층 내 및 상기 금속 산화물층 상에 다른 비아 개구를 형성하는 단계; 및
    상기 다른 비아 개구를 통해 상기 금속 산화물층의 일부를 에칭하는 단계
    를 더 포함하는 상호연결 구조물을 형성하는 방법.
  4. 제3항에 있어서,
    도전성 구조물을 형성하기 위해 상기 다른 비아 개구 내에 도전성 물질을 퇴적하는 단계
    를 더 포함하는 상호연결 구조물을 형성하는 방법.
  5. 제3항에 있어서,
    상기 다른 비아 개구의 측벽은 수평축과 70° 내지 80°의 범위의 각도를 형성하는 것인 상호연결 구조물을 형성하는 방법.
  6. 제1항에 있어서,
    상기 캡핑층은 산화물 물질을 포함한 것인 상호연결 구조물을 형성하는 방법.
  7. 제1항에 있어서,
    상기 금속 산화물층은 크롬, 알루미늄, 티타늄, 주석, 아연, 마그네슘, 또는 은을 포함한 것인 상호연결 구조물을 형성하는 방법.
  8. 반도체 구조물을 형성하는 방법에 있어서,
    기판 상에 에칭 정지층을 퇴적하는 단계;
    상기 에칭 정지층 위에 금속 탄화물층을 퇴적하는 단계;
    상기 금속 탄화물층 상에 층간 유전체(ILD)층을 퇴적하는 단계;
    상기 ILD층 위에 트렌치 에칭 개구를 형성하는 단계;
    상기 트렌치 에칭 개구 위에 캡핑층을 퇴적하는 단계; 및
    상기 캡핑층 위에 비아 에칭 개구를 형성하는 단계
    를 포함하는 반도체 구조물을 형성하는 방법.
  9. 집적 회로에 있어서,
    콘택트 구조물들을 포함하는 반도체 디바이스; 및
    상기 콘택트 구조물들에 결합된 상호연결 구조물
    을 포함하고, 상기 상호연결 구조물은,
    상기 반도체 디바이스 위에 위치된 에칭 정지층;
    상기 에칭 정지층 상의 라이너 - 상기 라이너는 산소 도핑된 탄화물 물질을 포함함 - ;
    상기 라이너 위에 위치된 금속 산화물층;
    상기 금속 산화물층 위에 위치된 층간 유전체(ILD)층; 및
    상기 금속 산화물층 및 ILD층 내에 위치된 도전성 비아
    를 포함한 것인 집적 회로.
  10. 삭제
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