KR102008209B1 - 가압형 반도체 패키지 - Google Patents

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Abstract

본 발명은 가압형 반도체 패키지에 관한 것으로, 더욱 상세하게는 기존에 필수적으로 사용되었던 솔더와 같은 전도성 접착제를 전혀 사용하지 않고 트랜지스터와 DIODE를 구성한 복수의 금속판을 가압방식의 구조를 통해 회로를 구성함으로써 생산성을 높이고 내구성을 향상시킬 수 있는 가압형 반도체 패키지에 관한 것이다.
즉, 본 발명은 트랜지스터와 다이오드를 포함하는 반도체 패키지에 있어서, 복수로 구비되어 적층형태로 배치되는 금속판; 상기 복수의 금속판으로 게이트, 에미터, 컬렉터를 구성하고 금속판 사이에 배치되는 트랜지스터칩과 게이트 접속을 위한 게이트핀이 더 설치되어 트랜지스터 회로를 형성하는 트랜지스터영역; 상기 복수의 금속판으로 애노드, 캐소드를 구성하고 금속판 사이에 다이오드칩을 배치시켜 다이오드 회로를 형성하는 다이오드영역; 상기 금속판에 결합되어 복수의 금속판이 서로 밀착방향으로 가압상태를 유지하는 가압수단;을 포함하여, 상기 가압수단을 통해 트랜지스터영역 및 다이오드영역의 전기적 연결이 이루어지는 것을 특징으로 한다.

Description

가압형 반도체 패키지{Pressure Type Semiconductor package}
본 발명은 가압형 반도체 패키지에 관한 것으로, 더욱 상세하게는 기존에 필수적으로 사용되었던 솔더와 같은 전도성 접착제를 전혀 사용하지 않고 트랜지스터와 다이오드를 구성한 복수의 금속판을 가압방식의 구조를 통해 회로를 구성함으로써 생산성을 높이고 내구성을 향상시킬 수 있는 가압형 반도체 패키지에 관한 것이다.
일반적으로 반도체 칩 패키지는 기판에 반도체 칩을 실장하고, 클립 또는 본딩 와이어로 반도체 칩과 리드 프레임을 연결한다. 또한 반도체 칩을 EMC(Epoxy molding compound)와 같은 열경화성 소재로 몰딩하여 패키지 바디를 형성한다.
종래의 모든 반도체 패키지는 반도체 칩의 단자와 전기적으로 연결하기 위해서는 솔더와 같은 전도성 접착제를 필수적으로 사용하였다. 이러한 전도성 접착제를 사용함에 따라 온도(접착제의 녹는점)에 영향을 많이 받게 되고, 고가의 실버 신터링(Sintering)이나 카파 페이스트를 사용할 경우 제작단가가 상승하는 문제점이 있었다. 이뿐만 아니라 반도체 패키지의 조립이 완료된 상태에서 특성검사를 통해 조립불량이나 소자의 파손이 확인되었을 경우, 해당부품을 별도로 교체하기가 어려워 패키지 전체를 폐기해야 하는 비효율적인 문제점이 있었다.
반도체 패키지 관련 선행기술로는 공개특허 제10-2014-0136268호, 등록특허 제10-1301782호, 공개특허 제10-2016-0056378호 등이 있으나, 이러한 선행기술 모두 본딩 와이어, 전도성 접착제의 구성이 필수적으로 포함되어 있기 때문에 상기의 문제점을 전혀 해결할 수 없는 실정이다.
대한민국 공개특허 제10-2014-0136268호 대한민국 등록특허 제10-1301782호 대한민국 공개특허 제10-2016-0056378호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 솔더와 같은 전도성 접착제를 전혀 사용하지 않고 복수의 금속판에 트랜지스터와 다이오드를 구성한 다음 가압수단의 물리적인 가압을 통해 트랜지스터영역과 다이오드영역에 있는 회로의 전기적 연결을 유지시켜 줌으로써 종래의 전도성 접착제를 사용함에 있어서 발생하였던 문제점들을 해결하고자 한다.
본 발명은 트랜지스터와 다이오드를 포함하는 반도체 패키지에 있어서, 복수로 구비되어 적층형태로 배치되는 금속판; 상기 복수의 금속판으로 게이트, 에미터, 컬렉터를 구성하고 금속판 사이에 배치되는 트랜지스터칩과 게이트 접속을 위한 게이트핀이 더 설치되어 트랜지스터 회로를 형성하는 트랜지스터영역; 상기 복수의 금속판으로 애노드, 캐소드를 구성하고 금속판 사이에 다이오드칩을 배치시켜 다이오드 회로를 형성하는 다이오드영역; 상기 금속판에 결합되어 복수의 금속판이 서로 밀착방향으로 가압상태를 유지하는 가압수단;을 포함하여, 상기 가압수단을 통해 트랜지스터영역 및 다이오드영역의 전기적 연결이 이루어지는 것을 특징으로 한다.
또한 상기 가압수단;은 금속판에 수직으로 결합구멍이 형성되고, 상기 결합구멍을 관통하는 형태로 체결볼트가 나사결합되어 금속판의 가압이 이루어지는 것을 특징으로 한다.
또한 상기 금속판은; 최상단에 위치하며 트랜지스터영역의 게이트를 담당하는 제1금속판과, 상기 제1금속판의 하부에 위치하고 트랜지스터영역의 에미터를 담당하는 제2금속판과, 상기 제2금속판의 하부에 위치하고 트랜지스터영역의 컬렉터와 다이오드영역의 캐소드를 담당하는 제3금속판과, 상기 제3금속판의 하부에 위치하고 다이오드영역의 애노드를 담당하는 제4금속판;으로 구성되는 것을 특징으로 한다.
또한 상기 제1금속판과 제2금속판 사이에는 세라믹판이 배치되는 것을 특징으로 한다.
또한 상기 트랜지스터영역의 트랜지스터칩은 제2금속판과 제3금속판 사이에 배치되고, 게이트핀은 제1금속판에 수직으로 결합되어 제2금속판의 핀홀을 지나 트랜지스터칩에 접촉되는 형태로 이루어지며, 상기 다이오드영역의 다이오드칩은 제3금속판과 제4금속판 사이에 배치되는 형태로 이루어지는 것을 특징으로 한다.
또한 상기 트랜지스터칩과 제2금속판 사이에는 에미터의 섹션라인에 맞게 형성된 트랜지스터 스페이서가 배치되고, 상기 다이오드칩과 제4금속판 사이에는 애노드의 섹션라인에 맞게 형성된 다이오드 스페이서가 더 배치되는 것을 특징으로 한다.
아울러, 상기 복수의 금속판을 좌,우로 더 연장하고 회로구성을 추가하여, 하나의 패키지에 좌,우로 각각 제1 트랜지스터영역 및 제1 다이오드영역과 제2 트랜지스터영역 및 제2 다이오드영역으로 확장 구성되는 것을 특징으로 한다.
또한 상기 좌측에 위치한 제1 트랜지스터영역 및 제1 다이오드영역과 우측에 위치한 제2 트랜지스터영역 및 제2 다이오드영역은 서로 상하 반전형태로 배치되는 것을 특징으로 한다.
본 발명은 솔더와 같은 전도성 접착제를 전혀 사용하지 않고 트랜지스터와 DIODE를 포함한 복수의 금속판을 물리적인 가압방식으로 반도체 패키지를 구성함으로써 얻는 효과는 아래와 같다.
첫째, 전도성 접착제의 녹는점에 따른 온도의 제한을 받지 않고, 고온에서 운영이 가능하게 되어 반도체 패키지 자체의 내구성을 향상시킬 수 있는 효과가 있다.
둘째, 고가의 실버 신터링이나 카파 페이스트를 사용하지 않아도 되므로 조립단가를 낮출 수 있고, 솔더링, 와이어본딩, 웰딩과 같은 접합공정이 생략되어 생산성을 높이는 효과가 있다.
셋째, 반도체 패키지 조립후 특성검사를 통해 조립이 잘못되었거나 소자가 파손되었을 경우, 간편하게 분해하여 재조립이 가능한 이점이 있다.
도 1은 본 발명의 가압형 반도체 패키지를 나타낸 사시도
도 2는 본 발명에 의한 가압형 반도체 패키지의 주요구성을 나타낸 단면도
도 3은 본 발명의 가압형 반도체 패키지를 나타낸 분해 사시도
도 4는 본 발명에 의한 가압형 반도체 패키지의 가압수단이 결합되는 부분을 나타낸 단면도
도 5는 본 발명에 의한 가압형 반도체 패키지의 제2실시예를 나타낸 사시도
도 6은 제2실시예의 주요구성을 나타낸 단면도
도 7은 제2실시예의 구성을 나타낸 분해 사시도
도 8은 제2실시예의 가압수단이 결합되는 부분을 나타낸 단면도
도 9는 제2실시예의 회로 구성을 개략적으로 나타낸 회로도
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 그리고 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
종래의 반도체 패키지는 반도체 칩의 단자와 전기적 연결을 위해 솔더와 같은 전도성 접착제를 필수적으로 사용해왔으며, 이러한 전도성 접착제 사용으로 인해 생산성이 크게 저하되는 문제점이 있었던 바, 본 발명의 가압형 반도체 패키지를 통해 전도성 접착제를 전혀 사용하지 않고 트랜지스터와 다이오드 회로를 구성한 반도체 패키지를 완성하여 종래의 전도성 접착제를 사용함으로써 발생하였던 문제점을 해결하고자 한다.
본 발명의 가압형 반도체 패키지는 트랜지스터와 다이오드를 포함하는 것으로서, 복수로 구비되어 적층형태로 배치되는 금속판(100)과, 상기 복수의 금속판(100)으로 게이트, 에미터, 컬렉터를 구성하고 금속판(100) 사이에 배치되는 트랜지스터칩(210)과 게이트 접속을 위한 게이트핀(220)이 더 설치되어 트랜지스터 회로를 형성하는 트랜지스터영역(200)과, 상기 복수의 금속판(100)으로 애노드, 캐소드를 구성하고 금속판(100) 사이에 다이오드칩(310)을 배치시켜 다이오드 회로를 형성하는 다이오드영역(300)과, 상기 금속판(100)에 결합되어 복수의 금속판(100)이 서로 밀착방향으로 가압상태를 유지하는 가압수단(400);을 포함하여, 상기 가압수단(400)을 통해 트랜지스터영역(200) 및 다이오드영역(300)의 전기적 연결이 이루어지는 것을 특징으로 한다.
본 발명은 가압수단(400)의 물리적인 가압을 통해 트랜지스터영역(200)과 다이오드영역(300)에 있는 회로의 전기적 연결을 유지시켜주는 기술이다. 즉, 가압수단(400)의 물리적인 가압이 해제가 되면 복수의 금속판(100)과 그 사이에 위치한 회로의 연결이 끊어지게 되는 것이다.
상기 가압수단(400)의 바람직한 예로 도면에 도시한 바와 같이 금속판(100)의 동일한 위치에 수직으로 결합구멍(101)이 형성되고, 상기 결합구멍(101)을 관통하는 형태로 체결볼트(410)가 나사결합되어 금속판(100)의 가압이 이루어질 수 있다. 상기 체결볼트(410)는 전기적 연결을 직접하는 구성이 아니며, 오로지 금속판(100)의 물리적인 가압을 위해 사용되는 것이다. 만일, 상기 체결볼트(410)가 금속으로 이루어질 경우, 체결볼트(410)에 의한 쇼트발생의 우려가 있기 때문에 이를 방지하기 위하여 체결볼트(410) 내측에 와셔형태의 절연링(420)이 끼워져 함께 결합되는 것이 좋다. 그리고 상기 절연링(420)은 세라믹 재질로 이루어지는 것이 바람직하다.
아울러, 본 발명의 가압수단(400)은 이에 한정하지 않고 다양한 형태의 물리적 가압방식으로 적용될 수 있다. 예를 들면 "ㄷ" 자 형태의 클립을 적층된 금속판(100)의 테두리 방향에서 억지 끼움 형태로 결합하여 금속판(100) 전체를 가압하거나, 와이어로 묶는 형태 또는 나사결합이 아닌 리벳에 의한 결합 등으로 다양하게 대체될 수 있다.
본 발명은 적층된 금속판(100)의 상부영역에는 게이트, 에미터, 컬렉터를 구성하고 트랜지스터칩(210)가 게이트핀(220)이 내장된 트랜지스터영역(200)이 자리잡고 있고, 금속판(100)의 하부영역에는 애노드, 캐소드로 구성하고 다이오드칩(310)이 내장된 다이오드영역(300)으로 이루어져 있다. 여기서 상기 트랜지스터영역(200)은 파워소자에 해당하는 IGBT, MOSFET, SiC소자 Power 반도체, GaN 소자 power 반도체 중에서 이루어지는 것이 바람직하지만, 본 발명에서는 이를 한정하지 않고 게이트, 에미터, 컬렉터를 기반으로 하는 파워 반도체라면 얼마든지 적용가능함은 물론이다.
상기와 같이 하나의 반도체 패키지 상에 트랜지스터영역(200)과 다이오드영역(300)을 구성하려면, 도 1 내지 4에 도시한 바와 같이 금속판(100);은 최상단에 위치하며 트랜지스터영역(200)의 게이트를 담당하는 제1금속판(110)과, 상기 제1금속판(110)의 하부에 위치하고 트랜지스터영역(200)의 에미터를 담당하는 제2금속판(120)과, 상기 제2금속판(120)의 하부에 위치하고 트랜지스터영역(200)의 컬렉터와 다이오드영역(300)의 캐소드를 담당하는 제3금속판(130)과, 상기 제3금속판(130)의 하부에 위치하고 다이오드영역(300)의 애노드를 담당하는 제4금속판(140);으로 구성된다.
그리고 상기 제1금속판(110)과 제2금속판(120) 사이에는 세라믹판(500)이 배치된다. 상기 세라믹판(500)은 트랜지스터영역(200)의 게이트를 담당하는 제1금속판(110)과 트랜지스터영역(200)의 에미터를 담당하는 제2금속판(120)이 서로 맞닿아 전기가 통하지 않도록 한 절연구성이다.
그리고 상기 트랜지스터영역(200)의 트랜지스터칩(210)은 에미터를 담당하는 제2금속판(120)과 컬렉터를 담당하는 제3금속판(130) 사이에 배치되고, 게이트핀(220)은 게이트를 담당하는 제1금속판(110)에 수직으로 결합되어 제2금속판(120)의 핀홀(221)을 지나 제3금속판(130)에 올려진 트랜지스터칩(210)에 상부에 접촉되는 형태로 이루어진다. 상기 게이트핀(220)은 게이트에 직접 나사결합되는 형태로 전기적 연결으로 연결되며, 게이트핀(220)이 지나는 제2금속판(120)에는 게이트핀(220)의 직경보다 크게 형성된 핀홀(221)에 의해 게이트핀(220)과의 전기적 연결이 이루어지지 않은 상태로 통과되는 것이다.
상기 게이트핀(220)은 하나의 금속핀으로 구성될 수도 있지만, 스프링이 함께 결합되어 접촉력을 강화한 포고핀(POGO-PIN) 형태로도 적용가능하다.
그리고 상기 다이오드 영역의 다이오드칩(310)은 캐소드를 담당하는 제3금속판(130)과 애노드를 담당하는 제4금속판(140) 사이에 배치되는 형태로 회로가 구성된다.
아울러 상기 트랜지스터칩(210)과 다이오드칩(310)의 일측에는 각각 스페이서가 더 위치하는데, 구체적으로는 상기 트랜지스터칩(210)과 제2금속판(120) 사이에는 에미터의 섹션라인에 맞게 형성된 트랜지스터 스페이서(230)가 배치되고, 상기 다이오드칩(310)과 제4금속판(140) 사이에는 애노드의 섹션라인에 맞게 형성된 다이오드 스페이서(320)가 더 배치된다.
이와 같이 이루어지는 본 발명의 배치구성을 바람직한 형태로 다시 한번 정리하면, 상부에서부터 제1금속판(110), 세라믹판(500), 제2금속판(120), 트랜지스터 스페이서(230), 트랜지스터칩(210), 제3금속판(130), 다이오드칩(310), 다이오드 스페이서(320), 제4금속판(140)의 순서로 이루어지고, 제1금속판(110)에는 게이트 접속을 위한 게이트핀(220)이 결합되는 형태가 된다. 그리고 나서 각각의 금속판(100)을 물리적으로 가압하여 전기적 연결 상태를 유지하는 가압수단(400)의 결합으로 본 발명의 반도체 패키지가 완성되는 것이다.
도 5 내지 9는 본 발명의 가압형 반도체 패키지의 제2실시예를 나타낸 것으로, 상기 설명한 기본 실시예에서 상기 복수의 금속판(100)을 좌,우로 더 연장하고 회로구성을 추가하여, 하나의 패키지에 좌,우로 각각 제1 트랜지스터영역(600) 및 제1 다이오드영역(700)과 제2 트랜지스터영역(800) 및 제2 다이오드영역(900)으로 확장 구성되는 형태이다.
상기 제2실시예는 효율적인 배치구조로 구성하기 위해, 도 6에 도시한 바와 같이 좌측에 위치한 제1 트랜지스터영역(600) 및 제1 다이오드영역(700)과 우측에 위치한 제2 트랜지스터영역(800) 및 제2 다이오드영역(900)은 서로 상하 반전형태로 배치될 수 있다.
본 발명의 제2실시예를 구성하기 위한 금속판(100)의 구성은 5층 구조로 이루어지며, 최상층에서부터 제1금속판(110), 제2금속판(120), 제3금속판(130)이 순서대로 배치되고 제3금속판(130)의 하부에는 제4-1금속판(141)과 제4-2금속판(142)이 각각 좌우로 배치되고 그 하부에는 제5-1금속판(151)과 제5-2금속판(152)이 각각 좌우로 배치된다.
또한 상기 금속판(100)끼리의 전기적 절연을 위해 복수의 세라믹판(500)이 구비되어 트랜지스터칩(210)과 다이오드칩(310)이 위치하는 부분을 제외하고 금속판(100) 사이마다 세라믹판(500)이 배치되는 형태가 된다.
아울러 상기 제2실시예에서 제1,2 트랜지스터영역(600).(800)과 제1,2 다이오드영역(700),(900)을 구성하는 트랜지스터칩(210)과 게이트핀(220), 다이오드칩(310), 스페이서의 배치에 따른 구체적인 설명은 앞서 설명한 기본 실시예의 배치 구성을 기반으로 하기 때문에 반복적인 설명은 생략하고자 한다.
이와 같이 이루어진 본 발명을 통해 도 1의 기본 실시예와 같이 트랜지스터와 다이오드 회로가 하나의 패키지에 결합된 싱글칩 패키지로 구성될 수 있고, 도 5의 제2실시예와 같이 2개의 트랜지스터와 다이오드 회로가 하나의 패키지에 결합된 더블칩 패키지로 구성될 수 있는 것이다.
이상에서 본 발명은 상기 실시예를 참고하여 설명하였지만 본 발명의 기술사상 범위 내에서 다양한 변형실시가 가능함은 물론이다.
100 : 금속판 101 : 결합구멍
110 : 제1금속판 120 : 제2금속판
130 : 제3금속판 140 : 제4금속판
141 : 제4-1금속판 142 : 제4-2금속판
151 : 제5-1금속판 152 : 제5-2금속판
200 : 트랜지스터영역 210 : 트랜지스터칩
220 : 게이트핀 221 : 핀홀
230 : 트랜지스터 스페이서 300 : 다이오드영역
310 : 다이오드칩 320 : 다이오드 스페이서
400 : 가압수단 410 : 체결볼트
420 : 절연링 500 : 세라믹판
600 : 제1 트랜지스터영역 700 : 제1 다이오드영역
800 : 제2 트랜지스터영역 900 : 제2 다이오드영역

Claims (8)

  1. 트랜지스터와 다이오드를 포함하는 반도체 패키지에 있어서,
    복수로 구비되어 적층형태로 배치되는 금속판;
    상기 복수의 금속판으로 게이트, 에미터, 컬렉터를 구성하고 금속판 사이에 배치되는 트랜지스터칩과 게이트 접속을 위한 게이트핀이 더 설치되어 트랜지스터 회로를 형성하는 트랜지스터영역;
    상기 복수의 금속판으로 애노드, 캐소드를 구성하고 금속판 사이에 다이오드칩을 배치시켜 다이오드 회로를 형성하는 다이오드영역;
    상기 금속판에 결합되어 복수의 금속판이 서로 밀착방향으로 가압상태를 유지하는 가압수단;을 포함하여,
    상기 가압수단만을 통해 트랜지스터영역 및 다이오드영역의 전기적 연결이 이루어지며 상기 가압수단의 상기 가압상태를 해제하면 트랜지스터 영역 및 다이오드 영역의 전기적 연결이 끊어지는 것을 특징으로 하는 가압형 반도체 패키지.
  2. 제 1항에 있어서,
    상기 가압수단;은 금속판에 수직으로 결합구멍이 형성되고, 상기 결합구멍을 관통하는 형태로 체결볼트가 나사결합되어 금속판의 가압이 이루어지는 것을 특징으로 하는 가압형 반도체 패키지.

  3. 제 1항에 있어서,
    상기 금속판은;
    최상단에 위치하며 트랜지스터영역의 게이트를 담당하는 제1금속판과,
    상기 제1금속판의 하부에 위치하고 트랜지스터영역의 에미터를 담당하는 제2금속판과,
    상기 제2금속판의 하부에 위치하고 트랜지스터영역의 컬렉터와 다이오드영역의 캐소드를 담당하는 제3금속판과,
    상기 제3금속판의 하부에 위치하고 다이오드영역의 애노드를 담당하는 제4금속판;으로 구성되는 것을 특징으로 하는 가압형 반도체 패키지
  4. 제 3항에 있어서,
    상기 제1금속판과 제2금속판 사이에는 세라믹판이 배치되는 것을 특징으로 하는 가압형 반도체 패키지
  5. 제 3항에 있어서,
    상기 트랜지스터영역의 트랜지스터칩은 제2금속판과 제3금속판 사이에 배치되고, 게이트핀은 제1금속판에 수직으로 결합되어 제2금속판의 핀홀을 지나 트랜지스터칩에 접촉되는 형태로 이루어지며, 상기 다이오드영역의 다이오드칩은 제3금속판과 제4금속판 사이에 배치되는 형태로 이루어지는 것을 특징으로 하는 가압형 반도체 패키지
  6. 제 5항에 있어서,
    상기 트랜지스터칩과 제2금속판 사이에는 에미터의 섹션라인에 맞게 형성된 트랜지스터 스페이서가 배치되고, 상기 다이오드칩과 제4금속판 사이에는 애노드의 섹션라인에 맞게 형성된 다이오드 스페이서가 더 배치되는 것을 특징으로 하는 가압형 반도체 패키지
  7. 제 1항에 있어서,
    상기 복수의 금속판을 좌,우로 더 연장하고 회로구성을 추가하여, 하나의 패키지에 좌,우로 각각 제1 트랜지스터영역 및 제1 다이오드영역과 제2 트랜지스터영역 및 제2 다이오드영역으로 확장 구성되는 것을 특징으로 하는 가압형 반도체 패키지.
  8. 제 7항에 있어서,
    상기 좌측에 위치한 제1 트랜지스터영역 및 제1 다이오드영역과 우측에 위치한 제2 트랜지스터영역 및 제2 다이오드영역은 서로 상하 반전형태로 배치되는 것을 특징으로 하는 가압형 반도체 패키지.
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