KR102007051B1 - 다이아몬드 반도체 시스템 및 방법 - Google Patents

다이아몬드 반도체 시스템 및 방법 Download PDF

Info

Publication number
KR102007051B1
KR102007051B1 KR1020147004858A KR20147004858A KR102007051B1 KR 102007051 B1 KR102007051 B1 KR 102007051B1 KR 1020147004858 A KR1020147004858 A KR 1020147004858A KR 20147004858 A KR20147004858 A KR 20147004858A KR 102007051 B1 KR102007051 B1 KR 102007051B1
Authority
KR
South Korea
Prior art keywords
diamond
dopant atoms
grating
atoms
diode
Prior art date
Application number
KR1020147004858A
Other languages
English (en)
Other versions
KR20140068894A (ko
Inventor
아담 칸
Original Assignee
아칸 테크놀로지스, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아칸 테크놀로지스, 아이엔씨. filed Critical 아칸 테크놀로지스, 아이엔씨.
Publication of KR20140068894A publication Critical patent/KR20140068894A/ko
Application granted granted Critical
Publication of KR102007051B1 publication Critical patent/KR102007051B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/041—Making n- or p-doped regions
    • H01L21/0415—Making n- or p-doped regions using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6603—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Carbon And Carbon Compounds (AREA)
  • Bipolar Transistors (AREA)

Abstract

본원에 개시되어 있는 것은 다이아몬드 반도체들을 제작하기 위한 신규하고 개선된 시스템 및 방법이다. 이러한 시스템은 n-형 도너 원자(306)들과 다이아몬드 격자(304)를 가지는 다이아몬드 재료(200)를 포함할 수 있고, 도너 원자(306)들의 0.16%가 770 cm2/Vs보다 더 큰 이동도를 가지는 전도성 전자들을 100 kPa 및 300K에서 다이아몬드 격자(304)에 제공한다. 다이아몬드 반도체들을 제작하는 방법(100)은 다이아몬드 격자(304)를 가지는 다이아몬드 재료(200)를 선택하는 단계; 이온 트랙들을 생성하기 위해 최소량의 억셉터 도펀트 원자들을 다이아몬드 격자(304)로 도입하는 단계; 이온 트랙들을 통해 다이아몬드 격자(304)로 치환형의 도펀트 원자들을 도입하는 단계; 및 다이아몬드 격자(304)를 어닐링하는 단계를 포함할 수 있다.

Description

다이아몬드 반도체 시스템 및 방법{Diamond Semiconductor SYSTEM AND METHOD}
관련 출원에 대한 교차 참조
본원은 2011년 1월 30일에 출원된 미국 가출원 제61/513569호의 이점을 주장한다.
본 발명은, 일반적으로 반도체 시스템들 및 제작 방법들에 관한 것으로, 보다 구체적으로는 다이아몬드 반도체들을 제작하기 위한 시스템 및 방법에 관한 것이다.
다이아몬드는 이론상 유리한 반도체 성능 특성을 갖추고 있다. 그러나, 실제의 다이아몬드 기반의 반도체 장치의 응용들은 제한된 상태이다. 실제의 다이아몬드 기반의 반도체들의 개발을 제한했었던 하나의 문제는 다이아몬드들 내에 양질의 n-형 층들을 제작하는 어려움이다. 공공(vacancy)이 생성되는 결함들의 농도를 제한하는 것에 의거하여 n-형 다이아몬드 제작을 개선하기 위한 시도들이 이루어졌었지만, 다이아몬드 내에 양질의 n-형 층들을 제작하는 것과 관련된 어려움들은 여전히 충분히 해결되어야 한다. 그러므로, 다이아몬드 반도체들 내에서 n-형 층들을 포함하는 다이아몬드 반도체들을 제작하기 위한 신규하고 개선된 시스템 및 방법에 대한 필요성이 있다.
본원에 개시되어 있는 것은 다이아몬드 반도체들을 제작하기 위한 신규하고 개선된 시스템 및 방법이다. 본 접근법의 일 양태에 따르면, 이러한 시스템은 n-형 도너 원자들과 다이아몬드 격자를 가지는 다이아몬드 재료를 포함할 수 있고, 도너 원자들의 0.16%가 770 cm2/Vs보다 더 큰 이동도를 가지는 전도성 전자들을 100 kPa 및 300K에서 상기 다이아몬드 격자에 제공한다.
본 접근법의 다른 양태에 따르면, 다이아몬드 반도체들을 제작하는 방법은, 다이아몬드 격자를 가지는 다이아몬드 재료를 선택하는 단계; 이온 트랙들을 생성하기 위해 최소량의 억셉터 도펀트 원자들을 다이아몬드 격자로 도입하는 단계; 이온 트랙들을 통해 다이아몬드 격자로 치환형의 도펀트 원자들을 도입하는 단계; 및 다이아몬드 격자를 어닐링하는 단계를 포함할 수 있고, 최소량의 억셉터 도펀트 원자들의 도입이 공공들의 임계 밀도를 야기하지 않고, 최소량의 억셉터 도펀트 원자들의 도입이 다이아몬드 격자의 내압 성능을 감소시킨다.
본 기술분야에서 통상의 기술을 가진 자에게는 다른 시스템들, 방법들, 양태들, 특징들, 실시예들 및 본원에 개시된 다이아몬드 반도체들을 제작하기 위한 방법의 이점들이 다음의 도면들과 상세한 설명의 검토 시에 명백하거나 명백해질 것이다. 그러한 모든 추가의 시스템들, 방법들, 양태들, 특징들, 실시예들 및 이점들이 이러한 설명의 범위 내에 포함되고, 첨부의 특허청구범위의 범위 내에 있을 것이 의도되었다.
도면들은 예시의 목적만을 위한 것이라고 이해되어야 한다. 더욱이, 도면들 내의 구성요소들은 반드시 일정한 비율로 된 것은 아니며, 대신에 본원에 개시된 시스템의 원리를 나타내는 것에는 중점을 두었다. 도면들에 있어서는 유사한 참조부호들은 서로 다른 도면들의 전체에 걸쳐서 동일한 부분들을 나타낸다.
도 1은 다이아몬드 반도체들을 제작하기 위한 방법의 제1 실시예의 블록도이다.
도 2a는 도 1의 방법이 위에서 실시될 수 있는 진성 다이아몬드 박막 웨이퍼의 종래기술 모델의 사시도이다.
도 2b는 도 2a의 다이아몬드의 진성 다이아몬드 격자 구조물의 종래기술 모델이다.
도 3a는 예컨대 도 2의 진성 다이아몬드 박막 웨이퍼에 도 1의 방법을 실시함으로써 제작될 수 있는 도핑된 다이아몬드 박막 웨이퍼의 예시적인 모델의 사시도이다.
도 3b는 도 3a의 도핑된 다이아몬드 박막 웨이퍼의 도핑된 다이아몬드 격자 구조물의 일 모델이다.
도 4는 다이아몬드 반도체들을 제작하기 위한 방법의 제2 실시예의 블록도이다.
도 5a 및 도 5b는 다이아몬드 반도체들을 제작하기 위한 방법의 제3 실시예의 블록도이다.
도 6은 도 5a 및 도 5b의 방법에 따라 제작될 수 있는 예시적인 P+-i-N 다이오드 모델의 상면도이다.
도 7은 도 5a 및 도 5b의 방법에 따라 제작될 수 있는 예시적인 6개 핀의 표면 마운트 장치 패키지의 일 모델의 사시도이다.
도 8은 예컨대 도 6의 다이오드 모델에 채용될 수 있는 다이오드 시험조건 설정의 개략도를 도시한다.
도 9는 도 5a 및 도 5b의 방법에 따라 제작될 수 있는 다이오드의 역치전압 성능특성의 도해이다.
도 10은 도 5a 및 도 5b의 방법에 따라 순방향 바이어스로 제작될 수 있는 다이오드의 전류-전압 특성의 도해이다.
도 11은 도 5a 및 도 5b의 방법에 따라 순방향 바이어스로 제작될 수 있는 다이오드의 전류 농도 특성의 도해이다.
도 12는 도 5a 및 도 5b의 방법에 따라 역방향 바이어스로 제작될 수 있는 다이오드의 전류-전압 특성의 도해이다.
도 13은 도 5a 및 도 5b의 방법에 따라 역방향 바이어스로 제작될 수 있는 다이오드의 전류 농도 특성의 도해이다.
도 14는 도 5a 및 도 5b의 방법에 따라 제작될 수 있는 다이오드에 이용하기 위한 RF 감쇠기 드라이버의 개략도를 도시한다.
도면들을 참조하고 포함하고 있는 다음의 상세한 설명은 하나 이상의 구체적인 실시예들을 설명하고 예시한다. 제한하려는 것이 아니라 단지 예시하고 교시하기 위해 제공된 이들 실시예는 충분히 상세하게 도시되고 설명되어 본 기술 분야의 당업자들이 요구된 것을 실시할 수 있게 한다. 따라서, 간결하게 하기 위해, 이러한 설명은 본 기술분야의 당업자들에게 공지된 일부 정보를 생략할 수 있다.
도 1은 다이아몬드 재료 내에 층들을 제작하기 위한 방법(100)의 제1 실시예의 블록도를 도시한다. 다이아몬드 재료는 진성 다이아몬드이다. 진성 다이아몬드는 의도적으로 도핑되지는 않았던 다이아몬드이다. 도핑은, n-형의 특성 및 p-형의 특성과 같은, 그러나 이들 특성으로 한정되지는 않는 다이아몬드 재료의 전기적인 특성을 부여하기 위해 불순물들을 도입할 수 있다. 다이아몬드 재료는 단결정 또는 다결정 다이아몬드일 수 있다.
도 2a는 진성 다이아몬드 박막 웨이퍼(200)의 일 모델의 사시도이다. 비록 방법(100)의 다이아몬드 재료가 어떤 특정한 다이아몬드 재료로 한정되는 것은 아니지만, 일 실시예에 있어서는, 방법의 다이아몬드 재료가 진성 다이아몬드 박막 웨이퍼(100)이다. 진성 다이아몬드 박막 웨이퍼(200)는 다이아몬드 층(202), 이산화규소 층(SiO2)(204), 실리콘 웨이퍼 층(206), 및 실리콘 웨이퍼 층(208)을 포함할 수 있다. 다이아몬드 층(202)은 초나노결정성 다이아몬드일수 있지만 그에 한정되지는 않는다. 진성 다이아몬드 박막 웨이퍼(200)는 직경이 100mm일 수 있다. 다이아몬드 층(202)은 약 200-300 nm의 입자 크기를 가지는 1 ㎛의 다결정 다이아몬드일 수 있다. 이산화규소 층(SiO2)(204)은 약 1 ㎛일 수 있다. 실리콘 웨이퍼 층(206)은 선진 다이아몬드 기술사(Advanced Diamond Technologies, Inc.)로부터 입수할 수 있는 아쿠아(Aqua) 100과 같은 약 500 ㎛의 Si일 수 있다. 방법(100)의 제1 단계(100)는 진성 다이아몬드 박막 웨이퍼(200)의 예시적인 다이아몬드 층(200)과 같은, 그러나 이에 한정되지는 않는 다양한 다이아몬드 기반의 재료들을 선택하는 단계를 포함할 수 있다.
도 2b는 다이아몬드 층(202)의 진성 다이아몬드 격자 구조물과 같은, 그러나 이에 한정되지는 않는 진성 다이아몬드 격자구조물(210)의 일 모델이다. 진성 다이아몬드 격자 구조물(210)은 복수의 탄소 원자(212)들을 포함할 수 있다. 진성 다이아몬드 격자 구조물(210)은 본 기술 분야의 당업자들에게 공지되어 있다. 이러한 모델에 있어서, 진성 다이아몬드 격자 구조물(210)은 결함이 없이 도시되어 있고 도시된 원자들 모두가 탄소 원자(212)들이다.
방법(100)의 제2 단계(104)는 이온 트랙들을 생성하기 위해 다이아몬드 격자에 최소량의 억셉터 도펀트 원자들을 도입하는 단계를 포함할 수 있다. 이온 트랙들의 생성은 공공들의, 예를 들어, 단결정의 겉보기 체적에 대해 1022/cm3 미만의, 비임계적인 농도의 생성, 및 다이아몬드 층(202)의 내압 성능의 감소를 포함할 수 있다. 예를 들어, 제2 단계(104)는 켈빈온도 약 293 내지 298도(K)에서의 저농도의 이온주입을 이용하여 억셉터 도펀트 원자들을 도입하는 단계를 포함할 수 있다. 억셉터 도펀트 원자들은 p-형의 억셉터 도펀트 원자들일 수 있다. 이러한 p-형의 도펀트는 보론, 수소 및 리튬일 수 있지만, 이들로 한정되지는 않는다. 최소량의 억셉터 도펀트 원자들은, 탄소 미결합들이 이러한 억셉터 도펀트 원자들과 상호작용할 것이지만 억셉터 준위는 다이아몬드 격자 내에서 형성되지 않게 될 수 있다.
제2 단계(104)의 이러한 최소량의 억셉터 도펀트 원자들은, 예를 들어, 약 1 x 1010/cm2 의 보론일 수 있지만, 그에 한정되지는 않는다. 다른 실시예들에 있어서, 제2 단계(104)의 이러한 최소량의 억셉터 도펀트 원자들은, 예를 들어, 약 5 x 1010/cm2의 보론과 1 x 108/cm2 내지 5 x 1010/cm2의 범위일 수 있지만, 그에 한정되지는 않는다. 제2 단계(104)는, 생성된 공공들이 이동하기 쉬울 수 있지만, 보론이 간입형의 위치결정을 할 수 있다는 점에서 상온에서 보론의 코-도핑에 의해 완수될 수 있다. 제2 단계(104)는 일부 치환형의 위치결정 이외에, 다음의 도펀트들을 위해 이동하기 쉬운 공공들을 생성할 수 있다.
제2 단계(104)의 이온 트랙들은 더 많은 치환형의 도펀트 원자들의 도입을 위한 탄도성 경로로 간주될 수 있다(이하의 제3 단계(106) 참조). 제2 단계(104)는 억셉터 도펀트 원자들의 간입형 위치결정을 효과적으로 도와 주어, 다이아몬드 격자의 국부적인 형성 에너지 동력을 변경함으로써 다이아몬드 격자 내의 탄소 미결정들의 (치환형 도펀트 원자(이하의 단계(106) 참조)들에 대한) 척력을 또한 제거할 수 있다.
방법(100)의 제3 단계(106)는 이온 트랙들을 통해 다이아몬드 격자로 치환형의 도펀트 원자들을 도입하는 단계를 포함할 수 있다. 예를 들어, 제3 단계(106)는 500 keV 미만의 에너지 주입을 위해 바람직하게는 약 78도 K 이하의 이온 주입을 이용하여 더 많은 치환형의 도펀트 원자들을 도입하는 단계를 포함할 수 있다. 78도 K 미만의 주입은, 치환형의 도펀트 원자들에 대한 치환형의 주입을 최대화하면서, 다이아몬드 격자 내에서의 공공들의 동결과 간입들을 가능하게 할 수 있다. 이러한 더 많은 치환형의 도펀트는 예를 들어 인, 질소, 황 및 산소일 수 있지만, 이들로 한정되지는 않는다.
원하는 이온의 에너지가 높은 주입의 경우, 국부적인 자기 어닐링이 발생될 수 있기 때문에, MeV 에너지 주입과 관련하여 대기 온도를 이용하는 것이 유리할 수 있다. 원하는 이온의 에너지가 더 높은 경우에는, 유입 이온이 치환형의 위치결정을 할 가능성이 더 높을 수 있다.
더 많은 치환형의 도펀트 원자들은 억셉터 도펀트 원자들보다 훨씬 더 높은 농도로 도입될 수 있다. 더 많은 치환형의 도펀트 원자들의 더 높은 농도는 약 9.9 x 1017/cm3의 인 및 8 x 1017 내지 2 x 1018/cm3의 범위일 수 있지만, 그에 한정되지는 않는다.
제3 단계(106)에서, 탄도 경로의 존재와 치환형의 도펀트 원자들에 작용하는 음의 척력들의 최소화가 최소의 추가적 격자 뒤틀림으로 다이아몬드 격자 내로의 치환형의 도펀트 원자들의 진입을 용이하게 한다. 약 7도 K 이하에서의 치환형의 도펀트 원자들의 이온 주입은 간입 위치결정보다는 치환형의 위치결정을 선호하면서 더욱 양호한 불순물의 위치결정을 제공하고, 충돌 이온 당 더 적은 공공들이 생성되기 때문에 다이아몬드 격자의 뒤틀림을 최소화하는 역할을 한다.
일 실시예에 있어서, 단계(106)의 이온주입은 채널링을 최소화하기 위해 6도의 꺾임 상태로 140 keV에서 수행될 수 있다. 주입 빔 에너지는 적용량들이 표면 아래의 약 25nm의 활성 주입 영역에서 중첩되어 흑연 격자의 응력완화가 에너지적으로 불리하도록 될 수 있다. 도핑은 베리언 이온주입 시스템(Varian Ion Implantation System) 상에서 인 질량 31의 단독으로 이온화된 도펀트(즉, 31P+); 0.8μA의 빔 전류; 140 keV의 빔 에너지; 빔 방사선량 9.4 x 1011/cm2; 6도의 입사각으로; 및 약75도 K 이하의 온도에서 수행될 수 있다.
방법(100)의 제4 단계(108)는 다이아몬드 격자에 급속한 열 어닐링을 받게 하는 단계를 포함할 수 있다. 이러한 급속한 열 어닐링은 섭씨 1,000도에서 이루어질 수 있다. 급속한 열 어닐링은 제2 단계(104)와 제3 단계(106) 중에 손상되었을 지도 모르는 다이아몬드의 부분들을 복구할 수 있고 이미 치환되게 위치되어서는 안 되는 나머지 도펀트 원자들을 전기적으로 작동하게 할 수 있다. 손상회복 메커니즘이 600C를 초과하는 온도에서 긴 어닐링 시간 동안 변화할 수 있기 때문에 더 짧은 기간 동안의 더 높은 온도는 저온의 장기간의 어닐링들보다 더 유리할 수 있다.
도 3a는, 예컨대 진성 다이아몬드 박막 웨이퍼(300)에 방법(100)을 받게 함으로써 제작될 수 있는, 도핑된 다이아몬드 박막 웨이퍼(300)의 일 모델의 사시도이다. 도핑된 다이아몬드 박막 웨이퍼(300)는 도핑된 다이아몬드 층(302), 이산화규소 층(SiO2)(204), 및 실리콘 웨이퍼 층(208)을 포함할 수 있다.
도 3b는, 예컨대 다이아몬드 층(202)에 방법(100)을 받게 한 결과일 수 있는, 도핑된 다이아몬드 격자 구조물(304)의 일 모델이다. 도핑된 다이아몬드 격자 구조물(304)은 복수의 탄소 원자(314), 복수의 인 원자(306)와, 복수의 공공(308), 및 보론 원자(310)를 포함할 수 있다.
방법(100)은, 복수의 인 원자(306)들과 같은, 그러나 그에 한정되지는 않는 n-형 도너 원자들, 및 도핑된 다이아몬드 격자 구조물(304)과 같은, 그러나 그에 한정되지는 않는 다이아몬드 격자를 가지는, 도핑된 다이아몬드 박막 웨이퍼(300)와 같은, 그러나 그에 한정되지는 않는 다이아몬드 재료를 포함하는 반도체 시스템의 제작을 가능하게 하며, 예를 들어 얕은 이온화 에너지, 약 0.25 eV에 의해, 도너 원자들의 0.16%가 770 cm2/Vs보다 더 큰 이동도를 가지는 전도성 전자들을 100 kPa 및 300K에서 다이아몬드 격자에 제공한다.
도 4는 다이아몬드 재료 내에 층들을 제작하기 위한 방법(400)의 제2 실시예의 블록도를 도시한다. 방법(400)의 제1 단계는, 다이아몬드 격자구조물을 가지는 다이아몬드 재료를 선택하는 단계를 포함하는 방법(100)의 제1 단계(102)와 동일한 것일 수 있다.
방법(400)의 제2 단계(402)는 표면의 오염 물질들을 제거하기 위해 다이아몬드 재료를 세정하는 단계를 포함할 수 있다. 예를 들어 제1 단계(402)는 진성 다이아몬드 박막 웨이퍼(200)를 세정하는 단계를 포함할 수 있다(도 2 참조). 이러한 세정은 강력한 세정, 예를 들어 본 기술분야의 당업자들에게 공지된 표준 확산 세정일 수 있지만 그에 한정되지는 않는다. 이러한 확산 세정의 일 예는 10분 동안 H2SO4/H2O2의 4:1 용액을 도포하는 단계; 2.5분 동안 H2O2 용액을 도포하는 단계; 10분 동안 H2O/ H2O2/HCL의 5:1:1 용액을 도포하는 단계; 2.5분 동안 H2O2의 용액을 도포하는 단계; 및 5분 동안 열 원심 탈수하는 단계를 포함한다.
방법(400)의 제3 단계(404)는 다이아몬드 격자의 제1 부분 위에서 사전-이온 트랙 마스크(pre-ion track mask) 증착을 다이아몬드 재료에게 받게 하는 단계를 포함할 수 있다. 사전-이온 트랙 마스크는 이온 주입 중에 다이아몬드 재료의 제1 부분을 보호할 수 있다. 사전-이온 트랙 마스크 증착은 알루미늄 사전-주입 마스크 증착일 수 있다. 사전-이온 트랙 마스크 증착은 99.99999% (6N) 순도의 알루미늄을 이용하는 그리폰 금속 스퍼터 시스템(Gryphon Metal Sputter System)을 이용하여, 21-24초의 증착 시간으로, 7.5kW의 전력, 2.5 x 10-3 Torr의 압력에서 30 nm의 두께까지 수행될 수 있다.
방법(400)의 제4 단계는 이온 트랙들을 생성하기 위해 최소량의 억셉터 도펀트 원자들을 다이아몬드 격자로 도입하는 단계를 포함하는 방법(100)의 제2 단계(104)와 동일한 것일 수 있다.
방법(400)의 제5 단계는 이온 트랙들을 통해 치환형의 도펀트 원자들을 다이아몬드 격자로 도입하는 단계를 포함하는 방법(100)의 제3 단계(106)와 동일한 것일 수 있다.
방법(400)의 제6 단계(406)는 마스크 식각하는 단계, 세정하는 단계, 및 다이아몬드 격자를 어닐링하는 단계를 포함할 수 있다. 마스크 식각은 알루미늄 마스크 식각일 수 있다. 마스크 식각은 알루미늄 식각용 시약, 예를 들어, 분당 1 ㎛의 속도로, 시안텍(Cyantek) AL-11 알루미늄 식각용 시약 혼합물 또는 72%의 인산; 3%의 초산; 3%의 질산; 12%의 물; 및 10%의 계면활성제의 조성을 가지는 식각용 시약을 이용하는 습식 식각일 수 있다. 대략 30초 정도 걸릴 수 있는 알루미늄의 가시적 제거 후에, 웨이퍼들은 탈이온수 하에서 60초 동안 경과하여 가압된 에어 건을 통해 건조될 수 있다.
다른 실시예들에 있어서, 제6 단계(406)의 마스크 식각은 25 nm의 전체 식각 두께를 위해 50 mTorr의 압력 하에서 VBIAS 576 V, 250 W의 전력으로 반응성 이온식각(Ar (35 SCCM)/O2 (10 SCCM)을 이용하는 전면(blanket) 식각일 수 있다. Ar/O 식각은 다이아몬드 재료의 표면을 양쪽의 식각 및 폴리싱/마무리(terminating) 를 하는 이중의 기능을 가질 수 있다. 초기의 식각 이외에, 동일한 공정의 방법이 나중에 실행되어 장치의 구조를 형성하여, 최종 응용제품의 이용(즉, MOSFET, 다이오드, LED, 등)에 의해 요구되는 바와 같이, 다이아몬드의 서로 다른 활성 및 비활성 영역들을 형성한다. 식각 마스킹 층, 예를 들어 200 nm의 두꺼운 알루미늄 증착은 표준 전자빔 증착법에 의해 형성될 수 있다. 식각은 옥스포드 시스템의 100 플라즈마랩 설비(옥스포드의 깊은 반응성 이온 식각장비) 상에서 수행될 수 있다. 이러한 식각의 조건은 RIE 전력: 200 W; ICP 전력: 2000 W; 압력: 9 mTorr; O2 유량: 50 sccm; Ar 유량: 1 sccm일 수 있다. 식각 속도는 다이아몬드 층에 대해서는 155 nm/분 그리고 알루미늄 마스킹 층에 대해서는 34 nm/분일 수 있다.
제6 단계(406)의 세정은 제2 단계(402)에서 설명된 확산 세정과 유사할 수 있다. 제6 단계(406)의 어닐링은 약 5분 동안 N2가 흐르는 상태에서의 섭씨 약 1000-1150도까지의 급속한 열 어닐링일수 있고/있거나 이러한 급속한 열 어닐링이 표 1에 나타나 있는 설정조건 하에서 동작하는 Agilent RTA 모델 AG4108로 수행될 수 있다.
Figure 112014018393014-pct00001
방법(400)의 제6 단계(406)는 다이아몬드 격자의 일 부분 위에서 사전-치환형 마스크 증착을 다이아몬드 재료에게 받게 하는 단계를 포함할 수 있다. 사전-치환형 마스크 증착은 알루미늄 사전-주입 마스크 증착일 수 있다. 사전-치환형 마스크 증착은 99.99999% (6N) 순도의 알루미늄을 이용하는 그리폰 금속 스퍼터 시스템을 이용하여, 21-24초의 증착 시간으로, 7.5kW의 전력, 2.5 x 10-3 Torr의 압력에서 30 nm의 두께까지 수행될 수 있다.
일부 응용제품들의 경우, 동일한 다이아몬드 웨이퍼의 서로 다른 부분들을 차별적으로 도핑하는 것, 예를 들어 p-형 및 n-형 영역들을 생성하는 것이 유리할 수 있다. 실시예들에 있어서는, 다양한 반도체 장치들이 P-N 접합들 및 P-i-N 접합들을 포함하면서 생성된다.
도 5a 및 5b는 다이아몬드 재료 내에 층들을 만들어 내기 위한 방법(500)의 제3 실시예의 블록도를 도시한다. 방법(500)은 P+-i-N 다이오드용의 다이아몬드 반도체들 내에 n-형 층들을 만들어 내기 위한 공정을 제공한다. 방법(500)의 제1 단계는 다이아몬드 격자 구조물을 가지는 다이아몬드 재료를 선택하는 단계를 포함하는 방법(100)의 제1 단계(102)와 동일한 것일 수 있다.
도 6은 방법(500)에 따라 제작될 수 있는 P+-i-N 다이오드(600)의 예시적인 모델의 상면도를 도시한다. P+-i-N 다이오드(600)는 p+-형 반도체 영역(608)과 n-형 반도체 영역(606) 사이의 약간 도핑된 반도체 영역(i)(예컨대, 도 8, 804 참조)을 포함할 수 있다. SRIM, Stopping Range In Motion, 모델링을 가지는 500의 방법은 이론적인 설계들에 근접하는 P+-i-N 다이오드들을 제작하기 위한 경로를 제공한다. 일 실시예에 있어서, P+-i-N 다이오드(600)는 약 150 nm 의 깊이의 p-형 반도체(예컨대, 도 8, 806)와, 약 100 nm의 깊이의 p+-형 반도체 영역(604), 약 100 nm의 깊이의 n-형 반도체 영역(606)의 사이에서 약 10 nm의 깊이의 약간 도핑된 반도체 영역(i)(804)를 포함할 수 있다. 도 6은 또한 p+-형 반도체 영역(608)에 연결하기 위한 금속 접점/결합 패드(604)를 도시한다.
방법(500)의 제2 단계는 표면의 오염물질들을 제거하기 위해 다이아몬드 재료를 세정하는 단계를 포함하는 방법(400)의 제2 단계(402)와 동일한 것일 수 있다.
방법(500)의 제3 단계(502)는 다이아몬드 격자의 비-P+ 부분 위에서 사전- P+ 마스크 증착을 다이아몬드 재료에게 받게 하는 단계를 포함할 수 있다. 사전- P+ 마스크 증착은 P+ 이온 주입 중에 다이아몬드 재료의 비-P+ 부분을 보호할 수 있다. 사전- P+ 마스크 증착은 알루미늄 사전-주입 마스크 증착일 수 있다. 사전-이온 트랙 마스크 증착은 99.99999% (6N) 순도의 알루미늄을 이용하는 그리폰 금속 스퍼터 시스템을 이용하여, 21-24초의 증착 시간으로, 7.5kW의 전력, 2.5 x 10-3 Torr의 압력에서 30 nm의 두께까지 수행될 수 있다.
방법(500)의 제4 단계는 다이아몬드 재료의 P+ 층 주입을 포함할 수 있다. P+ 층 주입은, 6도의 입사각에서 및 약 78도 K 이하에서 1x1020 원자들/cm2의 빔 방사선량과 함께, 0.04μA의 빔 전류에서 및 55 keV의 빔 에너지에서 11B+의 도펀트로 수행되어, 100 nm의 P+ 층을 생성할 수 있다.
방법(500)의 제5 단계는 마스크 식각하는 단계, 세정하는 단계, 및 다이아몬드 재료를 어닐링하는 단계를 포함하는 방법(400)의 제6 단계(406)와 동일한 것일 수 있다.
방법(500)의 제6 단계(506)는 다이아몬드 격자의 비-P 부분 위에서 사전- P 마스크 증착을 다이아몬드 재료에게 받게 하는 단계를 포함할 수 있다. 사전- P 마스크 증착은 P 이온 주입 중에 다이아몬드 재료의 비-P 부분을 보호할 수 있다. 사전-P 마스크 증착은 알루미늄 사전-주입 마스크 증착일 수 있다. 사전-P 마스크 증착은 99.99999% (6N) 순도의 알루미늄을 이용하는 그리폰 금속 스퍼터 시스템을 이용하여, 21-24초의 증착 시간으로, 7.5kW의 전력, 2.5 x 10-3 Torr의 압력에서 30 nm의 두께까지 수행될 수 있다.
방법(500)의 제7 단계(508)는 다이아몬드 재료의 P 층 주입을 포함할 수 있다. P 층 주입은, 6도의 입사각에서 및 약 78도 K 이하에서 3x1017 원자들/cm2의 빔 방사선량과 함께, 0.04μA의 빔 전류에서 및 55 keV의 빔 에너지에서 11B+의 도펀트로 수행되어, 150 nm의 P 층을 생성할 수 있다.
방법(500)의 제8 단계는 마스크 식각하는 단계, 세정하는 단계, 및 다이아몬드 재료를 어닐링하는 단계를 포함하는 방법(400)의 제6 단계(406)와 동일한 것일 수 있다.
방법(500)의 제9 단계는 다이아몬드 격자의 제1 부분 위에서 사전-이온 트랙 마스크 증착을 다이아몬드 재료에게 받게 하는 단계를 포함하는 방법(400)의 제2 단계(404)와 동일한 것일 수 있다.
방법(500)의 제10 단계는 이온 트랙들을 생성하기 위해 최소량의 억셉터 도펀트 원자들을 다이아몬드 격자로 도입하는 단계를 포함하는 방법(100)의 제2 단계(104)와 동일한 것일 수 있다.
방법(500)의 제11 단계는 이온 트랙들을 통해 치환형의 도펀트 원자들을 다이아몬드 격자로 도입하는 단계를 포함하는 방법(100)의 제3 단계(106)와 동일한 것일 수 있다.
방법(500)의 제12 단계는 마스크 식각하는 단계, 세정하는 단계, 및 다이아몬드 재료를 어닐링하는 단계를 포함하는 방법(400)의 제6 단계(406)와 동일한 것일 수 있다.
방법(500)의 제13 단계(510)는 전면 식각을 포함할 수 있다. 제13 단계(510)는, 다이아몬드 층(202)의 표면의 층 약 25 nm가 식각되어 나와 어떤 표면의 흑연화도 제거하는 전면 식각을 포함할 수 있다.
방법(500)의 제14 단계(512)는 도 6에 도시된 것과 같은 다이아몬드 적층체 구조물을 얻기 위해 포토리소그래피/메사 식각을 포함할 수 있다. 제14 단계(512)는 메사 식각 전에 확산 세정 및 포토리소그래피를 포함할 수 있다.
방법(500)의 제15 단계(514)는 적층체의 상면을 위한 접점을 생성하는 단계를 포함할 수 있다. 적층체의 상면에 대한 접점은 5N의 순도를 가진 ITO를 섀도우 마스크를 통해 적층체 위로 200 nm의 두께까지 증발시키고 그 후 리프트오프를 수행함으로써 이루어질 수 있다.
방법(500)의 제16 단계(516)는 어닐링하는 단계를 포함할 수 있다. 단계(516)의 어닐링하는 단계는 약 2.5 시간 내 일 수 있는 ITO 투명도 도달 시까지 Ar 분위기에서 섭씨 420도로 오븐 어닐링하는 단계일 수 있다.
방법(500)의 제17 단계(518)는 저항 접점들을 생성하는 단계를 포함할 수 있다. 저항 접점들은 P+ 층에 대한 접점, 예를 들어 금속 접점/결합 패드(604), 및 n-층에 대한 접점을 포함할 수 있다. 와이어 본딩이 작은 접점 영역에는 어려울 수 있기 때문에 포토리소그래피를 이용하는 섀도우 마스크를 통해 Ti 및 Au 층들이 증발될 수 있다. Ti는 ITO와 Au 층들의 사이에서 확산 장벽으로서의 기능을 할 수 있다. 30 nm의 접점 층의 두께가 N-층에 대해 생성될 수 있다. 일 실시예에 있어서, 다이아몬드 캡 층이 제거되어 새로 형성된 n-형 층을 노출시켜 장치의 이용을 위한 전기 접점을 형성할 수 있다. 이러한 단계는 반도체 장치의 제작 시의 단계인, 식각하는 한편 다이아몬드 층을 폴리싱하고, 따라서 표면 거칠기를 최소화하며, 다이아몬드의 표면을 전기적으로 마무리(산소)하는 단계를 포함할 수 있다. 일부 실시예들에 있어서는, 다이아몬드가 전기 장치의 일 구성 부분으로서의 기능을 할 수 있도록 다이아몬드 상에 금속 접점들을 형성하는 다른 단계가 있다. 방법(500)의 제17 단계(518)는 금속 로의 어닐링을 포함할 수 있다. 금속 로의 어닐링은 두 시간 동안 섭씨 420도에서 수행될 수 있다.
방법(500)의 제18 단계(520)는 웨이퍼 표면 마무리를 포함할 수 있다.
방법(500)의 제19 단계(522)는 웨이퍼 표면 마무리를 포함할 수 있다.
방법(500)의 제20 단계(524)는 패키징하는 단계를 포함할 수 있다. 제20 단계(520)에 있어서, 다이아몬드 재료의 부분들은 절단되고, 장착되며, 와이어 결속되고, 투명한 실리콘 씰런트 내에서 밀폐되어 6-핀 표면 장착 장치의 패키지들을 생성할 수 있다.
도 7은 도 5a 및 도 5b의 방법에 따라 제작될 수 있는 예시적인 6-핀 표면 장착 장치의 패키지(700)의 일 모델의 사시도를 도시한다.
본원에 개시된 방법들은 다수의 다이아몬드의 전기 접합부들의 생성을 가능하게 하여 실리콘 반도체들에 일반적으로 설정되어 있는 기능들을 다할 수 있다. 본원은 양극 다이오드와 관련하여 예들을 설명하고 있지만, 본 기술 분야의 당업자들이라면 본 기술들이 FET들 및 다른 스위치들, 디지털 및 아날로그, 및 발광다이오드들을 포함하는, 전기 장치들의 복수의 변형예들 및 이러한 변형예들의 모놀리스식으로 형성되는 조합들에서 이용될 수 있는 신규의 순정 n-형 다이아몬드 재료 및 신규의 p-형 다이아몬드 재료를 나타내며, 본원에 나타나 있는 구체적인 구현예들로 한정되지는 않는다는 것을 인지할 것이다. 다양한 바람직한 실시예들은 반드시 서로로부터 분리되어 있을 필요는 없으며 조합될 수 있다.
도 8은 P+-i-N 다이오드의 시험 조건 설정(802)의 개략도를 도시한다. 방법(500)에 따라 제작된 P+-i-N 다이오드(600)와 같은 P+-i-N 다이오드가 P+-i-N 다이오드 시험 조건 설정(802)에 따라 시험될 수 있다.
도 9는 방법(500)에 따라 제작될 수 있는 P+-i-N 다이오드의 역치전압 성능특성(902)의 도해(900)이다. 역치전압 성능특성(902)은 적절한 저항의 바이어싱을 이용하는 DC 조건들, 및 저역 및 고역의 상태의 모두에서 IR 측정에 의해 상온, 76도 F에서 적절한 TTL 드라이버들 또는 복합 와이어 구성을 이용하는 RF 조건들에 의거하여 얻어질 수 있다. 역치전압 성능특성(902)은 다이아몬드에 대해 이론적으로 예측된 것들과 유사한 역치전압 및 전류의 레벨들을 나타낸다.
도10은, 상온에서, 캐소드를 마이너스로 한 상태로, 순방향 바이어스로, 방법(500)에 따라 제작된 P+-i-N 다이오드(600)와 같은 P+-i-N 다이오드의 전류-전압 특성의 도해(1000)이다. 전류-전압 곡선(1002)은 방법(500)에 따라 제작될 수 있는 그러한 P+-i-N 다이오드에 대한 전류-전압 특성을 나타낸다. 전류-전압 곡선(1002)은, 고농도의 전자들이 상온에서 전도를 위해 이용될 수 있음을 나타낸다. 전류-전압 곡선(1002) 중 낮은 위치에 있는 전압고갈영역(1004)은 전하 캐리어들이 N 층과 P 층으로부터 진성 영역으로 확산되어 들어가는 것, 예를 들어 전하 캐리어들이 n-형 반도체 영역(606)으로부터 및 p+-형의 반도체 영역(604) 사이에서 약간 도핑된 반도체 영역(i)(804) 내로 확산되어 들어가는 것을 나타낸다. 약간 도핑된 반도체 영역(i)(804)에서는 전하 캐리어들이 결합할 수 있다. 재결합이 당장 발생되지는 않기 때문에, 전하는 약간 도핑된 반도체 영역(i)(804) 내에 저장될 수 있음으로써, 고유저항을 낮춘다.
전류-전압 곡선(1002) 중 높은 위치에 있는 주입 영역(1006)은, 인가되는 전위가 증가함에 따라, 전하 캐리어들이 진성 영역으로, 예를 들어 약간 도핑된 반도체 영역(i)(804)으로 흘러 들어갈 수 있어, 결국 평형 농도들을 초과하는 전하들의 농도 상태로 될 수 있다는 것을 나타낸다. 전류-전압 곡선(1002) 중 일련의 저항 영역(1008)이 또한 도시되어 있다.
도 11은 상온에서, 캐소드를 마이너스로 한 상태로, 순방향 바이어스로, 방법(500)에 따라 제작된 P+-i-N 다이오드(600)와 같은 P+-i-N 다이오드의 전류 농도 특성의 도해(1100)이다. 전류 농도 곡선(1102)은 방법(500)에 따라 제작될 수 있는 그러한 P+-i-N 다이오드에 대한 전류 농도 특성을 나타낸다. 전류 농도 곡선(1102)은, 전하 캐리어의 농도가 5 V에서 1600 암페어/cm2보다 더 큰 전류 농도들로 분류되어 있음을 나타낸다.
도 12는, 상온에서, 캐소드를 플러스로 한 상태로, 역방향 바이어스로, 방법(500)에 따라 제작된 P+-i-N 다이오드(600)와 같은 P+-i-N 다이오드의 전류-전압 특성의 도해(1200)이다. 전류-전압 곡선(1202)은 방법(500)에 따라 제작될 수 있는 그러한 P+-i-N 다이오드에 대한 전류-전압 특성을 나타낸다. 전류-전압 곡선(1202)은, 전류 레벨들의 적은 상승과 급속한 하강으로 나타난 바와 같이, 고갈 영역의 폭에서 전하 캐리어들이 완전히 고갈되게 되어 전하의 확산이 중지되기 전에 소량의 역전압이 필요할 수 있다는 것을 나타낸다.
도 13은, 상온에서, 캐소드를 플러스로 한 상태로, 역방향 바이어스로, 방법(500)에 따라 제작된 P+-i-N 다이오드(600)와 같은 P+-i-N 다이오드의 전류 농도 특성의 도해(1300)이다. 전류 농도 곡선(3202)은 방법(500)에 따라 제작될 수 있는 그러한 P+-i-N 다이오드에 대한 전류 농도 특성을 나타낸다. 전류 농도 곡선(1302)은, 변조가 조절될 수 있기 때문에, P+-i-N 다이오드(600)와 같은 P+-i-N 다이오드가 RF 신호의 감쇠와 같은, 그러나 그에 한정되지는 않는 신호의 감쇠에 적합하다는 것을 나타낸다.
도 14는 방법(500)에 따라 제작된 P+-i-N 다이오드(600)와 같은 P+-i-N 다이오드에의 이용을 위한 RF 감쇠기의 드라이버 칩 구성(1400)의 개략도를 도시한다. RF 감쇠기(1400)는 77 KHz에서 약 10 KΩ으로부터 1 mΩ까지 Rload이 변동하는 전류제어 특성으로 감쇠특성을 제공할 수 있다.
본원에 기재된 이러한 시스템들 및 제작 방법들은, 신규의 n-형 및 신규의 p-형 다이아몬드 반도체 재료들과 장치들, 및 신규의 n-형 및 신규의 p-형 다이아몬드 반도체 재료들과 장치들을 제작하기 위한 방법들을 포함하여, 수 많은 신규하고 유용한 기술들을 제공한다.
이러한 신규의 제작 방법들은 (쇼트키(Schottky) 및 저항의) 양질의 순정 n-형 다이아몬드 재료를 생성하고, 식각하며, 금속화하고; 다이아몬드 기반의 전력 요소들로부터 집적회로(IC)들과 장치의 드라이버들을 생성하기 위한 단계들을 포함하지만, 이들로 한정되지는 않는다.
이러한 신규의 장치들은, 상온에서 적어도 부분적으로 활성화되는 n-형 다이아몬드 반도체들을 포함하지만, 이들로 한정되지는 않으며 - 즉, 이러한 장치의 재료는 충분한 캐리어 농도를 가져서, 전도; 높은 전자 이동도를 가지는 n-형 다이아몬드; - (상온보다 높은) 고온 또는 높은 전계의 존재를 필요로 하지 않고서도 - 높은 캐리어 이동도와 높은 캐리어 농도의 모두를 가지는 n-형 다이아몬드; 상온/대기온도에서 1,000 cm2/Vs 및 약 1 x 1016 개의 전자들/cm3의 캐리어 농도를 초과하는 추정 전자 이동도를 가지는 n-형 다이아몬드 반도체; 양극 다이아몬드 반도체 장치; 단일의 다이아몬드 웨이퍼 상에서 p-형 및 n-형 영역들을 가지는 장치들; 다이아몬드 다이오드 장치들; 고온 또는 강한 전계의 존재를 필요로 하지 않고서도 고전류를 전도시키는 양극 다이아몬드 반도체 장치들; 상온에 있는 동안 및 0.28V의 전계의 존재 시에 일 밀리앰프(milliamp)의 전류를 전도할 수 있는 양극 다이아몬드 반도체 장치들; 다결정 다이아몬드 상의 N-형 다이아몬드 재료; 실리콘 캐리어 상의 저비용 박막의 다결정 다이아몬드; 다른 캐리어 형태들(예컨대, 용융된 실리카, 석영, 사파이어, 산화규소 또는 다른 산화물 등) 상의 다이아몬드 반도체들; 다이아몬드 전력 RF 감쇠기, 다결정 다이아몬드 전력 RF 감쇠기 칩, 다결정 다이아몬드 전력 RF 감쇠기 장치; 다이아몬드 발광다이오드 또는 레이저 다이오드(LED); 동일한 칩 상에 고전력 요소들(예컨대, LED)을 가지는 모놀리스식으로 통합된 다이아몬드 기반의 논리 드라이버들; 산소의 존재 시에 안정적인 (즉, 무시할 수 없는 양의 산소가 표면에 존재하는 경우에(예컨대, 웨이퍼가 개방된 대기 상에 있을 때) n-형 반도체의 전도성과 성능이 여전한) n-형 다이아몬드 재료를 활성화시키고 이들에 관여한다.
일부 실시예들에 있어서, 이러한 n-형 및 신규의 p-형 다이아몬드 반도체 재료는, 마이크로미터 크기 보다 더 작은 입자를 가지고 대략 900 nm미만의 크기들을 가지는 도핑된 박막 층들을 구비한 다결정 다이아몬드를 이용하여 구성된다. 상기 다이아몬드 재료를 형성하기 위한 기술들이 거의 원자에 관하여는 험준한 다이아몬드 입자의 경계들을 구비한 다이아몬드 막들 상에서 이용될 수 있음으로써, 전기 성능의 균일성이 유지될 수 있는 한편, 이러한 능력이 상기 재료로부터 박막 특징들을 형성할 수 있게 한다.
본 발명의 다른 양태는 n-형 재료를 포함하는 다이아몬드 반도체 재료에 부착되는 금속 접점들을 생성하는 능력이다. 상기 금속 접점들은 다이아몬드 재료에 부착하여 양호한/저항 전도성(예컨대, 높은 선형성을 나타내는 것)을 계속 가진다. 금속 접점들은, 원하는 응용제품의 이용에 의해 보증되는 바와 같이, 하나 또는 두 금속(예컨대, Au, Ag, Al, Ti, Pd, Pt, 등) 또는 투명한 금속들(예컨대, 인듐 주석 산화물, 불소 주석 산화물 등)을 가리키는 것일 수 있다.
단어 "예시적인"은 본원에서 "예, 실예, 또는 예증의 기능을 하는 것"을 의미하는 것으로 사용되었다. "예시적인"으로 본원에 기재된 어떤 실시예 또는 변형예도 다른 실시예들 또는 변형예들에 비해 반드시 바람직하거나 유리한 것으로 해석되는 것은 아니다. 본 상세한 설명에 기재된 실시예들과 변형예들 전체가 본 기술분야의 당업자들이 본 발명을 만들고 이용할 수 있게 하기 위해 제공된 예시적인 실시예들 및 변형예들이며, 반드시 첨부의 특허청구범위에 부여된 법적인 보호의 범위를 제한하는 것은 아니다.
개시된 실시예들의 상기한 설명은 본 기술분야의 어떤 당업자라도 첨부의 특허청구범위에 의해 규정된 것을 만들거나 이용할 수 있게 하기 위해 제공되었다. 다음의 특허청구범위는 개시된 실시예들로 한정될 의도로 된 것은 아니다. 이러한 교시에 비추어보면 본 기술분야에서 통상의 기술을 가진 자들에게는 다른 실시예들 및 수정예들이 쉽게 떠오를 수 있을 것이다. 그러므로, 다음의 특허 청구범위는 상기 명세서 및 첨부의 도면들과 관련하여 보았을 때 그러한 모든 실시예들과 수정예들을 포함할 의도로 된 것이다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 다이아몬드 격자를 가지는 다이아몬드 재료를 선택하는 단계;
    1022/cm3 미만이며 비임계적인 농도의 공공들의 생성을 위한 이온 트랙들을 생성하기 위해 5 x 108/cm2 내지 5 x 1010/cm2 범위의 억셉터 도펀트 원자들을 다이아몬드 격자로 도입하는 단계;
    상기 이온 트랙들을 통해 상기 다이아몬드 격자로 인(phosphorous)을 포함하는 치환형의 도펀트 원자들을 도입하는 단계; 및
    상기 다이아몬드 격자를 어닐링하는 단계를 포함하고,
    상기 억셉터 도펀트 원자들의 상기 도입이 상기 다이아몬드 격자의 내압 성능을 감소시키며,
    상기 이온 트랙들을 통해 상기 다이아몬드 격자로 상기 치환형의 도펀트 원자들을 도입하는 단계에서 상기 이온 트랙은 상기 치환형의 도펀트 원자들의 도입을 위한 탄도성 경로인 다이아몬드 반도체들을 제작하는 방법.
  6. 제5항에 있어서, 상기 다이아몬드 재료가 진성 다이아몬드인, 방법.
  7. 제5항에 있어서, 상기 억셉터 도펀트 원자들이 켈빈온도 293 내지 298도에서 도입되는, 방법.
  8. 제5항에 있어서, 상기 억셉터 도펀트 원자들이 붕소(boron)인, 방법.
  9. 삭제
  10. 제5항에 있어서, 상기 치환형의 도펀트 원자들이 켈빈온도 78도 이하에서 도입되는, 방법.
  11. 제5항에 있어서, 상기 치환형의 도펀트 원자들이 500keV 미만에서 도입되는, 방법.
  12. 제5항에 있어서, 상기 치환형의 도펀트 원자들이 140keV 미만에서 그리고 6도의 오프셋(offset) 상태에서 도입되는, 방법.
  13. 삭제
  14. 제5항에 있어서, 상기 치환형의 도펀트 원자들이 9 x 1017/cm3 보다 더 큰 농도로 도입되는, 방법.
  15. 제5항에 있어서, 상기 어닐링하는 단계가 섭씨 1000도 이상에서 수행되는, 방법.
  16. 삭제
KR1020147004858A 2011-07-30 2012-07-20 다이아몬드 반도체 시스템 및 방법 KR102007051B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161513569P 2011-07-30 2011-07-30
US61/513,569 2011-07-30
US13/273,467 2011-10-14
US13/273,467 US20130026492A1 (en) 2011-07-30 2011-10-14 Diamond Semiconductor System and Method
PCT/US2012/047673 WO2013019435A1 (en) 2011-07-30 2012-07-20 Diamond semiconductor system and method

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020197022269A Division KR102195950B1 (ko) 2011-07-30 2012-07-20 다이아몬드 반도체 시스템 및 방법

Publications (2)

Publication Number Publication Date
KR20140068894A KR20140068894A (ko) 2014-06-09
KR102007051B1 true KR102007051B1 (ko) 2019-08-02

Family

ID=47596502

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020147004858A KR102007051B1 (ko) 2011-07-30 2012-07-20 다이아몬드 반도체 시스템 및 방법
KR1020197022269A KR102195950B1 (ko) 2011-07-30 2012-07-20 다이아몬드 반도체 시스템 및 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020197022269A KR102195950B1 (ko) 2011-07-30 2012-07-20 다이아몬드 반도체 시스템 및 방법

Country Status (7)

Country Link
US (6) US20130026492A1 (ko)
EP (1) EP2737112B1 (ko)
JP (4) JP6195831B2 (ko)
KR (2) KR102007051B1 (ko)
CN (2) CN114420747A (ko)
TW (2) TWI557776B (ko)
WO (1) WO2013019435A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3004853B1 (fr) * 2013-04-22 2016-10-21 Centre Nat Rech Scient Procede de fabrication d'une diode schottky sur un substrat en diamant
US9441940B2 (en) 2015-01-21 2016-09-13 Uchicago Argonne, Llc Piezoresistive boron doped diamond nanowire
US9484474B1 (en) 2015-07-02 2016-11-01 Uchicago Argonne, Llc Ultrananocrystalline diamond contacts for electronic devices
US9741561B2 (en) 2015-07-10 2017-08-22 Uchicago Argonne, Llc Transparent nanocrystalline diamond coatings and devices
US20200000595A1 (en) 2016-06-07 2020-01-02 HD LifeSciences LLC High X-Ray Lucency Lattice Structures
EP3634302A4 (en) 2017-02-14 2021-06-02 HD Lifesciences LLC GRID STRUCTURES WITH HIGH X-RAY TRANSPARENCY AND VARIABLE X-RAY TRANSPARENT MARKERS
CA3058365A1 (en) 2017-04-01 2018-10-04 HD LifeSciences LLC Three-dimensional lattice structures for implants
JP7084586B2 (ja) * 2018-01-15 2022-06-15 国立研究開発法人産業技術総合研究所 単結晶ダイヤモンド基板を含む積層体
EP3826582A4 (en) 2018-07-26 2022-05-25 Nanohive Medical LLC DYNAMIC IMPLANT FIXATION PLATE
US11497617B2 (en) 2019-01-16 2022-11-15 Nanohive Medical Llc Variable depth implants
CN110565066B (zh) * 2019-09-17 2022-04-19 北京阿尔玛斯科技有限公司 一种共掺杂金刚石及制备方法与半导体材料、装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006508887A (ja) * 2002-12-06 2006-03-16 サントル・ナショナル・ドゥ・ラ・レシェルシュ・サイエンティフィーク−セ・エン・エール・エス− 高い電気伝導率を有するｎ−型ダイヤモンドを製造する方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL79107A (en) 1985-06-17 1989-03-31 De Beers Ind Diamond Ion implantation in crystalline substrate
US5051785A (en) * 1989-06-22 1991-09-24 Advanced Technology Materials, Inc. N-type semiconducting diamond, and method of making the same
US5298106A (en) * 1991-07-08 1994-03-29 The United States Of America As Represented By The Secretary Of The Navy Method of doping single crystal diamond for electronic devices
ZA933939B (en) 1992-06-05 1993-12-30 De Beers Ind Diamond Diamond doping
JPH0648715A (ja) * 1992-07-24 1994-02-22 Matsushita Electric Ind Co Ltd 半導体ダイヤモンドの製造方法
JP4071833B2 (ja) * 1993-09-10 2008-04-02 住友電気工業株式会社 ダイヤモンド半導体デバイス
JPH09106958A (ja) * 1995-06-23 1997-04-22 De Beers Ind Diamond Div Ltd 結晶基体のドーピング
US5653800A (en) * 1995-08-03 1997-08-05 Eneco, Inc. Method for producing N-type semiconducting diamond
JP3138705B1 (ja) * 1999-08-31 2001-02-26 工業技術院長 ダイヤモンドｐｎ接合ダイオードおよびその作製方法
CN1210445C (zh) * 2000-06-15 2005-07-13 六号元素(控股)公司 厚的单晶金刚石层、其制备方法和由该层生产的宝石
JP4695821B2 (ja) * 2000-06-15 2011-06-08 エレメント シックス （プロプライエタリイ）リミテッド Ｃｖｄにより造られた単結晶ダイヤモンド
JP2004214264A (ja) * 2002-12-27 2004-07-29 Sumitomo Electric Ind Ltd 低抵抗ｎ型半導体ダイヤモンドおよびその製造方法
GB0318215D0 (en) * 2003-08-04 2003-09-03 Element Six Ltd Diamond microelectrodes
GB0508889D0 (en) * 2005-04-29 2005-06-08 Element Six Ltd Diamond transistor and method of manufacture thereof
GB2454844A (en) * 2006-08-11 2009-05-27 Akhan Technologies Inc P-Channel nanocrystalline diamond field effect transistor
TWI411146B (en) * 2006-08-14 2013-10-01 Diamond-like carbon electronic devices and methods of manufacture
EP2169709B1 (en) * 2007-07-04 2017-12-20 National Institute for Materials Science Diamond semiconductor device
EP2096675B1 (en) * 2008-02-28 2013-08-21 Universität Ulm III-V nitride semiconductor device comprising a diamond layer
US7888171B2 (en) * 2008-12-22 2011-02-15 Raytheon Company Fabricating a gallium nitride layer with diamond layers
JP2010189208A (ja) * 2009-02-16 2010-09-02 Nippon Telegr & Teleph Corp <Ntt> ダイヤモンド半導体及び作製方法
DE102009033652A1 (de) * 2009-07-17 2011-01-27 Universität Ulm Halbleiterbauelement mit Diamant enthaltenden Elektroden sowie dessen Verwendung
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
US9166002B2 (en) * 2010-09-02 2015-10-20 Board Of Trustees Of Michigan State University N-doped single crystal diamond substrates and methods therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006508887A (ja) * 2002-12-06 2006-03-16 サントル・ナショナル・ドゥ・ラ・レシェルシュ・サイエンティフィーク−セ・エン・エール・エス− 高い電気伝導率を有するｎ−型ダイヤモンドを製造する方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J. Pernot et al., Hall hole mobility in boron-doped homoepitaxial diamond, PHYSICAL REVIEW B 81, 2010, pages 205203-1 - 205203-7.*
Johan F Prins, Ion implantation of diamond for electronic applications, Semicond. Sci. Technol. 18 (2003) S27-S33*

Also Published As

Publication number Publication date
KR20140068894A (ko) 2014-06-09
US20200066527A1 (en) 2020-02-27
CN103717791B (zh) 2021-12-28
TW201643943A (zh) 2016-12-16
US20220013361A1 (en) 2022-01-13
JP6580644B2 (ja) 2019-09-25
JP2020074356A (ja) 2020-05-14
US20180068853A1 (en) 2018-03-08
JP2021168389A (ja) 2021-10-21
TWI659458B (zh) 2019-05-11
KR20190094476A (ko) 2019-08-13
US11784048B2 (en) 2023-10-10
TW201310506A (zh) 2013-03-01
EP2737112A4 (en) 2015-03-25
JP6898400B2 (ja) 2021-07-07
JP2014527715A (ja) 2014-10-16
EP2737112A1 (en) 2014-06-04
WO2013019435A1 (en) 2013-02-07
CN114420747A (zh) 2022-04-29
US20130026492A1 (en) 2013-01-31
JP6195831B2 (ja) 2017-09-13
TWI557776B (zh) 2016-11-11
US20240071763A1 (en) 2024-02-29
JP2017224845A (ja) 2017-12-21
JP7443288B2 (ja) 2024-03-05
EP2737112B1 (en) 2020-02-26
US20150108505A1 (en) 2015-04-23
KR102195950B1 (ko) 2020-12-30
CN103717791A (zh) 2014-04-09

Similar Documents

Publication Publication Date Title
KR102007051B1 (ko) 다이아몬드 반도체 시스템 및 방법
US11915934B2 (en) Diamond semiconductor system and method
US11837472B2 (en) Diamond semiconductor system and method
JP2021168389A5 (ko)
JP2014527715A5 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant