KR101982841B1 - 데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템 - Google Patents

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Abstract

본 발명은 단일 종단 신호선을 통하여 병렬로 신호를 전송하는 기술을 개선한 데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템을 개시하며, 상기 데이터 송수신 시스템은 상관 관계가 없는 N(N은 2 이상의 자연수) 개의 이진 데이터를 이산(Discrete) 레벨을 갖는 N 개의 전송 신호를 생성하고, N 개의 단일 종단 신호선을 통하여 N 개의 상기 전송 신호를 병렬로 전송하는 데이터 송신 장치 및 상기 단일 종단 신호선을 통하여 병렬로 전송되는 N 개의 상기 전송 신호를 수신하고, N 개의 상기 전송 신호를 서로 비교하여 N 개의 상기 이진 데이터로 복원하는 데이터 수신 장치를 포함한다.

Description

데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템{DATA TRANSMISSION APPARATUS, DATA RECEPTION APPARATUS, DATA TRANSMISSION AND RECEPTION SYSTEM}
본 발명은 데이터 송수신 시스템에 관한 것으로, 보다 상세하게는 단일 종단 신호선을 통하여 병렬로 신호를 전송하는 기술을 개선한 데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템에 관한 것 이다.
근래의 개인용 컴퓨터와 스마트폰 등 전자장치에서 내부의 메모리소자는 메모리 컨트롤러를 통하여 중앙처리장치(CPU)에 전기적으로 연결된다.
메모리소자와 메모리 컨트롤러 사이의 이진(binary) 데이터 송수신을 위하여, 병렬 데이터 신호선이 사용된다. 병렬 데이터 신호선은 대용량 데이터를 동시에 전송하기 위해서 사용되며 빠른 속도로 전송하기 위하여 4개, 8개 또는 32개로 증가된다.
병렬 데이터 신호선의 수와 메모리소자의 핀 수를 감소시키기 위해, 하나의 데이터를 두 개의 신호선을 통해 전송하는 차동 전송 기법(differential signaling)대신 하나의 데이터를 한 개의 신호선을 통해 전송하는 단일 종단 전송기법(single-ended signaling)이 주로 사용된다.
단일 종단 전송 기법은 차동 전송기법에 비하여 요구되는 신호선의 수가 적다는 장점이 있다. 그러나, 단일 종단 전송 기법은 수신단에서 신호를 복원하기 위한 기준신호가 필요하다. 이로 인하여 수신단의 회로의 구성이 복잡해지는 문제점이 있다. 그리고, 단일 종단 전송 기법은 공급전압 노이즈 및 전자기 간섭(EMI)에 취약하다는 단점이 있다.
또한 일반적으로 단일 종단 신호선은 저역통과 필터(low pass filter)와 유사한 주파수 특성을 갖는다. 그러므로 단일 종단 신호선을 통해 전송되는 데이터는 고주파 성분의 크기가 저주파 신호성분의 크기에 비해 줄어들 수 있다. 그러므로, 데이터 수신 장치에서 데이터를 복원하는데 문제가 있다.
본 발명이 해결하고자 하는 과제는 데이터 전송 신호선의 수와 DRAM 칩의 핀 수를 줄일 수 있도록 단일 종단 전송기법을 이용하여 데이터를 전송함에 있다.
본 발명이 해결하고자 하는 다른 과제는 단일종단 전송기법을 이용하여 데이터를 송수신하고 간단한 회로 구성의 수신단을 적용할 수 있는 데이터 송신 장치, 데이터 수신 장치 및 데이터 송수신 시스템을 제공함에 있다.
또한, 본 발명이 해결하고자 하는 또 다른 과제는 데이터에 대응하는 이산 레벨을 갖는 전류 신호를 단일 종단 신호선을 통하여 전송함으로써 전송 신호가 공급 전압 노이즈 및 전자파간섭에 영향을 적게 받는 데이터 송신 장치, 데이터 수신 장치 및 데이터 송수신 시스템을 제공함에 있다.
또한, 본 발명이 해결하고자 하는 또다른 과제는 단일 종단 신호선에 전달되는 전송 신호의 고주파 성분을 증폭시켜서 데이터 수신 장치에서 데이터 복원을 용이하게 하는 데이터 송신 장치, 데이터 수신장치 및 데이터 송수신 시스템을 제공함에 있다.
본 발명의 데이터 송신 장치는, 상관 관계가 없는 N(N은 2 이상의 자연수) 개의 이진 데이터를 상관 관계를 갖는 N 개의 N 비트 데이터로 변환하는 엔코더; 및 N 개의 상기 N 비트 데이터에 대응하며 이산(Discrete) 레벨을 갖는 N 개의 전송 신호를 생성하고, N 개의 단일 종단 신호선을 통하여 N 개의 상기 전송 신호를 병렬로 전송하는 전송 드라이버;를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 데이터 수신 장치는, N 개의 단일 종단 신호선을 통하여 병렬로 전송되며 이산 레벨을 갖는 N(N은 2이상의 자연수)개의 전송 신호를 수신하고, N개의 상기 전송 신호를 서로 비교하는 모든 경우의 수에 대응하는 비트 수를 갖는 복호 데이터를 생성하는 수신 드라이버; 및 상기 복호 데이터의 각 비트를 조합하여 N 개의 이진 데이터로 복원하는 디코더;를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 데이터 송수신 시스템은, 상관 관계가 없는 N(N은 2 이상의 자연수) 개의 이진 데이터를 이산(Discrete) 레벨을 갖는 N 개의 전송 신호를 생성하고, N 개의 단일 종단 신호선을 통하여 N 개의 상기 전송 신호를 병렬로 전송하는 데이터 송신 장치; 및 상기 단일 종단 신호선을 통하여 병렬로 전송되는 N 개의 상기 전송 신호를 수신하고, N 개의 상기 전송 신호를 서로 비교하여 N 개의 상기 이진 데이터로 복원하는 데이터 수신 장치; 를 포함하는 것을 특징으로 한다.
따라서, 본 발명에 의하면 데이터 전송 신호선의 수와 DRAM 칩의 핀 수를 줄일 수 있도록 단일 종단 전송기법을 이용한 데이터 전송을 구현할 수 있다.
또한, 본 발명에 의하면 단일종단 전송기법을 이용하여 데이터를 송수신하는 데이터 송신 장치, 데이터 수신 장치 및 데이터 송수신 시스템에 간단한 회로 구성의 수신단을 적용할 수 있다.
또한, 본 발명에 의하면, 데이터에 대응하는 이산 레벨을 갖는 전류 신호를 단일 종단 신호선을 통하여 전송함으로써 전송 신호가 공급 전압 노이즈 및 전자파간섭에 영향을 적게 받을 수 있다.
또한, 본 발명에 의하면 단일 종단 신호선에 전달되는 전송 신호의 고주파 성분을 증폭시켜서 데이터 수신 장치에서 데이터 복원을 용이하게 할 수 있다.
도 1은 본 발명의 데이터 송수신 시스템의 바람직한 실시예를 나타내는 블록도이다.
도 2 내지 도 5는 도 1의 엔코더의 일례를 나타낸 논리 회로도이다.
도 6은 도 1의 전송 드라이버의 일례를 나타낸 회로도이다.
도 7은 도 1의 디코더의 일례를 나타낸 블록도이다.
도 8은 도 1의 데이터 송신 장치 다른 실시예를 나타내는 블록도이다.
도 9는 도 1의 데이터 송신 장치의 또 다른 실시예를 나타내는 블록도이다.
도 10은 도 6의 등화부의 일례를 나타낸 블록도이다.
도 11은 도 10의 등화 데이터 생성부의 일례를 나타낸 블록도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 데이터 송수신 시스템의 실시예를 나타내며, 데이터 송신 장치(100) 및 데이터 수신 장치(200)를 포함하고, 데이터 송신 장치(100)와 데이터 수신 장치(200)는 전송 신호선들(300)을 이용하여 데이터를 전송한다. 전송 신호선들(300)은 단일 종단 신호선들로 구성되며, 전송 신호선들(300)을 통하여 전송되는 신호는 전송 신호라 한다.
본 발명의 실시예로 구성되는 데이터 송신 장치(100)는 상관 관계가 없는 N(N은 2 이상의 자연수) 개의 이진 데이터를 이산(Discrete) 레벨을 갖는 N 개의 전송 신호를 생성하고, N 개의 단일 종단 신호선을 통하여 N 개의 전송 신호를 병렬로 전송하도록 구성된다.
그리고, 본 발명의 실시예로 구성되는 데이터 수신 장치(200)는 단일 종단 신호선을 통하여 병렬로 전송되는 N 개의 전송 신호를 수신하고, N 개의 전송 신호를 서로 비교하여 N 개의 이진 데이터로 복원하도록 구성된다.
본 발명의 실시예는 설명의 편의를 위하여 상기 N은 4로 정의하여 설명한다.
그리고, 데이터 송신 장치(100)와 데이터 수신 장치(200) 중 하나는 메모리소자에 해당하고 나머지 하나는 메모리 컨트롤러에 해당하는 것으로 이해될 수 있다.
데이터 송신 장치(100)는 외부로부터 수신한 4 개의 이진 데이터(bit0 내지 bit3)에 대응하여 이산 레벨의 4 개의 전송 신호들(IA 내지 ID)를 전송한다.
본 발명에서 각 이진 데이터(bit0 내지 bit3)는 외부에서 입력되는 데이터이며 “0”이나 “1”로 표현되는 이진 값을 가질 수 있다.
데이터 송신 장치(100)는 엔코더(110) 및 전송 드라이버(120)를 포함한다.
엔코더(110)는 4개의 이진 데이터(bit0 내지 bit3)를 4 개의 4 비트 데이터(A[3:0], B[3:0], C[3:0], D[3:0])로 변환한다.
전송 드라이버(120)는 엔코더(110)로부터 제공받은 4 개의 4 비트 데이터(A[3:0], B[3:0], C[3:0], D[3:0])에 대응하는 4 개의 전송 신호(IA 내지 ID)를 생성하고 4 개의 전송 신호(IA 내지 ID)를 4개의 전송 신호선(300)을 통하여 병렬로 전송한다. 이 때, 4 개의 전송 신호(IA 내지 ID)는 전류 신호임이 바람직하다.
데이터 수신 장치(200)는 수신 드라이버(210)와 디코더(220)를 포함한다.
데이터 수신장치(200)는 4 개의 전송 신호선(300)을 통하여 전송된 서로 다른 레벨의 4 개의 전송 신호(IA 내지 ID)를 수신하고, 4 개의 전송 신호(IA 내지 ID)를 전압들(RA 내지 RD)로 변환한다. 데이터 수신 장치(200)는 4 개의 전송 신호(IA 내지 ID)에 대응하는 전압들(RA 내지 RD)을 비교하여 복호 데이터(O1 내지 O6)를 생성하고, 복호 데이터(O1 내지 O6)를 복호하여 원래의 4 개의 이진 데이터(bit0 내지 bit3)와 같은 값을 가진 이진 데이터(Rbit1 내지 Rbit3)로 복원한다.
수신 드라이버(210)는 변환부(211)과 비교부(212)를 포함한다.
수신 드라이버(210)는 병렬로 전송되며 서로 다른 레벨을 갖는 4개의 전송 신호를 수신하고, 4개의 전송 신호를 서로 비교하는 모든 경우의 수에 대응하는 복호 데이터를 생성한다. 본 발명에서 수신 드라이버(210)는 4개의 전송 신호를 2개씩 비교할 수 있는 모든 경우의 수인 6에 대응하는 6개의 복호 데이터(O1 내지 O6)을 생성할 수 있다.
변환부(211)는 4 개의 전송 신호선(300)을 통하여 전송된 4 개의 전송 신호(IA 내지 ID)를 수신한다. 수신된 4 개의 전송 신호(IA 내지 ID)는 터미네이션 저항(RT)에 의하여 4 개의 전압(RA 내지 RD)로 변환되고, 4 개의 전압(RA 내지 RD)이 비교부(212)에 제공된다. 이 때, 전압(RA 내지 RD)은 전송 신호(IA 내지 ID)의 전류 크기에 비례하는 레벨을 가질 수 있다.
변환부(211)는 임피던스 매칭을 위하여 각 전송 신호선(300)에 구성되는 4 개의 터미네이션 저항(RT)과 공통 전압원(VCM)을 포함한다.
비교부(212)는 변환부(211)의 4 개의 전압들(RA 내지 RD)을 이용하여 6 개의 복호 데이터(O1 내지 O6)를 생성할 수 있다. 또한, 비교부(212)는 6 개의 비교기를 포함하며, 각 비교기는 두 개의 전압이 입력되면 차동 증폭한 신호를 복호 데이터로 출력할 수 있다.
비교부(212)는 4 개의 전압들(RA 내지 RD)을 2 개씩 비교할 수 있는 모든 경우의 수에 대응하기 위하여 4 개의 전압들(RA 내지 RD)을 2 개씩 비교한 결과 6개의 복호 데이터(O1 내지 O6)를 생성할 수 있다.
보다 구체적으로, 비교부(212)는 전압(RA)을 전압(RB)과 비교한 비교 결과를 복호 데이터(O1)로 출력하는 제1 비교기를 포함하며, 전압(RB)을 전압(RC)과 비교한 결과를 복호 데이터(O2)로 출력하는 제2 비교기를 포함하고, 전압(RC)을 전압(RD)와 비교한 비교 결과를 복호 데이터(O3)로 출력하는 제3 비교기를 포함하며, 전압(RD)을 전압(RA)과 비교한 비교 결과를 복호 데이터(O4)로 출력하는 제4 비교기를 포함하고, 전압(RA)을 전압(RC)과 비교한 비교 결과를 복호 데이터(O5)로 출력하는 제5 비교기를 포함하며, 전압(RB)을 전압(RD)과 비교한 비교 결과를 복호 데이터(O6)로 출력하는 제6 비교기를 포함할 수 있다.
비교부(212)의 각 비교기는 포지티브단(+)으로 인가된 전압이 네가티브단(-)으로 인가된 전압보다 높으면 논리적 하이 즉 “1”에 해당하는 신호를 출력하고, 네가티브단(-)으로 인가된 전압이 포지티브단(+)으로 인가된 전압보다 높으면 논리적 로우 즉 “0”에 해당하는 신호를 출력한다.
<표 1>
Figure 112015092096578-pat00001
<표 1>은 4개의 이진 데이터(bit0 내지 bit3), 데이터 송신 장치(100)에서 출력되는 4 개의 레벨이 다른 전류 신호 즉 4 개의 이산 레벨의 전송 신호들(IA 내지 ID) 및 4 개의 전송 신호들(IA 내지 ID)에 대응하여 수신 드라이버(210)에서 생성되는 복호 데이터(O1 내지 O6)를 예시한다. 상기한 <표 1>에서 4 개의 전송 신호들(IA 내지 ID)은 모든 형태의 이진 데이터(bit0 내지 bit3)에 대응하여 이산 레벨을 갖는다.
예를 들어, 4 개의 이진 데이터(bit0, bit1, bit2, bit3)가 (0, 0, 1, 0)이면, 데이터 수신 장치(200)는 (-I, -3I, +I, +3I)로 4 개의 전송 신호들(IA, IB, IC, ID)을 생성하여서 4 개의 전송 신호선(300)을 통하여 병렬 전송한다. 수신 드라이버(210)는 (-I, -3I, +I, +3I)로 입력되는 4 개의 전송 신호들(IA, IB, IC, ID)을 수신한다. 그리고, 변환부(211)는 4 개의 전송 신호들(IA, IB, IC, ID)에 대응하여 전압들(RA 내지 RD)을 생성하고, 비교부(212)는 전압들(RA 내지 RD)에 대응하여 (1, 0, 0, 1, 0, 0)으로 복호 데이터(O1, O2, O3, O4, O5, O6)를 생성한다.
상기의 예에서 변환부(211)는 4 개의 전송 신호들(IA, IB, IC, ID)의 크기에 대응하는 레벨의 전압들(RA 내지 RD)을 생성한다. 그리고, 비교부(212)는 전압들의 차에 해당하는 “1” 또는 “0”을 복호 데이터의 각 비트로 생성한다.
상기의 예에 따른 변환부(211)와 비교부(212)의 구동 방식에 의하여, 본 발명의 실시예는 데이터 수신 장치(200)가 기준 신호 없이 비교기만을 이용하여 전송 신호들을 복원하는 것을 이해할 수 있다.
디코더(220)는 수신 드라이버(210)의 비교부(212)에서 생성된 복호 데이터(O1 내지 O6)를 이용하여 N 개의 이진 데이터(Rbit0 내지 Rbit3)로 복원한다. 복원된 N 개의 이진 데이터(Rbit0 내지 Rbit3)는 데이터 송신 장치(100)에 입력되는 이진 데이터(bit0 내지 bit3)와 동일한 데이터 값을 갖는다.
상술한 도 1의 본 발명의 실시예에 구성된 각 부의 구체적인 구성 및 동작을 이하 도면들을 참조하여 상세히 살펴본다.
도 2 내지 도 6은 도 1의 엔코더(110)의 일례를 나타낸 논리 회로도이다. 엔코더(110)는 4개의 이진 데이터(bit0 내지 bit3)를 논리 조합하여 4개의 4 비트 데이터(A[0] 내지 A[3], B[0] 내지 B[3], C[0] 내지 C[3], D[0]내지 D[3])로 변환한다.
엔코더(110)에 입력되는 4개의 이진 데이터(bit0 내지 bit3)는 서로 상관 관계를 갖지 않는다. 그러나, 엔코더(110)에서 출력되는 4개의 4 비트 데이터는 4개의 이진 데이터(bit0 내지 bit3)를 논리 조합하여 생성한 것이며 서로 다른 값을 갖도록 상관 관계를 갖는다.
본 발명에서 4 개의 4-비트 데이터(A[3:0], B[3:0], C[3:0], D[3:0])는 각각 0100, 1000, 1110, 1101 중의 하나의 값을 가지며 서로 중복 되지 않는다.
4 개의 4-비트 데이터는 4 개의 이산 레벨을 가진 전송 신호(IA 내지 ID)를 생성하기 위하여 전송 드라이버(120)의 스위치의 턴온 여부를 결정할 때 이용된다. 따라서, 엔코더(110)는 4 개의 이진 데이터(bit0 내지 bit3)를 상기한 값들(0100, 1000, 1110, 1101) 중의 하나로 변환하는 것을 예시하였으나, 본 발명의 엔코더(110)는 4 개의 이산 레벨을 가진 전송 신호(IA 내지 ID)를 생성하기 위한 다른 값의 4 개의 4-비트 데이터를 생성하도록 다양하게 구성될 수 있다.
본 발명의 실시예로 개시된 엔코더(110)의 구성 및 동작을 설명하기 위하여, 엔코더(110)에 포함되는 논리 회로(111)의 구성 및 동작을 설명한다. 논리 회로(111)는 4 개의 4-비트 데이터 중 A[3]과 C[2]의 출력을 위한 것이다.
도 2와 같이 엔코더(110)에 포함되는 논리회로(111)는 두 개의 이진 데이터 bit0 및 /bit2가 입력되는 NAND 게이트(111a), 두 개의 이진 데이터 bit2 및 /bit1가 입력되는 NAND 게이트(111b), 두 NAND 게이트(111a, 111b)의 출력들이 각각 입력되는 AND 게이트(111c), AND 게이트(111c)의 출력과 이진 데이터 bit3가 입력되는 NAND 게이트(111d) 및 AND 게이트(111c)의 출력과 이진 데이터 /bit3가 입력되는 NAND 게이트(111e)를 포함할 수 있다. 상기한 논리회로(111)의 구성을 통하여 4 개의 4-비트 데이터 중 A[3]과 C[2]가 출력될 수 있다.
또한, 엔코더(110)에 포함되는 논리 회로(112)의 구성 및 동작을 설명한다. 논리 회로(112)는 4 개의 4-비트 데이터 중 A[2]와 C[3]의 출력을 위한 것이다.
도 2와 같이, 엔코더(110)에 포함되는 논리회로(112)는 두 개의 이진 데이터 /bit2 및 /bit0가 입력되는 NAND 게이트(112a), 두 개의 이진 데이터 bit2 및 bit1가 입력되는 NAND 게이트(112b), 두 NAND 게이트(112a, 112b)의 출력들이 각각 입력되는 AND 게이트(112c), AND 게이트(112c)의 출력과 이진 데이터 bit3가 입력되는 NAND 게이트(112d) 및 AND 게이트(112c)의 출력과 이진 데이터 bit3가 입력되는 NAND 게이트(112e)를 포함할 수 있다. 상기한 논리회로(112)의 구성을 통하여 4 개의 4-비트 데이터 중 A[2]과 C[3]이 출력될 수 있다.
또한, 엔코더(110)에 포함되는 도 3의 논리 회로(113)의 구성 및 동작을 설명한다. 논리 회로(113)는 4 개의 4-비트 데이터 중 A[1]과 C[0]의 출력을 위한 것이다.
엔코더(110)에 포함되는 논리회로(113)는 이진 데이터 /bit2 및 bit1가 입력되는 NAND 게이트(113a), 이진 데이터 bit2 및 /bit0가 입력되는 NAND 게이트(113b), 두 NAND 게이트(113a, 113b)의 출력들이 입력되는 AND 게이트(113c), AND 게이트(113c)의 출력과 이진 데이터 bit3가 입력되는 NOR 게이트(113d) 및 AND 게이트(113c)의 출력과 이진 데이터 bit3가 입력되는 NOR 게이트(113e)를 포함할 수 있다. 상기한 논리회로(113)의 구성을 통하여 4 개의 4-비트 데이터 중 A[1]과 C[0]이 출력될 수 있다.
또한, 엔코더(110)에 포함되는 도 3의 논리 회로(114)의 구성 및 동작을 설명한다. 논리 회로(114)는 4 개의 4-비트 데이터 중 A[1]과 C[0]의 출력을 위한 것이다.
엔코더(110)에 포함되는 논리회로(114)는 이진 데이터 /bit2 및 ibit1가 입력되는 NAND 게이트(114a), 이진 데이터 bit2 및 bit0가 입력되는 NAND 게이트(114b), 두 NAND 게이트(114a, 114b)의 출력들이 입력되는 AND 게이트(114c), AND 게이트(114c)의 출력과 이진 데이터 bit3가 입력되는 NOR 게이트(114d) 및 AND 게이트(114c)의 출력과 이진 데이터 /bit3가 입력되는 NOR 게이트(114e)를 포함할 수 있다. 상기한 논리회로(114)의 구성을 통하여 4 개의 4-비트 데이터 중 A[0]과 C[1]이 출력될 수 있다.
또한, 엔코더(110)에 포함되는 도 4의 논리 회로(115)의 구성 및 동작을 설명한다. 논리 회로(115)는 4 개의 4-비트 데이터 중 B[3]과 B[1]의 출력을 위한 것이다.
엔코더(110)에 포함되는 논리회로(115)는 이진 데이터 /bit3 및 /bit1가 입력되는 NAND 게이트(115a), 이진 데이터 bit3 및 bit1가 입력되는 NAND 게이트(115b), 두 NAND 게이트(115a, 115b)의 출력들이 입력되는 AND 게이트(115c), AND 게이트(115c)의 출력과 이진 데이터 bit2가 입력되는 NAND 게이트(115d) 및 AND 게이트(115c)의 출력과 이진 데이터 /bit2가 입력되는 NOR 게이트(115e)를 포함할 수 있다. 상기한 논리회로(115)의 구성을 통하여 4 개의 4-비트 데이터 중 B[3]과 B[1]이 출력될 수 있다.
또한, 엔코더(110)에 포함되는 도 4의 논리 회로(116)의 구성 및 동작을 설명한다. 논리 회로(116)는 4 개의 4-비트 데이터 중 A[0]와 C[1]의 출력을 위한 것이다.
엔코더(110)에 포함되는 논리회로(116)는 이진 데이터 /bit3 및 bit1가 입력되는 NAND 게이트(116a), 이진 데이터 bit3 및 /bit1이 입력되는 NAND 게이트(116b), 두 NAND 게이트(116a, 116b)의 출력들이 입력되는 AND 게이트(116c), AND 게이트(116c)의 출력과 이진 데이터 bit2가 입력되는 NAND 게이트(116d) 및 AND 게이트(116c)의 출력과 이진 데이터 bit2가 입력되는 NOR 게이트(116e)를 포함할 수 있다. 상기한 논리 게이트들(116)의 구성을 통하여 4 개의 4-비트 데이터 중 B[2]과 B[0]이 출력될 수 있다.
또한, 엔코더(110)에 포함되는 도 5의 논리 회로(117)의 구성 및 동작을 설명한다. 논리 회로(117)는 4 개의 4-비트 데이터 중 D[3]과 D[1]의 출력을 위한 것이다.
엔코더(110)를 포함하는 논리회로(117)는 이진 데이터 /bit3 및 bit0이 입력되는 NAND 게이트(117a), 이진 데이터 bit3 및 /bit0가 입력되는 NAND 게이트(117b), 두 NAND 게이트(117a, 117b)가 입력되는 AND 게이트(117c), AND 게이트(117c)의 출력과 이진 데이터 /bit2가 입력되는 NAND 게이트(117d) 및 AND 게이트(117c)의 출력과 이진 데이터 /bit2가 입력되는 NOR 게이트(117e)를 포함할 수 있다. 상기한 논리회로(117)의 구성을 통하여 4 개의 4-비트 데이터 중 D[3]과 D[1]이 출력될 수 있다.
또한, 엔코더(110)에 포함되는 도 5의 논리 회로(118)의 구성 및 동작을 설명한다. 논리 회로(118)는 4 개의 4-비트 데이터 중 D[2]와 D[0]의 출력을 위한 것이다.
엔코더(110)에 포함되는 논리회로(118)는 이진 데이터 /bit3 및 /bit0가 입력되는 NAND 게이트(118a), 이진 데이터 bit3 및 bit0가 입력되는 NAND 게이트(118b), 두 NAND 게이트(118a, 118b)의 출력들이 입력되는 AND 게이트(118c), AND 게이트(118c)의 출력과 이진 데이터 /bit2가 입력되는 NAND 게이트(118d) 및 AND 게이트(118c)의 출력과 이진 데이터/bit2가 입력되는 NOR 게이트(118e)를 포함할 수 있다. 상기한 논리 게이트들(118)의 구성을 통하여 4 개의 4-비트 데이터 중 D[2]과 D[0]이 출력될 수 있다.
도 6은 도 1의 전송 드라이버(120)의 일례를 나타낸 회로도이다.
전송 드라이버(120)는 소스 전류원들(121, 122), 싱크 전류원들(123, 124) 및 소스 전류원들(121, 122)의 제1 전류와 싱크 전류원들(123, 124)의 제2 전류를 제어하여 전류 신호(IA 내지 ID) 즉 전송 신호의 레벨을 결정하는 스위치들(125a 내지 125p)을 포함한다.
스위치들(125a 내지 125d)은 전류 신호(IA)를 결정하기 위한 것들이고, 스위치들(125e 내지 125h)은 전류 신호(IB)를 결정하기 위한 것들이며, 스위치들(125i 내지 125l)은 전류 신호(IC)를 결정하기 위한 것들이고, 스위치들(125m 내지 125p)은 전류 신호(ID)를 결정하기 위한 것들이다.
소스 전류원(121, 122)은 크기가 다른 양(+)의 전류를 제공하고, 싱크 전류원(123, 124)는 크기가 다른 음(-)의 전류를 제공할 수 있다. 소스 전류원(121, 122)의 전류의 차는 싱크 전류원(123, 124)의 전류의 차와 같다.
각 전류원(121 내지 124)에서 생성되는 전류의 레벨은 모두 다를 수 있고, 각 전류를 모두 합친 값은 0일 수 있다. 또한, 소스 전류원(121)과 싱크 전류원(123)의 전류들 또는 소스 전류원(122)과 싱크 전류원(124)의 전류들은 절대값이 같고 극성이 다르게 설정된다.
일 예로서, 소스 전류원(121)은 +I(I는 임의의 전류 레벨)의 전류를 제공하고, 소스 전류원(122)은 +3I의 전류를 제공하며, 싱크 전류원(123)은 -I의 전류를 제공하고, 싱크 전류원(124)은 -3I의 전류를 제공한다.
따라서 전류원들(121 내지 124)에서 제공되는 모든 전류의 합은 0이 되고, 소스 전류원들(121, 122)의 전류(+I, +3I)와 싱크 전류원들(123, 124)의 전류(-I, -3I)는 절대값이 같고 극성이 다르다.
전송 드라이버(120)는 스위치들(125a 내지 125p)의 제어에 의하여 +3I, +I, -I, -3I 중 어느 하나의 레벨의 서로 다른 레벨의 4 개의 전류 신호를 4 개의 전송 신호(IA 내지 ID)로 출력할 수 있고, 4 개의 전송 신호(IA 내지 ID)의 전류의 합은 항상 0이 되다.
상술한 바와 같이 전송 드라이버(120)는 유사 차동 방식으로 4 개의 전송 신호(IA 내지 ID)를 일정한 차이를 갖는 이산 레벨로 출력하며, 유사 차동 방식에 따른 전류 구동에 의하여 데이터를 공급 전압 노이즈 및 전자기 방해에 의한 영향을 최소화하여 전송할 수 있다.
스위치부(125a 내지 125p) 중 스위치들(125a 내지 125d)은 4 비트 데이터 A[3:0]이 게이트에 인가된다. 스위치들(125a 및 125b)은 CMOS 구조를 가지며 소스 전류원(121)과 싱크 전류원(123) 사이에 연결되며 스위치들(125a 125b) 사이의 노드를 통하여 제1 전류를 출력한다. 스위치들(125c 및 125d)도 CMOS 구조를 가지며 소스 전류원(123)과 싱크 전류원(124) 사이에 연결되며 스위치들(125c, 125d) 사이의 노드를 통하여 제2 전류를 출력한다. 스위치들(125a 및 125c)는 PMOS 트랜지스터이고, 스위치들(125b 및 125d)는 NMOS 트랜지스터이다.
상술한 스위치들(125a 및 125b)은 4 비트 데이터 A[3:0]의 값에 의하여 하나가 턴온되어서 전류를 제공하며, 전송 신호(IA)의 전류의 양은 스위치들(125a 및 125b) 의 턴온 상태에 의하여 결정된다.
스위치들(125e 내지 125h), 스위치들(125i 내지 125l) 및 스위치들(125m 내지 125p)도 나머지 3개의 4-비트 데이터(B[3:0], C[3:0], D[3:0])의 값에 의하여 각각 하나가 턴온되어서 전류를 제공하며, 전송 신호들(IB, IC, ID)의 전류의 양은 스위치들(125e 내지 125h), 스위치들(125i 내지 125l) 및 스위치들(125m 내지 125p)의 턴온 상태에 의하여 결정된다.
이때, 전송 신호들(IA, IB, IC, ID)은 +3I, +I, -I, -3I 중 하나로 출력되며 서로 다른 레벨을 갖는다.
이와 같이, 4개의 서로 다른 전류 신호로서 전송 신호들(IA 내지 ID)이 병렬로 연결된 4개의 전송 신호선(300)을 통하여 유사 차동 전송 방식으로 전송되면, 전송 가능한 신호조합의 개수는 총 24(=4!) 개이다. 그러나 4개의 이진 데이터를 전송하는데 필요한 신호조합의 개수는 16(=24) 개이므로, 본 발명에서는 전송 가능한 24개의 신호조합 중에 16개만을 사용하는 것을 예시한다.
<표 2>
Figure 112015092096578-pat00002
<표 2>는 4 비트 데이터(A[3:0])의 구성에 따라 전송 신호(IA)의 전류량이 +3I, +I, -I 및 -3I 중 어느 하나로 결정되는 것을 예시한다.
예를 들어, 4 비트 데이터(A[3:0])가 “0100” 인 경우, 도 6의 회로도에 의하여 스위치(125c)가 턴온되고 다른 스위치(125a, 125b 및 125d)는 턴오프된다. 그러므로 소스 전류원(122)의 +3I의 전류가 전송 신호(IA)로 출력된다.
상기한 4 비트 데이터는 다른 전송 신호들에도 동일하게 적용될 수 있다.
위와 같은 실시예는 엔코더(110)에서 제공되는 다른 4비트-데이터(B[3:0], C[3:0], D[3:0])에 대해서도 적용될 수 있다.
도 7은 도 1의 디코더(220)의 일례를 나타낸 블록도이다.
디코더(220)는 복호 데이터(O1 내지 O6)의 제1 및 제2 비트(O1 및 O2) 중 하나를 선택하는 멀티플렉서(221), 복호 데이터(O1 내지 O6)의 제3 및 제4 비트 (O3 및 O4) 중 하나를 선택하는 멀티플렉서(222) 및 복호 데이터(O1 내지 O6)의 제5 및 제6 비트(O5 및 O6)를 익스클루시브 오아 조합하는 논리 회로(223)를 포함한다. 여기에서, 디코더(220)는 논리 회로(223)의 출력에 의하여 멀티플렉서들(221, 222)의 출력을 결정하고, 멀티플렉서들(221, 222)의 출력과 복호 데이터(O1 내지 O6)의 제5 및 제6 비트(O5 및 O6)의 출력을 복원된 4개의 이진 데이터(Rbit0 내지 Rbit3)로 출력한다.
디코더(220)가 수신 드라이버(210)로부터 제공받은 복호 데이터(O1 내지 O6)를 원래의 이진 데이터로 복호하는 과정은 하기와 같다.
수신한 복호 데이터(O1 내지 O6)중에서 복호 데이터(O5)는 원래의 이진 데이터(Rbit3)로 복원되고, 복호 데이터(O6)는 원래의 이진 데이터(Rbit2)로 복원된다.
디코더(220)에 포함되는 논리 회로(223)는 익스클루시브 오아 게이트로 구성될 수 있으며, 논리 회로(223)는 논리 조합한 결과 출력하는 신호를 멀티플렉서들(221, 222)의 선택 신호(NSEL)로 제공하다.
멀티플렉서(221)는 선택 신호(NSEL)를 이용하여 복호 데이터의 제1 및 제2 비트(O1, O2) 중 하나를 출력한다. 멀티플렉서(222)도 선택 신호(NSEL)를 이용하여 복호 데이터의 제3 및 제4 비트(O3, O4) 중 하나를 출력한다.
그러므로, 선택 신호(NSEL)가 “0”인 경우, 멀티플렉서(221)는 복호데이터의 제1 비트(O1)를 출력하고. 멀티플렉서(222)는 복호 데이터의 제3 비트(O3)를 출력한다. 선택 신호(NSEL)가 “1”인 경우, 멀티플렉서(221)는 복호데이터의 제2 비트(O2)를 출력하고. 멀티플렉서(222)는 복호 데이터의 제4 비트(O4)를 출력한다.
<표 3>
Figure 112015092096578-pat00003
<표 3>을 참조하면, 디코더(220)에 입력되는 복호 데이터(O1 내지 O6), 논리 회로(223)의 선택 신호(NSEL) 및 복원된 이진 데이터(Rbit0 내지 3)의 상관 관계를 이해할 수 있다.
<표 1> 및 <표 3>을 참조하면, <표 1>의 이진 데이터들(bit0 내지 bit3)인 (0, 0, 0, 0)이 데이터 송신 장치(100) 및 데이터 수신 장치(200)를 거쳐서 <표 3>과 같이 원래의 이진 데이터로 복원됨을 알 수 있다.
도 8은 본 발명의 데이터 송신장치의 다른 실시예를 나타내는 블록도이다.
도 8의 실시예는 도 1과 달리 전송 드라이버(120)의 각 출력단에 터미네이션 저항(RTT)이 구성된다. 도 8의 구성 중 도 1과 동일한 부품의 중복 설명은 생략한다.
전송 드라이버(120)에서 생성된 전류신호들(IA 내지 ID)은 공통 전압원(VTCM)에 연결되어 있는 송신단 터미네이션 저항(RTT)에 의하여 각각 제어된 후 전송된다.
도 1의 데이터 송수신 장치에서는 터미네이션 저항(RT)이 데이터 수신 장치(200)에서만 존재하고, 데이터 송신 장치(100)에는 존재하지 않는다. 이 경우, 데이터 송신 장치(100)의 출력 임피던스가 전송 신호선(300)의 특성 임피던스와 일치하지 않아서 데이터 송신 장치(100)에서 반사파가 발생할 수 있다. 터미네이션 저항(RT)이 데이터 수신 장치(200)에 존재하더라도, 터미네이션 저항(RT)의 값은 통상 +30% ~ -30% 정도 변할 수 있으므로, 데이터 송신 장치(100)에서 발생된 반사파는 데이터 수신 장치(200)의 입력신호에 영향을 줄 수 있다. 따라서 데이터 전송속도를 높이기 위해서는 데이터 수신 장치(200)뿐만 아니라, 도 8과 같이 데이터 송신 장치(100)에도 터미네이션 저항(RTT)이 요구된다.
도 8의 실시예는 데이터 송신 장치(100)의 송신단 터미네이션 저항(RTT)에 의하여 데이터 송신 장치(100)에서 발생하는 반사파를 줄일 수 있다.
도 8의 경우, 데이터 송신 장치(100)에서 출력된 전류신호(IA 내지 ID)가 송신단 터미네이션 저항(RTT)과 전송 신호선(300)으로 나뉘어 흐르게 된다. 따라서 도 8의 실시예는 도 1에 비하여 데이터 수신 장치(200)로 전송되는 전류의 값이 줄어들고 데이터 수신 장치(200)에 입력되는 전류가 줄어든다.
따라서 도 8의 실시예는 데이터 수신 장치(200)의 입력 신호의 크기를 2배 증가시킬 필요가 있으며, 이를 위해서 도 6의 전송 드라이버(120)의 모든 전류원(121 내지 124)의 크기를 2배로 증가시켜야 한다.
<표 4>
Figure 112015092096578-pat00004
<표 4>는 도 6의 전송 드라이버(120)의 전류원을 그대로 사용하고, 도 8과 같이 데이터 송신 장치(100)에 송신단 터미네이션 저항(RTT)이 추가된 경우, 전송 신호선(300)의 전류 신호(IA 내지 ID)의 레벨을 나타낸 것 이다.
<표 4>를 통하여 데이터 수신 장치(200)로 전송되는 전류의 값이 절반으로 줄어든 것을 알 수 있다.
도 9는 도 1의 데이터 송신 장치의 다른 실시예를 나타내는 블록도이다.
도 9를 참조하면, 4 비트 데이터에 대응하는 전송 드라이버(120)의 각각 입력단과 4 비트 데이터에 대응하는 각각 전송 신호선(300) 즉 각각의 단일 종단 신호선들 사이에 4 개의 등화부(130 내지 133)가 연결된다.
각각의 등화부(130 내지 133)는 4 비트 데이터를 이용하여 고주파 신호 성분을 전송 드라이버(120)에서 전송 신호선(300)으로 출력하며, 고주파 신호 성분은 전송 신호선(300)으로 출력되는 전송 신호의 전류 레벨의 시간에 대한 미분값에 비례한다. 도 9에서 도 6과 동일한 부품의 구성의 설명은 생략한다.
각 등화부(130 내지 133)는 전송 신호(IA 내지 ID)에 대응하는 고주파 성분(TA 내지 TD)을 생성할 수 있다. 각 등화부(130 내지 133)의 고주파 성분(TA 내지 TD)은 전송 드라이버(120)에서 출력되는 전송 신호(IA 내지 ID)에 합류하여 전송 신호선(300)을 따라 전송될 수 있다.
예를 들어, 엔코더(110)에서 변환된 4개의 4 비트 데이터(A[3:0], B[3:0], C[3:0], D[3:0])는 전송 드라이버(120)와 등화부(130 내지 133)에 각각 입력된다.
전송 신호가 전송 신호선(300)을 통하여 전송될 때, 전송 거리가 길수록 전송 신호선(300)은 저역 통과 필터(Low pass filter)와 유사한 주파수 특성을 갖는다. 따라서 데이터 수신 장치(200)에서 수신되는 전류 신호는 고주파 신호 성분의 크기가 저주파 신호 성분에 비해 줄어든다.
전송 드라이버(120)는 저주파 성분과 고주파 성분을 모두 가지는 4 레벨 전류신호(IA 내지 ID)를 출력하고, 등화부(130 내지 133)는 전송 드라이버(120)의 4 레벨 전류신호(IA 내지 ID)의 시간에 대한 미분 값에 비례하는 고주파 성분(TA 내지 TD)만을 출력한다.
따라서 본 발명의 도 9의 실시예에 의하면, 데이터 송신 장치(100)의 전체 출력에 대한 고주파 성분(TA 내지 TD)이 보강된다. 그러므로 전송 신호선(300)에 의한 데이터 손실이 방지될 수 있다.
도 10은 도 9의 등화부(130)의 일례를 나타낸 블록도이다. 나머지 등화부(131 내지 133)도 도 10과 동일한 구성 및 작용을 가질 수 있으므로 중복 설명은 생략한다.
등화부(130)는 등화 데이터 생성부(140)와 고역 통과 필터(142)를 포함한다.
등화 데이터 생성부(140)는 4 비트 데이터에 대응하여 전송 신호의 레벨 변화를 표현하는 3 비트의 등화 데이터를 출력한다.
그리고, 고역 통과 필터(142)는 병렬로 연결된 캐패시터를 포함하며 3 비트의 등화 데이터의 각 비트가 캐패시터에 병렬로 전달됨으로써 전송 신호의 레벨 변화에 대응하여 고주파 신호 성분을 통과시키기 위하여 적용되는 캐패시터의 수를 가변한다.
보다 구체적으로, 등화부(130)는 4 비트 데이터(A[3:0])를 수신하고, 4 비트 데이터(A[3:0])를 3 비트 데이터(AEQ[2:0])로 출력하는 등화 데이터 생성부(140)와 3 비트 데이터(AEQ[2:0])로부터 고주파 성분(TA 내지 TD)을 통과시켜 데이터 송신 장치(100)의 출력 단자에 출력하는 고역 통과 필터(142)를 포함한다.
등화 데이터 생성부(140)는 엔코더(110)에서 생성된 4 개의 4 비트 데이터를 중 해당하는 하나를 수신하고, 수신한 4 비트 데이터를 조합하여 3 비트의 이진 데이터로 출력한다. 이때 3 비트의 이진 데이터는 고역 통과 필터(142)에 병렬로 전송된다.
고역 통과 필터(142)는 3 비트 이진 데이터가 인가되는 병렬로 연결된 3개의 인버터(NEQ)와 각 인버터(NEQ)의 출력단에 직렬로 연결된 3개의 커패시터(CEQ)를 포함한다.
인버터(NEQ)는 등화 데이터 생성부(140)로부터 수신한 3 비트 이진 데이터를 반전시켜서 출력단에 연결된 커패시터(CEQ)로 전송한다.
커패시터(CEQ)는 인버터(NEQ)로부터 수신한 데이터가 0에서 1로 상승 전환(rising transition)하거나 1에서 0으로 하강 전환(falling transition)하는 경우에만 고주파 성분(TA 내지 TD)을 통과 시킨다.
따라서, 고? 통과 필터(142)의 출력은 3 비트 데이터(AEQ[2:0]) 값의 변화에 따라 전송 드라이버(120)의 출력에 포함되는 고주파 성분(TA 내지 TD)의 비율을 변경한다. 등화부(130 내지 133)를 통해 전달되는 고주파 성분(TA 내지 TD)의 절대적인 크기는 커패시터(CEQ)의 값에 의해 결정된다.
도 11은 도 10의 등화 데이터 생성부(140)의 일례를 나타낸 블록도이다.
등화 데이터 생성부(140)는 AND 게이트를 포함한다.
등화 데이터 생성부(140)는 4 비트 데이터(A[3:0]) 중 3 비트만 입력받으며, 3 비트의 데이터 중 일부(A[3], A[0])는 그대로 AEQ[2], AEQ[0]로 출력하고, 다른 일부(A[3], A[2])는 AND 게이트를 통하여 연산하여 AEQ[1]로 출력된다.
또한, 등화 데이터 생성부(140)는 상기의 실시예와 다르게 4 비트 데이터(A[3:0]) 중 3 비트만 입력받으며, 3 비트의 데이터 중 일부(A[3], A[0])는 그대로 AEQ[0], AEQ[2]로 출력하고, 다른 일부(A[3], A[2])는 AND 게이트를 통하여 연산하여 AEQ[1]로 출력하도록 구성될 수 있다.
이 때, 4비트 데이터의 일부(A[1])는 사용되지 않는다. 상기와 같은 과정을 통하여 등화 데이터 생성부(140)는 4비트-데이터(A[3:0])를 3비트-데이터(AEQ[2:0])으로 조합할 수 있다.
<표 5>
Figure 112015092096578-pat00005
<표 5>는 등화부(130)에 입력되는 4 비트 데이터(A[3:0])가 등화 데이터 생성부(140)을 통하여 조합된 3 비트 데이터(AEQ[2:0])으로 변환된 상태와 그로 인한 출력부(142)에서 출력되는 고주파 성분(TA)을 예시한다.
예를 들어, 등화 데이터 생성부(140)에 입력되는 4 비트 데이터(A[3:0])가 “1101”에서 “1110”으로 전환되는 경우, 등화 데이터 생성부(140)에서 조합된 3 비트 데이터(AEQ[2:0])는 “111”에서 “110”으로 전환된다. 그러면 3 개의 커패시터(CEQ)에 대한 입력 값은 “000”에서 “001”로 바뀐다. 이 때, 3 개의 커패시터(CEQ) 중 1개의 커패시터(CEQ)만 “0”에서 “1”로 상승 전환(rising transition)한다. 그러므로 1개의 커패시터(CEQ)를 통해서만 상승하는 고주파 성분(TA)이 통과된다.
따라서, 본 발명에 의하면 데이터 전송 신호선의 수와 DRAM 칩의 핀 수를 줄일 수 있도록 단일 종단 전송기법을 이용한 데이터 전송을 구현할 수 있다.
또한, 본 발명에 의하면 단일종단 전송기법을 이용하여 데이터를 송수신하는 데이터 송신 장치, 데이터 수신 장치 및 데이터 송수신 시스템에 간단한 회로 구성의 수신단을 적용할 수 있다.
또한, 본 발명에 의하면, 데이터에 대응하는 이산 레벨을 갖는 전류 신호를 단일 종단 신호선을 통하여 전송함으로써 전송 신호가 공급 전압 노이즈 및 전자파간섭에 영향을 적게 받을 수 있다.
또한, 본 발명에 의하면 단일 종단 신호선에 전달되는 전송 신호의 고주파 성분을 증폭시켜서 데이터 수신 장치에서 데이터 복원을 용이하게 할 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100 : 데이터 송신 장치 200 : 데이터 수신 장치

Claims (24)

  1. 상관 관계가 없는 N(N은 2 이상의 자연수) 개의 이진 데이터를 상관 관계를 갖는 N 개의 N 비트 데이터로 변환하는 엔코더; 및
    N 개의 상기 N 비트 데이터에 대응하며 이산(Discrete) 레벨을 갖는 N 개의 전송 신호를 생성하고, N 개의 단일 종단 신호선을 통하여 N 개의 상기 전송 신호를 병렬로 전송하는 전송 드라이버; 를 포함하고,
    상기 전송 드라이버는 N 개의 상기 전송 신호를 생성하기 위한 제1 및 제2 소싱 전류원과 제1 및 제2 싱킹 전류원을 포함하고, N 개의 상기 N 비트 데이터 각각에 응답하여 상기 제1 소싱 전류원과 상기 제1 싱킹 전류원을 통해서 흐르는 제1 전류의 출력과 상기 제2 소싱 전류원과 상기 제2 싱킹 전류원을 통해서 흐르는 제2 전류의 출력을 제어하며,
    상기 전송 드라이버는 상기 제1 및 제2 전류의 합을 대응하는 각각의 N개의 상기 전송 신호로서 출력하는 데이터 송신 장치.
  2. 제 1항에 있어서,
    상기 엔코더는 정상 상태(Steady-state)에서 모든 시간에 대해 N 개의 상기 전송 신호의 합이 항상 0 이 되도록 균형 코딩에 의하여 N 개의 상기 이진 데이터를 서로 다른 값의 N개의 상기 N비트 데이터로 변환하는 것을 특징으로 하는 데이터 송신 장치.
  3. 제 1항에 있어서,
    상기 전송 드라이버는 정상 상태에서 모든 시간에 대해 N 개의 상기 전송 신호가 항상 서로 다른 값을 갖도록 생성하는 것을 특징으로 하는 데이터 송신 장치.
  4. 제 1항에 있어서,
    상기 전송 드라이버의 이산 레벨을 갖는 N 개의 상기 전송 신호는 전류 신호인 것을 특징으로 하는 데이터 송신 장치.
  5. 제 1항에 있어서,
    상기 엔코더는 상관 관계가 없는 4 개의 이진 데이터를 이용하여 상관관계를 가지며 서로 다른 값을 갖는 4 개의 4 비트 데이터로 변환하는 것을 특징으로 하는 데이터 송신 장치.
  6. 제 1항에 있어서,
    상기 전송 드라이버는 균일한 차이의 이산 레벨을 갖는 N 개의 상기 전송 신호를 생성하는 것을 특징으로 하는 데이터 송신 장치.
  7. 제 1항에 있어서,
    상기 전송 드라이버는 제1 및 제2 소싱 전류원, 제1 및 제2 싱킹 전류원 및 제1 내지 제4 스위치를 포함하며,
    상기 제1 및 제2 소싱 전류원 및 제1 및 제2 싱킹 전류원을 이용함으로써 4 개의 4비트 데이터에 대응하며 4 개의 이산 레벨을 갖는 4 개의 전송 신호를 생성하고,
    상기 제1 및 제2 스위치가 상기 4 비트 데이터 중 일부에 의하여 동작함으로써 상기 제1 소싱 전류원과 상기 제1 싱킹 전류원을 이용한 제1 전류의 출력을 제어하고,
    상기 제3 및 제4 스위치가 상기 4 비트 데이터 중 나머지 일부에 의하여 동작함으로써 상기 제2 소싱 전류원과 상기 제2 싱킹 전류원을 이용한 제2 전류의 출력을 제어하며,
    상기 전송 신호는 상기 제1 전류와 상기 제2 전류의 합으로 생성되는 것을 특징으로 하는 데이터 송신 장치.
  8. 제 1항에 있어서,
    각각의 상기 N 비트 데이터에 대응하는 상기 전송 드라이버의 입력단과 상기 N 비트 데이터에 대응하는 각각의 상기 단일 종단 신호선들 사이에 연결되는 N 개의 등화부를 더 포함하며,
    각각의 상기 등화부는 상기 N 비트 데이터를 이용하여 고주파 신호 성분을 상기 전송 드라이버에서 상기 단일 종단 신호선으로 출력하며, 상기 고주파 신호 성분은 상기 단일 종단 신호선으로 출력되는 상기 전송 신호의 전류 레벨의 시간에 대한 미분값에 비례하는 것을 특징으로 하는 데이터 송신 장치.
  9. 제 8항에 있어서, 상기 등화부는,
    상기 N 비트 데이터에 대응하여 상기 전송 신호의 레벨 변화를 표현하는 N-1 비트의 등화 데이터를 출력하는 등화 데이터 생성부; 및
    병렬로 연결된 캐패시터를 포함하며 N-1 비트의 상기 등화 데이터의 각 비트가 상기 캐패시터에 병렬로 전달됨으로써 상기 전송 신호의 레벨 변화에 대응하여 상기 고주파 신호 성분을 통과시키기 위하여 적용되는 캐패시터의 수를 가변하는 고역 통과 필터;를 포함하는 데이터 송신 장치.
  10. 데이터 송신 장치의 전송 드라이버로부터 N 개의 단일 종단 신호선을 통하여 병렬로 전송되며 이산 레벨을 갖는 N(N은 2이상의 자연수)개의 전송 신호를 수신하고, N개의 상기 전송 신호를 서로 비교하는 모든 경우의 수에 대응하는 비트 수를 갖는 복호 데이터를 생성하는 수신 드라이버; 및
    상기 복호 데이터의 각 비트를 조합하여 N 개의 이진 데이터로 복원하는 디코더; 를 포함하고,
    상기 전송 드라이버는 N 개의 상기 전송 신호를 생성하기 위한 제1 및 제2 소싱 전류원과 제1 및 제2 싱킹 전류원을 포함하고, N 개의 상기 이진 데이터 각각에 응답하여 상기 제1 소싱 전류원과 상기 제1 싱킹 전류원을 통해서 흐르는 제1 전류의 출력과 상기 제2 소싱 전류원과 상기 제2 싱킹 전류원을 통해서 흐르는 제2 전류의 출력을 제어하며,
    상기 전송 드라이버는 상기 제1 및 제2 전류의 합을 대응하는 각각의 N개의 상기 전송 신호로서 출력하는 데이터 수신 장치.
  11. 제 10항에 있어서,
    상기 수신 드라이버는 차동 비교기들을 이용하여 상기 전송 신호를 서로 비교하는 것을 특징으로 하는 데이터 수신 장치.
  12. 제 10항에 있어서,
    상기 수신 드라이버는 4개의 상기 전송 신호를 수신하고, 4개의 상기 전송 신호를 서로 비교한 6비트의 상기 복호 데이터를 생성하는 것을 특징으로 하는 데이터 수신 장치.
  13. 제 10항에 있어서, 상기 디코더는,
    상기 복호 데이터의 제1 및 제2 비트 중 하나를 선택하는 제1 멀티플렉서;
    상기 복호 데이터의 제3 및 제4 비트 중 하나를 선택하는 제2 멀티플렉서;
    상기 복호 데이터의 제5 및 제6 비트를 익스클루시브 오아 조합하는 논리 회로;를 포함하며,
    상기 논리 회로의 출력에 의하여 상기 제1 및 제2 멀티플렉서의 출력이 결정되고,
    상기 제1 및 제2 멀티플렉서의 출력과 상기 제5 및 제6 비트를 4개의 이진 데이터로서 출력하는 것을 특징으로 하는 데이터 수신 장치.
  14. 상관 관계가 없는 N(N은 2 이상의 자연수) 개의 이진 데이터를 이산(Discrete) 레벨을 갖는 N 개의 전송 신호를 생성하고, N 개의 단일 종단 신호선을 통하여 N 개의 상기 전송 신호를 병렬로 전송하는 데이터 송신 장치; 및
    상기 단일 종단 신호선을 통하여 병렬로 전송되는 N 개의 상기 전송 신호를 수신하고, N 개의 상기 전송 신호를 서로 비교하여 N 개의 상기 이진 데이터로 복원하는 데이터 수신 장치; 를 포함하고,
    상기 데이터 송신 장치는 전송 드라이버를 포함하고,
    상기 전송 드라이버는 N 개의 상기 전송 신호를 생성하기 위한 제1 및 제2 소싱 전류원과 제1 및 제2 싱킹 전류원을 포함하고, N 개의 상기 이진 데이터 각각에 응답하여 상기 제1 소싱 전류원과 상기 제1 싱킹 전류원을 통해서 흐르는 제1 전류의 출력과 상기 제2 소싱 전류원과 상기 제2 싱킹 전류원을 통해서 흐르는 제2 전류의 출력을 제어하며,
    상기 전송 드라이버는 상기 제1 및 제2 전류의 합을 대응하는 각각의 N개의 상기 전송 신호로서 출력하는 데이터 송수신 시스템.
  15. 제14 항에 있어서, 상기 데이터 송신 장치는
    상기 N 개의 이진 데이터를 상관 관계를 갖는 N 개의 N 비트 데이터로 변환하는 엔코더; 및
    N 개의 상기 N 비트 데이터에 대응하며 이산(Discrete) 레벨을 갖는 N 개의 전송 신호를 생성하고, N 개의 단일 종단 신호선을 통하여 N 개의 상기 전송 신호를 병렬로 전송하는 전송 드라이버; 를 포함하는 하는 데이터 송수신 시스템.
  16. 제 15항에 있어서,
    상기 엔코더는 정상 상태(Steady-state)에서 모든 시간에 대해 N 개의 상기 전송 신호의 합이 항상 0 이 되도록 균형 코딩에 의하여 N 개의 상기 이진 데이터를 서로 다른 값의 N개의 상기 N비트 데이터로 변환하는 것을 특징으로 하는 데이터 송수신 시스템.
  17. 제 15항에 있어서,
    상기 전송 드라이버는 정상 상태에서 모든 시간에 대해 N 개의 상기 전송 신호가 항상 서로 다른 값을 갖도록 생성하는 것을 특징으로 하는 데이터 송수신 시스템.
  18. 제 15항에 있어서,
    상기 엔코더는 상관 관계가 없는 4 개의 이진 데이터를 이용하여 상관관계를 가지며 서로 다른 값을 갖는 4 개의 4 비트 데이터로 변환하는 것을 특징으로 하는 데이터 송수신 시스템.
  19. 제 15항에 있어서,
    상기 전송 드라이버는 제1 및 제2 소싱 전류원, 제1 및 제2 싱킹 전류원 및 제1 내지 제4 스위치를 포함하며,
    상기 제1 및 제2 소싱 전류원 및 제1 및 제2 싱킹 전류원을 이용함으로써 4 개의 4비트 데이터에 대응하며 4 개의 이산 레벨을 갖는 4 개의 전송 신호를 생성하고,
    상기 제1 및 제2 스위치가 상기 4 비트 데이터 중 일부에 의하여 동작함으로써 상기 제1 소싱 전류원과 상기 제1 싱킹 전류원을 이용한 제1 전류의 출력을 제어하고,
    상기 제3 및 제4 스위치가 상기 4 비트 데이터 중 나머지 일부에 의하여 동작함으로써 상기 제2 소싱 전류원과 상기 제2 싱킹 전류원을 이용한 제2 전류의 출력을 제어하며,
    상기 전송 신호는 상기 제1 전류와 상기 제2 전류의 합으로 생성되는 것을 특징으로 하는 데이터 송수신 시스템.
  20. 제 15항에 있어서,
    각각의 상기 N 비트 데이터에 대응하는 상기 전송 드라이버의 입력단과 상기 N 비트 데이터에 대응하는 각각의 상기 단일 종단 신호선들 사이에 연결되는 N 개의 등화부를 더 포함하며,
    각각의 상기 등화부는 상기 N 비트 데이터를 이용하여 고주파 신호 성분을 상기 전송 드라이버에서 상기 단일 종단 신호선으로 출력하며, 상기 고주파 신호 성분은 상기 단일 종단 신호선으로 출력되는 상기 전송 신호의 전류 레벨의 시간에 대한 미분값에 비례하는 것을 특징으로 하는 데이터 송수신 시스템.
  21. 제14 항에 있어서, 상기 데이터 수신 장치는,
    N 개의 상기 단일 종단 신호선을 통하여 병렬로 전송되는 상기 전송 신호를 수신하고, N개의 상기 전송 신호를 서로 비교하는 모든 경우의 수에 대응하는 비트 수를 갖는 복호 데이터를 생성하는 수신 드라이버; 및
    상기 복호 데이터의 각 비트를 조합하여 상기 N 개의 이진 데이터로 복원하는 디코더; 를 포함하는 데이터 송수신 시스템.
  22. 제 21항에 있어서,
    상기 수신 드라이버는 차동 비교기들을 이용하여 상기 전송 신호를 서로 비교하는 것을 특징으로 하는 데이터 송수신 시스템.
  23. 제 21항에 있어서,
    상기 수신 드라이버는 4개의 상기 전송 신호를 수신하고, 4개의 상기 전송 신호를 서로 비교한 6비트의 상기 복호 데이터를 생성하는 것을 특징으로 하는 데이터 송수신 시스템.
  24. 제 21항에 있어서, 상기 디코더는,
    상기 복호 데이터의 제1 및 제2 비트 중 하나를 선택하는 제1 멀티플렉서;
    상기 복호 데이터의 제3 및 제4 비트 중 하나를 선택하는 제2 멀티플렉서;
    상기 복호 데이터의 제5 및 제6 비트를 익스클루시브 오아 조합하는 논리 회로;를 포함하며,
    상기 논리 회로의 출력에 의하여 상기 제1 및 제2 멀티플렉서의 출력이 결정되고,
    상기 제1 및 제2 멀티플렉서의 출력과 상기 제5 및 제6 비트를 4개의 이진 데이터로서 출력하는 것을 특징으로 하는 데이터 송수신 시스템.
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