CN107070826A - 数据发射装置、数据接收装置、数据发射和接收系统 - Google Patents

数据发射装置、数据接收装置、数据发射和接收系统 Download PDF

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Abstract

数据发射和接收系统可以包括：数据发射装置，被配置为分别使用N个二进制数据来产生具有离散电平的N个TX信号，以及将N个TX信号输出到N个单端信号线，其中，N是等于或大于2的自然数；以及数据接收装置，被配置为接收经由单端信号线并行传输的N个TX信号，以及通过将接收到的N个TX信号彼此比较来恢复N个二进制数据。

Description

数据发射装置、数据接收装置、数据发射和接收系统
相关申请的交叉引用
本申请要求2015年9月22日提交的申请号为10-2015-0133522的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的示例性实施例涉及一种数据发射和接收系统，更具体的，涉及一种数据发射装置、数据接收装置以及数据发射和接收系统，其能通过单端信号线提高并行传输信号的技术。
背景技术
电子设备(诸如个人电脑和智能手机)包括通过存储器控制器电连接到中央处理单元(CPU)的存储器元件。
为了存储器元件和存储器控制器之间的二进制数据的发射和接收，使用并行数据信号线。并行数据线用来在同时传输大容量数据，为了高速传输数据，并行数据信号线的数目可以是4、8或32。
为了减少并行数据信号线的数量和包括在存储器元件中的插脚的数量，主要使用通过一个信号线传输一个数据的单端信号系统，而非通过两个信号线传输一个数据的差分信号系统。
与差分信号系统相比，单端信号系统使用少量的信号线。然而，在单端信号系统中，接收机级必须使用参考信号而使用接收到的信号来恢复数据，因此，接收机级的电路配置可能变得复杂。此外，单端信号系统可能易于受到电源电压噪声和EMI(电磁干扰)的损害。
此外，单端信号线通常与低通滤波器具有相似的频率特性。因此，通过单端信号线传输的数据的高频信号分量可能具有比所述数据的低频信号分量小的大小。因此，数据接收装置在恢复数据方面可能有困难。
发明内容
各种实施例针对一种使用单端信令系统传输数据的技术，以减少数据传输信号线的数量和在DRAM芯片中包括的插脚的数量。
另外，各种实施例针对一种数据接收装置以及数据发射和接收系统，其通过单端信令系统发射和接收数据，且包括具有简单电路配置的接收级。
另外，各种实施例针对一种数据发射装置以及数据发射和接收系统，其产生与输入数据相对应、具有离散电平的传输(TX)信号，以及通过单端信号线来传输TX信号，使得TX信号受到电源电压噪声和EMI的影响较少。
另外，各种实施例针对一种数据发射装置以及数据发射和接收系统，其放大要通过单端信号线来传输的TX信号的高频分量，使得数据接收装置能够容易地恢复数据。
在实施例中，数据发射装置包括：编码器，被配置为基于N个二进制数据来产生N个N比特位数据，其中，N是等于或大于2的自然数；以及传输驱动器，被配置为产生具有离散电平且与N个N比特位数据相对应的N个传输(TX)信号，以及将N个TX信号输出到N个单端信号线。
在实施例中，数据接收装置包括：接收驱动器，被配置为接收具有离散电平并通过N个单端信号线并行传输的N个TX信号，以及产生具有比特位数量(比特位数量与将N个TX信号彼此比较的情况的数量相对应)的解码数据，其中，N是等于或大于2的自然数；以及解码器，被配置为通过组合解码数据的比特位来产生N个二进制数据。
接收驱动器可以使用差分比较器将N个TX信号彼此比较。
接收驱动器可以接收四个TX信号，以及通过将四个TX信号彼此比较来产生6比特位解码数据。
解码器可以包括：第一多路复用器，被配置为选择解码数据的第一比特位和第二比特位中的一个；第二多路复用器，被配置为选择解码数据的第三比特位和第四比特位中的一个；以及逻辑电路，被配置为对解码数据的第五比特位和第六比特位执行XOR(异或)运算，其中，第一多路复用器的输出和第二多路复用器的输出响应于逻辑电路的输出来确定，以及其中，第一多路复用器的输出和第二多路复用器的输出以及第五比特位和第六比特位被输出为4个二进制数据。
在实施例中，数据发射装置，被配置为分别使用N个二进制数据来产生具有离散电平的N个TX信号，以及将N个TX信号输出到N个单端信号线，其中，N是等于或大于2的自然数；以及数据接收装置，被配置为接收经由单端信号线并行传输的N个TX信号，以及通过将接收到的N个TX信号彼此比较来恢复N个二进制数据。
附图说明
图1图示根据本公开的一个实施例的数据发射和接收系统。
图2A到图5B是图示根据本公开的一个实施例的图1的编码器的逻辑电路图。
图6是图示根据本公开的一个实施例的图1的发射驱动器的电路图。
图7图示根据本公开的一个实施例的图1的解码器。
图8图示根据本公开的另一个实施例的图1的数据发射装置。
图9图示根据本公开的又一个实施例的图1的数据发射装置。
图10图示根据本公开的一个实施例的图9的均衡器。
图11图示根据本公开的一个实施例的图10的均衡数据发生器。
具体实施方式
下面将参照附图来更详细地描述示例性实施例。然而，本公开可以用各种形式来实施且不应被解释为限于本文所阐述的实施例。相反地，这些实施例被提供以使得本公开将彻底且完整，并充分地将本公开的范围传达给本领域技术人员。贯穿本公开，相同的附图标记在本公开的各种附图和实施例中始终指代相同的部分。
在描述本发明时，与公知的功能或配置有关的详细描述被取消，以免不必要地混淆本发明的主题。
此外，尽管在本文中使用术语(诸如第一和第二)来描述各种元件，但这些元件不应当受这些术语的限制，而这些术语仅是用来将一个元件与另一元件区分开。
图1图示根据本公开的一个实施例的数据发射和接收系统。数据发射和接收系统包括数据发射装置100和数据接收装置200。数据发射装置100使用传输信号线300将数据传输到数据接收装置200。传输信号线300可以包括多个单端信号线，且通过传输信号线300传输的信号将被称为传输(Tx)信号。
数据发射装置100将彼此之间不具有相关性的N个二进制数据转换成彼此之间具有相关性的N个N比特位数据(N是等于或大于2的自然数)。数据发射装置100分别产生与N个N比特位数据相对应的N个Tx信号，并将N个Tx信号输出到N个单端信号线300。N个Tx信号具有离散电平(discrete level)。
N个N比特位数据中的相关性可以用各种方式定义。在本实施例中，相关性可以表示数据值具有离散电平。即，根据相关性，N个N比特位数据的特定数据与N个N比特位数据的另一个数据具有不同的值。
数据接收装置200接收经由单端信号线300并行传输的N个Tx信号，并通过将N个Tx信号彼此相比较来将N个Tx信号恢复为N个二进制数据。
数据发射装置100和数据接收装置200中的一个可以对应于存储器元件，而另一个可以对应于存储器控制器。
为了描述方便，在图1所示的实施例中，N被定义为4。数据发射装置100从外部设备接收四个二进制数据bit0到bit3，并将具有离散电平的四个Tx信号IA到ID输出到并行的单端信号线300。二进制数据bit0到bit3的每一个可以具有被表达为“0”或“1”的二进制值。
数据发射装置100包括编码器110和发射驱动器120。
编码器110将四个二进制数据bit0到bit3转换为四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]。
发射驱动器120产生分别与从编码器110提供的四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]相对应的四个Tx信号IA到ID，并将四个Tx信号IA到ID并行输出到四个传输信号线300。四个Tx信号IA到ID可以是电流信号。
数据接收装置200接收经由四个传输信号线300并行传输且彼此具有不同电平的四个Tx信号IA到ID，并分别将四个Tx信号IA到ID转换为四个电压RA到RD。数据接收装置200通过将四个电压RA到RD彼此比较来产生解码数据O1到O6，并基于解码数据O1到O6来产生二进制数据Rbit1到Rbit3，所述二进制数据Rbit1到Rbit3与所述四个二进制数据bit0到bit3分别具有相同的值。
数据接收装置200包括接收驱动器210和解码器220。
接收驱动器210可以产生解码数据。解码数据的数量对应于将Tx信号彼此比较的所有情况的数量。在本实施例中，接收驱动器210产生六个解码数据O1到O6，所述六个解码数据O1到O6与将四个电压RA到RD的每两个信号彼此比较的六种情况相对应。
接收驱动器210包括转换电路211和比较电路212。
转换电路211包括耦接到相应的四个Tx信号线300的四个终端电阻RT，并通过四个Tx信号线300并行接收四个Tx信号IA到ID。接收到的四个Tx信号IA到ID通过四个终端电阻RT分别被转换为四个电压RA到RD，且四个电压RA到RD被提供给比较电路212。此时，所述电压RA到RD可以分别具有与所述Tx信号IA到ID的电流大小成比例的电平。
转换电路211还包括耦接到用于阻抗匹配的四个终端电阻RT的共同电压源VCM。共同电压源VCM设置在四个终端电阻RT和接地电压端子之间。
比较电路212使用从转换电路211输出的四个电压RA到RD来产生六个解码数据O1到O6。比较电路212包括六个比较器，所述六个比较器将四个电压RA到RD中的两个电压进行比较以处理将四个电压RA到RD中的两个电压进行比较的所有情况的数量。当四个电压RA到RD的两个独有电压被输入时，比较器中的每一个输出差分放大信号作为解码数据Oi(i是在1到6的范围)。
更具体地，比较电路212可以包括第一比较器到第六比较器。第一比较器输出电压RA和RB之间的比较结果作为解码数据O1，第二比较器输出电压RB和RC之间的比较结果作为解码数据O2，第三比较器输出电压RC和RD之间的比较结果作为解码数据O3，第四比较器输出电压RD和RA之间的比较结果作为解码数据O4，第五比较器输出电压RA和RC之间的比较结果作为解码数据O5，以及第六比较器输出电压RB和RD之间的比较结果作为解码数据O6。
当施加到正端子(+)的电压比施加到负端子(-)的电压高时，在比较电路212中包括的每个比较器输出与逻辑高电平或“1”相对应的数据，而当施加到负端子(-)的电压比施加到正端子(+)的电压高时，每个比较器输出与逻辑低电平或“0”相对应的数据。
[表1]
表1示出了四个二进制数据bit0到bit3、四个Tx信号IA到ID和解码数据O1到O6的示例，所述四个Tx信号IA到ID从数据发射装置100输出且彼此具有不同的电平，所述解码数据O1到O6通过接收驱动器210、使用四个Tx信号IA到ID而产生。在表1中，四个Tx信号IA到ID具有与二进制数据bit0到bit3的所有独特组合相对应的离散电平。
例如，当四个二进制数据bit0、bit1、bit2和bit3具有二进制值(0，0，1，0)时，数据发射装置100产生具有电流水平(-I，-3I，+I，+3I)的四个Tx信号IA、IB、IC和ID，并且产生的Tx信号IA、IB、IC和ID通过四个传输信号线300并行传输到数据接收装置200。接收驱动器210接收具有电流水平(-I，-3I，+I，+3I)的四个Tx信号IA、IB、IC和ID。转换电路211分别响应于四个Tx信号IA、IB、IC和ID而产生电压RA、RB、RC和RD，而比较电路212基于电压RA到RD产生分别具有二进制值(1，0，0，1，0，0)的的解码数据O1到O6。
在上述示例中，转换电路211产生具有分别与四个Tx信号IA、IB、IC和ID的大小相对应的电压水平的电压RA、RB、RC和RD。比较电路212产生与电压RA、RB、RC和RD中的每两个电压之差相对应的“1”或“0”作为解码数据O1到O6的每个比特位。
通过如参考上述示例所描述的转换电路211和比较电路212的使用，数据接收装置200能在不使用参考信号的情况下，仅使用比较器来恢复Tx信号。
解码器220使用解码数据O1到O6(解码数据O1到O6由接收驱动器210的比较电路212来产生)来产生N个二进制数据，例如Rbit0到Rbit3。N个二进制数据Rbit0到Rbit3与输入到数据发射装置100的二进制数据bit0到bit3具有相同的值。
将参考附图详细描述图1的各组件的配置和操作。
图2A到图5B是图示根据实施例的图1的编码器110的逻辑电路图。编码器110通过对四个二进制数据bit0到bit3执行逻辑运算来将四个二进制数据bit0到bit3转换为四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]。
输入到编码器110的四个二进制数据bit0到bit3彼此之间不具有相关性。然而，从编码器110输出的四个4比特位数据通过对四个二进制数据bit0到bit3执行逻辑运算来产生，因此四个4比特位数据之间具有相关性。
在本实施例中，四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]具有分别与0100、1000、1110和1101相对应的不同值。
四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]用来判断是否导通发射驱动器120的开关以产生具有离散电平的四个Tx信号IA到ID。在本实施例中，已经描述了编码器110将四个二进制数据bit0到bit3转换为0100、1000、1110和1101。然而，实施例不仅限于此。只要编码器110产生具有不同值的四个4比特位数据以产生具有离散电平的四个Tx信号IA到ID，那么编码器110就可以用各种方式来配置。
根据本实施例，编码器110包括分别在图2A到图5B示出的逻辑电路111、112、113、114、115、116、117和118。
将参考图2A描述在编码器中110包括的逻辑电路111的配置和操作。逻辑电路111用来输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据A[3]和C[2]。
如图2A所示，在编码器110中包括的逻辑电路111可以包括与非门111a和111b、与门111c和与非门111d和111e。与非门111a接收两个二进制数据bit0和/bit2，与非门111b接收两个二进制数据bit2和/bit1，与门111c接收两个与非门111a和111b的输出，与非门111d接收与门111c的输出和二进制数据bit3，以及与非门111e接收与门111c的输出和二进制数据/bit3。二进制数据“/bit”表示二进制数据“bit”的反相。通过逻辑电路111的配置和操作，数据A[3]和C[2]可以被输出。
将参考图2B描述在编码器110中包括的逻辑电路112的配置和操作。逻辑电路112用于输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据A[2]和C[3]。
如图2B所示，在编码器110中包括的逻辑电路112可以包括与非门112a和112b、与门112c和与非门112d和112e。与非门112a接收两个二进制数据/bit2和/bit0，与非门112b接收两个二进制数据bit2和bit1，与门112c接收两个与非门112a和112b的输出，与非门112d接收与门112c的输出和二进制数据bit3，以及与非门112e接收与门112c的输出和二进制数据/bit3。通过逻辑电路112的配置和操作，数据A[2]和C[3]可以被输出。
将参考图3A描述在编码器110中包括的逻辑电路113的配置和操作。逻辑电路113用于输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据A[1]和C[0]。
在编码器110中包括的逻辑电路113可以包括与非门113a和113b、与门113c和或非门113d和113e。与非门113a接收两个二进制数据/bit2和bit1，与非门113b接收两个二进制数据bit2和/bit0，与门113c接收两个与非门113a和113b的输出，或非门113d接收与门113c的输出和二进制数据bit3，以及或非门113e接收与门113c的输出和二进制数据/bit3。通过逻辑电路113的配置和操作，数据A[1]和C[0]可以被输出。
将参考图3B描述在编码器110中包括的逻辑电路114的配置和操作。逻辑电路114用于输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据A[0]和C[1]。
在编码器110中包括的逻辑电路114可以包括与非门114a和114b、与门114c和或非门114d和114e。与非门114a接收两个二进制数据/bit2和/bit1，与非门114b接收两个二进制数据bit2和bit0，与门114c接收两个与非门114a和114b的输出，或非门114d接收与门114c的输出和二进制数据bit3，以及或非门114e接收与门114c的输出和二进制数据/bit3。通过逻辑电路114的配置和操作，数据A[0]和C[1]可以被输出。
将参考图4A描述在编码器110中包括的逻辑电路115的配置和操作。逻辑电路115用于输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据B[3]和B[1]。
在编码器110中包括的逻辑电路115可以包括与非门115a和115b、与门115c、与非门115d和或非门115e。与非门115a接收二进制数据/bit3和/bit1，与非门115b接收二进制数据bit3和bit1，与门115c接收两个与非门115a和115b的输出，与非门115d接收与门115c的输出和二进制数据bit2，以及或非门115e接收与门115c的输出和二进制数据bit2。通过逻辑电路115的配置和操作，数据B[3]和B[1]可以被输出。
将参考图4B描述在编码器110中包括的逻辑电路116的配置和操作。逻辑电路116用于输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据B[2]和B[0]。
在编码器110中包括的逻辑电路116可以包括与非门116a和116b、与门116c、与非门116d和或非门116e。与非门116a接收二进制数据/bit3和bit1，与非门116b接收二进制数据bit3和/bit1，与门116c接收两个与非门116a和116b的输出，与非门116d接收与门116c的输出和二进制数据bit2，以及或非门116e接收与门116c的输出和二进制数据bit2。通过逻辑电路116的配置和操作，数据B[2]和B[0]可以被输出。
将参考图5A描述在编码器110中包括的逻辑电路117的配置和操作。逻辑电路117用于输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据D[3]和D[1]。
在编码器110中包括的逻辑电路117可以包括与非门117a和117b、与门117c、与非门117d和或非门117e。与非门117a接收二进制数据/bit3和bit0，与非门117b接收二进制数据bit3和/bit0，与门117c接收两个与非门117a和117b的输出，与非门117d接收与门117c的输出和二进制数据/bit2，以及或非门117e接收与门117c的输出和二进制数据/bit2。由于逻辑电路117的配置和操作，数据D[3]和D[1]可以被输出。
将参考图5B描述在编码器110中包括的逻辑电路118的配置和操作。逻辑电路118用于输出四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]中的数据D[2]和D[0]。
在编码器110中包括的逻辑电路118可以包括与非门118a和118b、与门118c、与非门118d和或非门118e。与非门118a接收二进制数据/bit3和/bit0，与非门118b接收二进制数据bit3和bit0，与门118c接收两个与非门118a和118b的输出，与非门118d接收与门118c的输出和二进制数据/bit2，以及或非门118e接收与门118c的输出和二进制数据/bit2。由于逻辑电路118的配置和操作，数据D[2]和D[0]可以被输出。
图6是图示根据实施例的图1的发射驱动器120的电路图。
发射驱动器120包括第一电流源121和第二电流源122、第一灌电流源123和第二灌电流源124以及多个开关125a到125p，所述多个开关125a到125p通过控制流经开关125a到125p的电流源121和122的第一电流和灌电流源123和124的第二电流来确定Tx信号IA到ID的电流水平。
多个开关125a到125p被划分成四个开关组，每个开关组包括第一开关到第四开关。在每个开关组中，第一开关和第二开关串联耦接在第一电流源121和第一灌电流源123之间，以及第三开关和第四开关串联耦接在第二电流源122和第二灌电流源124之间。
在本实施例中，第一开关组包括开关125a到125d，第二开关组包括开关125e到125h，第三开关组包括开关125i到125l，以及第四开关组包括开关125m到125p。
在开关125a到125p之中，在第一开关组中包括的开关125a到125d用来确定Tx信号IA的电流水平，在第二开关组中包括的开关125e到125h用来确定Tx信号IB的电流水平，在第三开关组中包括的开关125i到125l用来确定Tx信号IC的电流水平，以及在第四开关组中包括的开关125m到125p用来确定Tx信号ID的电流水平。
第一电流源121和第二电流源122可以提供具有不同大小的正(+)电流，而第一灌电流源123和第二灌电流源124可以提供具有不同大小的负(-)电流。第一电流源121和第二电流源122的电流之差实质上等于第一灌电流源123和第二灌电流源124的电流之差。
从相应的电流源121到124产生的电流可以具有彼此不同的电平，但是通过将所有的电流相加得到的值实质上等于零。此外，第一电流源121和第一灌电流源123的电流可以具有实质上相同的绝对值，但具有彼此不同的极性。同样地，第二电流源122的电流和第二灌电流源124的电流可以具有实质上相同的绝对值，但具有彼此不同的极性。
例如，第一电流源121提供电流+I，第二电流源122提供电流+3I，第一灌电流源123提供电流-I，以及第二灌电流源124提供电流-3I，其中I代表任意的电流水平。
因此，从电流源121至124提供的所有电流的总和在稳态中变成零，以及第一电流源121和第二电流源122的电流(+I，+3I)和第一灌电流源123和第二灌电流源124的电流(-I，-3I)具有相同的绝对值，但是具有彼此不同的极性。
发射驱动器120可以根据开关125a到125p的操作而输出具有不同电平的四个电流信号作为四个Tx信号IA到ID。电流信号的每个具有与+3I、+I、-I和-3I的任意一个电平相对应的电流水平，且四个Tx信号IA到ID的电流总和始终是零。
如上所述，发射驱动器120可以通过伪差分法来输出处于离散电平的四个Tx信号IA到ID，所述四个Tx信号IA到ID之间具有一致的差值。即，四个Tx信号IA到ID由相同的值来分离。由于电流信号通过伪差分法来驱动，因此数据可以被传输的同时，由电源电压噪声和EMI导致的影响被最小化。
在第一开关组中，所述开关125a到125d的每个具有CMOS结构且经由其栅极接收4比特位数据A[3:0]。第一开关125a和第二开关125b串联耦接在第一电流源121和第一灌电流源123之间，并且通过其间耦接的第一节点来输出第一电流。第三开关125c和第四开关125d串联耦接在第二电流源122和第二灌电流源124之间，并且通过其间耦接的第二节点来输出第二电流。第一开关125a和第三开关125c是PMOS晶体管，而第二开关125b和第四开关125d是NMOS晶体管。第一节点和第二节点耦接至输出Tx信号IA的输出端子。
在第一开关组中，开关125a到125d中的一个开关通过4比特位数据A[3:0]的值来导通，因此输出具有+3I、+I、-I和-3I中的一个的Tx信号IA。Tx信号IA的电流水平通过开关125a到125d的导通状态来确定。第二开关组到第四开关组与第一开关组具有相同的配置。因此，在第二开关组中包括的开关125e到125h中的一个开关、在第三开关组中包括的开关125i到125l中的一个开关以及在第四开关组中包括的开关125m到125p中的一个开关分别通过其它三个4比特位数据B[3:0]、C[3:0]和D[3:0]的值来导通，并且分别提供Tx信号IB、IC和ID。即，Tx信号IB、IC和ID的电流水平分别通过开关125e到125h的导通状态、开关125i到125l的导通状态和开关125m到125p的导通状态来确定。
此时，Tx信号IA、IB、IC和ID的每一个信号被输出为+3I、+I、-I和-3I中的一个值，使得Tx信号IA、IB、IC和ID具有彼此不同的电平。
照此，当Tx信号IA到ID根据伪差分法作为四个不同的电流信号由并行的四个传输信号线300来传输时，传输信号组合的总数量是24(＝4！)。然而，用于传输四个二进制数据所需要的信号组合的数量是16(＝24)。因此，在本实施例中，在24个传输信号组合之中，只有16个信号组合被用作示例。
[表2]
A[3] A[2] A[1] A[0] IA
0 1 0 0 +3I
1 0 0 0 +I
1 1 1 0 -I
1 1 0 1 -3I
表2示出了Tx信号IA的电流水平根据4比特位数据A[3:0]的比特位值而被确定为+3I、+I、-I和-3I中的任意一个的示例。在图6示出的这个实施例中，数据A[2]、A[1]、A[3]和A[0]被分别输入到开关125a到125d的栅极。
因此，根据图6的电路图，当4比特位数据A[3:0]具有值“0100”时，响应于数据A[3]而操作的开关125c导通，而其它开关125a、125b和125d关断。从而，电流源122的电流(+3I)作为Tx信号IA被输出。
具有与“0100”不同值的4比特位数据A[3:0]可以用相同的方式来应用以输出具有+I、-I和-3I中的一个的Tx信号IA。
上述实施例也可以被分别应用到从编码器110提供的其它4比特位数据B[3:0]、C[3:0]和D[3:0]以分别输出其它Tx信号IB、IC和ID。
图7图示根据一个实施例的图1的解码器220的框图。下文将描述解码器220使用从接收驱动器210接收到的解码数据O1到O6来产生四个二进制数据Rbit0到Rbit3的过程。
解码器220包括第一多路复用器221、第二多路复用器222和逻辑电路223。第一多路复用器221选择解码数据O1到O6的第一比特位O1和第二比特位O2中的一个，第二多路复用器222选择解码数据O1到O6的第三比特位O3和第四比特位O4中的一个，以及逻辑电路223对解码数据O1到O6的第五比特位O5和第六比特位O6执行XOR(异或)运算。解码器220根据逻辑电路223的输出来确定第一多路复用器221和第二多路复用器222的输出，并且输出第一多路复用器221的输出和第二多路复用器222的输出、第五比特位O5和第六比特位O6作为被恢复的四个二进制数据Rbit0到Rbit3。
解码数据O1到O6的解码数据O5作为被恢复的二进制数据Rbit3来输出，以及解码数据O6作为被恢复的二进制数据Rbit2来输出。
在解码器220中包括的逻辑电路223包括XOR门，并将与逻辑运算结果相对应的信号作为选择信号NSEL提供给第一多路复用器221和第二多路复用器222。
第一多路复用器221响应于选择信号NSEL输出第一比特位O1和第二比特位O2中的一个。第二多路复用器222响应于选择信号NSEL输出第三比特位O3和第四比特位O4中的一个。
因此，当选择信号NSEL是“0”时，第一多路复用器221输出第一比特位O1作为被恢复的二进制数据Rbit1，以及第二多路复用器222输出第三比特位O3作为被恢复的二进制数据Rbit0。另一方面，当选择信号NSEL是“1”时，第一多路复用器221输出第二比特位O2作为被恢复的二进制数据Rbit1，以及第二多路复用器222输出第四比特位O4作为被恢复的二进制数据Rbit0。
[表3]
表3示出了输入到解码器220的解码数据O1到O6、逻辑电路223的选择信号NSEL、被恢复的二进制数据Rbit0到Rbit3之间的相关性的示例。
参见表1和表3，表1的二进制数据bit0到bit3通过数据发射装置100来处理，通过单端信号线300来并行传输，以及通过数据接收装置200来恢复为表3的二进制数据。
图8是图示根据本公开的另一个实施例的数据发射装置100A的框图。
除了图1的数据发射装置100以外，数据发射装置100A包括电压源VTCM和在发射驱动器120的相应输出端子处安装的终端电阻RTT。本文省略了与图1的组件相同的图8中的组件的描述。
由发射驱动器120产生的TX信号IA到ID通过共同连接到电压源VTCM的发射级终端电阻RTT来控制，然后通过传输信号线300来传输。
在图1的数据发射和接收系统中，终端电阻RT被包括在数据接收装置200中，而不是被包括在数据发射装置100中。在这种情况下，由于数据发射装置100的输出阻抗与传输信号线300的特性阻抗不一致，因此在数据发射装置100中可能产生反射波。尽管数据接收装置200包括终端电阻RT，所述终端电阻RT的值可以在+30％到-30％的范围内变化。因此，在数据发射装置100中产生的反射波可以对数据接收装置200的输入信号有影响。因此，为了提高数据传输率，数据发射装置100A包括如图8所示的终端电阻RTT。
在图8的实施例中，数据发射装置100A的发射级终端电阻RTT可以减少在数据发射装置100A中产生的反射波。
在图8中，从数据发射装置100A输出的电流信号IA到ID的电流可以部分地流入发射级终端电阻RTT。因此，根据图8的实施例，与图1的实施例进行比较，可以减少传输到数据接收装置200的电流信号IA到ID的电流量。
因此，根据图8的实施例，需要提高传输到数据接收装置200的电流信号IA到ID的大小以补偿由于终端电阻RTT导致的电流减少。为此，需要增大通过图6中发射驱动器120中包括的电流源121到124的电流。
表4示出了当使用图6的发射驱动器120的电流源121到124且发射级终端电阻RTT被添加到如8所示的数据发射装置100A时，传输到传输信号线300的电流信号IA到ID的电平的示例。
参考表4，传输到数据接收装置200的电流值减少到一半。因此，为了补偿由于终端电阻RTT导致的电流减少，电流源121到124的规格需要加倍。
图9是图示根据又一个实施例的数据发射装置100B的框图。
参考图9，与图1的数据发射装置100进行比较，数据发射装置100B还包括分别连接在发射驱动器120的输入端子和发射驱动器120的输出端子之间的四个均衡器130到133，所述输出端子分别耦接到传输信号线300(即，相应的单端信号线)。
均衡器130到133使用4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]来输出高频信号分量到传输信号线300，且高频信号分量与输出到传输信号线300的TX信号的电流水平相对于时间的差分值成比例。关于图9中的数据发射装置100B，本文省略了与图1的相同组件的详细描述。
均衡器130到133可以产生分别与TX信号IA到ID相对应的高频分量TA到TD。相应的均衡器130到133的高频分量TA到TD可以被合并至从发射驱动器120输出的TX信号IA到ID，然后通过传输信号线300来传输。
例如，通过编码器110转换的四个4比特位数据A[3:0]、B[3:0]、C[3:0]和D[3:0]被输入到发射驱动器120，并同时被分别输入到均衡器130到133。
在图1的数据发射和接收系统中，当TX信号IA到ID通过传输信号线300来传输时，随着传输距离的增加，传输信号线300具有与低通滤波器类似的频率特性。因此，由数据接收装置200接收的TX信号IA到ID的高频分量可以具有比与TX信号IA到ID的低频分量小的比率。
根据图9的实施例，发射驱动器120输出具有低频分量和高频分量两者的4电平电流信号IA到ID，并且均衡器130到133输出高频分量TA到TD，所述高频分量TA到TD与发射驱动器120的4电平电流信号IA到ID相对于时间的差分值成比例。
因此，根据图9的实施例，数据发射装置100B的输出信号IA到ID的高频分量通过高频分量TA到TD来增强。因此，可以实质上减少由传输信号线300导致的数据丢失。
图10是图示根据实施例的图9的均衡器130的框图。由于其它均衡器131到133以与图10所示的均衡器130相同的方式来配置和操作，因此本文省略了其它均衡器131到133的描述。
均衡器130包括均衡数据发生器140和高通滤波器142。
均衡数据发生器140响应于4比特位数据来输出用来表示TX信号的电平变化的3比特位均衡数据。
高通滤波器142包括并行连接的电容器。由于3比特位均衡数据的相应比特位被并行传输到电容器，因此高通滤波器142改变所应用的电容器的数量以响应于TX信号的电平变化来通过高频信号分量。
更具体地，参考图10，均衡数据发生器140接收4比特位数据A[3:0]，组合接收到的4比特位数据A[3:0]，然后输出为3比特位二进制数据的3比特位均衡数据AEQ[2:0]。3比特位均衡数据AEQ[2:0]的比特位被并行传输到高通滤波器142。
高通滤波器142将3比特位均衡数据AEQ[2:0]的高频分量TA输出到与对应的传输信号线300连接的输出端子。
高通滤波器142包括三个反相器NEQ和三个电容器CEQ。三个反相器NEQ并行连接且接收3比特位二进制数据AEQ[2:0]，以及三个电容器CEQ分别连接到相应的反相器NEQ的输出端子。
反相器NEQ使从均衡数据发生器140接收到的3比特位二进制数据AEQ[2:0]反相，并且将反相的数据传输到与反相器NEQ的输出端子连接的电容器CEQ。
只有当从反相器NEQ接收到的数据从0转变到1(上升转变)或从1转变到0(下降转变)时，电容器CEQ才通过高频分量TA。
因此，根据3比特位数据AEQ[2:0]的变化，高通滤波器142的输出改变了从发射驱动器120输出的高频分量的比率。
通过均衡器130到133传输的高频分量TA到TD的绝对大小通过电容器CEQ的电容值来确定。
图11是图示根据实施例的图10的均衡数据发生器140的框图。
均衡数据发生器140包括与门。均衡数据发生器140仅接收4比特位数据A[3:0]中的3比特位(例如A[3]、A[2]和A[0])，并将比特位A[3]和A[0]分别输出为AEQ[2]和AEQ[0]，使用与门对比特位A[3]和A[2]执行与运算，以及将与门的输出输出为AEQ[1]。
在另一个实施例中，均衡数据发生器140可以仅接收4比特位数据A[3:0]中的3比特位(例如A[3]、A[2]和A[0])，将比特位A[3]和A[0]分别输出为AEQ[0]和AEQ[2]，使用与门对比特位A[3]和A[2]执行与操作，以及将与门的输出输出为AEQ[1]。
此时，不使用4比特位数据A[3:0]的比特位A[1]。因为上述过程，均衡数据发生器140可以将4比特位数据A[3:0]组合为3比特位数据AEQ[2:0]。
[表5]
A[3] A[2] A[1] A[0] AEQ[2] AEQ[1] AEQ[0] TA
0 1 0 0 0 0 0 +3
1 0 0 0 1 0 0 +1
1 1 1 0 1 1 0 -1
1 1 0 1 1 1 1 -3
表5示出了从图10的高通滤波器142输出的高频分量TA和数据组合的示例，在所述数据组合中输入到均衡器130的4比特位数据A[3:0]通过图11的均衡数据发生器140而被转换为3比特位数据AEQ[2:0]。
例如，当输入到均衡数据发生器140的4比特位数据A[3:0]从“1101”变为“1110”时，通过均衡数据发生器140组合的3比特位数据AEQ[2:0]可以从“111”变为“110”。然后，输入到三个电容器CEQ的值从“000”变为“001”。此时，三个电容器CEQ之中的一个电容器CEQ的值从“0”转变为“1”(上升转变)。因此，上升的高频分量TA仅通过输入有经历了值转换的数据的电容器CEQ。
根据本公开的实施例，数据发射装置、数据接收装置以及数据发射和接收系统可以实现使用单端信令的数据传输，使得数据传输线的数量和在DRAM芯片中包括的插脚的数量可以减少。
此外，具有简单电路配置的接收级可以应用到使用单端信令法来发射和接收数据的数据接收装置以及数据发射和接收系统。
此外，由于与输入数据相对应的具有离散电平的电流信号通过单端信号线来传输，所以TX信号可以受到电源电压噪声和EMI的影响较小。
此外，通过单端信号线传输的TX信号的高频分量可以被放大，以促进数据接收装置处的数据恢复。
虽然已经为了说明目的描述了各种实施例，但对本领域技术人员明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。

Claims (20)

1.一种数据发射装置，包括：
编码器，被配置为基于N个二进制数据而产生N个N比特位数据，其中，N是等于或大于2的自然数；以及
发射驱动器，被配置为产生具有离散电平且与所述N个N比特位数据相对应的N个传输TX信号，以及将所述N个TX信号输出到N个单端信号线。
2.如权利要求1所述的数据发射装置，其中，编码器使用平衡编码将所述N个二进制数据转换为所述N个N比特位数据，所述N个N比特位数据具有不同值使得所述N个TX信号的总和在稳态中实质上变成零。
3.如权利要求1所述的数据发射装置，其中，所述发射驱动器产生所述N个TX信号以在稳态中具有不同值。
4.如权利要求1所述的数据发射装置，其中，所述N个TX信号是电流信号。
5.如权利要求1所述的数据发射装置，其中，所述编码器基于四个二进制数据而产生四个4比特位数据，所述四个4比特位数据具有不同值。
6.如权利要求1所述的数据发射装置，其中，所述发射驱动器产生所述N个TX信号，所述N个TX信号是由一致的差值来分离。
7.如权利要求5所述的数据发射装置，其中，所述发射驱动器包括第一电流源和第二电流源、第一灌电流源和第二灌电流源以及四个开关组，每个开关组包括四个开关，所述发射驱动器使用所述第一电流源和第二电流源以及所述第一灌电流源和第二灌电流源来产生四个TX信号，所述四个TX信号具有四个不同电平并且分别与所述四个4比特位数据相对应，
其中，每个开关组的第一开关和第二开关响应于所述四个4比特位数据中的对应的一个的两个比特位来操作，以控制流经所述第一电流源和所述第一灌电流源的第一电流的输出，
其中，所述每个开关组的第三开关和第四开关响应于所述四个4比特位数据中的所述对应的一个的其它两个比特位来操作，以控制流经所述第二电流源和所述第二灌电流源的第二电流的输出，以及
其中，第一电流和第二电流的总和被输出为对应的TX信号。
8.如权利要求1所述的数据发射装置，还包括分别连接在发射驱动器的输入端子与单端信号线之间的N个均衡器，其中发射驱动器的输入端子与相应的N比特位数据相对应，单端信号线与相应的N个TX信号相对应，
其中，所述N个均衡器中的每个均衡器使用对应的N比特位数据而将高频信号分量输出到对应的单端信号线，并且高频信号分量与对应的TX信号的电流水平相对于时间的差分值成比例，其中所述对应的TX信号被输出到对应的单端信号线。
9.如权利要求8所述的数据发射装置，其中，所述均衡器包括：
均衡数据发生器，被配置为基于对应的N比特位数据而输出N-1比特位均衡数据，所述N-1比特位均衡数据表示对应的TX信号的电平变化；以及
高通滤波器，包括并行连接的电容器，所述电容器响应于对应的TX信号的电平变化而输出高频信号分量，其中，由于N-1比特位均衡数据的相应比特位被并行传输到电容器，因此所述高通滤波器改变所应用的电容器的数量以通过高频信号分量。
10.一种数据发射和接收系统，包括：
数据发射装置，被配置为分别使用N个二进制数据而产生具有离散电平的N个TX信号，以及将所述N个TX信号输出到N个单端信号线，其中，N是等于或大于2的自然数；以及
数据接收装置，被配置为接收经由单端信号线并行传输的所述N个TX信号，以及通过将接收到的N个TX信号彼此比较来恢复所述N个二进制数据。
11.如权利要求10所述的数据发射和接收系统，其中，数据发射装置包括：
编码器，被配置为基于所述N个二进制数据而产生N个N比特位数据；以及
发射驱动器，被配置为产生分别与所述N个N比特位数据相对应的所述N个TX信号，以及将所述N个TX信号输出到所述N个单端信号线。
12.如权利要求11所述的数据发射和接收系统，其中，编码器通过平衡编码将所述N个二进制数据转换为具有不同值、有相关性的所述N个N比特位数据，使得所述N个TX信号的总和在稳态中实质上变成零。
13.如权利要求11所述的数据发射和接收系统，其中，所述发射驱动器产生所述N个TX信号以在稳态中具有不同值。
14.如权利要求11所述的数据发射和接收系统，其中，所述编码器基于四个二进制数据而产生四个4比特位数据，所述四个4比特位数据具有不同值。
15.如权利要求14所述的数据发射和接收系统，其中，所述发射驱动器包括第一电流源和第二电流源、第一灌电流源和第二灌电流源以及四个开关组，每个开关组包括四个开关，所述发射驱动器使用所述第一电流源和第二电流源以及所述第一灌电流源和第二灌电流源来产生四个TX信号，所述四个TX信号分别具有四个离散电平并且与所述四个4比特位数据相对应，
其中，每个开关组的第一开关和第二开关响应于所述四个4比特位数据中对应的一个的两个比特位来操作，以控制流经所述第一电流源和所述第一灌电流源的第一电流的输出，
其中，所述每个开关组的第三开关和第四开关响应于所述四个4比特位数据中所述对应的一个的其它两个比特位来操作，以控制流经所述第二电流源和所述第二灌电流源的第二电流的输出，以及
其中，第一电流和第二电流的总和被输出为对应的TX信号。
16.如权利要求11所述的数据发射和接收系统，还包括分别连接在发射驱动器的输入端子与单端信号线之间的N个均衡器，其中发射驱动器的输入终端与相应的N比特位数据相对应，单端信号线与相应的N个TX信号相对应，
其中，所述N个均衡器中的每个均衡器使用对应的N比特位数据而将高频信号分量输出到对应的单端信号线，并且高频信号分量与对应的TX信号的电流水平相对于时间的差分值成比例，其中所述对应的TX信号被输出到对应的单端信号线。
17.如权利要求10所述的数据发射和接收系统，其中，所述数据接收装置包括：
接收驱动器，被配置为接收经由所述N个单端信号线并行传输的所述N个TX信号，以及产生具有这种比特位数量的解码数据，即所述比特位数量与将所述N个TX信号彼此比较的所有情况的数量相对应；以及
解码器，被配置为通过组合所述解码数据的比特位来恢复所述N个二进制数据。
18.如权利要求17所述的数据发射和接收系统，其中，所述接收驱动器使用差分比较器将所述TX信号彼此比较。
19.如权利要求17所述的数据发射和接收系统，其中，所述接收驱动器接收四个TX信号，以及通过将所述四个TX信号彼此比较来产生6比特位解码数据。
20.如权利要求19所述的数据发射和接收系统，其中，所述解码器包括：
第一多路复用器，被配置为选择所述解码数据的第一比特位和第二比特位中的一个；
第二多路复用器，被配置为选择所述解码数据的第三比特位和第四比特位中的一个；以及
逻辑电路，被配置为对所述解码数据的第五比特位和第六比特位执行异或XOR运算，
其中，所述第一多路复用器的输出和第二多路复用器的输出响应于逻辑电路的输出来确定，以及
其中，所述第一多路复用器的输出和第二多路复用器的输出以及所述第五比特位和第六比特位被输出为4个二进制数据。
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