JP2010268180A - デジタル信号伝送システム、送信部および受信部 - Google Patents
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Abstract
【課題】差動伝送方式を用いてデジタル信号を伝送する場合に、伝送情報量の更なる向上を可能とするデジタル信号伝送システムを提供する。
【解決手段】送信部と、伝送路と、受信部とからなる。送信部は、入力デジタル信号を、N(Nは3以上の整数)個の2値信号の並列入力信号として受け、全てが同じ2値の値となるのを除いたN個の2値信号の並列出力信号からなる伝送用デジタル信号を出力する第1の演算手段を備える。伝送路は、N個の2値信号のそれぞれを伝送するN本の信号線を備える。受信部は、N本の信号線間に接続される終端抵抗と、N本の信号線の、互いに異なる組み合わせの2信号線間を伝送される2値信号を比較する(N−1)個の差動比較部と、(N−1)個の差動比較部の出力信号から入力デジタル信号を得る第2の演算手段とを備える。
【選択図】図1
【解決手段】送信部と、伝送路と、受信部とからなる。送信部は、入力デジタル信号を、N(Nは3以上の整数)個の2値信号の並列入力信号として受け、全てが同じ2値の値となるのを除いたN個の2値信号の並列出力信号からなる伝送用デジタル信号を出力する第1の演算手段を備える。伝送路は、N個の2値信号のそれぞれを伝送するN本の信号線を備える。受信部は、N本の信号線間に接続される終端抵抗と、N本の信号線の、互いに異なる組み合わせの2信号線間を伝送される2値信号を比較する(N−1)個の差動比較部と、(N−1)個の差動比較部の出力信号から入力デジタル信号を得る第2の演算手段とを備える。
【選択図】図1
Description
この発明は、複数ビットのデジタル信号を複数本の信号線を通じて伝送するデジタル信号伝送システム、並びに当該システムに用いられる送信部および受信部に関する。
デジタル信号の伝送速度の高速化が進んでいる。このような高速にデジタル信号を伝送する手段として、LVDS(Low voltage differential signaling)が知られている。LVDSは、2本の銅線からなる対の信号線を用い、2信号線間の電圧の違いを利用してデジタル信号を高速で伝送する方式(差動伝送方式と言う)であり、コンピュータのバス、高速ネットワーク、また、集積回路上の回路間の通信などに用いられている。
しかしながら、LVDSの場合、信号線1本当たりの情報量は、同じ伝送周波数のシングルエンド信号との比較では、1/2となる。
そこで、従来から、少ない信号線数で、多量の情報を伝送するようにする技術が種々提案されている。
例えば、特許文献1(特開2002−199032号公報)や特許文献2(特開2007−318807号公報)には、3個以上の差動信号で多値を表現するために、3個以上の複数電圧レベル(マルチ電圧レベル)を用いるものが示されている。特許文献2では、送信部から信号線に送る信号をドライブする差動ドライバの出力同士を繋げるなどの方法で、強引に、マルチ電圧レベルを実現している。
また、マルチ電圧レベルを用いるのではなく、2個の電圧レベルの差動比較を用いる方法の例として、例えば特許文献3(特開平11−231984号公報)や特許文献4(特開平11−234348号公報)には、3本の信号線の差動信号を用いて、4値を伝送する試みが開示されている。
特許文献1や特許文献2の3レベル以上のマルチ電圧レベルを用いるものは、マルチ電圧レベルを実現するために駆動能力を可変にしており、エネルギーの反射や損失などの点で、他の手法よりも不利であるという問題がある。また、特許文献2の場合には、差動ドライバの出力同士を繋げるなどの方法で、強引に、マルチ電圧レベルを実現しているので、駆動(ドライブ)の衝突などの理由で実現が困難であるという問題もある。
特許文献3,4の場合には、上述のマルチ電圧レベルを用いる場合の問題はなく、LVDSに比較すると伝送情報量が向上するが、その伝送情報量の向上は、3本の信号線で4値であり、更なる情報量の向上が望まれる。
この発明は、以上の点にかんがみ、LVDSのような差動伝送方式を用いてデジタル信号を伝送する場合に、マルチ電圧レベルを用いることなく、伝送情報量の更なる向上を可能とするデジタル信号伝送システムを提供することを目的とする。
上記の課題を解決するために、この発明は、
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムであって、
前記送信部は、前記入力デジタル信号を、N(Nは3以上の整数)個の2値信号の並列入力信号として受け、全てが同じ2値の値となるのを除いたN個の2値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第1の演算手段を備え、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としての前記N個の2値信号のそれぞれを伝送するN本の信号線を備え、
前記受信部は、N本の前記信号線間に接続される終端抵抗と、前記N本の信号線の、互いに異なる組み合わせの2信号線間を伝送される2値信号を比較する(N−1)個の差動比較部と、前記(N−1)個の差動比較部の出力信号から前記入力デジタル信号を得る第2の演算手段とを備える
デジタル信号伝送システムを提供する。
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムであって、
前記送信部は、前記入力デジタル信号を、N(Nは3以上の整数)個の2値信号の並列入力信号として受け、全てが同じ2値の値となるのを除いたN個の2値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第1の演算手段を備え、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としての前記N個の2値信号のそれぞれを伝送するN本の信号線を備え、
前記受信部は、N本の前記信号線間に接続される終端抵抗と、前記N本の信号線の、互いに異なる組み合わせの2信号線間を伝送される2値信号を比較する(N−1)個の差動比較部と、前記(N−1)個の差動比較部の出力信号から前記入力デジタル信号を得る第2の演算手段とを備える
デジタル信号伝送システムを提供する。
2信号線間の電圧の違いを利用して信号を伝送する差動伝送方式では、N本の信号線の全てが同じ値となるデジタル信号、つまり、全てのビットが「0」または全てのビットが「1」となるデジタル信号を伝送することができない。
そこで、この発明のデジタル信号伝送システムの送信部においては、Nビットの入力デジタル信号を、Nビットを構成するN個の2値信号のすべてが全て「0」または全て「1」になる状態を除いたN個の2値信号からなる伝送用デジタル信号に変換する。
この伝送用デジタル信号のN個の2値信号は、N本の信号線を通じて受信部に伝送される。
受信部では、(N−1)個の差動比較部で、N本の信号線の、互いに異なる組み合わせの2信号線間を伝送される2値信号を比較する。
そして、第2の演算手段は、(N−1)個の差動比較部の出力から、入力デジタル信号を得る。
Nビットの入力デジタル信号で表現できる値(以下、この値をデジタル表現値という)は、2N個である。この発明によれば、このデジタル表現値のうち、N個の2値信号のすべてが全て「0」または全て「1」になる状態の2個のデジタル表現値を除いた(2N−2)個のデジタル表現値を、伝送することが可能となる。
この発明によれば、Nビットのデジタル信号のデジタル表現値のうちの、(2N−2)個のデジタル表現値を、伝送することが可能となり、伝送情報量を向上させることができる。
以下、この発明によるデジタル信号伝送システムの実施形態を、図を参照しながら説明する。
[第1の実施形態:信号線が3本の場合]
図1は、この発明の第1の実施形態の全体構成の一例を示すブロック図であり、この第1の実施形態は、伝送用の信号線が3本で、伝送すべきデジタル信号が、3個の2値信号(3ビット分)の場合である。
図1は、この発明の第1の実施形態の全体構成の一例を示すブロック図であり、この第1の実施形態は、伝送用の信号線が3本で、伝送すべきデジタル信号が、3個の2値信号(3ビット分)の場合である。
この図1のブロック図に示すように、この実施形態のデジタル信号伝送システムは、送信部10と、受信部20と、伝送路30とで構成される。
伝送すべき3ビットの入力デジタル信号DO(DO[2:0])の各1ビットを構成する3個の2値信号DO[0]、DO[1]、DO[2]は、送信部10に入力される。ここで、入力デジタル信号DOは、各1ビットを構成する3個の2値信号DO[0]、DO[1]、DO[2]が、送信部10に対して並列信号として入力される。
送信部10では、この3個の2値信号DO[0]、DO[1]、DO[2]の並列信号からなる入力デジタル信号DOを、第1の演算手段を構成する符号部11で受ける。符号部11は、入力デジタル信号DOを、3個の2値信号a0、a1、a2の並列信号からなる伝送用デジタル信号Aに変換する。
前述したように、差動伝送方式では、複数本の信号線の全てが同じ値となるデジタル信号、すなわち、全てのビットが「0」または全てのビットが「1」となるデジタル信号を伝送できない。このため、伝送用デジタル信号Aの3個の2値信号a0、a1、a2が同時に全て「0」または「1」となる2状態を排除する必要がある。
そこで、この例における伝送用デジタル信号Aを構成する3個の2値信号a0,a1,a2の値として取りえる組み合わせパターンは、全て「0」または「1」となる状態を除く、図2に示すような6(=8−2)種のものとなる。つまり、この例の3ビットの伝送用デジタル信号Aは、8進数の「1」〜「6」に対応するデジタル表現値である。
3ビットの入力デジタル信号DOのデジタル表現値は、最大8個(8値)であるが、伝送用デジタル信号Aで伝送できるパターン数が6種であるので、この3本の信号線31,32,33を用いる例では、8値のうちの6値のデジタル表現値が伝送可能となる。
符号部11は、入力デジタル信号DOを、図2に示すような3個の2値信号a0,a1,a2の組み合わせ(全て「1」および全て「0」を除く組み合わせ)からなる伝送用デジタル信号Aに変換して出力する機能を有する。
[符号部11の構成]
<第1の例(加算手段として構成)>
上述したように、この3ビットの例の場合における伝送用デジタル信号Aは、8進数の数値「0」〜「7」のうちの連続する「1」〜「6」に対応するデジタル表現値である。したがって、入力デジタル信号DOの6値が、8進数で連続するものである場合には、符号部11としての第1の演算手段は、入力デジタル信号DOに、入力デジタル信号DOに応じた所定の値(8進数)を加算する加算手段により構成可能である。ここで、連続するとは、桁上げを許容するもので、8進数で連続するとした場合には、「6」、「7」、「0」、「1」・・・も連続するものとしている。
<第1の例(加算手段として構成)>
上述したように、この3ビットの例の場合における伝送用デジタル信号Aは、8進数の数値「0」〜「7」のうちの連続する「1」〜「6」に対応するデジタル表現値である。したがって、入力デジタル信号DOの6値が、8進数で連続するものである場合には、符号部11としての第1の演算手段は、入力デジタル信号DOに、入力デジタル信号DOに応じた所定の値(8進数)を加算する加算手段により構成可能である。ここで、連続するとは、桁上げを許容するもので、8進数で連続するとした場合には、「6」、「7」、「0」、「1」・・・も連続するものとしている。
入力デジタル信号DOの連続する8進数の数値の、伝送用デジタル信号Aの連続する8進数の数値(「1」〜「6」)からのオフセット値OF(=A−DO)を、入力デジタル信号DOに加算すると、入力デジタル信号DOの6値は、伝送用デジタル信号Aに等しくなる。
例えば、入力デジタル信号DOとされる6値が、8進数の「1」〜「6」に対応するデジタル表現値である場合には、前記オフセット値は「0」である。すなわち、3ビットの入力デジタル信号DOを構成する3個の2値信号のそれぞれは、図2に示した伝送用デジタル信号Aの3個の2値信号a0,a1,a2と等しい。
よって、この場合には、符号部11は、入力デジタル信号DOをそのままスルーで出力する、あるいは、8進数の「0」に対応する3ビットの値を入力デジタル信号DOに加算することによって、伝送用デジタル信号Aを生成出力することができる。
また、入力デジタル信号DOとされる6値が、8進数の「0」〜「5」に対応するデジタル表現値である場合には、前記オフセット値OFは「1」である。よって、この場合には、符号部11は、入力デジタル信号DOに、8進数の「1」に対応する3ビットの値([001])を加算することによって、伝送用デジタル信号Aを生成出力することができる。
また、入力デジタル信号DOとされる連続する6値が、8進数の「7」、「0」〜「4」に対応するデジタル表現値である場合には、前記オフセット値OFは「2」である。よって、この場合には、符号部11は、入力デジタル信号DOに、8進数の「2」に対応する3ビットの値([010])を加算することによって、伝送用デジタル信号Aを生成出力することができる。
また、入力デジタル信号DOとされる6値が、8進数の「2」〜「7」に対応するデジタル表現値である場合には、前記オフセット値は「7」である。よって、この場合には、符号部11は、入力デジタル信号DOに、8進数の「7」に対応する3ビットの値(「111」)を加算することによって、伝送用デジタル信号Aを生成出力することができる。
8進数で連続する他の6値についても、伝送用デジタル信号に対するオフセット分を、入力デジタル信号DOに加算することにより、伝送用デジタル信号が生成出力される。
なお、ここで、所定の値は、正の値ではなく、負の値を用いる場合には、加算手段では、減算を行うことになるので、ここでいう加算手段は、減算手段を含むものである。
図3は、この例の場合の符号部11の構成例を示すブロックである。すなわち、入力デジタル信号DOの各値DO[2]、DO[1]、DO[0]は、それぞれ加算器111に供給される。
そして、符号部11には、オフセット値レジスタ112が設けられ、このオフセット値レジスタ112に、入力デジタル信号DOの6値に応じた前述したようなオフセット値OF(OF[2]、OF[1]、OF[0])が保持される。
そして、このオフセット値レジスタ112に保持されている各オフセット値OF[2]、OF[1]、OF[0]が、それぞれ加算器111に供給される。これにより、符号部11からは、伝送用デジタル信号A(=[a2,a1,a0])が得られる。
図2の例は、入力デジタル信号DOは、6値が8進数の「0」〜「5」に対応するデジタル表現値であるので、符号部11のオフセット値レジスタには、オフセットOF[2:0]=[OF[2]、OF[1]、OF[0]]=[001]が保持される。
すなわち、符号部11では、
A[2:0]=[a2,a1,a0]=DO[2:0]+OF[2:0]
=DO[2:0]+[001]
なる演算が行われて、伝送デジタル信号Aが出力される。
A[2:0]=[a2,a1,a0]=DO[2:0]+OF[2:0]
=DO[2:0]+[001]
なる演算が行われて、伝送デジタル信号Aが出力される。
なお、オフセット値レジスタ112の保持値は、入力デジタル信号DOに応じて変更されるものである。
<第2の例(テーブル変換)>
入力デジタル信号DOの6値が不連続の場合、例えば「0」、「1」、「3」、「4」、「6」、「7」のような6値の場合には、符号部11は、上述の第1の例の加算手段では構成できない。
入力デジタル信号DOの6値が不連続の場合、例えば「0」、「1」、「3」、「4」、「6」、「7」のような6値の場合には、符号部11は、上述の第1の例の加算手段では構成できない。
この場合には、符号部11は、入力デジタル信号DOを入力信号としたときに、伝送デジタル信号Aを出力信号として出力する変換テーブル手段を用いた構成とする。すなわち、先ず、伝送すべき入力デジタル信号DOが定められる。次に、この入力デジタル信号DOをアドレス入力としたとき、対応する伝送デジタル信号A(=[a2,a1,a0])を出力する変換テーブルを生成し、当該変換テーブルをメモリに記憶する。
そして、この例の場合には、符号部11は、図4に示すように、この変換テーブルを記憶する変換テーブルメモリ回路11Mにより構成する。つまり、この例の場合には、符号部11としての第1の演算手段は、テーブル変換演算手段で構成される。
図4に示すように、この例の場合には、変換テーブルメモリ回路11Mに対して、入力デジタル信号DOをアドレス入力として入力すると、対応する伝送デジタル信号A(=[a2,a1,a0])が出力される。
この例の場合には、入力デジタル信号DOに応じて、メモリ11Mに格納される変換テーブルが書き換えられるものである。
なお、この第2の例の変換テーブルを用いる符号部11の構成の場合には、上述の入力デジタル信号DOの6値が、8進数で不連続である場合に限らず、連続するものである場合にも適用可能であることは言うまでもない。
以上のようにして得られる符号部11からの伝送用デジタル信号Aの各ビットの2値信号a0,a1,a2は、それぞれドライブ回路12,13,14を通じて、伝送路30を構成する3本の信号線31,32,33のそれぞれに供給される。
ここで、ドライブ回路12,13,14は、前述した特許文献2のような差動ドライバを用いる必要はなく、通常のIOドライバ(入出力ドライバ)で構成することができる。
伝送部30は、3本の信号線31,32,33により、3ビット分の伝送用デジタル信号Aを伝送する。
ここで、図2に示すように、信号線31,32,33を伝送される2値信号が「1」のときには、信号線31,32,33の電圧EA,EB,ECは高レベル「H」となる。また、信号線31,32,33を伝送される2値信号が「0」のときには、信号線31,32,33の電圧EA,EB,ECは低レベル「L」となる。
図2の例の場合の入力デジタル信号DO[2:0]の6値に対応する、信号線31,32,33の電圧EA,EB,ECの値を、図5に示す。この図5からも判るように、前記6値のそれぞれに対して、3本の信号線31,32,33の電圧EA,EB,ECのいずれかが「H」となるともに、他のいずれかが「L」となるようになっている。
次に、受信部20について説明する。
伝送部30の信号線31,32,33は、受信部20では、終端抵抗器21,22,23により終端されている。この場合、信号線31,32,33のそれぞれは、終端抵抗器21,22,23のそれぞれを介して共通に接続されている。つまり、終端抵抗器21,22,23の共通接続点Pから見ると、当該共通接続点pと、各信号線31,32,33との間に、終端抵抗器21,22,23のそれぞれが接続されるスター型の終端抵抗の構成とされている。この構成においては、信号線31と32との間には、終端抵抗器21,22が直列に接続され、信号線31と33との間には、終端抵抗器21,23が直列に接続され、信号線32と33との間には、終端抵抗器22,23が直列に接続される。
受信部20では、この例においては、3本の信号線31,32,33の電圧EA,EB,ECから異なる対の電圧の2組を選択し、それぞれの対の電圧の差分を差動比較器を用いて求めることにより、伝送されてくる信号を検出するようにする。
この例では、信号線31の電圧EAと、信号線32の電圧EBとが差動比較器24に入力される。また、信号線32の電圧EBと、信号線33の電圧ECとが差動比較器25に入力される。
この場合、3本の信号線31,32,33の電圧EA,EB,ECから異なる対を選択する場合には、上述の電圧EAおよびEBの対と、電圧EBおよびECの対のみではなく、電圧EAおよびECの対がある。しかし、3個の電圧EA,EB,ECの全てを少なくとも1回使用する組み合わせとしては、2対で十分である。そこで、図1の例では、差動比較器24,25では、電圧EAとEB、電圧EBとEC、という2対を用いるようにしている。なお、電圧EBとECとの対の代わりに、電圧EAとECとの対を用いるようにしてもよい。
差動比較器24,25は、対の入力信号に有意な差がなく等しいと見なせる場合には、第1の出力信号eq1,eq0を「1」(ハイレベル)とし、そうでないときには、第1の出力信号eq1,eq0は「0」(ローレベル)とする。
すなわち、差動比較器24,25のそれぞれは、対の入力信号に有意な差がなく等しいか否かは、その対の入力電圧の差の絶対値が、ある閾値θth以下であるか否かにより判定する。対の入力電圧の差の絶対値が、ある閾値θth以下のときには、第1の出力信号eq1,eq0を「1」(ハイレベル)とする。
また、差動比較部24,25は、対の入力信号に有意な差があると見なせる場合であって、正側入力の方が電圧が高いときには、第2の出力信号gt1,gt0を「1」(ハイレベル)とし、そうでないときには、第2の出力信号gt1,gt0は「0」(ローレベル)とする。
すなわち、差動比較器24,25のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値よりも大きく、かつ、正側入力の方が電圧が高いときには、第2の出力信号gt1,gt0を「1」(ハイレベル)とする。そうでないときには、第2の出力信号gt1,gt0は「0」(ローレベル)とする。
そして、差動比較器24の第1の出力信号eq1および第2の出力信号gt1が復号部26に供給されると共に、差動比較器25の第1の出力信号eq0および第2の出力信号gt0が、第2の演算手段に対応する復号部26に供給される。
差動比較器24,25の第1および第2の出力信号は、伝送用デジタル信号Aの3個の2値信号に応じたものである。伝送用デジタル信号Aの3個の2値信号a2,a1,a0の「1」、「0」の信号状態パターンは、前述したように、入力デジタル信号DOの6値に応じて定まったものとなっている。
したがって、差動比較器24,25の第1の出力信号eq1,eq0および第2の出力信号gt1,gt0の「1」、「0」の出力レベル状態パターンも、図2に示すような、入力デジタル信号DOの6値のそれぞれに応じて定まったものとなる。図2において、「−」は、「1」または「0」のいずれでもよいことを示している。
以上のことを考慮して、復号部26は、この例では、差動比較器24,25の第1の出力信号eq1,eq0および第2の出力信号gt1,gt0の「1」、「0」の出力レベル状態パターンから、入力デジタル信号DOを得る変換テーブル手段として構成される。
すなわち、符号部11の第2の例として図4に示した場合と同様に、復号部26は、変換テーブルメモリ回路で構成される。
この場合には、復号部26は、差動比較器24,25の第1の出力信号eq1,eq0および第2の出力信号gt1,gt0を入力信号としたときに、入力デジタル信号DOに等しい出力デジタル信号DIを出力する変換テーブル手段を用いた構成とする。
ここで、差動比較器24,25の第1の出力信号eq1,eq0および第2の出力信号gt1,gt0の出力レベル状態パターンは、図2に示すように、伝送デジタル信号Aに応じた固定パターンとなる。そして、この例では、この固定パターンに対して、入力デジタル信号DOの6値を対応させるように変換テーブルを生成し、当該変換テーブルをメモリに記憶すればよい。
この例の場合には、入力デジタル信号DOに応じて、復号部26を構成する変換テーブルメモリに格納される変換テーブルが書き換えられるものである。
図6に、入力デジタル信号DOが、図2の例の場合における復号部26で用いられる変換テーブルの例を示す。なお、図6において、N/Aは、発生しない信号状態パターンの組み合わせであることを示している。
以上のようにして、第1の実施形態によれば、3ビット(8値)のデジタル信号のうちの6値の入力デジタル信号DOを、3本の信号線で伝送することができる。3本の信号線で、6値が伝送できるので、ビット換算で、log26=2.58ビットの情報の伝達が可能となる。
したがって、1本の信号線あたり、0.86ビット/Lineの伝送量となり、LVDSの場合の0.5ビット/Lineよりも、70%以上の伝送情報量の向上が期待できる。しかも、この場合に、LVDSの場合と同等の伝送速度を確保することができる。
[第2の実施形態:信号線が4本の場合]
上述の第1の実施形態は、信号線が3本の場合のデジタル信号伝送システムの構成例であるが、信号線の本数を増加することにより、さらに、伝送可能な情報量を増やすことができる。
上述の第1の実施形態は、信号線が3本の場合のデジタル信号伝送システムの構成例であるが、信号線の本数を増加することにより、さらに、伝送可能な情報量を増やすことができる。
図7は、この発明の第2の実施形態の全体構成の一例を示すブロック図であり、伝送用の信号線が4本で、伝送すべきデジタル信号が、4個の2値信号(4ビット)の場合である。
この実施形態のデジタル信号伝送システムは、基本的な構成は、第1の実施形態と変わらず、送信部100と、受信部200と、伝送部300とからなる。伝送部300は、4本の信号線301,302,303,304からなる。
そして、送信部100は、第1の演算手段を構成する符号部101と、4本の信号線301,302,303,304をドライブするための4個のドライブ回路102,103,104,105とからなる。
ここで、ドライブ回路102,103,104,105は、前述した特許文献2のような差動ドライバを用いる必要はなく、通常のIOドライバ(入出力ドライバ)で構成することができるのは、第1の実施形態の場合と同様である。
送信部100の符号部101は、4個の2値信号DO[0]、DO[1]、DO[2]、DO[3]の並列信号からなる入力デジタル信号DOを受け、4個の2値信号a0、a1、a2、a3の並列信号からなる伝送用デジタル信号Aに変換する。
この第2の実施形態においても、4本の信号線301,302,303,304の電圧値に有意差が生じない状態、すなわち、4個の2値信号a0、a1、a2、a3が同時に全て「0」または「1」となる2状態は排除される。
そこで、この例における伝送用デジタル信号Aを構成する4個の2値信号a0,a1,a2,a3の値として取りえる組み合わせパターンは、全て「0」または「1」となる状態を除く、図8に示すような14(=16−2)種のものとなる。つまり、この例の4ビットの伝送用デジタル信号Aは、10進数の「1」〜「14」に対応するデジタル表現値である。
符号部101は、上述の第1の実施形態と全く同様の条件(この例の場合には、10進数としての連続性の条件)の下に、図3のような加算手段を用いた構成とすることができる。このような条件に関係なく、図4に示したような、符号部101を変換テーブル手段の構成とすることができるのは、第1の実施形態の場合と同様である。
4ビットの入力デジタル信号DOのデジタル表現値は、最大16個(16値)であるが、伝送用デジタル信号Aで伝送できるパターン数が14種であるので、この4本の信号線を用いる例では、16値のうちの14値のデジタル表現値が伝送可能となる。
符号部11は、入力デジタル信号DOを、図8に示すような4個の2値信号a0,a1,a2,a3の組み合わせ(全て「1」および全て「0」を除く組み合わせ)からなる伝送用デジタル信号Aに変換して出力する機能を有する。
符号部11から出力される伝送用デジタル信号Aの各ビットの2値信号a0,a1,a2,a3は、それぞれドライブ回路102,103,104,105を通じて、伝送路300を構成する4本の信号線301,302,303,304のそれぞれに供給される。
伝送部300の信号線301,302,303,304は、受信部200では、終端抵抗器201,202,203,204により終端されている。この場合、信号線301,302,303,304のそれぞれは、終端抵抗器201,202,203,204のそれぞれを介して共通に接続されている。つまり、終端抵抗器201,202,203,204の共通接続点Pから見ると、当該共通接続点pと、各信号線301,302,303,304との間に、終端抵抗器201,202,203,204のそれぞれが接続されるスター型の終端抵抗の構成とされている。
したがって、信号線301と302との間には、終端抵抗器201,202が直列に接続され、信号線301と303との間には、終端抵抗器201,203が直列に接続され、信号線302と303との間には、終端抵抗器202,203が直列に接続される。また、信号線304と信号線301との間には、終端抵抗器204,201が、信号線304と信号線302との間には、終端抵抗器204,202が、信号線304と信号線303との間には、終端抵抗器204,203が、それぞれ直列に接続される。
受信部200では、この例では、4本の信号線301,302,303,304の電圧EA,EB,EC,EDから異なる対の電圧の3組を選択し、それぞれの対の電圧の差分を差動比較器を用いて求めることにより、伝送されてくる信号を検出するようにする。
この例では、信号線301の電圧EAと、信号線302の電圧EBとが差動比較器205に入力される。また、信号線302の電圧EBと、信号線303の電圧ECとが差動比較器206に入力される。さらに、信号線303の電圧ECと、信号線304の電圧EDとが差動比較器207に入力される。
この場合、4本の信号線301,302,303,304の電圧EA,EB,EC,EDから異なる対を選択する場合には、上述の電圧EAおよびEBの対と、電圧EBおよびECの対のみではなく、他の電圧の対の組み合わせがある。しかし、4個の電圧EA,EB,ECの全てを少なくとも1回使用する組み合わせとしては、3対で十分である。そこで、図7の例では、差動比較器205,206,207では、電圧EAとEB、電圧EBとEC、電圧ECとED、という3対を用いるようにしている。なお、4個の電圧EA,EB,EC,EDを用いる組み合わせであれば、図7の例に限らないのは、言うまでもない。
この第2の実施形態においても、差動比較器205,206,207のそれぞれは、第1の実施形態の差動比較器24,25と同様の構成を有する。すなわち、差動比較器205,206,207は、対の入力信号に有意な差がなく等しいと見なせる場合には、第1の出力信号eq2,eq1,eq0を「1」(ハイレベル)とする。すなわち、差動比較器205,206,207のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値θth以下のときには、第1の出力信号eq2,eq1,eq0を「1」(ハイレベル)とする。そして、そうでないときには、第1の出力信号eq2,eq1,eq0は「0」(ローレベル)とする。
また、差動比較部205,206,207は、対の入力信号に有意な差があると見なせる場合であって、正側入力の方が電圧が高いときには、第2の出力信号gt2,gt1,gt0を「1」(ハイレベル)とする。すなわち、差動比較器205,206,207のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値よりも大きく、かつ、正側入力の方が電圧が高いときには、第2の出力信号gt2,gt1,gt0を「1」(ハイレベル)とする。そして、そうでないときには、第2の出力信号gt2,gt1,gt0は「0」(ローレベル)とする。
そして、差動比較器205,206,207の第1および第2の出力信号eq2,eq1,eq0および第2の出力信号gt2,gt1,gt0が復号部208に供給される。
復号部208は、この例では、差動比較器205,206,207の第1の出力信号eq2,eq1,eq0および第2の出力信号gt2,gt1,gt0の「1」、「0」の出力レベル状態パターンから、入力デジタル信号DOを得る変換テーブル手段として構成される。
すなわち、符号部11の第2の例として図4に示した場合と同様に、復号部208は、変換テーブルメモリ回路で構成される。
この場合には、復号部208は、差動比較器205,206,207の第1および第2の出力信号eq2,eq1,eq0およびgt2,gt1,gt0を入力信号としたときに、入力デジタル信号DOに等しい出力デジタル信号DIを出力する変換テーブル手段を用いた構成とする。
ここで、差動比較器205,206,207の第1および第2の出力信号eq2,eq1,eq0およびgt2,gt1,gt0の出力レベル状態パターンは、図8に示すように、伝送デジタル信号Aに応じた固定パターンとなる。そして、この例では、この固定パターンに対して、入力デジタル信号DOの14値を対応させるように変換テーブルを生成し、当該変換テーブルをメモリに記憶すればよい。
この例の場合には、入力デジタル信号DOに応じて、復号部208を構成する変換テーブルメモリに格納される変換テーブルが書き換えられるものである。
以上のようにして、第2の実施形態によれば、4ビット(16値)のデジタル信号のうちの14値の入力デジタル信号DOを、4本の信号線で伝送することができる。4本の信号線で、14値が伝送できるので、ビット換算で、log214=3.80ビットの情報の伝達が可能となる。これは、1本の信号線あたり、0.95ビット/Lineの伝送量となり、LVDSの場合の0.5ビット/Lineよりも、90%の改善が期待できる。
情報の伝送量は、信号線数がさらに増加すれば、さらに増加するが、1本の信号線あたり、1ビット/Lineは超えることはない。ちなみに、この発明の手法により、N本の信号線を用いて伝送する場合には、Nビットの入力デジタル信号の2N値うちの(2N−2)値を伝送することができる。
[ビット数分の全ての情報を伝送するシステム構成例]
例えば、8ビットの情報を同時に伝送するには、LVDSでは、16本(8対)の信号線が必要になるところ、第1の実施形態の場合の3本の信号線と一般的なLVDS(2本の信号線)の組み合わせを用いる場合であれば、以下に説明するように、11本で済む。
例えば、8ビットの情報を同時に伝送するには、LVDSでは、16本(8対)の信号線が必要になるところ、第1の実施形態の場合の3本の信号線と一般的なLVDS(2本の信号線)の組み合わせを用いる場合であれば、以下に説明するように、11本で済む。
この場合のデジタル信号伝送システムの構成例を、図9に示す。
この図9のシステムは、3個の割算部41,42,43と、4個のデジタル信号伝送部51,52,53,54と、8ビット変換部61とからなる。デジタル信号伝送部51,52,53は、図1に示したデジタル信号伝送システムと同じ構成を備えるもので、3本の信号線で、6値を伝送するものである。デジタル信号伝送部54は一般的なLVDSで構成され、2本の信号線で2値を伝送するものである。
割算部41,42,43は、デジタル信号伝送部51,52,53のそれぞれで伝送することができる情報量をM値としたとき、その入力信号を1/Mに割算する。この例では、デジタル信号伝送部51,52,53は、6値を伝送することできるので、割算部41,42,43は、その入力信号を1/M=1/6に割算し、その余りとして、6進数の「0」〜「5」のいずれかの値を生成する。
8ビットの入力デジタル信号Dinは、割算部41に供給されて、入力デジタル信号Dinのデジタル表現値(256値)が1/6にされる。そして、割算部41は、その割算結果の商を、さらに、割算部42に供給する。
また、割算部41は、割算結果の余りの6進数の「0」〜「5」のいずれかのデジタル表現値からなる3ビットの信号DO[2:0]を、デジタル信号伝送部51に供給する。
したがって、割算部41での割算結果の余りからなる3ビットの信号DO[2:0]は、3本の信号線を用いて伝送を行うデジタル信号伝送部51により、前述したようにして伝送され、その出力信号DI[2:0]が8ビット変換部61に供給される。
そして、割算部41からの割算結果の商を受け取った割算部42は、当該割算結果の商を1/6に割算し、その割算結果の商を割算部43に供給する。また、割算部42は、その割算結果の余りの6進数の「0」〜「5」のいずれかのデジタル表現値からなる3ビットの信号DO[2:0]を、デジタル信号伝送部52に供給する。
デジタル信号伝送部52は、割算部42からの割算結果の余りからなる3ビットの信号DO[2:0]を、3本の信号線を用いて前述したようにして伝送し、その出力信号DI[2:0]を8ビット変換部61に供給する。
そして、割算部42からの割算結果の商を受け取った割算部43は、当該商を1/6に割算する。すると、この例の場合には、割算部43からの割算結果の商は、2進数の「0」〜「1」のいずれかのデジタル表現値からなる1ビットの信号DO[0]となるので、当該割算結果の商を、デジタル信号伝送部54に供給する。また、割算部43は、その割算結果の余りの6進数の「0」〜「5」のいずれかのデジタル表現値からなる3ビットの信号DO[2:0]を、デジタル信号伝送部53に供給する。
そして、デジタル信号伝送部53は、割算部43からの割算結果の余りからなる3ビットの信号DO[2:0]を、3本の信号線を用いて前述したようにして伝送し、その出力信号DI[2:0]を8ビット変換部61に供給する。
さらに、デジタル信号伝送部54は、割算部43からの割算結果の商からなる1ビットの信号DO[0]を、2本のLVDS信号線を用いて伝送し、その出力信号DI[0]を8ビット変換部61に供給する。
8ビット変換部61は、デジタル信号伝送部51,52,53のそれぞれからの3ビットの信号DI[2:0]の合計9ビットの信号と、デジタル信号伝送部54からの1ビットの信号DI[0]から、入力デジタル信号Dinに等しいDoutを生成し、出力する。
以上のようにして、図9の例によれば、256値の8ビットのデジタル信号を、12本の信号線で伝送することができる。LVDSのみの場合には、8ビットで16本の信号線が必要である場合に比べて、少ない信号線数で伝送することが可能である。
さらに、第1の実施形態の場合の3本の信号線、第2の実施形態の場合の4本の信号線、従来からのLVDS(2本の信号線)を自在に組み合わせることによって、少ない信号線数で多くの情報を伝送することが可能である。
上述の例は、伝送すべき入力デジタル信号Dinが8ビットの場合である。伝送すべき入力デジタル信号Dinが、より大きいビット数の場合には、その効果はさらに拡大する。例えば、第1の実施形態の構成のデジタル信号伝送部を用いる場合、伝送すべき入力デジタル信号Dinが64ビットを第1の実施形態のみで伝送する場合であれば、75本(64÷log26≒25対)の信号線を用いて伝送することができる。また、第2の実施形態のみで伝送する場合であれば、68本(64÷log214≒17対)の信号線を用いて伝送することができる。
なお、この発明によるデジタル信号伝送システムは、プリント配線基板における部品要素間の信号伝送にも適用でき、その場合には、伝送路の信号線は、プリント配線基板の導箔印刷パターンからなるものとなるものである。
10,100…送信部、20,200…受信部、30,300…伝送部、31,32,33,301,302,303,304…信号線、11,101…符号部(第1の演算手段)、21,22,23、201,202,203,204…終端抵抗器、24,25、205,206,207…差動比較器、26,208…復号部(第2の演算手段)
Claims (6)
- 入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムであって、
前記送信部は、前記入力デジタル信号を、N(Nは3以上の整数)個の2値信号の並列入力信号として受け、全てが同じ2値の値となるのを除いたN個の2値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第1の演算手段を備え、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としての前記N個の2値信号のそれぞれを伝送するN本の信号線を備え、
前記受信部は、N本の前記信号線間に接続される終端抵抗と、前記N本の信号線の、互いに異なる組み合わせの2ライン間を伝送される2値信号を比較する(N−1)個の差動比較部と、前記(N−1)個の差動比較部の出力信号から前記入力デジタル信号を得る第2の演算手段とを備える
デジタル信号伝送システム。 - 請求項1に記載のデジタル信号伝送システムにおいて、
前記第1の演算手段は、前記入力デジタル信号の値に、所定の値を加算する手段で構成される
デジタル信号伝送システム。 - 請求項1に記載のデジタル信号伝送システムにおいて、
前記第1の演算手段は、変換テーブル手段で構成される
デジタル信号伝送システム。 - 請求項1に記載のデジタル信号伝送システムにおいて、
前記第2の演算手段は、変換テーブル手段で構成される
デジタル信号伝送システム。 - 入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなり、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としてのN個の2値信号のそれぞれを伝送するN本の信号線を備え、
前記受信部は、N本の前記信号線間に接続される終端抵抗と、前記N本の信号線の、互いに異なる組み合わせの2ライン間を伝送される2値信号を比較する(N−1)個の差動比較部と、前記(N−1)個の差動比較部の出力信号から前記入力デジタル信号を得る第1の演算手段とを備えるデジタル信号伝送システムにおける前記送信部であって、
前記入力デジタル信号を、N(Nは3以上の整数)個の2値信号の並列入力信号として受け、全てが同じ2値の値となるのを除いたN個の2値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第1の演算手段を備える
送信部。 - 入力デジタル信号を、N(Nは3以上の整数)個の2値信号の並列入力信号として受け、全てが同じ2値の値となるのを除いたN個の2値信号の並列出力信号からなる伝送用デジタル信号を出力する第1の演算手段を備える送信部と、前記送信部からの前記伝送用デジタル信号としての前記N個の2値信号のそれぞれを伝送するN本の信号線と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムにおける前記受信部であって、
N本の前記信号線間に接続される終端抵抗と、
前記N本の信号線の、互いに異なる組み合わせの2ライン間を伝送される2値信号を比較する(N−1)個の差動比較部と、
前記(N−1)個の差動比較部の出力信号から前記入力デジタル信号を得る第2の演算手段と、
を備える受信部。
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