KR101943657B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

[과제] 질화물 반도체층을 채널로서 이용한 트랜지스터에 있어서, 온 저항을 낮게 하면서, 문턱치 전압을 높게 한다.
[해결 수단] 캡층(400)과 장벽층(300)의 계면, 및 채널층(200)과 버퍼층(100)의 계면에는 압축 변형이 생기고 있고, 장벽층(300)과 채널층(200)의 계면에는 인장 변형이 생기고 있다. 이 때문에, 캡층(400)과 장벽층(300)의 계면, 및 채널층(200)과 버퍼층(100)의 계면에 있어서, 음의 전하가 양의 전하보다 많게 되어 있고, 장벽층(300)과 채널층(200)의 계면에 있어서, 양의 전하가 음의 전하보다 많게 되어 있다. 채널층(200)은, 제1 층, 제2 층, 및 제3 층의 적층 구조를 가지고 있다. 제2 층은, 제1 층 및 제3 층보다 전자 친화력이 크다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 질화물 반도체층을 이용한 전계 효과 트랜지스터를 가지는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
GaN 등의 질화물 반도체층을 이용한 전계 효과 트랜지스터는, 고내압 및 저저항이라는 특징을 가지고 있기 때문에, 전력 제어용의 소자로서 이용되는 것이 기대되고 있다.
특허 문헌 1에는, GaN으로 이루어진 채널층 상에, AlGaN으로 이루어진 전자 공급층을 형성하고, 또한 그 위에 AlN으로 이루어진 게이트 절연막, 및 캡층을 이 순서로 적층하는 것이 기재되어 있다. 캡층은, 배리어층 또는 전자 공급층과 같은 격자 정수(lattice parameter) 또는 열팽창 계수(thermal expansion coefficient)를 가지는 재료에 의해 형성되어 있다.
일본 특개 2008－140813호 공보
전력 제어용의 트랜지스터에는, 온 저항(on-resistance)이 낮은 것, 및, 문턱치 전압(threshold-voltage)이 높은 것이 요구된다. 그러나, 질화물 반도체층을 채널로서 이용한 트랜지스터에 있어서, 이것들을 양립하는 것이 어려웠다.
본원에서 개시되는 과제를 해결하기 위한 수단 가운데, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다. 일 실시 형태에 의한 반도체 장치는, 질화물 반도체로 이루어진 버퍼층(buffer layer)과, 상기 버퍼층 상에 형성되고, 질화물 반도체로 이루어진 채널층(channel layer)과, 상기 채널층 상에 형성되고, 질화물 반도체로 이루어진 장벽층(barrier layer)을 구비한다. 상기 캡층(cap layer)과 상기 장벽층의 계면(界面), 및 상기 채널층과 상기 버퍼층의 계면에는 압축 변형(compression strain)이 생기고 있고, 상기 장벽층과 상기 채널층의 계면에는 인장 변형(tensile strain)이 생기고 있으며, 상기 채널층은, 제1 층, 제2 층, 및 제3 층의 적층 구조를 가지고 있고, 상기 제2 층은, 상기 제1 층 및 상기 제3 층보다 전자 친화력이 크다.
다른 측면에 의한 반도체 장치는, 질화물 반도체로 이루어진 버퍼층과, 상기 버퍼층 상에 형성되고, 질화물 반도체로 이루어진 채널층과, 상기 채널층 상에 형성되고, 질화물 반도체로 이루어진 장벽층과, 상기 장벽층 상에 형성되고, 질화물 반도체로 이루어진 캡층을 구비한다. 상기 캡층, 상기 장벽층, 상기 채널층, 및 상기 버퍼층은 분극(分極)되어 있고, 상기 캡층과 상기 장벽층의 계면, 및 상기 채널층과 상기 버퍼층의 계면에 있어서, 음(負)의 전하가 양(正)의 전하보다 많게 되어 있고, 상기 장벽층과 상기 채널층의 계면에 있어서, 양의 전하가 음의 전하보다 많게 되어 있으며, 상기 채널층은, 제1 층, 제2 층, 및 제3 층의 적층 구조를 가지고 있고, 상기 제2 층은, 상기 제1 층 및 상기 제3 층보다 전자 친화력이 크다.
또 다른 측면에 의한 반도체 장치의 제조 방법은, AlxGa1 － xN으로 이루어진 버퍼층을 형성하는 공정과, 상기 버퍼층 상에, GaN층, InyGa1 － yN층(다만 x＜y), 및 GaN층을 이 순서로 적층한 적층 구조를 가지는 채널층을 형성하는 공정과, 상기 채널층 상에, AlzGa1 －zN(다만 x＜z)으로 이루어진 장벽층을 형성하는 공정과, 상기 장벽층 상에, GaN으로 이루어진 캡층을 형성하는 공정을 구비한다.
본 발명에 의하면, 질화물 반도체층을 채널로서 이용한 트랜지스터에 있어서, 온 저항을 낮게 하면서, 문턱치 전압을 높게 할 수 있다.
도 1은 제1 실시 형태에 관한 반도체 장치의 구성을 나타내는 단면도이다.
도 2는 채널층의 구성을 나타내는 단면도이다.
도 3은 도 1에 나타낸 전계 효과 트랜지스터를 구성하는 각층의 전도체의 포텐셜(potential)을 나타내는 도이다.
도 4는 캡층으로 이루어진 웰(well)의 양자우물 모델(quantum well model)을 나타내는 도이다.
도 5는 캡층의 두께에 상당하는 우물폭(W)에 대해서, 서브 밴드의 에너지 En－Ec를 나타내는 도이다.
도 6은 채널층을 GaN의 단층 구조로 한 경우에 있어서의, 게이트 전극 아래의 전도체의 포텐셜을 시뮬레이션한 결과를 나타내는 도이다.
도 7은 게이트 전극 아래의 전도체의 포텐셜과 캐리어 밀도를 시뮬레이션한 결과를 나타내는 도이다.
도 8은 도 1에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 9는 도 1에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 10은 제2 실시 형태에 관한 전계 효과 트랜지스터의 구성을 나타내는 단면도이다.
도 11은 도 10에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 12는 제3 실시 형태에 관한 전계 효과 트랜지스터의 구성을 나타내는 단면도이다.
도 13은 도 12에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 14는 도 12에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 15는 도 12에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 16는 제4 실시 형태에 관한 전자 장치의 회로 구성을 나타내는 도이다.
이하, 본 발명의 실시 형태에 대해서 도면을 이용하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성요소에는 같은 부호를 부여하여, 적절히 설명을 생략 한다.
(제1 실시 형태)
도 1은, 제1 실시 형태에 관한 반도체 장치의 구성을 나타내는 단면도이다. 이 반도체 장치는, 전계 효과 트랜지스터(10)를 가지고 있다. 전계 효과 트랜지스터(10)는, 버퍼층(100), 채널층(200), 장벽층(300), 캡층(400), 게이트 절연막(510), 및 게이트 전극(520)을 가지고 있다. 게이트 절연막(510)은, 예를 들면, Al2O3, SiO2, Si3N4, HfO2, ZrO2, Y2O3, La2O3, Ta2O5, TiO2 등에 의해 형성되어 있다. 게이트 전극(520)은, 예를 들면 폴리 실리콘(polysilicon), TiN, TaN 등의 재료나, W, Mo 등의 금속, 혹은, NiSi, WSi 등의 실리사이드(silicide)에 의해 형성된다. 버퍼층(100), 채널층(200), 장벽층(300), 및 캡층(400)은, 모두 질화물 반도체층이다. 게이트 절연막(510)은 캡층(400)에 접하도록 형성되어 있다. 게이트 전극(520)은, 게이트 절연막(510) 상에 형성되어 있다. 본 실시 형태에서는, 게이트 절연막(510)은, 캡층(400) 상에 형성되어 있다. 　
버퍼층(100)은, Si기판(미도시) 상에, (0001) 결정(crystal)축에 평행한 Ga면성장 모드로 성장하고 있다. 채널층(200)은, 버퍼층(100) 상에 에피택셜 성장(epitaxial growth)하고 있다. 채널층(200)의 조성은 버퍼층(100)의 조성과 다르게 되어 있다. 이 때문에, 채널층(200)의 격자 정수(lattice parameter)는, 버퍼층(100)의 격자 정수와는 다르게 되어 있다. 그리고 채널층(200)과 버퍼층(100)의 계면에는, 압축 변형이 생기고 있다. 채널층(200) 및 버퍼층(100)은, 모두 질화물 반도체층이기 때문에, 각각의 층에 분극이 생기고 있다. 이들 2개의 층은, 분극의 강도가 다르게 되어 있다. 채널층(200) 및 버퍼층(100)은, 이러한 계면에 있어서 음의 전하가 양의 전하보다 많게 되는 방향으로 분극(分極)되어 있다.
장벽층(300)은, 채널층(200) 상에 에피택셜 성장하고 있다. 장벽층(300)의 조성은 채널층(200)의 조성과 다르게 되어 있다. 이 때문에, 장벽층(300)의 격자 정수는, 채널층(200)의 격자 정수와는 다르게 되어 있다. 그리고 장벽층(300)과 채널층(200)의 계면에는, 인장(引張) 변형이 생기고 있다. 장벽층(300)도 질화물 반도체층이기 때문에, 분극이 생기고 있다. 장벽층(300)은, 채널층(200)과 분극의 강도가 다르게 되어 있다. 장벽층(300)은, 채널층(200)과의 계면에 있어서 양의 전하가 음의 전하보다 많게 되는 방향으로 분극되어 있다.
캡층(400)은, 장벽층(300)에 에피택셜 성장하고 있다. 캡층(400)의 조성은 장벽층(300)의 조성과 다르게 되어 있다. 이 때문에, 캡층(400)의 격자 정수는, 장벽층(300)의 격자 정수와는 다르게 되어 있다. 그리고 캡층(400)과 장벽층(300)의 계면에는, 압축 변형이 생기고 있다. 캡층(400)도 질화물 반도체층이기 때문에, 분극이 생기고 있다. 캡층(400)은, 장벽층(300)과 분극의 강도가 다르게 되어 있다. 캡층(400)은, 장벽층(300)과의 계면에 있어서 음의 전하가 양의 전하보다 많게 되는 방향으로 분극되어 있다.
본 실시 형태에서는, 버퍼층(100)은, i형 AlxGa1 － xN으로 이루어진다. 채널층(200)은, i형 GaN층을 포함한 복수 층의 적층 구조를 가지고 있다. 장벽층(300)은, i형 AlzGa1 － zN으로 이루어진다. 캡층(400)은, i형 GaN층으로 이루어진다. 그리고, x＜z이다.
본 실시 형태에 있어서, 전계 효과 트랜지스터(10)는, 제1 불순물층(530) 및 제2 불순물층(540)을 가지고 있다. 제1 불순물층(530)은, 전계 효과 트랜지스터(10)의 소스이며, 제2 불순물층(540)은, 전계 효과 트랜지스터(10)의 드레인이다. 제1 불순물층(530) 및 제2 불순물층(540)은, 모두, 캡층(400), 장벽층(300), 및 채널층(200)의 상부, 장벽층(300), 및 캡층(400)에 형성되어 있다. 제1 불순물층(530) 및 제2 불순물층(540)은, 예를 들면 불순물을 이온 주입하는 것에 의해, 형성된다. 예를 들면, 전계 효과 트랜지스터(10)가 n형 트랜지스터인 경우, 제1 불순물층(530) 및 제2 불순물층(540)이 가지는 불순물은, Si이며, 전계 효과 트랜지스터(10)가 p형 트랜지스터인 경우, 제1 불순물층(530) 및 제2 불순물층(540)이 가지는 불순물은, Mg이다.
또한, 캡층(400) 중 제1 불순물층(530)으로 이루어진 영역 상에는, 소스 전극(532)이 형성되어 있고, 캡층(400) 중 제2 불순물층(540)으로 이루어진 영역 상에는, 제2 불순물층(540)이 형성되어 있다.
그리고, 장벽층(300)과 채널층(200)의 계면 중, 제1 불순물층(530)으로 이루어진 영역, 및 제2 불순물층(540)으로 이루어진 영역에는, 2 차원 전자 가스(2 DEG; 2-Dimensional Electron Gas)가 형성되어 있다. 다만, 이 계면 중, 게이트 절연막(510) 아래에 위치하는 부분에는, 2 DEG는 형성되어 있지 않다. 이 때문에, 전계 효과 트랜지스터(10)는, 노멀리-오프형(normally-off type)이 된다. 그리고, 게이트 전극(520)에 문턱치 이상의 전압이 입력되면, 장벽층(300)과 채널층(200)의 계면 중 게이트 절연막(510) 아래에 위치하는 부분에도, 2 DEG가 형성된다. 이것에 의해, 전계 효과 트랜지스터(10)는 온(on) 된다.
또한, 캡층(400) 중 게이트 전극(520), 소스 전극(532), 또는 드레인 전극(542)에 덮여져 있지 않은 영역은, 보호 절연막(600)에 의해서 덮여 진다. 보호 절연막(600)은, 예를 들면 SiN막이다. 또한 보호 절연막(600)은, 게이트 전극(520), 소스 전극(532), 및 드레인 전극(542) 각각의 가장자리(edge)도 덮여 진다.
도 2는, 채널층(200)의 구성을 나타내는 단면도이다. 채널층(200)은, 적어도 제1 층(202), 제2 층(204), 및 제3 층(206)의 적층 구조를 가지고 있다. 즉 채널층(200)은, 더블 헤테로 구조(double hetero structure)를 가지고 있다. 제2 층(204)는, 제1 층(202) 및 제3 층(206)보다, 전자 친화력이 크다. 본 실시 형태에서는, 제1 층(202) 및 제3 층(206)은, i형 GaN층이며, 제2 층(204)는 InyGa1 － yN층이다. 여기서, x＜y이다. 그리고, 제1 층(202)의 두께는, 예를 들면 2 nm이상 20 nm이하이며, 제2 층(204)의 두께는, 예를 들면 2 nm 이상 20 nm 이하이며, 제3 층(206)의 두께는, 예를 들면 2 nm 이상 20 nm 이하이다. 또한 제1 층(202)이 없는 경우에서도, 본 발명의 효과를 얻을 수 있다.
또한, 채널층(200)에 있어서의 장벽층(300)과 접하는 영역보다, 전자 친화력이 높은 영역이 장벽층(300)으로부터 떨어지게 형성되어 있으면 좋다. 이를 위해, 예를 들면, 채널층(200)이, InGaN의 In 조성 경사층(In composition gradient material layer)에서 형성되고, In 조성비가 버퍼층(100) 측으로부터 장벽층(300)을 향해 감소하는 것이어도 좋다.
또한, 제3 층(206)은, i－GaN 이외의 재료, 예를 들면 P형 불순물이 도프(dope)된, P-GaN이어도 좋다. P형 불순물이 도프 되면, 음의 공간 전하가 형성되기 때문에, 제3 층(206)의 전도대(conduction band)가 끌어 올려지고, 채널층(200)의 전자는 제3 층(206)으로부터 제2 층(204)으로 모이기 쉬워진다. 이런 점에서, 채널층(200)이, 버퍼층(100) 측으로부터, i－GaN, P－GaN이 순차 적층된 구조여도 좋다.
도 3은, 도 1에 나타낸 전계 효과 트랜지스터(10)를 구성하는 각 층의 전도체의 포텐셜을 나타내는 도이다. 또한 본 도면에서는, 설명을 위해, 채널층(200)을 GaN의 단층 구조로 했다.
도 1에 나타내는 전계 효과 트랜지스터(10)는, MOS 트랜지스터로 해도 동작할 수도 있다. 전계 효과 트랜지스터(10)가 MOS 트랜지스터로서 동작하면, 전계 효과 트랜지스터(10)가 2 DEG를 이용하여 동작하는 경우와 비교하여, 온 저항이 높아진다. 전계 효과 트랜지스터(10)가 MOS 트랜지스터로서 동작하는 것을 방지하기 위해서는, 도 3에 나타내듯이, 게이트 절연막(510)과 캡층(400)의 계면에 있어서의 캡층(400)의 포텐셜(qVmis)을, 장벽층(300)과 채널층(200)의 계면의 포텐셜 EF보다 크게 할 필요가 있다. 또한 캡층(400)이 두꺼워지면, 포텐셜(qVmis)은 낮아진다. 이 때문에, 캡층(400)은, 어느 정도 이하의 두께가 필요하게 된다.
또한, 포텐셜(qVmis)은, 이하의 식(1)에서 나타내진다.
Figure 112012074025061-pat00001
이 때문에, 전계 효과 트랜지스터(10)가 MOS 트랜지스터로서 동작하는 것을 방지하기 위해서는, 이하의 식(2)을 만족하는 것이 바람직하다.
Figure 112012074025061-pat00002
여기서, Vmis：게이트 절연막(510) 아래의 채널층(200)이 MOS 트랜지스터로서 동작할 때의 문턱치 전압, Vappl：게이트 전극(520)에 인가되는 전압, Vth：게이트 전극(520) 아래의 채널층(200)에 2 DEG가 형성되기 위해서 필요한 전압(실제의 GaN-FET에서는 통상, 측정 편의의 관점에서, 드레인 전압 Vd = 10 ~ 15V 인가시에 있어서, 드레인 전류 밀도가 Id = 1mA/mm가 되는 게이트 전압 등을 가지고 문턱치를 정의하는 것이 많다. 이것과 같은 정의에 의해, 본 발명의 FET에 있어서의 문턱치 전압을 정의해도 좋다), Ts：채널층(200)의 두께, Th：장벽층(300)의 두께, Tf：게이트 절연막(510)의 두께이다.
도 4 및 도 5는, 전계 효과 트랜지스터(10)가 MOS 트랜지스터로서 동작하기 시작했다고 해도, 패럴렐 전도(parallel conduction)를 극력 억제(極力 抑制) 하기 위한 방법을 설명하기 위한 도이다. 도 4는, 캡층(400)으로 이루어진 웰(well)의 양자우물 모델(quantum well model)을 나타내고 있다. 게이트 절연막(510) 및 장벽층(300)으로 이루어진 포텐셜 장벽의 높이는, 여기에서는 무한대로 고려된다.
도 5에, 캡층(400)의 두께에 상당하는 우물폭(well width)(W)에 대해서, 서브 밴드(sub-band)의 에너지 En－Ec를 나타냈다. 도 5로부터, 우물폭(W)이 좁아지는 만큼 서브 밴드의 에너지 준위는 높아지고, 채널이 형성되기 어려워지는 것을 알 수 있다. 도 5에서는, 상온의 열에너지(3 kT)가 아울러 구성됐다. 제1 서브 밴드(1=1)에 전자가 열여기(thermal excitation)되어 채널이 형성되지 않기 위해서는, 도 5에서 우물폭(W)은 5 nm이하인 것이 기준이 되는 것을 알 수 있다. 한편, 캡층(400)이 에피텍셜층으로서 기능하기 위해서는, 적어도 1.5 nm이상의 두께가 필요하다. 이러한 이유에 의해서, 캡층(400)의 두께는 1.5 nm이상 5 nm이하인 것이 바람직하다.
도 6은, 도 1에 나타낸 구조를 가지는 전계 효과 트랜지스터(10)에서, 채널층(200)을 GaN의 단층 구조로 한 경우에 있어서, 게이트 전극(520) 아래의 전도체의 포텐셜을 시뮬레이션 한 결과를 나타내고 있다. 이 시뮬레이션에서, 버퍼층(100)을 Al0 .08Ga0 .92 N층으로 하고, 채널층(200)을, 두께가 15 nm의 GaN층으로 했다. 또한, 장벽층(300)을, 두께가 5 nm의 Al0 .23Ga0 .77N으로 하고, 캡층(400)을 두께가 3 nm의 GaN층으로 했다. 게이트 절연막(510)은, 75 nm의 Al2O3로 했다. 도 6에서, 전계 효과 트랜지스터(10)는, 문턱치 Vth~＋2 V정도의 노멀리-오프형(normally-off type)으로 되어 있는 것을 알 수 있다. 또한, Vg=4V에서도, 게이트 절연막(510)과 캡층(400)의 계면에 있어서의 포텐셜은 0V보다 위에 위치하고 있다. 이것으로부터, Vg=4V에서도, 전계 효과 트랜지스터(10)의 MOS 채널은 ON 되어 있지 않은 것을 알 수 있다.
도 7은, 도 1에 나타낸 구조를 가지는 전계 효과 트랜지스터(10)와, 도 6에 나타낸 구조를 가지는 전계 효과 트랜지스터(10) 각각에 있어서, 게이트 전극(520)아래의 전도체의 포텐셜과 캐리어 밀도를 시뮬레이션 한 결과를 나타내고 있다. 이 시뮬레이션에서, 본 실시 형태에 관한 채널층(200)은, GaN층(두께 2 nm)/In0 .15Ga0 .85 N층(두께 8nm)/GaN층(두께 5nm)으로 했다.
이 도면으로부터, 본 실시 형태에 관한 구조는, 도 6에 나타낸 구조와 비교하여, 캐리어량이 증가하고, 또한 채널의 중심이 채널층(200)으로부터 멀어지는 방향으로 이동하고 있는 것을 알 수 있다. 채널의 중심이 채널층(200)으로부터 멀어지면, 캐리어의 이동도가 저하하는 것을 억제할 수 있다.
도 8 및 도 9는, 도 1에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다. 우선, 도 8(a)에 나타내듯이, 기판(미도시) 상에, 버퍼층(100), 채널층(200), 장벽층(300), 및 캡층(400)을, 이 순서로 에피택셜 성장한다.
다음으로, 도 8(b)에 나타내듯이, 캡층(400) 상에, 레지스트 패턴(resist pattern)(50)을 형성한다. 레지스트 패턴(50)은, 캡층(400) 중 게이트 절연막(510)이 형성되는 영역을 덮고 있다. 다음으로, 레지스트 패턴(50)을 마스크로서, 캡층(400), 장벽층(300), 및 채널층(200)의 상부에, 불순물을 이온 주입한다. 다음으로, 채널층(200), 장벽층(300), 및 캡층(400)을 열처리한다. 이것에 의해, 제1 불순물층(530) 및 제2 불순물층(540)이 형성된다.
다음으로, 예를 들면 홈(미도시)을 형성하는 것에 의해, 소자 분리를 행한다.
다음으로, 도 9(a)에 나타내듯이, 캡층(400)의 전면 상에, 게이트 절연막(510) 및 게이트 전극(520)을, 이 순서로 형성한다.
다음으로, 도 9(b)에 나타내듯이, 게이트 전극(520) 상에, 레지스트 패턴(52)을 형성한다. 다음으로, 레지스트 패턴(52)을 마스크로서, 게이트 전극(520) 및 게이트 절연막(510)을 부분적으로 제거한다. 이것에 의해, 게이트 전극(520) 및 게이트 절연막(510)은, 제1 불순물층(530) 상 및 제2 불순물층(540) 상으로부터 제거된다.
그 후, 소스 전극(532) 및 드레인 전극(542)을, 캡층(400) 상에 형성한다. 다음으로, 보호 절연막(600)을 형성한다. 이와 같이 하여, 도 1에 나타낸 전계 효과 트랜지스터(10)가 형성된다.
다음으로, 본 실시 형태의 작용 및 효과에 대해 설명한다. 본 실시 형태에 의하면, 캡층(400)과 장벽층(300)의 계면, 및 채널층(200)과 버퍼층(100)의 계면에는, 압축 변형이 생기고 있다. 이 때문에, 이러한 계면에서는, 음의 전하가 양의 전하보다 많아진다. 또한, 장벽층(300)과 채널층(200)의 계면에는 인장 변형이 생기고 있다. 이 때문에, 이 계면에서는, 양의 전하가 음의 전하보다 많아진다. 따라서, 분극에 기인하여, 게이트 절연막(510)으로부터 버퍼층(100)으로 향하는 방향으로 전계가 발생한다. 이것에 의해, 전계 효과 트랜지스터(10)의 문턱치 전압이 향상된다.
한편, 버퍼층(100)과 채널층(200)의 계면에서는, 음의 전하가 양의 전하보다 많아진다. 이 때문에, 채널을 형성하는 전자는, 장벽층(300) 측으로 밀어붙여진다. 이 상황을 도 6의 전도대의 밴드도(band chart)를 이용하여 설명한다. 도 6의 전도대의 밴드도에 있어서, GaN 채널층의 AlGaN 버퍼층과의 계면 근방에서는, 음의 공간 전하가 많아지기 때문에, 전도대의 포텐셜이 상승해 버린다. 이 때문에, GaN 채널층에 있어서의 전도대는 AlGaN 버퍼층과의 계면에서 위로 끌어당겨지고, 전도대의 기울기(전계)가 커진다. 그 결과, GaN 채널층의 전자는, AlGaN 장벽층에 전계에 의해 모아지게 된다. 전자가 GaN 채널층과 AlGaN 장벽층과의 계면 근방에 존재하면, 계면에서의 산란(散亂)을 받기 쉬워져 전자 이동도가 저하해 버린다. 그 결과, 전계 효과 트랜지스터(10)의 온(on) 저항이 상승해 버린다. 이것에 대해, 본 실시 형태에 있어서 채널층(200)은, 제1 층(202), 제2 층(204), 및 제3 층(206)의 적층 구조를 가지고 있다. 제2 층(204)은, 제1 층(202) 및 제3 층(206)보다 전자 친화력이 크다. 이 때문에, 채널의 전자는, 전자 친화력이 큰 제2 층(204)에 축적하게 되어, AlGaN 장벽층과 GaN 채널층과의 계면근방에서의 채널의 전자를 감소시킬 수 있다. 즉, 채널을 형성하는 전자가, 장벽층(300) 측으로 밀어붙여지는 것을 억제할 수 있다. 따라서, 전계 효과 트랜지스터(10)의 온 저항을 낮게 할 수 있다.
(제2 실시 형태)
도 10은, 제2 실시 형태에 관한 전계 효과 트랜지스터(10)의 구성을 나타내는 단면도이다. 본 실시 형태에 관한 전계 효과 트랜지스터(10)는, 이하의 점을 제외하고, 제1 실시 형태에 관한 전계 효과 트랜지스터(10)와 같은 구성이다.
우선, 캡층(400)은, 게이트 절연막(510) 아래에 위치하는 영역에만 형성되어 있고, 그 외의 영역에서는 제거되어 있다. 또한, 소스 전극(532) 및 드레인 전극(542)은, 장벽층(300) 상에 형성되어 있다.
도 11은, 도 10에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다. 우선, 도 11(a)에 나타내듯이, 버퍼층(100), 채널층(200), 장벽층(300), 캡층(400), 제1 불순물층(530), 및 제2 불순물층(540)을 형성한다. 또한, 캡층(400)의 전면 상에, 게이트 절연막(510) 및 게이트 전극(520)을 형성한다. 이러한 형성 방법은, 제1 실시 형태와 같다.
다음으로, 도 11(b)에 나타내듯이, 게이트 전극(520) 상에, 레지스트 패턴(52)을 형성한다. 다음으로, 레지스트 패턴(52)을 마스크로서, 게이트 전극(520), 게이트 절연막(510), 및 캡층(400)을 이 순서로 에칭한다.
그 후, 소스 전극(532) 및 드레인 전극(542), 및 보호 절연막(600)을 형성한다.
본 실시 형태에 의해서, 제1 실시 형태와 같은 효과를 얻을 수 있다. 또한, 전계 효과 트랜지스터(10)는, 캡층(400) 아래 이외의 영역에서는, 노멀리-온으로 되어 있다. 따라서, 전계 효과 트랜지스터(10)의 온 저항은 낮아진다. 또한, 소스 전극(532) 및 드레인 전극(542)이 오믹 접속(ohmic contact)하기 쉬워진다.
(제3 실시 형태)
도 12는, 제3 실시 형태에 관한 전계 효과 트랜지스터(10)의 구성을 나타내는 단면도이다. 본 실시 형태에 관한 전계 효과 트랜지스터(10)는, 이하의 점을 제외하고, 제1 실시 형태에 관한 전계 효과 트랜지스터(10)와 같은 구성이다.
우선, 캡층(400) 상에 전자 공급층(420)이 형성되어 있다. 전자 공급층(420)은, 질화물 반도체층, 예를 들면 AlwGa1 － wN층이다. 또한, 소스 전극(532) 및 드레인 전극(542)은, 전자 공급층(420) 상에 형성되어 있다.
또한, 전자 공급층(electron supply layer)(420)에는 오목부(concave part)(422)가 형성되어 있다. 오목부(422)는, 저부(bottom part)가 캡층(cap layer)(400)에 도달하고 있다. 본 도면에 나타내는 예에서는, 오목부(422)는, 저부가 캡층(400) 안으로 들어가 있다.
그리고 게이트 절연막(510)은, 오목부(422)의 측면 및 저면, 및 전자 공급층(420) 상(上)중 오목부(422) 주위에 위치하는 부분에 형성되어 있다. 또한, 게이트 전극(520)은, 오목부(422)내, 및 오목부(422) 주위에 위치하는 게이트 절연막(510) 상에 형성되어 있다. 　
도 13 ~ 도 15는, 도 12에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다. 우선 도 13에 나타내듯이, 기판(12) 상에, 버퍼층(100), 채널층(200), 장벽층(300), 캡층(400), 및 전자 공급층(420)을, 이 순서로 에피택셜 성장시킨다.
다음으로 도 14에 나타내듯이, 보호 절연막(600)을 형성한다. 다음으로, 보호 절연막(600) 중, 오목부(422)를 형성해야 할 영역에 위치하는 부분을 제거한다. 다음으로, 보호 절연막(600)을 마스크로서 전자 공급층(420) 및 캡층(400)의 상부를 에칭한다. 이것에 의해, 오목부(422)가 형성된다.
다음으로, 도 15에 나타내듯이, 게이트 전극(520) 및 게이트 전극(520)을 형성한다.
그 후, 보호 절연막(600) 중 소스 전극(532) 및 드레인 전극(542)을 형성해야 할 영역에 위치하는 부분을, 제거한다. 다음으로, 소스 전극(532) 및 드레인 전극(542)을 형성한다.
본 실시 형태에 의해서, 제1 실시 형태와 같은 효과를 얻을 수 있다. 또한, 전계 효과 트랜지스터(10)는, 오목부(422) 아래 이외의 영역에서는, 노멀리-온으로 되어 있다. 따라서, 전계 효과 트랜지스터(10)의 온 저항은 낮아진다.
(제4 실시 형태)
도 16은, 제4 실시 형태에 관한 전자 장치(2)의 회로 구성을 나타내는 도이다. 이 전자 장치(2)는, 제1 ~ 제3 실시 형태 중 어느 하나에 나타낸 반도체 장치(즉, 전계 효과 트랜지스터(10))를 가지고 있다. 이 전자 장치는, 예를 들면 차량에 이용되고 있고, 전자 장치(2), 전원(4), 및 부하(6)를 가지고 있다. 전원(4)은 예를 들면 차량에 탑재되어 있는 배터리이다. 부하(6)는, 예를 들면 차량에 탑재되어 있는 전자 부품, 예를 들면 헤드 램프, 파워 윈도우의 동력원, 차량의 동력원이 되는 모터이다. 그리고 전자 장치(2)는, 전원(4)으로부터 부하(6)에 공급하는 전력을 제어하고 있다.
전자 장치(2)는, 회로 기판(예를 들면 프린트 배선 기판) 상에, 전계 효과 트랜지스터(10)를 가지는 반도체 장치, 반도체 장치(20), 및 제어 회로(30)를 가지는 반도체 장치를 탑재한 것이다. 반도체 장치(20)는, 마이크로 컴퓨터를 가지고 있고, 회로 기판의 배선을 통하여 전계 효과 트랜지스터(10)에 접속하고 있다. 반도체 장치(20)는, 전계 효과 트랜지스터(10)를 제어하고 있다. 상세하게는, 반도체 장치(20)는, 제어 회로(30)에 제어 신호를 입력한다. 그리고 제어 회로(30)는, 반도체 장치(20)로부터 입력된 제어 신호에 따라서, 전계 효과 트랜지스터(10)의 게이트 전극(520)에 신호를 입력한다. 즉 제어 회로(30)는, 전계 효과 트랜지스터(10)를 제어한다. 전계 효과 트랜지스터(10)가 제어되는 것에 의해, 전원(4)으로부터의 전력이, 적당한 부하(6)로 공급된다.
또한 상기한 각 실시 형태에 있어서, 버퍼층(100), 채널층(200), 장벽층(300), 및 캡층(400)은, 변형, 분극의 제원(諸元)을 만족한다면, 각각 InAlN계 재료나, InGaN계 재료여도 좋다.
이상, 도면을 참조하여 본 발명의 실시 형태에 대해 말했지만, 이것들은 본 발명의 예시이며, 상기 이외의 다양한 구성을 채용하는 것도 가능하다.
2 전자 장치
4 전원
6 부하
10 전계 효과 트랜지스터
12 기판
20 반도체 장치
30 제어 회로
50 레지스트 패턴
52 레지스트 패턴
100 버퍼층
200 채널층
202 제1 층
204 제2 층
206 제3 층
300 장벽층
400 캡층
420 전자 공급층
422 오목부
510 게이트 절연막
520 게이트 전극
530 제1 불순물층
532 소스 전극
540 제2 불순물층
542 드레인 전극
600 보호 절연막

Claims (13)

  1. 질화물 반도체로 이루어진 버퍼층과,
    상기 버퍼층 상에 형성되고, 질화물 반도체로 이루어진 채널층과,
    상기 채널층 상에 형성되고, 질화물 반도체로 이루어진 장벽층과,
    상기 장벽층 상에 형성되고, 질화물 반도체로 이루어진 캡층과,
    상기 캡층에 접하도록 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 캡층과 상기 장벽층의 계면, 및 상기 채널층과 상기 버퍼층의 계면에는 압축 변형(compression strain)이 생기고 있고, 상기 장벽층과 상기 채널층의 계면에는 인장 변형(tensile strain)이 생기고 있으며,
    상기 채널층은, 제1 층, 제2 층, 및 제3 층의 적층 구조를 가지고 있고,
    상기 제2 층은, 상기 제1 층 및 상기 제3 층보다 전자 친화력이 큰 반도체 장치.
  2. 질화물 반도체로 이루어진 버퍼층과,
    상기 버퍼층 상에 형성되고, 질화물 반도체로 이루어진 채널층과,
    상기 채널층 상에 형성되고, 질화물 반도체로 이루어진 장벽층과,
    상기 장벽층 상에 형성되고, 질화물 반도체로 이루어진 캡층과,
    상기 캡층에 접하도록 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 캡층, 상기 장벽층, 상기 채널층, 및 상기 버퍼층은 분극되어 있으며,
    상기 캡층과 상기 장벽층의 계면, 및 상기 채널층과 상기 버퍼층의 계면에 있어서, 음의 전하가 양의 전하보다 많게 되어 있고,
    상기 장벽층과 상기 채널층의 계면에 있어서, 양의 전하가 음의 전하보다 많게 되어 있으며,
    상기 채널층은, 제1 층, 제2 층, 및 제3 층의 적층 구조를 가지고 있고, 상기 제2 층은, 상기 제1 층 및 상기 제3 층보다 전자 친화력이 큰 반도체 장치.
  3. AlxGa1 － xN으로 이루어진 버퍼층과,
    상기 버퍼층 상에 형성되고, GaN층, InyGa1 － yN층, 및 GaN층을 이 순서로 적층한 적층 구조를 가지는 채널층과,
    상기 채널층 상에 형성되고, AlzGa1 － zN으로 이루어진 장벽층과,
    상기 장벽층 상에 형성되고, GaN으로 이루어진 캡층과,
    상기 캡층에 접하도록 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고,　
    x＜z 또한 x＜y인 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 캡층은, 두께가 1.5 nm 이상 5 nm 이하인 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 적층 구조는, 더블 헤테로 구조(double hetero structure)를 가지고 있는 반도체 장치.
  6. AlxGa1 － xN으로 이루어진 버퍼층과,
    상기 버퍼층 상에 형성되고, GaN층, InyGa1 － yN층, 및 GaN층을 이 순서로 적층한 적층 구조를 가지는 채널층과,
    상기 채널층 상에 형성되고, AlzGa1 － zN으로 이루어진 장벽층과,
    상기 장벽층 상에 형성되고, GaN으로 이루어진 캡층과,
    상기 캡층에 접하도록 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 캡층은, 두께가 1.5 nm 이상 5 nm 이하인 반도체 장치.
  7. 제 1, 2, 3, 6 항 중 어느 한 항에 있어서,
    상기 장벽층 및 상기 캡층 중 상기 게이트 전극과 겹치지 않는 영역에 형성된 제1 불순물층과,
    상기 장벽층 및 상기 캡층 중, 상기 게이트 전극을 통하여 상기 제1 불순물층과는 반대측에 위치하고, 상기 제1 불순물층과 동일 도전형의 제2 불순물층과,
    상기 제1 불순물층 상에 형성된 소스 전극과,
    상기 제 2 불순물층 상에 형성된 드레인 전극을 구비한 반도체 장치.
  8. 제 1, 2, 3, 6 항 중 어느 한 항에 있어서,
    상기 캡층, 상기 게이트 절연막, 및 상기 게이트 전극은, 상기 장벽층의 일부 상에 형성되어 있고,
    상기 장벽층 중 상기 게이트 전극과 겹치지 않는 영역에 형성된 제1 불순물층과,
    상기 장벽층 중, 상기 게이트 전극을 통하여 상기 제1 불순물층과는 반대측에 위치하고, 상기 제1 불순물층과 동일 도전형의 제2 불순물층과,
    상기 제1 불순물층 상에 형성된 소스 전극과,
    상기 제2 불순물층 상에 형성된 드레인 전극을 구비한 반도체 장치.
  9. 제 1, 2, 3, 6 항 중 어느 한 항에 있어서,
    상기 캡층 상에 형성되고, 질화물 반도체층인 전자 공급층과,
    상기 전자 공급층에 형성되고, 상기 캡층에 도달하는 오목부를 구비하고,
    상기 게이트 절연막은, 적어도 일부가 상기 오목부의 측면 및 저면에 형성되어 있으며,
    상기 게이트 전극은, 적어도 일부가 상기 오목부에 매립되어 있는 반도체 장치.
  10. 제 1, 2, 3, 6 항 중 어느 한 항에 있어서,
    이하의 식(1)을 만족하는 반도체 장치.
    Figure 112018103279993-pat00003

    여기서, Vmis：상기 게이트 전극 아래의 상기 채널층이 MOS 트랜지스터로서 동작할 때의 문턱치 전압, Vappl：상기 게이트 전극에 인가되는 전압, Vth：상기 게이트 전극 아래의 상기 채널층에 2 DEG(2-Dimensional Electron Gas)가 형성되기 위해서 필요한 전압, Ts：상기 캡층의 두께, Th：상기 장벽층의 두께, Tf：상기 게이트 절연막의 두께.
  11. 질화물 반도체로 이루어진 버퍼층을 형성하는 공정과,
    상기 버퍼층 상에, 질화물 반도체로 이루어진 채널층을 형성하는 공정과,
    상기 채널층 상에, 질화물 반도체로 이루어진 장벽층을 형성하는 공정과,
    상기 장벽층 상에, 질화물 반도체로 이루어진 캡층을 형성하는 공정과,
    상기 캡층에 접하도록, 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 공정을 구비하며,
    상기 캡층, 상기 장벽층, 상기 채널층, 및 상기 버퍼층의 조성을 제어하는 것에 의해, 상기 캡층과 상기 장벽층의 계면, 및 상기 채널층과 상기 버퍼층의 계면에 압축 변형이 생기게 하고, 또한, 상기 장벽층과 상기 채널층의 계면에 인장 변형이 생기게 하며,
    상기 채널층은, 제1 층, 제2 층, 및 제3 층의 적층 구조를 가지고 있고, 상기 제1 층, 상기 제2 층, 및 상기 제3 층의 조성을 제어하는 것에 의해, 상기 제2층의 전자 친화력을, 상기 제1 층 및 상기 제3 층의 전자 친화력보다 크게 하는 반도체 장치의 제조 방법.
  12. 질화물 반도체로 이루어진 버퍼층을 형성하는 공정과,
    상기 버퍼층 상에, 질화물 반도체로 이루어진 채널층을 형성하는 공정과,
    상기 채널층 상에, 질화물 반도체로 이루어진 장벽층을 형성하는 공정과,
    상기 장벽층 상에, 질화물 반도체로 이루어진 캡층을 형성하는 공정과,
    상기 캡층에 접하도록, 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 공정을 구비하며,
    상기 캡층, 상기 장벽층, 상기 채널층, 및 상기 버퍼층은 분극되어 있고,
    상기 캡층, 상기 장벽층, 상기 채널층, 및 상기 버퍼층의 조성을 제어하는 것에 의해, 상기 캡층과 상기 장벽층의 계면, 및 상기 채널층과 상기 버퍼층의 계면에 있어서, 음의 전하를 양의 전하보다 많게 하고, 또한, 상기 장벽층과 상기 채널층의 계면에 있어서, 양의 전하를 음의 전하보다 많게 하며,
    상기 채널층은, 제1 층, 제2 층, 및 제3 층의 적층 구조를 가지고 있고, 상기 제1 층, 상기 제2 층, 및 상기 제3 층의 조성을 제어하는 것에 의해, 상기 제2층의 전자 친화력을, 상기 제1 층 및 상기 제3 층의 전자 친화력보다 크게 하는 반도체 장치의 제조 방법.
  13. AlxGa1 － xN으로 이루어진 버퍼층을 형성하는 공정과,
    상기 버퍼층 상에, GaN층, InyGa1 － yN층(다만 x＜y), 및 GaN층을 이 순서로 적층한 적층 구조를 가지는 채널층을 형성하는 공정과,
    상기 채널층 상에, AlzGa1 －zN(다만 x＜z)으로 이루어진 장벽층을 형성하는 공정과,
    상기 장벽층 상에, GaN으로 이루어진 캡층을 형성하는 공정과,
    상기 캡층에 접하도록, 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
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