KR101915219B1 - 실리콘 광전소자의 제조방법 - Google Patents
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Abstract
본 발명의 일 관점에 따르면, 실리콘 광전소자의 기판 상에 스핀 코팅 공정으로 도펀트 물질을 함유하는 층을 형성하고 패터닝함으로써 제 1 웰(well)을 형성하기 위한 영역을 덮는 상기 도펀트 물질을 함유하는 패턴을 형성하는 제 1 단계; 상기 기판 및 상기 도펀트 물질을 함유하는 패턴을 덮는 제 1 캐핑막을 형성하는 제 2 단계; 및 상기 제 1 캐핑막을 제거하지 않은 상태에서 제 1 어닐링 공정을 수행함으로써, 상기 도펀트 물질을 함유하는 패턴으로부터 도펀트가 상기 기판 밖으로 확산되었다가 상기 기판 중에서 상기 제 1 웰을 형성하기 위한 영역 이외의 영역으로 다시 들어가는 것을 방지하면서, 상기 도펀트 물질을 함유하는 패턴으로부터 상기 기판 내로 도펀트를 확산시켜 상기 제 1 웰을 형성하는 제 3 단계;를 포함하는, 실리콘 광전소자의 제조방법을 제공한다.
Description
본 발명은 실리콘 광전소자의 제조방법에 관한 것으로서, 더 상세하게는 실리콘 광전소자의 웰을 형성하는 방법에 관한 것이다.
실리콘 반도체 기술의 눈부신 발전으로 인해 컴퓨터 중앙처리 장치, DRAM, SRAM등의 속도가 점점 빨라지고 있다. 이러한 반도체 칩의 속도가 증가하고 있지만 이들을 연결되어 각각의 반도체 칩들 간의 통신하는 속도는 정체되고 있다. 이러한 어려움을 극복하는 방안으로 칩들 간의 통신을 빛으로 하는 방안들이 제시되고 있는바, 실리콘 광전소자는 이러한 방안들 중의 일 예이다. 실리콘 광전소자를 구성하는 도핑영역(well)은 제조비용을 절감하면서도 정밀한 웰 깊이과 농도 제어가 필요하며, 제조공정의 균일도 및 재현성이 우수해야 하며, 누설전류의 억제 및 노이즈 저감이 필수적으로 요구되고 있다.
본 발명은 제조비용을 절감하면서도 정밀한 웰 깊이과 농도 제어가 가능하며, 제조공정의 균일도 및 재현성이 우수하며, 누설전류의 억제 및 노이즈 저감이 구현될 수 있는 실리콘 광전소자의 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 실리콘 광전소자의 제조방법을 제공한다. 상기 실리콘 광전소자의 제조방법은 실리콘 광전소자의 기판 상에 스핀 코팅 공정으로 도펀트 물질을 함유하는 층을 형성하고 패터닝함으로써 제 1 웰(well)을 형성하기 위한 영역을 덮는 상기 도펀트 물질을 함유하는 패턴을 형성하는 제 1 단계; 상기 기판 및 상기 도펀트 물질을 함유하는 패턴을 덮는 제 1 캐핑막을 형성하는 제 2 단계; 및 상기 제 1 캐핑막을 제거하지 않은 상태에서 제 1 어닐링 공정을 수행함으로써, 상기 도펀트 물질을 함유하는 패턴으로부터 도펀트가 상기 기판 밖으로 확산되었다가 상기 기판 중에서 상기 제 1 웰을 형성하기 위한 영역 이외의 영역으로 다시 들어가는 것을 방지하면서, 상기 도펀트 물질을 함유하는 패턴으로부터 상기 기판 내로 도펀트를 확산시켜 상기 제 1 웰을 형성하는 제 3 단계;를 포함한다.
상기 실리콘 광전소자의 제조방법에서, 상기 제 2 단계;는 스핀 코팅 공정으로 상기 제 1 캐핑막을 형성하는 단계;를 포함하며, 상기 제 3 단계;는 상기 제 1 캐핑막과 상기 도펀트 물질을 함유하는 패턴이 상기 제 1 어닐링 공정을 수행할 때 상기 스핀 코팅 공정의 용매가 빠져나가면서 함께 수축 변성되는 단계;를 포함할 수 있다.
상기 실리콘 광전소자의 제조방법은, 상기 제 3 단계 이후에, 상기 제 1 캐핑막 및 상기 도펀트 물질을 함유하는 패턴을 제거한 후에 제 2 어닐링 공정을 수행함으로써, 상기 제 1 웰로부터 상기 기판 내로 도펀트를 더 확산시켜 제 2 웰을 형성하는 제 4 단계;를 더 포함할 수 있다.
상기 실리콘 광전소자의 제조방법에서, 상기 제 4 단계;는, 상기 제 1 캐핑막 및 상기 도펀트 물질을 함유하는 패턴을 제거한 후에 상기 제 2 어닐링 공정을 수행하기 전에, 상기 제 1 웰로부터 도펀트가 상기 기판 밖으로 확산되었다가 상기 기판 중에서 상기 제 2 웰을 형성하기 위한 영역 이외의 영역으로 다시 들어가는 것을 방지하도록, 상기 기판 및 상기 제 1 웰을 덮는 제 2 캐핑막을 형성하는 단계;를 더 포함할 수 있다.
상기 실리콘 광전소자의 제조방법에서, 상기 제 1 웰은 상기 제 2 웰보다 농도가 더 높으며, 상기 제 2 웰은 상기 제 1 웰보다 정션 깊이가 더 깊을 수 있다.
상기 실리콘 광전소자의 제조방법에서, 상기 제 1 웰은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수백 nm이며, 상기 도펀트의 최대 농도가 1020/cm3이며, 상기 제 2 웰은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수 ㎛이며, 상기 도펀트의 최대 농도가 1017/cm3일 수 있다.
상기 실리콘 광전소자의 제조방법에서, 상기 제 1 어닐링 공정은 급속 열처리 공정(RTA: Rapid Thermal Annealing)을 포함하며, 상기 제 2 어닐링 공정은 퍼니스(Furnace) 열처리 공정을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제조비용을 절감하면서도 정밀한 웰 깊이과 농도 제어가 가능하며, 제조공정의 균일도 및 재현성이 우수하며, 누설전류의 억제 및 노이즈 저감이 구현될 수 있는 실리콘 광전소자의 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 제조방법으로 구현된 실리콘 광전소자의 단면을 도해하는 도면이고, 도 2는 본 발명의 일 실시예에 따른 제조방법으로 구현된 실리콘 광전소자에서 도핑영역을 도해하는 도면이다.
도 3 및 도 4는 본 발명의 비교예에 의한 실리콘 광전소자의 제조방법을 도해하는 도면들이다.
도 5 내지 도 9는 본 발명의 일 실시예에 의한 실리콘 광전소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 10은 본 발명의 비교예에 의한 실리콘 광전소자의 제조방법에서 발생할 수 있는 오토도핑 현상을 도해하는 도면이다.
도 3 및 도 4는 본 발명의 비교예에 의한 실리콘 광전소자의 제조방법을 도해하는 도면들이다.
도 5 내지 도 9는 본 발명의 일 실시예에 의한 실리콘 광전소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 10은 본 발명의 비교예에 의한 실리콘 광전소자의 제조방법에서 발생할 수 있는 오토도핑 현상을 도해하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 제조방법으로 구현된 실리콘 광전소자의 단면을 도해하는 도면이고, 도 2는 본 발명의 일 실시예에 따른 제조방법으로 구현된 실리콘 광전소자에서 도핑영역을 도해하는 도면이다.
도 1 및 도 2를 참조하면, 실리콘 광전소자(100)를 구성하는 핵심 도핑영역(well)은 총 3가지로 구성될 수 있다. 제 1 웰인 고농도층(22, Heavily Doped Well)은 아발란치 다이오드를 구성하는 P-N 영역 중 높은 도핑 농도와 얇은 구조를 가지는 영역이며, 제 2 웰인 저농도층(24, Lightly Doped Well)은 아발란치 다이오드(Avalanche Diode)를 구성하는 P-N 영역 중 낮은 도핑 농도와 깊은 구조를 가지는 영역이며, 제 3 웰인 보호링층(26, Guard-Ring Well)은 아발란치 다이오드의 고농도층(22)의 모서리 전계에 의해 원하지 않는 이른 항복현상(Breakdown)이 발생하지 않도록 P-N 영역 바깥영역에 링(Ring) 형태로 감싸주는 영역이며, 고농도층(22)과 같은 타입(Type)의 도펀트를 사용하며 전계를 낮추기 위해 낮은 도핑농도와 깊은 구조를 가진다. 실리콘 광전소자(100)를 구성하는 상술한 도핑영역(well)은 기판(10) 상에 성장한 에피택셜층(20) 내에 형성된다. 실리콘 광전소자(100)에서 에피택셜층(20)은 넓은 의미에서 기판으로 이해될 수 있다.
이 외에도, 실리콘 광전소자(100)는 도핑영역(well)이 형성된 기판 상에 폴리실리콘 저항 구조체(72), 콘택 및 패드 구조체(76), 배선 및 층간절연 구조체(74) 및 패시베이션 구조체(78)를 포함하며, 도핑영역(well)이 형성된 기판 하에 후면 배선 구조체(14) 및 절연 구조체(12)를 더 포함할 수 있다.
도 3 및 도 4는 본 발명의 비교예에 의한 실리콘 광전소자의 제조방법을 도해하는 도면들이다.
도 3 및 도 4를 참조하면, 이온주입(Implantation) 공정으로 실리콘 광전소자의 웰(27)을 형성하고(도 3), 이온주입 공정 후 도펀트 확산(Drive-In) 공정으로 웰(27)의 폭과 깊이를 제어한다(도 4).
예를 들어, 마스크 패턴(32)의 노출된 영역에 이온주입 공정을 수행하여 에피택셜층(20) 내에 웰(27)을 형성한다. 낮은 농도와 깊은 구조를 가지는 저농도의 웰은 높은 에너지와 낮은 도즈 조건의 이온주입 공정을 수행한 후에 퍼니스(Furnace) 열처리 공정으로 도펀트를 확산시켜 형성할 수 있다. 높은 농도와 얕은 구조를 가지는 고농도의 웰은 낮은 에너지와 높은 도즈 조건의 이온주입 공정을 수행한 후에 급속열처리(RTA) 공정으로 도펀트를 확산시켜 형성할 수 있다. 낮은 농도와 깊은 구조를 가지는 보호링층은 높은 에너지와 낮은 도즈 조건의 이온주입 공정을 수행한 후에 퍼니스(Furnace) 열처리 공정으로 도펀트를 확산시켜 형성할 수 있다.
이온주입 공정을 이용하여 웰을 형성하는 경우, 정밀한 웰의 깊이과 농도 제어가 가능하며, 균일도와 재현성이 우수하며, 측면 확산이 작다는 장점이 있는 반면에, 제조 장치가 고가이며, 가속된 이온에 의해 이온주입 챔버 등으로부터 금속 이온이 소자로 유입되어 소자의 성능이 저하되며, 이온주입 진행 중 발생되는 이온 충돌로 결함이 발생하여, 누설전류 성능이 열화되고 노이즈 특성(Dark Count)이 저하되는 문제점이 발생한다.
이온주입 공정에 의한 영향성을 줄이기 위해 확산 웰(Diffused Well) 공정을 사용할 수 있다. 예를 들어, POCl3를 이용한 공정을 사용할 수 있으나, 다만, N 타입 도핑에 한정되는 공정이며, 고온의 열공정으로 얕은 웰(shallow well) 형성이 불가능하다는 문제점이 있다.
본 발명자는 도펀트 물질을 함유하는 층을 스핀 코팅 공정으로 제공함으로써 이러한 기술적 과제를 극복하고자 한다. 이러한 공정은 저가 공정이며, RTP 공정을 활용하여 얕은 웰 형성이 가능하며 결함 발생을 방지할 수 있어 누설전류 특성이 개선되고 노이즈 특성 열화를 방지할 수 있다. 그러나, 정밀한 농도 제어가 어려우며, 공정 진행 후 디멘션(dimension) 오차가 발생하며, 균일도 및 재현성이 상대적으로 우수하지 못하므로 본 발명의 기술적 사상을 제안하여 이를 개선하고자 한다.
도 5 내지 도 9는 본 발명의 일 실시예에 의한 실리콘 광전소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 5 및 도 6을 참조하면, 실리콘 광전소자의 기판(20) 상에 스핀 코팅 공정으로 도펀트 물질을 함유하는 층(50)을 형성하고 포토레지스트 패턴(40)을 이용하여 패터닝함으로써, 제 1 웰을 형성하기 위한 영역(A)을 덮는 도펀트 물질을 함유하는 패턴(50a)을 형성한다. 도펀트 물질을 함유하는 층(50)은 스핀 코팅 공정으로 형성한 후에 저온 베이킹(baking) 공정을 수행하여 경화시킬 수 있다. 실리콘 광전소자를 구성하는 도핑영역(well)은 기판(10) 상에 성장한 에피택셜층(20) 내에 형성된다. 실리콘 광전소자에서 에피택셜층(20)은 넓은 의미에서 기판으로 이해될 수 있다.
도 7을 참조하면, 기판(10, 20) 및 도펀트 물질을 함유하는 패턴(50a)을 덮는 제 1 캐핑막(30)을 형성한다. 제 1 캐핑막(30)은 화학적 기상 증착(CVD) 공정으로 형성하거나 스핀 코팅 공정으로 형성할 수 있다. 제 1 캐핑막(30)은, 예를 들어, 산화막이거나 SOG막일 수 있다.
제 1 캐핑막(30)이 화학적 기상 증착(CVD) 공정으로 형성된 산화막인 경우 확산을 방지하는 블로킹 관점에서 유리할 수 있다. 다만, 화학적 기상 증착(CVD) 공정으로 산화막을 형성하는 경우 상대적으로 고온의 장시간 공정이 적용되므로 도펀트 물질을 함유하는 패턴(50a)로부터 도펀트가 확산되어 얕은 웰(shallow well)을 형성하는 것이 어려울 수 있다. 따라서, 기판(20)에 얕은 웰(shallow well)을 형성하고자 하는 경우, 제 1 캐핑막(30)은 스핀 코팅 공정으로 형성된 SOG막인 것이 바람직하다. SOG막의 형성 공정은 상대적으로 저온 공정이기 때문이다.
제 1 캐핑막(30)을 형성한 이후에, 제 1 캐핑막(30)을 제거하지 않은 상태에서 제 1 어닐링 공정을 수행함으로써, 도펀트 물질을 함유하는 패턴(50a)으로부터 도펀트가 기판(20) 밖으로 확산되었다가 기판(20) 중에서 제 1 웰을 형성하기 위한 영역 이외의 영역(도 5의 B)으로 다시 들어가는 것을 방지하면서, 도펀트 물질을 함유하는 패턴(50a)으로부터 기판(20) 내로 도펀트를 확산시켜 상기 제 1 웰(22)을 형성한다.
제 1 웰(22)은 실리콘 광전소자(100)에서 높은 농도와 얕은 구조를 가지는 고농도의 얕은 웰(shallow well)일 수 있다. 예를 들어, 제 1 웰(22)은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수백 nm이며, 상기 도펀트의 최대 농도가 1020/cm3일 수 있다.
상기 제 1 어닐링 공정은 급속 열처리 공정(RTA: Rapid Thermal Annealing)을 포함할 수 있다. 도펀트 물질을 함유하는 패턴(50a)이 상기 어닐링 공정을 수행할 때 수축 변성(deformation)이 발생할 수 있는데, 이 경우, 제 1 캐핑막(30)과 도펀트 물질을 함유하는 패턴(50a) 간의 막질 간 응력이 발생하여 필링(peeling)이 일어날 수 있다. 만약, 제 1 캐핑막(30)이 스핀 코팅 공정으로 구현된 SOG막으로 구현되는 경우, 제 1 캐핑막(30)과 도펀트 물질을 함유하는 패턴(50a)이 상기 어닐링 공정을 수행할 때 스핀 코팅 공정의 용매가 제 1 캐핑막(30)과 도펀트 물질을 함유하는 패턴(50a)에서 빠져나가면서 함께 수축 변성되어 이러한 필링 현상을 억제할 수 있다.
도 8 및 도 9를 참조하면, 얕은 웰(shallow well)인 제 1 웰(22)을 형성한 후에, 제 1 캐핑막(30) 및 도펀트 물질을 함유하는 패턴(50a)을 제거한 후에 제 2 어닐링 공정을 수행함으로써, 제 1 웰(22)로부터 기판(20) 내로 도펀트를 더 확산시켜 제 2 웰(24)을 형성한다. 상기 제 2 어닐링 공정은 퍼니스(Furnace) 열처리 공정을 포함할 수 있다. 도 9에서 화살표는 도펀트가 확산되는 양상을 나타낸다.
제 2 웰(24)은 실리콘 광전소자(100)에서 낮은 농도와 깊은 구조를 가지는 저농도의 깊은 웰(deep well)일 수 있다. 제 2 웰(24)은 제 1 웰(22) 보다 농도가 상대적으로 낮으며, 깊이는 상대적으로 크다. 제 2 웰(24)은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수 ㎛이며, 도펀트의 최대 농도가 1017/cm3일 수 있다.
도펀트 물질을 함유하는 패턴(50a)을 제거하지 않은 상태에서 제 2 어닐링을 수행하여 드라이브인(drive-in) 공정을 수행하면 농도의 정확한 제어가 어려운 반면, 도펀트 물질을 함유하는 패턴(50a)을 제거한 후에 제 2 어닐링 공정을 수행하면 농도의 정확한 제어가 가능하다.
한편, 상기 제 2 어닐링 공정을 수행하기 전에, 제 1 웰(22)로부터 도펀트가 기판(20) 밖으로 확산되었다가 기판(20) 중에서 제 2 웰(24)을 형성하기 위한 영역 이외의 영역(도 5의 B)으로 다시 들어가는 것을 방지하도록, 기판(20) 및 제 1 웰(22)을 덮는 제 2 캐핑막(60)을 형성할 수 있다. 제 2 캐핑막(60)은, 예를 들어, 산화막이거나 SOG막일 수 있다.
도 10은 본 발명의 비교예에 의한 실리콘 광전소자의 제조방법에서 발생할 수 있는 오토도핑 현상을 도해하는 도면이다.
도 10을 참조하면, 기판(20) 상에 도펀트 물질을 함유하는 층(51)만을 형성한 후 확산을 진행하는 경우, 기판으로부터 기판 밖으로 확산된 도펀트가 다시 기판으로 들어가는 오토도핑(auto doping)현상이 발생할 수 있다. 오토도핑에 의한 도펀트 확산 경로는 점선 화살표로 표시하였다. 실리콘 광전소자는 구조상 intrinsic 성향을 가지는 에피택셜층(20)을 사용하므로 낮은 농도의 오토도핑에도 심각한 문제가 발생할 수 있으므로 오토도핑 영향을 원천적으로 제거하는 것이 중요하다. 본 발명의 실시예들에 따른 실리콘 광전소자의 제조방법에서는 이러한 오토도핑 현상을 방지하기 위하여, 도 7의 제 1 캐핑막(30)을 도입하거나 도 9의 제 2 캐핑막(60)을 도입하였다.
지금까지 본 발명의 실시예들에 따른 실리콘 광전소자의 제조방법을 설명하였다.
통상적인 CMOS 소자에서, 얕은 웰(shallow well)은 웰 면적이 최대 수 ㎛2 이며, 정션의 최대 깊이가 수백 nm이며, 상기 도펀트의 최대 농도가 1020/cm3이며, 깊은 웰(deep well)은 웰 면적이 수 ㎛2 내지 수십 ㎛2 이며, 정션의 최대 깊이가 수 ㎛이며, 상기 도펀트의 최대 농도가 1017/cm3이다. 웰 형성은 이온주입 공정으로 구현된다.
이에 반하여, 실리콘 광전소자에서, 얕은 웰(shallow well)은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수백 nm이며, 상기 도펀트의 최대 농도가 1020/cm3이며, 깊은 웰(deep well)은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수 ㎛이며, 상기 도펀트의 최대 농도가 1017/cm3이다. 본 발명에서는 이온주입 공정을 적용하지 않고 스핀 코팅 공정으로 도펀트 물질을 함유하는 층을 먼저 형성한 후 어닐링으로 확산시키는 공정을 사용하여 웰을 형성한다. 이러한 SOD 확산 웰 공정에서는 도펀트의 수평 확산으로 디멘션(dimension)의 오차가 발생할 수 있으나, 실리콘 광전소자의 웰 면적이 상대적으로 매우 넓으므로 수평 확산의 영향성이 미비하다. 한편, SOD 코팅의 두께가 불안정하고 오토도핑 현상에 의하여 균일도와 재현성이 저하될 수 있으나, 도펀트 물질을 함유하는 패턴(50a) 및 캐핑막(30, 60) 등을 도입하여 균일도와 재현성을 확보할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20 : 기판
22 : 제 1 웰(얕은 웰)
24 : 제 2 웰(깊은 웰)
30 : 제 1 캐핑막
50 : 도펀트 물질을 함유하는 패턴(SOD)
60 : 제 2 캐핑막
22 : 제 1 웰(얕은 웰)
24 : 제 2 웰(깊은 웰)
30 : 제 1 캐핑막
50 : 도펀트 물질을 함유하는 패턴(SOD)
60 : 제 2 캐핑막
Claims (7)
- 실리콘 광전소자의 기판 상에 스핀 코팅 공정으로 도펀트 물질을 함유하는 층을 형성하고 패터닝함으로써 제 1 웰(well)을 형성하기 위한 영역을 덮는 상기 도펀트 물질을 함유하는 패턴을 형성하는 제 1 단계;
상기 기판 및 상기 도펀트 물질을 함유하는 패턴을 덮도록 스핀 코팅 공정으로 제 1 캐핑막을 형성하는 제 2 단계; 및
상기 제 1 캐핑막을 제거하지 않은 상태에서 제 1 어닐링 공정을 수행함으로써, 상기 도펀트 물질을 함유하는 패턴으로부터 도펀트가 상기 기판 밖으로 확산되었다가 상기 기판 중에서 상기 제 1 웰을 형성하기 위한 영역 이외의 영역으로 다시 들어가는 것을 방지하면서, 상기 도펀트 물질을 함유하는 패턴으로부터 상기 기판 내로 도펀트를 확산시켜 상기 제 1 웰을 형성하는 제 3 단계;
를 포함하며,
상기 제 1 캐핑막과 상기 도펀트 물질을 함유하는 패턴 간의 막질 간 응력으로 발생하는 필링을 억제하기 위하여, 상기 제 3 단계;는 상기 제 1 캐핑막과 상기 도펀트 물질을 함유하는 패턴이 상기 제 1 어닐링 공정을 수행할 때 상기 스핀 코팅 공정의 용매가 빠져나가면서 함께 수축 변성되는 단계;를 포함하는,
실리콘 광전소자의 제조방법. - 삭제
- 제 1 항에 있어서,
상기 제 3 단계 이후에,
상기 제 1 캐핑막 및 상기 도펀트 물질을 함유하는 패턴을 제거한 후에 제 2 어닐링 공정을 수행함으로써, 상기 제 1 웰로부터 상기 기판 내로 도펀트를 더 확산시켜 제 2 웰을 형성하는 제 4 단계;
를 더 포함하는, 실리콘 광전소자의 제조방법. - 제 3 항에 있어서,
상기 제 4 단계;는,
상기 제 1 캐핑막 및 상기 도펀트 물질을 함유하는 패턴을 제거한 후에 상기 제 2 어닐링 공정을 수행하기 전에, 상기 제 1 웰로부터 도펀트가 상기 기판 밖으로 확산되었다가 상기 기판 중에서 상기 제 2 웰을 형성하기 위한 영역 이외의 영역으로 다시 들어가는 것을 방지하도록, 상기 기판 및 상기 제 1 웰을 덮는 제 2 캐핑막을 형성하는 단계;를 더 포함하는, 실리콘 광전소자의 제조방법. - 제 3 항에 있어서,
상기 제 1 웰은 상기 제 2 웰보다 농도가 더 높으며, 상기 제 2 웰은 상기 제 1 웰보다 정션 깊이가 더 깊은 것을 특징으로 하는, 실리콘 광전소자의 제조방법. - 제 5 항에 있어서,
상기 제 1 웰은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수백 nm이며, 상기 도펀트의 최대 농도가 1020/cm3이며, 상기 제 2 웰은 웰 면적이 수백 ㎛2 내지 수만 ㎛2 이며, 정션의 최대 깊이가 수 ㎛이며, 상기 도펀트의 최대 농도가 1017/cm3인, 실리콘 광전소자의 제조방법. - 제 3 항에 있어서,
상기 제 1 어닐링 공정은 급속 열처리 공정(RTA: Rapid Thermal Annealing)을 포함하며, 상기 제 2 어닐링 공정은 퍼니스(Furnace) 열처리 공정을 포함하는, 실리콘 광전소자의 제조방법.
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