KR101904888B1 - 반도체 디바이스들의 Tj 온도 교정, 측정 및 제어 - Google Patents

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Abstract

반도체 다이와 같은 반도체 디바이스는, 상기 다이가 동작하는 동안 상기 반도체 다이의 하나 이상의 위치들에서, 접합 온도, Tj를 스크리닝하는 임베딩된 온도 센서들을 포함하는 것으로 개시된다. 핫 스팟의 온도가, 상기 다이 또는 상기 다이를 포함하는 패키지에 대해 특정된 온도 위인 것으로 검출되면, 상기 다이/패키지는 폐기될 수 있다. 대안으로, 상기 다이의 기능은 상기 핫 스팟들의 온도를 감소시키는 방식으로 변경될 수 있다.

Description

반도체 디바이스들의 Tj 온도 교정, 측정 및 제어{TJ TEMPERATURE CALIBRATION, MEASUREMENT AND CONTROL OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 디바이스들에 관한 것이다.
휴대용 소비자 전자 제품에 대한 강력한 수요 증가는 고용량 저장 디바이스에 대한 필요성을 증가시키고 있다. 플래시 메모리 저장 카드들과 같은 비-휘발성 반도체 메모리 디바이스들은, 디지털 정보 저장 및 교환에 대한 끊임없이 증가하는 요구들을 충족시키기 위해 폭넓게 이용되고있다. 반도체 메모리 디바이스들의 높은 신뢰성 및 대용량에 더하여 휴대성, 범용성 및 견고한 디자인은, 그와 같은 메모리 디바이스들이, 예를 들어, 디지털 카메라들, 디지털 뮤직 플레이어들, 비디오 게임 콘솔들, PDA들 및 셀룰러 폰들을 포함하는 매우 다양한 전자 디바이스들에서의 사용에 있어 이상적으로 되게 한다.
매우 다양한 패키징 구성들이 알려져 있지만, 플래쉬 메모리 저장 카드들은 일반적으로 시스템-인-패키지(SiP: system-in-a-package) 또는 멀티칩 모듈(MCM)로서 제작될 수 있고, 복수의 다이들은 적층된 구성으로 기판상에 장착된다. 종래의 반도체 패키지(20)(몰딩 컴파운드가 없음)의 측면도가 도 1 및 2에서 종래 기술로 도시된다. 통상적인 패키지들은 기판(26)에 장착된 복수의 반도체 다이를 포함한다. 3개의 다이(24, 26 및 28)가 도시되지만, 상기 패키지는 다른 예들에서 3개보다 더 많거나 또는 적은 다이를 포함할 수 있다. 상기 패키지가 메모리 카드로서 또는 메모리 카드 내에 사용되는 경우, 하나 이상의 반도체 다이(예를 들어, 다이 24, 26)는 비-휘발성 메모리 다이일 수 있고, 상기 다이 중 하나(예를 들어, 다이 28)은 ASIC과 같은 제어기 다이일 수 있다. 오프셋을 갖는 모든 다이 각각의 상면(도 1의 종래 기술)에 반도체 다이 층을 형성하거나 또는 스페이서 층(34)에 의해 이격된 적층 구성(도 2의 종래 기술)으로 반도체 다이 층을 형성하는 것이 알려져 있다. 도 1 및 도 2에서 도시되지 않았지만, 상기 반도체 다이는 상기 다이의 상면에 다이 본드 패드들을 구비하도록 형성된다.
기판(28)은, 상부 및 하부 도전층들 사이에 놓여있는 전기적으로 절연인 코어로 형성될 수 있다. 상기 상부 그리고/또는 하부 도전성 층들은 전기적인 리드들 및 접촉 패드들을 포함하는 컨덕턴스 패턴들을 형성하도록 에칭될 수 있다. 와이어 본드들은, 상기 반도체 다이를 상기 기판에 전기적으로 결합하기 위해 상기 반도체 다이(22, 24, 26)의 다이 본드 패드들과 상기 기판(28)의 접촉 패드들 사이에 솔더링(soldering)될 수 있다. 상기 기판상의 전기적인 리드들은 상기 다이와 상기 호스트 디바이스 사이에 전기적인 경로를 차례로 제공한다. 상기 다이와 상기 기판 사이의 전기적인 접속들이 행해지면, 그때 상기 어셈블리는 통상적으로 보호 패키지를 제공하도록 몰딩 컴파운드 내에 둘러싸인다.
반도체 패키지들이 더 작아지고 소요 전력이 증가할 때, 패키지 내의 반도체 다이의 과열이 중요한 관심사가 된다. 특히, 본 발명의 제어기 다이는 임베딩된 고전력 트랜지스터들 및 상기 다이 내의 국부적인 핫 스팟들을 초래하는 다른 컴포넌트들로 구성된다. 증가된 열은, 이러한 컴포넌트들의 노후화를 가속화시킬 뿐 아니라 정규 동작에 영향을 미치고 동일한 다이상의 바로 인접한 회로들의 노후화를 가속화시킨다. 더욱이, 상기 다이에 걸친 매우 불균일한 온도 분포는 상기 다이에 열-기계적 스트레스들을 가한다. 그 결과로서, 상기 다이의 수명은 감소된다.
국부적인 핫 스팟들은 또한 상기 제어기 다이의 패키지 내의 다른 다이 및 컴포넌트들의 동작에 악영향을 끼칠 수 있다. 이러한 문제점은 특히 적층된-다이 메모리 패키지의 경우에 특히 심각할 수 있고, 상기 제어기 다이는 (종래기술인 도 1 및 2에 도시된 것처럼) 가장 위에 있는 메모리 다이의 상면에 직접적으로 적층된다. 메모리 다이는 온도 변화들에 매우 민감하고, 부착된 제어기 다이의 과열은 상기 제어기 다이에 가까운 다이 스택 내의 하나 이상의 메모리 다이의 성능을 열화시킬 수 있다. 이러한 다이를 포함하는 패키지들은 일반적으로 표준 스크린 테스트들을 통과할 수 있지만, 소비자 또는 최종 사용자에 의한 사용에 있어 수용하기에 어려울 정도의 짧은 시간에서는 실패할 수 있다.
핫 스팟들을 식별함에 있어 한 가지 문제점은, 모든 반도체 다이가 동일한 장소에 또는 동일한 정도로 핫 스팟들을 갖지 않는다는 점이다. 반도체 다이의 다수의 제조 단계들 중 각 단계는 일정 정도의 변화를 가진다. 따라서, 예를 들어, 반도체 다이 내에 존재하는 서로 다른 전기적 트레이스들은, 다이마다 다소 좁을 수 있다. 좁은 트레이스 세그먼트는 상기 세그먼트에 걸쳐 높은 저항과 온도를 초래할 것이다. 반도체 다이는, 공급 전압을 사용 전압으로 변환하는 전력 조절기를 더 포함할 수 있다. 프로세스의 변동들로 인해, 이러한 조절기들의 일부는 덜 효율적일 수 있고, 따라서 다른 것들보다 더 가열될 수 있다.
하나의 실시예에서, 본 발명은 반도체 다이(semiconductor die)를 제공하는 방법에 관한 것으로, (a) 상기 반도체 다이 내에 복수의 온도 센서들을 임베딩(embedding)하는 단계와; (b) 동작중인 반도체 다이의 하나 이상의 위치들에서의 온도가 미리결정된 온도를 초과하는지를 결정하도록 상기 반도체 다이가 동작하는 동안 상기 반도체 다이 내의 복수의 온도 센서들 중 하나 이상을 스캐닝하는 단계와; 그리고 (c) 상기 반도체 다이의 하나 이상의 위치들이 상기 미리결정된 온도를 초과한다고 결정할 때 액션들 중 하나를 실행하는 단계를 포함하고, 상기 액션들은: (i) 상기 반도체 다이를 폐기하는 것, (ii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 온도를 감소시키도록 상기 다이의 동작을 변경시키는 것, 그리고 (iii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 반도체 패키지 상에서의 영향(impact)을 감소시키도록 상기 반도체 다이가 포함되는 패키지를 구성하는 것을 포함한다.
다른 예에서, 본 발명은 반도체 패키지에 반도체 다이를 제공하는 방법에 관한 것으로, (a) 복수의 컨택 패드들을 갖는 기판, 및 상기 컨택 패드들과 호스트 디바이스 사이에서 신호들을 통신하는 전기 커플링(electrical coupling)들을 형성하는 단계 - 상기 호스트 디바이스는 상기 반도체 패키지와 통신하고 - 와; (b) 상기 기판상에 상기 반도체 다이를 장착하는 단계 - 상기 반도체 다이는 상기 반도체 다이 내의 복수의 온도 센서들과 복수의 다이 본드 패드들을 포함하고, 상기 복수의 온도 센서들은 상기 복수의 다이 본드 패드들에 전기적을 연결되며 - 와; (c) 상기 다이상의 복수의 다이 본드 패드들을 상기 기판상의 복수의 다이 본드 패드들에 전기적으로 접속하는 단계와; (d) 상기 동작중인 반도체 다이의 하나 이상의 위치들에서의 온도가 미리 결정된 온도를 초과하는지를 결정하도록 상기 기판 상의 상기 전기 커플링들과 접하는 테스트 디바이스를 통해, 상기 반도체 다이가 동작하는 동안, 상기 반도체 다이 내의 하나 이상의 복수의 온도 센서들을 스캐닝하는 단계와; (e) 상기 반도체 다이의 하나 이상의 위치들이 상기 미리결정된 온도를 초과한다고 결정할 때 액션들 중 하나를 실행하는 단계를 포함하고, 상기 액션들은: (i) 상기 반도체 다이 그리고/또는 패키지를 폐기하는 것, 및 (ii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 온도를 감소시키도록 상기 다이의 동작을 변경시키는 것을 포함한다.
다른 예에서, 본 발명은 플래시 메모리 패키지에 플래시 메모리 다이 및 제어기 다이를 제공하는 방법에 관한 것으로, (a) 복수의 컨택 패드들을 갖는 기판, 및 상기 컨택 패드들과 호스트 디바이스 사이에서 신호들을 통신하는 전기 커플링(electrical coupling)들을 형성하는 단계 - 상기 호스트 디바이스는 상기 플래시 메모리 패키지와 통신하고 - 와; (b) 상기 기판상에 상기 플래시 메모리 다이 및 제어기 다이를 장착하는 단계 - 상기 플래시 메모리 다이 및 제어기 다이 각각은 복수의 온도 센서들을 포함하고 - 와; (c) 상기 플래시 메모리 다이 및 제어기 다이 둘다의 온도에 대한 3차원 히트 맵을 제공하도록, 상기 반도체 다이가 동작하는 동안, 상기 플래시 메모리 다이 및 제어기 다이 내의 복수의 온도 센서들 중 하나 이상을 스캐닝하는 단계 - 상기 플래시 메모리 다이 및 제어기 다이 내의 하나 이상의 위치들에서의 온도가 상기 플래시 메모리 다이 그리고/또는 상기 제어기 다이에 대한 미리결정된 온도를 초과하는지를 결정하도록 상기 3차원 히트맵이 사용되고 - 와; 그리고 (d) 상기 반도체 다이의 하나 이상의 위치들이 상기 미리결정된 온도를 초과한다고 결정할 때 액션들 중 하나를 실행하는 단계를 포함하고, 상기 액션들은: (i) 상기 플래시 메모리 다이, 제어기 다이 그리고/또는 플래시 메모리 패키지를 폐기하는 것, 및 (ii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 온도를 감소시키도록 상기 다이의 동작을 변경시키는 것을 포함한다.
도 1 및 도 2는 몰딩 컴파운드가 생략된 2개의 종래의 반도체 패키지 디자인들의 종래 기술 측면도들이다.
도 3은 열-발생 컴포넌트들을 포함하는 반도체 다이의 평면도이다.
도 4는 상기 다이의 x-y 평면 내의 다이의 국부적인 발열을 보여주는 반도체 다이의 히트 맵이다.
도 5는 상기 반도체 다이의 Tj 스캐닝을 위해 반도체 다이에 제공될 수 있는 온도 센서들의 어레이의 제1 실시예의 평면도이다.
도 6는 상기 반도체 다이의 Tj 스캐닝을 위해 반도체 다이에 제공될 수 있는 온도 센서들의 어레이의 제2 실시예의 평면도이다.
도 7 및 도 8은, 각각, 패키지 내의 다이상에 핫 스팟으로부터 열을 발산하는 히트 싱크를 포함하는, 캡슐화이전의 본 발명의 실시예들에 따른 반도체 패키지의 측면도 및 평면도이다.
도 9 및 도 10은, 각각, 제1 다이상의 핫 스팟이 상기 제1 다이가 장착되는 제2 다이 상에 돌출하는 다이 구조를 포함하는, 캡슐화이전의 본 발명의 실시예들에 따른 반도체 패키지의 측면도 및 평면도이다.
도 11 및 도 12는, 각각, 캡슐화이전의 본 발명의 실시예들에 따른 반도체 패키지의 측면도 및 평면도이다.
도 13는 캡슐화이후의 본 발명의 실시예들에 따른 반도체 패키지의 측면도이다.
실시예들은 도 3 내지 13을 참조하여 지금 서술되고, 상기 도 3 내지 13은 상기 다이가 동작하는 동안, 상기 반도체 다이의 하나 이상의 위치들에서, 접합 온도, Tj를 스캐닝하는 임베딩된 온도 센서들을 포함하는 반도체 디바이스, 예를 들어, 반도체 다이에 관한 것이다. 상기 온도 센서들은 다수의 로우들 및 컬럼들을 포함하는 어레이로서 임베딩될 수 있다. 대안으로, 상기 온도 센서들은 상당한 양의 열을 발생시킬 것으로 예상되는 상기 다이 내의 컴포넌트들과 일치하는 위치들에 임베딩될 수 있다.
상기 온도 센서들을 포함하는 상기 반도체 다이는, 예를 들어, 제어기 다이일 수 있지만, 다른 실시예들에서는, 예를 들어, 플래시 메모리 다이와 같은 다른 다이일 수 있다. 상기 온도 센서들을 포함하는 다이는, 웨이퍼로부터 다이싱(dicing)하기 전 또는 후에, 또는 다른 반도체 다이로 반도체 패키지에 패키징한 후에 개별 다이로서 테스트될 수 있다. 상기 다이 또는 상기 다이를 포함하는 패키지에 대해 특정된 온도를 넘는 핫 스팟이 상기 다이에서 검출되면, 상기 다이/패키지는 폐기될 수 있다. 대안으로, 상기 다이의 기능은 상기 핫 스팟의 온도를 감소시키는 방식으로 변경될 수 있다.
본 발명은 많은 서로 다른 형식들로 구현될 수 있고, 그리고 여기에서 서술된 실시예들로 제한되는 것으로 해석되지 않는 것으로 이해된다. 오히려, 이러한 실시예들은, 본 발명이 완성 및 완료되고 본 발명을 통상의 기술자에게 충분히 전달하도록 제공된다. 실제로, 본 발명은 이러한 실시예들의 대안들, 수정들, 및 균등물들을 커버하도록 의도되고, 이러한 실시예들은 첨부된 청구범위들에 의해 정의된 것으로 본 발명의 범위 및 정신 내에 포함된다. 더욱이, 본 발명의 아래의 상세한 설명에서, 많은 특정 세부사항들은 본 발명의 전체적인 이해를 제공하기 위해 서술된다. 하지만, 본 발명은 그와 같은 특정 세부사항들 없이도 실행될 수 있음이 통상의 기술자에게 명확할 것이다.
여기에서 사용될 수 있는 용어들 "상부(top)", "하부(bottom)", "상위(upper)", "하위(lower)", "수직(vertical)" 그리고/또는 "수평(horizontal)"은 단지 편의적인 목적 및 설명의 목적을 가지며, 그리고 참조되는 아이템들은 위치에서 변경될 수 있으므로, 상기 용어들은 본 발명의 설명을 제한하도록 의도되지 않는다.
도 3은, 컴포넌트들(102)로 집합적으로 언급되는 복수의 개별 컴포넌트들(102a, 102b, 102c, 102d, 102f, 102g, 102h)을 포함하는 반도체 다이(100)의 평면도를 도시한다. 상기 반도체 다이(100)는, 예를 들어, ASIC과 같은 제어기 칩일 수 있지만, 다이(100)는 비휘발성 플래시 메모리 칩을 포함하지만 이에 한정되지 않는 다른 타입들의 반도체 다이일 수 있다. 상기 컴포넌트들(102)은, 집적 회로 제조의 증착, 패터닝, 도핑 및 다른 단계들 동안 상기 다이(100) 내의 알려진 방식으로 정의된 다양한 서로 다른 컴포넌트들일 수 있다. 상기 컴포넌트들(102)의 일부 또는 전부는 상기 다이(100)의 동작 동안 열을 발생시킬 수 있다. 일 예로서, 다이(100) 내의 정의된 아날로그 회로들은 높은 전력, 높은 방열 컴포넌트들(high heat-dissipating components)인 것으로 알려진다. 전력 조절기들, 트랜지스터들 및 상대적으로 좁은 전력 트레이스 세그먼트들은 방열 컴포넌트들의 추가적인 예들이다. 컴포넌트들(102)은 이러한 그리고/또는 다른 방열 컴포넌트들을 포함할 수 있다. 히트 맵(heat map)은, 컴포넌트들(102) 중 방열 컴포넌트로 인해 상기 다이(100) 상의 핫 스팟들이 어디에 존재할지 예측하기 위해, 상기 다이(100)의 제한된 엘리먼트 분석에 의해 생성될 수 있다.
접합 온도, Tj는, 특정 주변 온도, Ta에서 상기 정규 동작 동안 상기 컴포넌트들(102)의 전기적 활동으로 인한 상기 다이(100)의 개별 위치(discrete location)들의 온도를 나타낸다. 도 3은 다이(100)에 대해 임의적으로 정의된 직교 축들 x 및 y를 도시한다. Tj는 다이(100) 상의 개별 x-y 위치에 대해 제공될 수 있고, 또한 시간 의존(t)이다. 그와 같이, Tj는 Tj(x, y, t)로서 여기에 기입될 수 있다. 다른 실시예들에서, 온도는 x 및 y축 모두에 수직인 z축(예를 들어, 도 3의 페이지의 안쪽으로/밖으로)의 함수로서, 다이(100)에 대해 또한 정의될 수 있다. 그와 같은 실시예들에서, Tj는 Tj(x, y, z, t)로서 기입될 수 있다. 아래에서 설명된 것처럼, z-축의 함수로서 온도의 고려는, 반도체 다이(100)의 스택의 접합 온도를 분석할 때 또한 사용될 수 있고, 이러한 반도체 다이(100)는 하나 이상의 플래시 메모리 다이 및 제어기 다이를 포함할 수 있다.
본 발명의 실시예들은 다이(100)의 제조 동안 상기 다이(100)의 내부 회로에 임베딩된 온도 센서들의 어레이를 사용하여 동작한다. 이러한 사용을 위한 온도 센서들이 알려지고, 그리고 다이오드, 레지스터 또는 트랜지스터로 형성될 수 있다. 그와 같은 온도 센서들은 다이(100)의 동작 기능에 영향을 미치지 않고 개별 위치 및 개별 시간에서 다이(100)의 온도를 결정할 수 있다. 다이(100)의 일부로서 집적될 수 있는 온도 센서의 예들의 세부사항들은, 예를 들어, "반도체 온도 센서(Semiconductor Temperature Sensor)"를 명칭으로 하는 미국 특허 번호 7,901,134, 및 "반도체 온도 센서(Semiconductor Temperature Sensor)"를 명칭으로 하는 미국의 공개된 특허 출원 번호 2010/0008398에 개시되고, 이 둘 모두 참조로서 본 명세서에 포함된다. 다른 알려진 온도 센서들은 현재 기술에 따라 사용될 수 있다.
도 4는, 예를 들어, 도 3에 도시된 컴포넌트들(102)을 포함하는 상기 다이(100)로부터 생성될 수 있는 가능한 히트 맵을 나타낸다. 더 어두운 그늘진 영역들(105)은, 온도가 더 낮은 그늘진 영역들보다 온도가 높은 것으로 측정된 다이(100)의 x-y 평면 내의 영역들을 나타낸다. 히트 맵(100)은 시간의 기간 동안 Tj 측정들로부터 생성될 수 있거나, 다이(100)의 동작 동안 특정 순간에 측정될 수 있다. 이러한 예에서, 그늘진 영역들 중 하나(105a)는 다이(100)의 사양에 대한 또는 다이(100)가 포함될 패키지에 대한 일정한 미리결정된 온도 임계치를 초과할 수 있다.
도 4의 히트 맵은 임베딩된 온도 센서들(106)의 어레이에 의해 생성될 수 있고, 이것의 실시예들은 도 5 및 6에 도시된다. 도 5의 실시예에서, 온도 센서들(106)(그것들 중 일부가 표시됨)은 M 로우들 및 N 컬럼들의 균일한 어레이로 제공될 수 있고, M 및 N은 변할 수 있다. 상기 어레이 내의 센서들(106)의 수는 열 시뮬레이션 맵핑(thermal simulation mapping)에 의해 예측된 것으로, 상기 다이(100)를 가로지르는 예측된 온도 동질성의 레벨에 의존하여 그리고/또는 방열 컴포넌트들의 수에 의존할 수 있다. 예시들에서, 2 내지 20개의 로우들이 존재할 수 있고 그리고 2 내지 16개의 컬럼들이 존재할 수 있다. 이러한 범위들은 단지 예시들이고, 다른 실시예들에서는 더 많거나 또는 더 적은 수의 로우들 그리고/또는 컬럼들이 존재할 수 있다.
상기 센서들은 도 5에서 도시된 것처럼 대칭적인 그리드를 형성하도록 균등하게 이격될 수 있다. 대안으로, 상기 로우들 그리고/또는 컬럼들은 다른 실시예들에서 서로 불균등하게 이격될 수 있다. 다른 실시예들에서, 상기 센서들은 다이(100)에 걸쳐 상대적으로 균등하게 분포될 수 있지만, 로우들 그리고/또는 컬럼들로 형성되지 않는다.
온도 센서들(106) 각각은 절대 Tj(x, y, t) 온도 값들 및 상기 다이에 걸친 온도 분포를 그 자리에서 측정할 수 있다. 각 온도 센서의 출력은 각 다이 본드 패드들(104)에 제공되는 저항값일 수 있고, 다이 본드 패드들의 일부는 도 3에서 도시되고 표시된다. 대안으로, 상기 출력은 디지털 출력으로 변환될 수 있고 그리고 다이 본드 패드들(104)에 전달될 수 있다. 디지털 출력은, 예를 들어, 센서(106)에서 측정된 온도가 미리결정된 최대 허용가능한 온도값 위인지 또는 아래인지 여부를 나타낼 수 있다. 상기 센서들(106) 각각의 출력은 이후에서 설명된 것처럼 사용된다.
도 6에서 도시된 다른 실시예에서, 온도 센서들(106)은 적어도 상기 다이(100) 상의 예측된 핫 스팟들에 집중될 수 있다. 위에서 알려진 것처럼, 다이 상의 상기 핫 스팟들은, 예를 들어, 다이 설계 또는 프로토타입 다이 제조 및 테스팅 동안 한정된 요소 분석을 사용하여 예측될 수 있다. 이러한 분석으로부터, 일정한 임계치를 넘는 열을 잠재적으로 발생시키는 컴포넌트들(102)은 예측될 수 있고, 그리고 온도 센서(106)는 이러한 컴포넌트들의 위치 또는 그 부근에 제공될 수 있다. 상기 임계 온도는 온도 센서(106)를 수용할 모든 위치들에 대해 동일할 수 있다. 대안으로, 상기 임계 온도들은 서로 다른 컴포넌트들에 대해 서로 다를 수 있다.
도 5의 실시예에서 처럼, 도 6의 온도 센서들(106) 각각은 절대 Tj(x,y,t) 온도 값들을 그 자리에서 측정할 수 있다. 각 온도 센서 출력은 각 다이 본드 패드들(104) 각각에 제공될 수 있고, 다이 본드 패드들 중 일부는 도 3에 도시되고 표시된다. 상기 센서들(106) 각각의 출력은 이후에서 설명된 것처럼 사용된다.
실시예들에서, 온도 센서들(106)로부터 절대 온도를 평가하기 위해, 교정 프로세스는 하나, 둘 또는 임의의 수의 온도 센서들(106)에 대해 수행될 수 있다. 이러한 교정 프로세스는 (아래에서 설명된) 상기 다이(100)의 테스트 단계 이전에 또는 테스트 단계 동안 수행될 수 있고, 그리고 수동으로 또는 자동적으로 수행될 수 있다.
상기 Tj 교정 프로세스는 2개 이상의 알려진 주변 온도들에서 동작하지 않는 다이(100)의 측정들을 포함한다. 예를 들어, 주변 온도는 30℃로 설정될 수 있고 그리고 하나 이상의 센서들(106)의 출력 저항이 결정될 수 있다. 제조 공정에서 변형들을 고려해 볼 때, 주변 온도가 모두 동일하다고 측정함에도 불구하고, 서로 다른 센서들은 서로 다른 저항들을 출력할 수 있다.
상기 프로세스는, 상기 하나 이상의 센서들(106)에 대해, 하나 이상의 서로 다른 주변 온도들, 예를 들어 50℃에서 반복될 수 있다. 상기 센서들(106) 각각에 대한 온도 응답이 일반적으로 선형일 수 있기 때문에, 2개 이상의 측정된 포인트들을 사용하여, 저항 대 온도의 플롯은 각 교정된 센서에 대해 전개될 수 있다. 이러한 플롯은 상기 디바이스(100)의 동작 동안 상기 하나 이상의 센서들의 측정된 출력 저항에 대한 온도의 표시를 허용한다. 특정 온도에 대해 저항 변동성들을 갖지 않는 알려진 온도 센서들(106)이 사용될 수 있음이 이해된다. 그와 같은 온도 센서들(106)이 사용되는 경우에, 상기 교정 프로세스는 생략될 수 있다.
상기에서 서술된 실시예들은, 다양한 방식들로 그리고 패키지 제조에서 다양한 서로 다른 스테이지들에서 상기 다이(100)의 접합 온도를 스크리닝하기 위해 사용될 수 있다. 예를 들어, 상기 다이(100)의 Tj의 스크리닝은, 상기 다이(100)가 많은 다이들(100)을 갖는 웨이퍼의 일부로서, 상기 웨이퍼의 다이싱 이후 개별적인 다이로서, 기판상에 장착(mount)된 다이로서 계속 고정된 동안 그리고/또는 상기 다이(100)가 완료된 반도체 패키지에 포함된 후 수행될 수 있다. 이러한 가능한 Tj 스크리닝 포인트들 각각은 아래에서 설명된다. Tj 스크리닝은 다른 실시예들에서 2개 이상의 이러한 스크리닝 포인트들에서 수행될 수 있음이 이해된다.
Tj 스크리닝은, 상기 다이(100)가 다이들(100)의 웨이퍼의 일부분일 때 수행될 수 있다. 이러한 예에서, 상기 웨이퍼는 척(chuck) 상에서 지지될 수 있고, 프로브들은, 서로 다른 온도 센서들(106)에 연결되는 상기 다이 본드 패드들의 일부 또는 전부를 액세스하도록 사용될 수 있다. 상기 다이(100)가 동작하는 동안, 프로브들은, 특정 주변 온도 Ta에서, 시간 내의 개별 지점 또는 시간 간격 동안 하나 이상의 온도 센서들의 접합 온도 Tj를 판독한다.
이러한 Tj 스크리닝 단계는, 상기 웨이퍼 상의 각각의 다이에서 또는 상기 웨이퍼 상의 하나 이상의 선택 다이 상에서 수행될 수 있다. 더욱이, 이러한 Tj 스크리닝 단계는, 수동으로 또는 하나 이상의 테스팅 프로브들이 병렬로 또는 직렬로 각 센서들(106)의 온도에 액세스할 수 있다. 병렬 판독들이 자동화된 테스팅 어셈블리에 의해 행해질 때, 상기 어셈블리는 한번에 하나의 다이를 테스트할 수 있거나 또는 웨이퍼들 상의 다수의 다이들을 동시에 테스트할 수 있다.
다이(100)의 Tj 스크리닝은, 대안으로, 상기 다이(100)가 상기 웨이퍼로부터 다이싱된 후 대안으로 발생할 수 있다. 이 예에서, 상기 다이(100)는 척(chuck) 상에서 지지될 수 있고, 상기 각 센서들의 온도는 상기에서 서술된 것처럼 수동으로 또는 자동으로 판독된다.
상기 웨이퍼로부터 다이싱하기 전 또는 다이싱한 후에, 상기 다이(100)의 스크리닝으로부터 얻어진 정보는 다양한 방식들로 사용될 수 있다. Tj 스크리닝은, 상기 다이에 대한 사양, 또는 상기 다이가 동작하는 반도체 패키지에 대한 사양을 넘는 온도에서 동작하고 있는 하나 이상의 핫 스팟들(예를 들어, 도 4의 영역 105a)을 다이가 갖는지 드러낼 수 있다. 이러한 정보로부터, 상기 핫 스팟이, 상기 다이의 장애 그리고/또는 상기 다이가 장착되는 패키지의 장애를, 받아들이기 어려울 정도로 짧은 시간에 야기할 수 있는지 여부가 결정될 수 있다.
실시예들에서, 그와 같은 다이를 식별할 때, 상기 다이는 폐기될 수 있다. 대안으로, 상기 다이의 기능은, 상기 하나 이상의 핫 스팟들의 온도를 감소시키는 방식으로 변경될 수 있다. 예를 들어, 상기 다이(100)의 클럭 스피드를 감소시키는 것이 가능할 수 있다. 대안으로 또는 추가로, 특정 컴포넌트들(102) 또는 상기 다이의 특정 영역들에 대한 전력을 선택적으로 턴 오프(turn off)하는 것이 가능할 수 있고, 그 결과 상기 핫 스팟들의 온도를 감소시킨다. 이러한 방식으로 상기 다이(100)의 기능을 수정하는 것은, 상기 다이가 폐기될 수 있는 경우에는 불가능할 수도 있다.
다이 상의 핫 스팟들은 상기 다이의 처리를 위해 너무 뜨겁지 않아야 하지만, 반도체 패키지 내의 다른 것에 놓인 상기 핫 스팟들은 마운팅과 관련하여 고려된다. 이러한 경우에서, 상기 웨이퍼의 다이싱 전에 또는 다이싱 이후에 상기 다이의 Tj 스크리닝은, 정보가 이후 패키징 구성을 결정하기 위해 사용될 수 있는 핫 스팟들의 정도 및 위치를 결정하기 위해 사용될 수 있다. 특히, 다이(100)가 핫 스팟들을 가진다고 알려지면, 상기 핫 스팟들이 패키지의 동작에 역으로 작용할 가능성을 감소시키는 방식으로 패키지 레이아웃을 설계하는 것이 가능할 수 있다.
Tj 스크리닝 정보가 패키징 구성을 결정하기 위해 사용되는 실시예들은 도 7 내지 10을 참조하여 지금 서술될 것이다. 이러한 도면들은 다른 다이(110, 112)에 따라 반도체 패키지(130)에 결합된 다이(100)를 도시한다. 이러한 예에서, 다이(100)는 제어기 다이일 수 있고, 그리고 다이(110, 112)는 플래시 메모리 다이일 수 있다. 플래시 메모리 다이(110, 112)는 온도 센서들(106)을 포함할 수 있고, 다이(100)를 대신하여 또는 다이(100)에 추가로, 상기에서 서술된 것처럼 스캐닝될 수 있다.
상기 패키지(130)는, 상기 다이(110, 112, 100)가 장착되는 기판(114)을 포함한다. 배선 결합들(118)(도 7 내지 10에 도시된 것들 중 일부)이 다이(100, 110, 112)의 다이 결합 패드들(104)과 기판(114) 상의 접촉 패드들(116) 사이에 있는 것으로 제공된다. 다이(110, 112 및 100)으로부터의 신호들은 기판(114)의 하부 표면상의 솔더 볼들(120)을 통해, 상기 패키지(130)와 호스트 디바이스(미도시) 사이에 전송될 수 있다.
솔더 볼들(120)은, 패키지(130)로 하여금 소위 BGA(ball grid array) 패키지 내의 호스트 디바이스의 인쇄 회로 기판에 영구적으로 고정되게 한다. 솔더 볼들 대신에, 알려진 구조의 접촉 손가락들은 소위 LGA(land grid array) 패키지 내의 기판(114)의 바닥 표면상에 제공될 수 있다. 그와 같은 실시예들에서, 접촉 손가락들은, 패키지(130)와 상기 패키지(130)가 착탈가능하게 인서팅되는 호스트 디바이스 간 통신을 가능하게 한다.
도 4의 영역(105a)과 같은 핫 스팟이 온도 센서들(106)에 의해 다이(100) 상에서 검출되면, 그것을 폐기하는 대신 패키지(130) 내의 다이(100)를 사용할 가능성들이 존재할 수 있다. 예를 들어, 패키지(130)에 대한 높이 요구 사항들에 따라, 상기 핫 스팟으로부터 열을 발산하는 것을 돕기 위해 상기 핫 스팟을 덮는 다이(100) 상에 히트 싱크(124)를 장착하는 것도 가능할 수 있다. 히트 싱크(124)는 도시된 것처럼 상기 핫 스팟을 덮을 수 있거나, 또는 다른 실시예들에서, 다이(100)의 전체 표면을 덮을 수도 있다. 상기 히트 싱크는, 예를 들어, 알루미늄, 또는 예를 들어 열전도성 접착제에 의해 다이(100)의 상부 표면에 접착된 알루미늄 합금과 같은 알려진 물질로 형성된 얇은 플레이트일 수 있다.
도 9 및 10은, 영역(105a)과 같은 핫 스팟이 다이(100) 상에 검출되는 또 다른 대안을 도시한다. 이러한 실시예에서, 상기 핫 스팟이 다이(100) 상에 위치되는 것에 따라, 다이(100)가 장착되는 다이(112)의 에지를 넘어 연장하도록 다이(100)를 장착하는 것이 가능할 수 있다. 그렇게 함으로써, 문제가 있는 핫 스팟은 플래시 메모리 다이 위에 직접적으로 놓여지지 않는다. 이것은, 다이(100) 상의 핫 스팟으로부터의 열이 상기 플래시 메모리 다이에 영향을 미칠 가능성을 감소시킬 것이다.
독립적으로 다이(100)를 스크리닝하는 대신에, 다이(100)가 반도체 패키지(130)에 포함된 후 다이(100)가 온도 프로파일에 대해 스크리닝될 수 있다. 이러한 실시예의 반도체 패키지는, 도 7 및 8에서처럼 히트 싱크(124)를 이미 포함하거나 도 9 및 10에서처럼 돌출부(overhang)을 갖도록, 잠재적 핫 스팟들이 어디에 존재하는지에 관한 지식으로 설계될 수 있다. 대안으로, 이러한 실시예에서의 패키지(130)는 도 11 및 12에 도시된 것처럼, 히트 싱크 또는 돌출부없이 제공될 수 있다.
다이(100)가 패키지(130) 내에 장착된 후, 센서들(106) 각각에 연결된 다이 본드 패드들(104)을 직접적으로 액세스함으로써 상기 센서들(106) 각각으로부터 접합 온도 Tj를 테스트하는 것은 계속 가능할 수 있다. 하지만, 상기 다이 본드 패드들(104)은, 예를 들어, 패드들(104)을 결합시키기 위한 와이어 본드들(118)이 이미 형성된 곳에 직접적으로 용이하게 액세스되지 않을 수 있다. 또한, 상기 테스트 구조 프로브들이, 다이(100)의 상부에 장착된 하나 이상의 다이가 존재하는 다이(100)의 다이 본드 패드들(104)에 직접 액세스하는 것은 어려울 수 있다. 그와 같은 실시예들에서, 각 센서들로부터의 온도는, 솔더 볼들(120)이 텍스팅 픽스쳐 상의 테스트 패드들과 접촉하도록 텍스팅 픽스쳐 상에 패키지(130)를 놓음으로써 판독될 수 있다. 상기에서 알 수 있는 것처럼, 솔더 볼들(120)의 일부는 온도 센서들(106)로부터 상기 신호들을 수신하는 다이 본드 패드들(104)에 결합될 수 있다. 따라서, 이러한 신호들은 온도 센서들(106)로부터 텍스팅 픽스처(testing fixture)로 전달될 수 있다.
패키지(130)에 장착되면, 상기 Tj(x, y, t)는 상기에서 서술된 것처럼 다이(100)에 대해 장착될 수 있다. 다이(100) 또는 패키지(130)에 대한 사양을 초과하는 하나 이상의 핫 스팟들을 상기 다이(100)가 포함한다고 결정되면, 패키지(130)는 폐기될 수 있다. 대안으로, 패키지(130)의 동작은, 가능하면, 하나 이상의 핫 스팟들의 온도를 감소시키는 방식으로 변경될 수 있다. 예를 들어, 다이(100)의 클럭 속도를 감소시키는 것이 가능할 수 있다. 대안으로 또는 추가적으로, 특정 컴포넌트들(102) 또는 상기 다이의 특정 영역들에 대한 전력을 턴 오프하는 것이 가능할 수 있어, 상기 핫 스팟들의 온도를 감소시킨다. 다른 대안으로서, 상기 패키지는, 핫 스팟들을 갖는 다이(100)를 제거하고, 상기 핫 스팟들을 갖는 다이를 핫 스팟들을 갖지 않는 다이(100)로 대체함으로써 되찾아질 수 있는 것으로 고려된다.
상기에서 언급한 바와 같이, 온도 센서들(106)은 상기 다이의 x-y 평면의 온도를 결정하기 위해 사용될 수 있다. 하지만, 다른 실시예들에서, 상기 센서들은 다이(100)의 x-y-z 공간에서 3차원 온도 프로파일을 제공하기 위해 z 축을 따르는 다수의 x-y 평면들에서 다이(100) 내에 제공될 수 있다. 다른 대안으로서, 온도 센서들은 패키지(130) 내의 하나 이상의 다이들, 예를 들어, 상기 다이(110, 112 및 100)의 각각에 제공될 수 있다. 그와 같은 실시예들에서, 상기 온도 센서들은 전체 다이 스택의 3차원 공간에 Tj(x, y, z, t)를 제공하기 위해 사용될 수 있다. 이것은 이웃하는 다이 상의 상기 다이의 온도 효과와 함께, 특정 다이(110, 112, 100) 내의 핫 스팟들의 식별을 허용할 것이다.
패키지 제조의 최종 단계는, 상기 다이 및 본드 와이어들을 보호하고 그리고 수분이 상기 패키지에 침투하는 것을 방지하는 몰딩 컴파운드 내의 패키지(130)(도 7 내지 12에 도시됨)를 캡슐화(encapsulate)하는 것이다. 그와 같은 완료된 패키지(150)는 상기에서 서술된 실시예들 중 일부의 패키지(130)에 추가되는 도 13에서 측면도로 도시된다.
완료된 반도체 패키지(150)는 상기에서 서술된 것처럼 테스트 패드들을 갖는 테스팅 픽스쳐 상에 패키지(150)를 장착함으로써 온도에 대해 스크리닝될 수 있다. 상기 패키지 내의 하나 이상의 다이가 상기 다이 또는 패키지에 대한 온도 사양을 초과하는 접합 온도들 Tj를 표시하는 경우, 상기 패키지(150)는 폐기될 수 있다. 가능하면, 상기 패키지(150)의 동작은 상기에서 서술된 것처럼 하나 이상의 핫 스팟들의 온도를 감소시키는 방식으로 변경될 수 있다.
상기에서 서술된 Tj 스캐닝 동작들에 추가하여, 패키지가 고장나고, 패키지(150)의 소비자 또는 최종 사용자에 의해 되돌려 받은 후 패키지 고장 분석을 위해 본 기술이 사용될 수 있다. 이러한 실시예에서, 상기 Tj 스캐닝 동작들은, 상기 패키지 고장을 야기할 수 있거나 상기 패키지 고장의 원인이 될 수 있는 핫 스팟들을 상기 패키지(150)가 나타내는지 여부를 결정하기 위해 사용될 수 있다.
요약하면, 하나의 실시예에서, 본 발명은 반도체 다이(semiconductor die)를 제공하는 방법에 관한 것으로, (a) 상기 반도체 다이 내에 복수의 온도 센서들을 임베딩(embedding)하는 단계와; (b) 동작중인 반도체 다이의 하나 이상의 위치들에서의 온도가 미리결정된 온도를 초과하는지를 결정하도록 상기 반도체 다이가 동작하는 동안 상기 반도체 다이 내의 복수의 온도 센서들 중 하나 이상을 스캐닝하는 단계와; 그리고 (c) 상기 반도체 다이의 하나 이상의 위치들이 상기 미리결정된 온도를 초과한다고 결정할 때 액션들 중 하나를 실행하는 단계를 포함하고, 상기 액션들은: (i) 상기 반도체 다이를 폐기하는 것, (ii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 온도를 감소시키도록 상기 다이의 동작을 변경시키는 것, 그리고 (iii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 반도체 패키지 상에서의 영향(impact)을 감소시키도록 상기 반도체 다이가 포함되는 패키지를 구성하는 것을 포함한다.
다른 예에서, 본 발명은 반도체 패키지에 반도체 다이를 제공하는 방법에 관한 것으로, (a) 복수의 컨택 패드들을 갖는 기판, 및 상기 컨택 패드들과 호스트 디바이스 사이에서 신호들을 통신하는 전기 커플링(electrical coupling)들을 형성하는 단계 - 상기 호스트 디바이스는 상기 반도체 패키지와 통신하고 - 와; (b) 상기 기판상에 상기 반도체 다이를 장착하는 단계 - 상기 반도체 다이는 상기 반도체 다이 내의 복수의 온도 센서들과 복수의 다이 본드 패드들을 포함하고, 상기 복수의 온도 센서들은 상기 복수의 다이 본드 패드들에 전기적을 연결되며 - 와; (c) 상기 다이상의 복수의 다이 본드 패드들을 상기 기판상의 복수의 다이 본드 패드들에 전기적으로 접속하는 단계와; (d) 상기 동작중인 반도체 다이의 하나 이상의 위치들에서의 온도가 미리 결정된 온도를 초과하는지를 결정하도록 상기 기판 상의 상기 전기 커플링들과 접하는 테스트 디바이스를 통해, 상기 반도체 다이가 동작하는 동안, 상기 반도체 다이 내의 하나 이상의 복수의 온도 센서들을 스캐닝하는 단계와; (e) 상기 반도체 다이의 하나 이상의 위치들이 상기 미리결정된 온도를 초과한다고 결정할 때 액션들 중 하나를 실행하는 단계를 포함하고, 상기 액션은: (i) 상기 반도체 다이 그리고/또는 패키지를 폐기하는 것, 및 (ii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 온도를 감소시키도록 상기 다이의 동작을 변경시키는 것을 포함한다.
다른 예에서, 본 발명은 플래시 메모리 패키지에 플래시 메모리 다이 및 제어기 다이를 제공하는 방법에 관한 것으로, (a) 복수의 컨택 패드들을 갖는 기판, 및 상기 컨택 패드들과 호스트 디바이스 사이에서 신호들을 통신하는 전기 커플링(electrical coupling)들을 형성하는 단계 - 상기 호스트 디바이스는 상기 플래시 메모리 패키지와 통신하고 - 와; (b) 상기 기판상에 상기 플래시 메모리 다이 및 제어기 다이를 장착하는 단계 - 상기 플래시 메모리 다이 및 제어기 다이 각각은 복수의 온도 센서들을 포함하고 - 와; (c) 상기 플래시 메모리 다이 및 제어기 다이 둘다의 온도에 대한 3차원 히트 맵을 제공하도록, 상기 반도체 다이가 동작하는 동안, 상기 플래시 메모리 다이 및 제어기 다이 내의 복수의 온도 센서들 중 하나 이상을 스캐닝하는 단계 - 상기 플래시 메모리 다이 및 제어기 다이 내의 하나 이상의 위치들에서의 온도가 상기 플래시 메모리 다이 그리고/또는 상기 제어기 다이에 대한 미리결정된 온도를 초과하는지를 결정하도록 상기 3차원 히트맵이 사용되고 - 와; 그리고 (d) 상기 반도체 다이의 하나 이상의 위치들이 상기 미리결정된 온도를 초과한다고 결정할 때 액션들 중 하나를 실행하는 단계를 포함하고, 상기 액션들은: (i) 상기 플래시 메모리 다이, 제어기 다이 그리고/또는 플래시 메모리 패키지를 폐기하는 것, 및 (ii) 상기 미리결정된 온도를 초과하는 상기 하나 이상의 위치들의 온도를 감소시키도록 상기 다이의 동작을 변경시키는 것을 포함한다.
본 발명의 이전의 상세한 설명은 설명과 서술의 목적으로 표시된다. 개시된 정확한 형태로 본 발명을 제한하거나 배제하는 것이 의도되지 않는다. 많은 수정들 및 변형들이 상기 교시의 관점에서 가능하다. 상기 실시예들은 본 발명의 원리들 및 실제 응용을 가장 잘 설명하기 위해 선택되었고, 그 결과 통상의 기술자로 하여금 여러 실시예들로 그리고 고려된 특별한 사용에 적합하도록 여러 변형들로 본 발명을 가장 잘 사용하도록 할 수 있다. 본 발명의 범위는 첨부된 청구범위들에 의해 한정되도록 의도된다.

Claims (28)

  1. 반도체 패키지 내에 제1 반도체 다이(semiconductor die)를 제공하는 방법에 있어서,
    (a) 상기 제1 반도체 다이 내에 복수의 온도 센서를 임베딩(embedding)하는 단계와;
    (b) 동작중인 상기 제1 반도체 다이의 하나 이상의 위치에서의 온도가 미리결정된 온도를 초과하는지를 결정하도록 상기 제1 반도체 다이가 동작하는 동안 상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계와;
    (c) 상기 제1 반도체 다이의 하나 이상의 위치가 상기 미리결정된 온도를 초과한다고 결정하는 단계와; 그리고
    (d) 상기 제1 반도체 다이가 포함될 패키지를 구성하는 단계로서, 상기 제1 반도체 다이를 제2 반도체 다이 위에 장착하되, 미리 결정된 온도를 초과하는 상기 제1 반도체 다이의 하나 이상의 위치(location)가 상기 제2 반도체 다이의 에지 너머로 돌출(hanging over an adge)되도록 하는, 상기 제1 반도체 다이가 포함될 패키지를 구성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 단계 (d)는, 동작 동안 적어도 상기 미리결정된 온도를 초과하는 상기 제1 반도체 다이의 상기 하나 이상의 위치들 위의 상기 제1 반도체 다이에 히트 싱크를 추가하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 단계 (a)는 제1 수의 로우(row)들 및 제2 수의 컬럼(column)들을 포함하는 온도 센서들의 어레이를 임베딩하는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 단계 (a)는 상기 제1 반도체 다이의 다른 위치들보다 더 뜨거울 것으로 예측되는 위치들에 온도 센서들의 어레이를 임베딩하는 단계를 포함하는, 방법.
  5. 제1항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 다이들의 웨이퍼의 일부인 동안에 수행되는, 방법.
  6. 제5항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 복수의 온도 센서 중 2개 이상을 스캐닝 프로브들을 이용하여 동시에 자동으로 스캐닝하는 단계를 포함하는, 방법.
  7. 제1항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 다이들의 웨이퍼로부터 다이싱(dicing)된 후 그리고 상기 다이가 기판 상에 장착되기 전에 수행되는, 방법.
  8. 제1항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계(b)는 상기 다이가 기판상에 장착된 후 그리고 상기 기판이 배선 결합되기 전에 수행되는, 방법.
  9. 제1항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 기판에 배선 결합된 후 그리고 상기 다이가 캡슐화되기 전에 수행되는, 방법.
  10. 제1항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 캡슐화된 후에 수행되는, 방법.
  11. 제1항에 있어서, 상기 제1 반도체 다이는 제어기 다이인, 방법.
  12. 반도체 패키지에 제어기 다이를 제공하는 방법에 있어서,
    (a) 상기 제어기 다이 내에 복수의 온도 센서를 임베딩(embedding)하는 단계와;
    (b) 상기 제어기 다이의 하나 이상의 위치에서의 온도가 미리결정된 온도를 초과하는지를 결정하도록 상기 제어기 다이 내의 상기 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계와;
    (c) 상기 제어기 다이의 하나 이상의 위치가 상기 미리결정된 온도를 초과한다고 결정하는 단계와; 그리고
    (d) 상기 제어기 다이가 포함될 패키지를 구성하는 단계로서, 상기 제어기 다이를 메모리 다이 위에 장착하되, 미리 결정된 온도를 초과하는 상기 제어기 다이의 하나 이상의 위치(location)가 상기 메모리 다이의 에지 너머로 돌출(hanging over an adge)되도록 하는, 상기 제어기 다이가 포함될 패키지를 구성하는 단계
    를 포함하는 방법.
  13. 반도체 패키지 내에 제1 반도체 다이(semiconductor die)를 제공하는 방법에 있어서,
    (a) 상기 제1 반도체 다이 내에 복수의 온도 센서를 임베딩(embedding)하는 단계와;
    (b) 상기 제1 반도체 다이의 하나 이상의 위치에서의 온도가 미리결정된 온도를 초과하는지를 결정하도록 상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계와;
    (c) 상기 제1 반도체 다이의 하나 이상의 위치가 상기 미리결정된 온도를 초과한다고 결정하는 단계와; 그리고
    (d) 상기 제1 반도체 다이와 제2 반도체 다이가 포함될 패키지를 구성하는 단계로서, 상기 제1 반도체 다이와 제2 반도체 다이를 상하로 장착하되, 미리 결정된 온도를 초과하는 상기 제1 반도체 다이의 하나 이상의 위치(location)가 상기 제2 반도체 다이의 에지 너머에 위치(positioned over an adge)하도록 하는, 상기 제1 반도체 다이와 상기 제2 반도체 다이가 포함될 패키지를 구성하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 단계 (a)는 제1 수의 로우(row)들 및 제2 수의 컬럼(column)들을 포함하는 온도 센서들의 어레이를 임베딩하는 단계를 포함하는, 방법.
  15. 제13항에 있어서,
    상기 단계 (a)는 상기 다이의 다른 위치들보다 더 뜨거울 것으로 예측되는 위치들에 온도 센서들의 어레이를 임베딩하는 단계를 포함하는, 방법.
  16. 제13항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 다이들의 웨이퍼의 일부인 동안에 수행되는, 방법.
  17. 제16항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 복수의 온도 센서 중 2개 이상을 스캐닝 프로브를 이용하여 동시에 자동으로 스캐닝하는 단계를 포함하는, 방법.
  18. 제13항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 다이들의 웨이퍼로부터 다이싱(dicing)된 후 그리고 상기 다이가 기판 상에 장착되기 전에 수행되는, 방법.
  19. 제13항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 기판상에 장착된 후 그리고 상기 기판이 배선 결합되기 전에 수행되는, 방법.
  20. 제13항에 있어서,
    상기 제1 반도체 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 기판에 배선 결합된 후 그리고 상기 다이가 캡슐화되기 전에 수행되는, 방법.
  21. 제12항에 있어서,
    상기 단계 (a)는 제1 수의 로우(row)들 및 제2 수의 컬럼(column)들을 포함하는 온도 센서들의 어레이를 임베딩하는 단계를 포함하는, 방법.
  22. 제12항에 있어서,
    상기 단계 (a)는 상기 제어기 다이의 다른 위치들보다 더 뜨거울 것으로 예측되는 위치들에 온도 센서들의 어레이를 임베딩하는 단계를 포함하는, 방법.
  23. 제12항에 있어서,
    상기 제어기 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 다이들의 웨이퍼의 일부인 동안에 수행되는, 방법.
  24. 제12항에 있어서,
    상기 제어기 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 복수의 온도 센서 중 2개 이상을 스캐닝 프로브를 이용하여 동시에 자동으로 스캐닝하는 단계를 포함하는, 방법.
  25. 제12항에 있어서,
    상기 제어기 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 다이들의 웨이퍼로부터 다이싱(dicing)된 후 그리고 상기 다이가 기판 상에 장착되기 전에 수행되는, 방법.
  26. 제12항에 있어서,
    상기 제어기 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계(b)는 상기 다이가 기판상에 장착된 후 그리고 상기 기판이 배선 결합되기 전에 수행되는, 방법.
  27. 제12항에 있어서,
    상기 제어기 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 기판에 배선 결합된 후 그리고 상기 다이가 캡슐화되기 전에 수행되는, 방법.
  28. 제12항에 있어서,
    상기 제어기 다이 내의 복수의 온도 센서 중 하나 이상을 스캐닝하는 단계 (b)는 상기 다이가 캡슐화된 후에 수행되는, 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101922452B1 (ko) * 2013-02-26 2018-11-28 삼성전자 주식회사 반도체 테스트 장치 및 그 제조 방법
JP2015135875A (ja) * 2014-01-16 2015-07-27 株式会社東芝 半導体パッケージおよび電子機器
US9959936B1 (en) * 2014-03-12 2018-05-01 Marvell International Ltd. Temperature-based memory access
JP6425462B2 (ja) * 2014-08-27 2018-11-21 ルネサスエレクトロニクス株式会社 半導体装置
US9489146B2 (en) * 2014-12-09 2016-11-08 Sandisk Technologies Llc Memory system and method for selecting memory dies to perform memory access operations in based on memory die temperatures
JP2016148610A (ja) * 2015-02-13 2016-08-18 セイコーエプソン株式会社 電子部品搬送装置および電子部品検査装置
CN106326616B (zh) * 2015-06-25 2019-01-15 华邦电子股份有限公司 电子构件的应力估算方法
US9857999B2 (en) 2015-11-09 2018-01-02 Western Digital Technologies, Inc. Data retention charge loss sensor
US9653144B1 (en) * 2016-06-28 2017-05-16 Intel Corporation Apparatuses, methods, and systems for package on package memory refresh and self-refresh rate management
US9811267B1 (en) 2016-10-14 2017-11-07 Sandisk Technologies Llc Non-volatile memory with intelligent temperature sensing and local throttling
KR102325564B1 (ko) 2017-03-08 2021-11-12 삼성전자주식회사 전자 장치의 동적 열 관리 방법
US10401231B2 (en) 2017-03-30 2019-09-03 Nokia Technologies Oy PWB with temperature sensor matrix allowing thermal imaging of the PWB
CN109298833B (zh) 2017-07-24 2021-05-04 三星电子株式会社 存储设备及对包括其的电子设备的温度控制
US10643016B1 (en) * 2017-12-19 2020-05-05 Cadence Design Systems, Inc. System, method and computer program product for design rule awareness associated with die and package electronic circuit co-design
CN110211953A (zh) * 2019-06-06 2019-09-06 深圳佰维存储科技股份有限公司 存储芯片、固态硬盘及其温度控制方法
US11488682B2 (en) 2020-06-24 2022-11-01 Sandisk Technologies Llc Calibration for integrated memory assembly
CN112345119B (zh) * 2020-09-25 2023-07-21 华东光电集成器件研究所 一种半导体晶圆温度标定系统

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4779161A (en) * 1986-01-22 1988-10-18 Ge Company Multi-driver integrated circuit
EP0637078A1 (en) 1993-07-29 1995-02-01 Motorola, Inc. A semiconductor device with improved heat dissipation
US5502838A (en) 1994-04-28 1996-03-26 Consilium Overseas Limited Temperature management for integrated circuits
US6058012A (en) * 1996-08-26 2000-05-02 Compaq Computer Corporation Apparatus, method and system for thermal management of an electronic system having semiconductor devices
US6157244A (en) 1998-10-13 2000-12-05 Advanced Micro Devices, Inc. Power supply independent temperature sensor
DE10135805A1 (de) 2001-07-23 2003-02-13 Infineon Technologies Ag Vorrichtung und Verfahren zur Erfassung einer Zuverlässigkeit von integrierten Halbleiterbauelementen bei hohen Temperaturen
US6908227B2 (en) * 2002-08-23 2005-06-21 Intel Corporation Apparatus for thermal management of multiple core microprocessors
US6603665B1 (en) 2002-09-12 2003-08-05 Hon Hai Precision Ind. Co., Ltd. Heat dissipating assembly with thermal plates
US8037445B2 (en) 2003-08-20 2011-10-11 Hewlett-Packard Development Company, L.P. System for and method of controlling a VLSI environment
US7087439B2 (en) 2003-09-04 2006-08-08 Hewlett-Packard Development Company, L.P. Method and apparatus for thermally assisted testing of integrated circuits
US7191413B2 (en) 2004-01-28 2007-03-13 Gradient Design Automation, Inc. Method and apparatus for thermal testing of semiconductor chip designs
US7282932B2 (en) * 2004-03-02 2007-10-16 Micron Technology, Inc. Compliant contact pin assembly, card system and methods thereof
WO2005119191A1 (en) 2004-06-04 2005-12-15 Infineon Technologies Ag Pn-junction temperature sensing apparatus
US7451064B2 (en) * 2004-10-06 2008-11-11 Hewlett-Packard Development Company, L.P. System and method for logging hardware usage data, and uses for such logged hardware usage data
KR100613170B1 (ko) * 2004-10-12 2006-08-17 삼성전자주식회사 매트릭스 스위치를 이용한 온도 측정 장치, 반도체 패키지및 냉각 시스템
CN100447989C (zh) * 2005-05-18 2008-12-31 新灯源科技有限公司 集成电路封装及其制造方法
US7521985B2 (en) * 2005-07-01 2009-04-21 Semiconductor Components Industries, L.L.C. Method for regulating temperature and circuit therefor
US7259446B2 (en) * 2005-08-25 2007-08-21 Motorola, Inc. Heat sink packaging assembly for electronic components
US7436059B1 (en) * 2006-11-17 2008-10-14 Sun Microsystems, Inc. Thermoelectric cooling device arrays
DE102006056560A1 (de) * 2006-11-30 2008-06-05 Qimonda Ag Verfahren zum Trimmen eines Halbleiter-Bauelements, insbesondere DRAMs, und Halbleiter-Bauelement
US7875985B2 (en) * 2006-12-22 2011-01-25 Qimonda Ag Memory device
US7487012B2 (en) 2007-05-11 2009-02-03 International Business Machines Corporation Methods for thermal management of three-dimensional integrated circuits
JP4960808B2 (ja) 2007-08-30 2012-06-27 セイコーインスツル株式会社 半導体温度センサ
JP2009081246A (ja) 2007-09-26 2009-04-16 Daikin Ind Ltd 半導体実装基板及びその製造方法
US7772691B2 (en) * 2007-10-12 2010-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced wafer level package
WO2009123621A1 (en) 2008-04-01 2009-10-08 Hewlett-Packard Development Company, L.P. Cooling provisioning management in a three-dimensional package
JP2010014445A (ja) 2008-07-01 2010-01-21 Seiko Instruments Inc 半導体温度センサ
US8088634B2 (en) * 2008-11-11 2012-01-03 Johnson Morgan T Methods of adding pads and one or more interconnect layers to the passivated topside of a wafer including connections to at least a portion of the integrated circuit pads thereon
US8486761B2 (en) * 2010-03-25 2013-07-16 Koninklijke Philips Electronics N.V. Hybrid combination of substrate and carrier mounted light emitting devices
US9557370B2 (en) * 2012-02-10 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of improving bump allocation for semiconductor devices and semiconductor devices with improved bump allocation

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