KR101878584B1 - 박막 트랜지스터 디바이스, 이것의 제조 방법, 및 디스플레이 장치 - Google Patents

박막 트랜지스터 디바이스, 이것의 제조 방법, 및 디스플레이 장치 Download PDF

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Abstract

다양한 실시예들이 TFT(thin-film transistor) 디바이스, TFT 디바이스의 제조 방법, 및 TFT 디바이스를 포함하는 디스플레이 장치를 제공한다. ESL(etch stop layer) 재료(5)가 기판(1) 상의 능동 층(4) 상에 형성된다. 전기적 도전성 층 재료가 소스 전극 및 드레인 전극을 형성하기 위해 ESL 재료(5) 상에 형성된다. 전기적 도전성 층 재료는, 소스 전극을 관통하는 제1 비아 홀(91a)을 포함하는 소스 전극의 제1 부분(61)을 형성하기 위해, 및 드레인 전극을 관통하는 제2 비아 홀(92a)을 포함하는 드레인 전극의 제1 부분(62)을 형성하기 위해 패터닝된다. ESL 재료(5)가, 소스 전극을 관통하는 제1 비아 홀(91a)에 연결되는 제1 ESL 비아 홀(91b)을 포함하고 및 드레인 전극을 관통하는 제2 비아 홀(92a)에 연결되는 제2 ESL 비아 홀(92b)을 포함하는 ESL 패턴을 형성하기 위해 패터닝된다.

Description

박막 트랜지스터 디바이스, 이것의 제조 방법, 및 디스플레이 장치{THIN FILM TRANSISTOR DEVICE, MANUFACTURING METHOD THEREOF, AND DISPLAY APPARATUS}
관련 출원에 대한 상호 참조
본 출원은 2014년 12월 3일에 출원된 중국 특허 출원 제 CN201410729803.0에 기초한 우선권을 주장하며, 이 중국 출원 전체 내용은 본 명세서에 참조에 의해 통합된다.
본 개시는 일반적으로 디스플레이 기술의 분야에 관한 것으로, 특히 박막 트랜지스터(TFT) 디바이스, TFT 디바이스의 제조 방법, TFT 디바이스를 포함하는 디스플레이 장치에 관한 것이다.
비정질 실리콘 박막 트랜지스터는 종종 박막 트랜지스터(TFT: thin-film transistor) 디스플레이를 제조하기 위해 사용된다. 그러나, 그러한 디스플레이는 낮은 전자 이동도(예를 들어, 1cm2/V.S 미만임)로 인해 및 가시광 영역에서의 비정질 실리콘의 불투명성 및 강한 감광성으로 인해 제한된 응용들을 갖는다. 유기 발광 다이오드(OLED) 디스플레이 기술, 투명 액정 디스플레이(LCD) 기술, 및 GOA(gate driver on array) 유리 기술과 같은 새롭게 부상하는 기술과 비교하여, 박막 반도체 재료들은 더 높은 전자 이동도, 더 나은 비정질 균일성, 및 감소된 문턱 전압(Vth) 시프트를 제공하는 데에 바람직하다.
금속 산화물 반도체 박막 트랜지스터(산화물 TFT)에서의 금속 산화물 반도체 박막은 낮은 퇴적 온도, 높은 전자 이동도, 및 높은 가시광 투과율을 포함하여 이점들을 제공할 수 있다. 또한, 산화물 TFT의 전자 이동도는 막의 입자 크기에 덜 의존적인데, 즉 문턱 전압(Vth)의 높은 균질성 또는 균일성을 갖는다.
도 1은 종래의 금속 산화물의 박막 트랜지스터 어레이 기판을 도시한 도면이다. 이러한 어레이 기판은 기판(01)상에 형성되는 제1 인듐 주석 산화물(ITO) 층(도 1의 단면도에는 도시되지 않음)을 갖는 기판(01)을 포함한다.
도 1의 어레이 기판은 또한 이하를 포함한다: 제1 ITO 층 상에 형성되는 게이트 전극(02), 게이트 전극(02) 상에 형성되는 게이트 절연층(03), 게이트 절연층(03) 상에 형성되는 금속 산화물 능동 층(04), 금속 산화물 능동 층(04) 상에 형성되는 소스/드레인 전극들(06)과 함께 있는 에칭 정지 층(ESL)(05), 소스/드레인 전극들(06) 상에 형성되는 패시베이션 층(07); 및 패시베이션 층(07) 상에 형성되는 제2 ITO 층(도 1의 단면도에는 도시되지 않음).
도 1에서 상술한 산화물 TFT 어레이 기판을 형성하기 위해서, 다수의 패터닝 공정들이 기판(01) 상에 바라는 층들을 순차적으로 형성하기 위해 사용될 수 있다. 각각의 패터닝 공정은 포토레지스트 층을 코팅하는 단계, 포토레지스트 층을 노출시키도록 마스크를 사용하는 단계, 노출된 포토레지스트 층을 현상하는 단계, 포토레지스트 아래의 원하는 층을 에칭하는 단계, 및 에칭 후에 포토레지스트 층을 제거하는 단계를 포함하는 하나 이상의 공정들을 포함할 수 있다. 제1 ITO 층, 게이트 전극, 능동 층, 에칭 정지 층, 소스/드레인 전극들, 패시베이션 층, 및 제2 ITO 층을 형성하는 경우, 다양한 패터닝 공정들이 다양하고 상이한 마스크들을 사용하여 수행될 수 있다. 따라서, 도 1에서의 산화물 TFT 어레이 기판을 형성하는 경우, 적어도 약 7번의 패터닝 공정이 이용되고, 각각의 패터닝 공정은 상이한 마스크를 사용해야만 한다. 이는 어레이 기판의 제조 비용을 증가시킨다.
개시된 박막 트랜지스터 디바이스들, 제조 방법들, 및 표시 장치는 상술 된 하나 이상의 문제들을 해결하고 또한 본 기술 분야에서 다른 문제를 해결하기 위한 것이다.
본 발명의 일 양태 또는 실시예는 박막 트랜지스터(TFT) 디바이스를 형성하는 방법을 제공한다. 에칭 정지 층(ESL) 재료가 기판 상의 능동 층 상에 형성된다. 전기적 도전성 층 재료는 소스 전극 및 드레인 전극을 형성하기 위해 ESL 재료 상에 형성된다. 전기적 도전성 층 재료는, 소스 전극을 통해 제1 비아 홀을 포함하는 소스 전극의 제1 부분을 형성하기 위해, 및 드레인 전극을 통해 제2 비아 홀을 포함하는 드레인 전극의 제1 부분을 형성하기 위해 패터닝된다. ESL 재료는, 소스 전극을 통해 제1 비아 홀에 연결하는 제1 ESL 비아 홀을 포함하고 또한 드레인 전극을 통해 제2 비아 홀에 연결되는 제2 ESL 비아 홀을 포함하는 에칭 정지 층(ESL) 패턴을 형성하도록 패터닝된다.
선택적으로, ESL을 패터닝하는데 사용되는 마스크는 전기적 도전성 층 재료와 소스 전극 및 드레인 전극 위에 형성되는 패시베이션 층을 패터닝하는 데에 사용되는 마스크들 중 하나이다.
선택적으로, 전기적 도전성 층 재료를 패터닝하기 위해 및 ESL 재료를 패터닝하기 위해, 제1 포토레지스트 층이 전기적 도전성 층 재료 상에 형성되고 또한 전기적 도전성 층 재료를 패터닝하기 위한 마스크를 이용하여 노출된다. 노출된 제1 포토레지스트 층은 이후 제1 포토레지스트 패턴을 형성하도록 현상된다. 전기적 도전성 층 재료는, 소스 전극을 관통하는 제1 비아 홀을 포함하는 소스 전극의 제1 부분을 형성하기 위해, 및 드레인 전극을 관통하는 제2 비아 홀을 포함하는 드레인 전극의 제1 부분을 형성하기 위해 에칭된다. 패시베이션 층 재료가 소스 전극과 드레인 전극을 갖는 기판 위에 형성되고, 패터닝되어 패시베이션 층을 형성한다.
선택적으로, 제2 포토레지스트 층이 패시베이션 층 재료 상에 형성되고 또한 패시베이션 층 재료를 패터닝하기 위한 또 다른 마스크를 이용하여 노출된다. 제2 포토레지스트 층은 제2 포토레지스트 패턴을 형성하도록 현상된다. 패시베이션 층 재료는 소스 전극의 제1 부분과 드레인 전극의 제1 부분 사이의 패시베이션 층을 형성하도록 에칭되어, 소스 전극을 관통하는 제1 비아 홀을 노출시키고 또한 드레인 전극을 관통하는 제2 비아 홀을 노출시킨다. ESL 재료가, 마스크를 이용하여, 소스 전극을 관통하는 제1 비아 홀에 연결되는 ESL 패턴을 관통하는 제1 ESL 비아 홀을 포함하고 또한 드레인 전극을 관통하는 제2 비아 홀에 연결되는 ESL 패턴을 관통하는 제2 ESL 비아 홀을 포함하는 ESL 패턴을 형성하도록 패터닝된다.
선택적으로, 전기적 도전성 층 재료는 습식 에칭에 의해 에칭된다. 선택적으로, 패시베이션 층 재료 및 ESL 재료는 건식 에칭에 의해 에칭된다.
선택적으로, 전기적 도전성 층 재료를 패터닝하기 위해서 및 ESL 재료를 패터닝하기 위해서, 단일 패터닝 공정이, 소스 전극을 관통하는 제1 비아 홀을 포함하는 소스 전극의 제1 부분을 형성하기 위해 및 드레인 전극을 관통하는 제2 비아 홀을 포함하는 드레인 전극의 제1 부분을 형성하기 위해 미는 전기적 도전성 층 재료를 패터닝하도록; 및 소스 전극을 관통하는 제1 비아 홀에 연결되는 제1 ESL 비아 홀을 포함하고 또한 드레인 전극을 관통하는 제2 비아 홀에 연결되는 제2 ESL 비아 홀을 포함하는 ESL 패턴을 형성하도록 ESL 재료를 패터닝하기 위해, 이용된다.
선택적으로, 전기적 도전성 층 재료를 패터닝하기 위해 및 ESL 재료를 패터닝하기 위해 사용되는 단일 패턴 형성 공정은 전기적 도전성 층 재료 상에 제3 포토레지스트 층을 형성하는 단계; 제3 포토레지스트 층을 노출시키도록 전기적 도전성 층 재료를 패터닝하기 위해 마스크를 이용하는 단계 - 제3 포토레지스트 층은 제3 포토레지스트 패턴을 형성하기 위해 현상됨 -; 제3 포토레지스트 패턴을 이용하여 전기적 도전성 층 재료를 에칭함으로써, 소스 전극을 관통하는 제1 비아 홀을 포함하는 소스 전극의 제1 부분을 형성하고 또한 드레인 전극을 관통하는 제2 비아 홀을 포함하는 드레인 전극의 제1 부분을 형성하는 단계; 및 이후, 제3 포토레지스트 패턴을 이용하여 ESL 재료를 에칭함으로써 소스 전극을 관통하는 제1 비아 홀에 연결되는 제1 ESL 비아 홀을 형성하고 또한 드레인 전극을 관통하는 제2 ESL 비아 홀에 연결되는 제2 ESL 비아 홀을 형성하는 단계를 포함한다.
선택적으로, 전기적 도전성 층 재료는 습식 에칭에 의해 에칭하고, ESL 재료는 건식 에칭에 의해 에칭된다.
선택적으로, 소스 전극을 관통하는 제1 비아 홀을 형성하고 드레인 전극을 관통하는 제2 비아 홀을 형성한 후, 패터닝 공정이 이용되어, 투명 도전성 층을 소스 전극을 관통하는 제1 비아 홀의 표면들 상에, 드레인 전극을 관통하는 제2 비아 홀의 표면들 상에, 제1 ESL 비아 홀의 표면들 상에, 및 제2 ESL 비아 홀의 표면들 상에 가짐으로써 투명 도전성 층이 능동 층을 소스 전극의 제1 부분과 제1 드레인 전극부분의 각각과 연결하도록 투명 도전성 층을 형성한다.
선택적으로, 투명 도전성 층은 공통 전극이나 픽셀 전극을 포함한다.
선택적으로, 단일 패터닝 공정 후에, 패시베이션 층 재료가 형성되고 패터닝되어 패시베이션 층을 형성하게 된다. 패시베이션 층 재료는 에칭되어 소스 전극을 관통하는 제1 비아 홀 및 드레인 전극을 관통하는 제2 비아 홀에 대응하는 부분들이 제거되고 또한 소스 전극의 제1 부분 상의 및 드레인 전극의 제1 부분 상의 패시베이션 층 재료의 부분들이 제거된다.
선택적으로, 패시베이션 층은 소스 전극의 제1 부분과 드레인 전극의 제1 부분 사이에 형성되어, 소스 전극을 관통하는 제1 비아 홀을 노출시키고 및 드레인 전극을 관통하는 제2 비아 홀을 노출시킨다.
선택적으로, 패시베이션 층을 형성한 후에, 패터닝 공정이 이용되어, 투명 도전성 층을 소스 전극을 관통하는 제1 비아 홀의 표면들 상에, 드레인 전극을 관통하는 제2 비아 홀의 표면들 상에, 제1 ESL 비아 홀의 표면들 상에, 및 제2 ESL 비아 홀의 표면들 상에 가짐으로써 투명 도전성 층이 능동 층을 소스 전극의 제1 부분과 드레인 전극의 제1 부분의 각각과 연결하도록, 투명 도전성 층을 형성하게 된다.
선택적으로, 투명 도전성 층은 공통 전극이나 픽셀 전극을 포함한다.
선택적으로, 능동 층 상에 ESL 재료를 형성하기 전에, 게이트 전극이 기판 상에 형성되고, 게이트 절연층이 게이트 전극 상에 형성되고, 및 능동 층이 게이트 절연층 상에 있다.
본 개시의 또 다른 양태 또는 실시예는 박막 트랜지스터 디바이스를 제공한다. 박막 트랜지스터 디바이스는 기판 위의 능동 층과 능동 층 상에 배치되는 ESL 패턴을 포함한다. ESL 패턴은 ESL 패턴을 관통하는 제1 ESL 비아 홀 및 제2 ESL 비아 홀을 포함한다. 소스 전극은 ESL 패턴 상에 배치되고 또한 자신을 관통하는 제1 비아 홀을 포함하는 소스 전극의 제1 부분을 포함하고, 소스 전극의 제1 비아 홀은 제1 ESL 비아 홀에 연결한다. 드레인 전극은 ESL 패턴 상에 배치되고 또한 자신을 관통하는 제2 비아 홀을 포함하는 드레인 전극의 제1 부분을 포함하고, 드레인 전극을 관통하는 제2 비아 홀은 제2 ESL 비아 홀에 연결한다. 투명 도전성 층은 소스 전극의 제1 부분 상에 및 드레인 전극의 제1 부분 상에 배치되고, 및 투명 도전성 층을 소스 전극을 관통하는 제1 비아 홀의 표면들 상에, 드레인 전극을 관통하는 제2 비아 홀의 표면들 상에, 제1 ESL 비아 홀의 표면들 상에, 및 제2 ESL 비아 홀의 표면들 상에 가짐으로써 능동 층을 소스 전극의 제1 부분과 드레인 전극의 제1 부분의 각각과 연결하도록 구성된다. 투명 도전성 층은 디스플레이 장치에서의 어레이 기판의 공통 전극 또는 픽셀 전극으로 사용되는 또 다른 부분을 추가로 포함한다.
선택적으로, 소스 전극은 투명 도전성 층의 일부에 의해 형성되는 제2 부분을 추가로 포함하고, 드레인 전극은 투명 도전성 층의 일부에 의해 형성되는 제2 부분을 추가로 포함한다.
선택적으로, 능동 층은 게이트 절연층 상에 배치되고, 게이트 절연층은 게이트 전극 상에 배치되고, 및 게이트 전극은 기판 상에 배치된다.
선택적으로, 소스 전극과 드레인 전극 각각은 금속, 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 폴리실리콘, 이들의 조합을 포함하는 전기적 도전성 재료를 포함한다. 선택적으로, 기판은 유리 기판을 포함한다.
본 발명의 또 다른 양태 또는 실시예는 개시된 박막 트랜지스터 디바이스를 포함하는 디스플레이 장치를 제공한다.
본 개시의 다른 양태들 또는 실시예들이 본 개시의 상세한 설명, 청구 범위 및 도면에 비추어 볼 때 당업자에 의해 이해될 수 있다.
이하의 도면은 다양한 개시된 실시예들에 따른 예시 목적을 위한 예들에 불과하고 개시의 범위를 한정하고자 하는 것은 아니다.
도 1은 종래의 금속 산화물 TFT 어레이 기판을 예시하는 개략도이다;
도 2는 다양하게 개시된 실시예들에 따라 게이트 전극을 형성한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 3은 다양하게 개시된 실시예들에 따라 게이트 절연층을 형성한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 4는 다양하게 개시된 실시예들에 따라 능동 층을 형성한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 5는 다양하게 개시된 실시예들에 따라 에칭 정지 층을 퇴적한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 6은 다양하게 개시된 실시예들에 따라 소스/드레인 전극들을 형성한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 7은 다양하게 개시된 실시예들에 따라 에칭 정지 층을 형성한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 8은 다양하게 개시된 실시예들에 따라 패시베이션 층을 형성한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 9는 다양하게 개시된 실시예들에 따라 제2 투명 도전성 층을 형성한 후에 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 10은 다양하게 개시된 실시예들에 따라 소스/드레인 전극을 형성한 후에 또 다른 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 11은 다양하게 개시된 실시예들에 따라 패시베이션 층을 형성한 후에, 또 다른 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 12는 다양하게 개시된 실시예들에 따라 에칭 정지 층을 형성한 후에, 또 다른 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 13은 다양하게 개시된 실시예들에 따라 제2 투명 도전성 층을 형성한 후에 다른 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 14는 다양하게 개시된 실시예들에 따라 소스/드레인 전극을 형성한 후에 추가의 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 15는 다양하게 개시된 실시예들에 따라 에칭 정지 층을 형성한 후에, 추가의 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 16은 다양하게 개시된 실시예들에 따라 제2 투명 도전성 층을 형성한 후에, 추가의 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 17은 다양하게 개시된 실시예들에 따라 패시베이션 층을 형성한 후에, 추가의 예시적 TFT 디바이스의 형성 동안의 소정 국면에서의 구조체를 도시하는 개략도이다;
도 18은 다양하게 개시된 실시예에 따라 TFT 디바이스를 형성하기 위한 예시적 방법을 도시하는 개략도이다;
도 19는 다양하게 개시된 실시예들에 따라 TFT 디바이스를 형성하기 위한 또 다른 예시적 방법을 도시하는 개략도이다.
첨부 도면에 도시된 개시의 예시적 실시예들에 대한 참조가 상세하게 이뤄질것이다. 가능하다면, 동일한 참조 번호들은 동일하거나 유사한 부분들을 참조하도록 도면 전반에 걸쳐 사용될 것이다.
예시적 실시예 1
예시적 실시예에서, 박막 트랜지스터(TFT) 디바이스를 형성하기 위한 방법이 제공된다. TFT 디바이스는 어레이 기판에서 사용될 수 있다. 어레이 기판은 디스플레이 장치에 사용될 수 있다. 다양한 예시적 단계들이 TFT를 형성하기 위해 사용될 수 있다.
제1 단계에서, 능동 층이 패터닝 공정에 의해 기판 상에 형성된다. 제2 단계에서, ESL 재료가 그 상에 능동 층을 갖는 기판 위에 형성된다.
제3 단계에서, 전기적 도전성 층 재료는 ESL 재료 상에, 예를 들어 퇴적되어형성된다. 전기적 도전성 층 재료를 패터닝함으로써, 예를 들어 소스 전극의 제1 및 제2 부분들을 포함하는 소스 전극과, 예를 들어 드레인 전극의 제1 및 제2 부분들을 포함하는 드레인 전극이 형성된다. 소스 전극은 제1 비아 홀을 추가로 포함할 수 있고, 드레인 전극은 제2 비아 홀을 추가로 포함할 수 있다.
또한, 에칭 정지 층 패턴이 ESL 재료를 패터닝함으로써 형성될 수 있다. ESL 패턴은 자신을 관통하여, 소스 전극을 관통하는 제1 비아 홀 및 드레인 전극을 관통하는 제2 비아 홀을 제각기 연결하는 제1 및 제2 ESL 비아 홀들을 포함할 수 있어서, 제1 스루 홀이 제1 ESL 비아 홀 및 소스 전극을 관통하는 제1 비아 홀에 의해 ESL 패턴 및 소스 전극을 관통하도록 형성되고 또한 제2 스루 홀이 제2 ESL 비아 홀 및 드레인 전극을 관통하는 제2 비아 홀에 의해 ESL 패턴 및 드레인 전극을 관통하도록 형성되게 한다.
구체적으로는, 예시적 제3 단계에서, 포토레지스트 층이 전기적 도전성 층 재료 상에 형성될 수 있다. 소스/드레인 전극 마스크, 즉, 소스/드레인 전극을 형성하기 위한 마스크가 포토레지스트 층을 노출시키는데 사용될 수 있다. 노출된 포토레지스트 층은 이후 현상된다. 전기적 도전성 층 재료는 이후 소스/드레인 전극용 마스크를 이용하여 에칭되어 소스 전극의 제1 부분 및 제1 비아 홀을 형성하고 또한 드레인 전극의 제1 부분 및 제2 비아 홀을 형성하게 된다. 다음으로, ESL 재료가 에칭되어, 제각기 소스 전극을 관통하는 제1 비아 홀 및 드레인 전극을 관통하는 제2 비아 홀에 대응하는, 자신을 관통하는 제1 및 제2 ESL 비아 홀들을 형성하게 된다.
이와 같이, 동일한 단일 마스크가 ESL 재료를 에칭하고 또한 전기적 도전성 층 재료를 에칭하여 ESL 패턴 및 소스/드레인 전극을 형성하는데 사용될 수 있다. 따라서, 포토리소그래피 공정에서 ESL 패턴을 형성하는데 사용되는 종래 필요했던 마스크가 생략될 수 있다. TFT 디바이스의 제조 비용이 감소될 수 있다.
도 18은 TFT 디바이스를 형성하기 위한 예시적 방법을 도시하는 한편, 도 2-7은 TFT 디바이스를 제조하기 위한 제조 공정의 다양한 국면들에 대응하는 예시적 구조체들을 도시한다.
도 18에 보여진 바와 같이, 제조 공정의 초기에, 패터닝 공정이 기판 상에 제1 투명 도전성 층과 게이트 전극 층을 형성하는데 이용될 수 있다(S1801). 도 2는 대응하는 구조체를 도시한다.
도 2에 보여진 대로, 제1 투명 도전성 층(미도시)이 기판(1) 상에 형성될 수 있다. 기판(1)은 예를 들어 유리 기판일 수 있다. 게이트 전극(2)가 이후 그 사에 제1 투명 도전성 층을 갖는 기판(1) 상에 형성될 수 있다. 일 실시예에서, 게이트 전극(2)은 기판(1)의 표면 부분 상의 제1 투명 도전성 층 상에 또한 기판(1)의 노출된 표면 상에 형성될 수 있다.
다양한 실시예에서, 제1 투명 도전성 층은 다른 기능성 층들을 형성한 후에 형성될 수 있다. 일례에서, TN(twisted nematic) 모드가 사용될 때, 단 하나의 투명 도전성 층이 필요하고, 해당 제1 투명 도전성 층은 생략될 수도 있다. 예시를 위해, 개시된 방법들/디바이스들/장치는, 예로서 두 개의 투명 도전성 층을 포함하는 FF(fringe field) 모드를 사용하여 설명될 수 있다.
제1 투명 도전성 층을 형성하기 위해, 투명 도전성 재료가, 예를 들어 마그네트론 스퍼터링, 열 증발(thermal evaporation), 또는 다른 적합한 막 형성 방법을 포함하는 방법을 이용하여 기판(1) 상에 형성될 수 있다. 예시적 투명 도전성 재료는 다음을 포함할 수 있다: 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 알루미늄 아연 산화물(AZO), 및/또는 다른 적당한 투명 도전성 재료. 포토레지스트 층이 투명 도전성 재료 상에 형성될 수 있다. 마스크가 포토레지스트 층을 노출시키기 위해 이용될 수 있고, 그 다음 포토레지스트 층은 포토레지스트 패턴을 형성하기 위해 현상된다. 포토레지스트 패턴은, 투명 도전성 재료를 에칭하여 기판(01) 상의 패턴을 갖는 제1 투명 도전성 층을 형성하기 위해 에칭 마스크로서 사용될 수 있다. 포토레지스트 마스크는 이후 벗겨지거나 다른 방식으로 제거된다.
상이한 디스플레이 모드들에 의존하여, 제1 투명 도전성 층은 고급 초 차원 필드 변환 모드(advanced ultra-dimensional field conversion mode)에 사용되는 공통 전극, 또는 예를 들어 초 차원 필드 변환 모드에 사용되는 픽셀 전극일 수 있다. 제1 투명 도전성 층은 주변 배선에 접속되고 또한 그 사이에서 해당 신호를 전송하기 위한 부분(미도시)을 가질 수 있다.
게이트 전극(2)을 형성하기 위해, 게이트 층 재료는, 예를 들어 스퍼터링, 열 증발, 및/또는 다른 적합한 막 형성 방법을 포함하는 방법에 의해, 제1 투명 도전성 층을 갖는 기판(1) 상에 형성될 수 있다. 게이트 층 재료는, 예를 들면, 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 텅스텐(W), 네오디뮴(Nd), 인듐 아연 산화물(IZO), 산화 인듐 주석(ITO), 및 이들의 합금과 같은 임의의 조합들을 포함할 수 있다. 다양한 실시예에서, 게이트 층 재료는 단일 층을 포함하거나 복수의 하위 층 -각각의 층은 원하는 재료(들)를 포함함- 을 포함할 수 있다.
포토레지스트 층은 게이트 층 재료 상에 형성될 수 있고, 포토레지스트 재료의 노출 및 현상 후에 포토레지스트 패턴을 형성할 수 있다. 포토레지스트 패턴은 게이트 전극(2)을 형성하기 위해 게이트 층 재료를 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 포토레지스트 패턴은 이후 벗겨지거나 다른 방식으로 제거될 수 있다.
다시 도 18을 참조하면, 게이트 절연층이 형성될 수 있다(S1802). 도 3은 대응하는 구조체를 도시한다.
도 3에 보여진 대로, PECVD(plasma-enhanced chemical vapor deposition) 방법 또는 다른 적합한 방법들이 게이트 전극(2) 상에 게이트 절연층(3)을 퇴적하는데 사용될 수 있다. 게이트 절연층(3)은 산화물(예를 들면, SiOx) 및/또는 질화물(예를 들면, SiNx)로 만들어질 수 있다.
다시 도 18을 참조하면, 패터닝 공정이 능동 층을 형성하는데 사용될 수 있다(S1803). 도 4는 대응하는 구조체를 도시한다.
도 4에 보여진 대로, 능동 층을 형성하기 위해, 반도체 층 재료가, 예를 들어 스퍼터링 또는 다른 적절한 방법들을 사용하여, 기판(1) 위의 게이트 절연층(3) 상에 형성될 수 있다. 반도체 층은, 예를 들어, ZnO계 재료 및/또는 IGZO(an indium gallium zinc oxide)계 재료를 포함하는 재료로 만들어지는 금속 산화물 반도체 층일 수 있다. 포토레지스트 층이 반도체 층 상에 형성된다. 마스크가 포토레지스트 층을 패터닝하기 위해 사용된다. 포토레지스트 패턴은 포토레지스트 재료의 노출 및 현상 후에 형성된다. 포토레지스트 패턴은 이후 반도체 층 재료를 에칭하여 능동 층(4)으로서 패터닝된 반도체 재료 층을 형성하는 데에 에칭 마스크로서 사용될 수 있다. 포토레지스트 패턴은 이후 제거될 수 있다.
다시 도 18을 참조하면, ESL 재료가 이후 증착된다(S1804). 도 5는 대응하는 구조체를 도시한다.
도 5에 보여진 대로, ESL 재료(5)는, 예를 들어 PECVD 및/또는 임의의 다른 적절한 방법들에 의해, 능동 층(4) 상에 및 기판(1) 위의 능동층(4)에 의해 노출되는 게이트 절연층(3)의 표면들 상에 형성된다. ESL 재료(5)는 예를 들어 SiNx 및/또는 SiOx를 포함하는 재료로 제조될 수 있다.
다시 도 18을 참조하면, 소스/드레인 전극이 형성될 수 있다(S1805). 예를 들어, 소스 전극은 제1 부분 및 제1 비아 홀을 포함할 수 있다. 드레인 전극은 제1 부분 및 제2 비아 홀을 포함할 수 있다. 도 6은 대응하는 구조체를 도시한다.
도 6에 보여진 대로, 소스 전극은 소스 전극의 제1 부분(61)을 포함하고, 드레인 전극은 드레인 전극의 제1 부분(62)을 포함할 수 있다. 또한, 소스/드레인 전극들은 후속하여 형성된 제2 투명 도전성 층의 일부를 포함하는 제2 부분을 포함할 수 있다.
도 6에 보여진 대로, 소스/드레인 전극들을 형성하기 위해, 예를 들어 스퍼터링, 열 증발, 및/또는 다른 적절한 막 형성 방법들을 포함하는 공정에 의해 기판(1) 위의 ESL 재료(5) 상에 전기적 도전성 층 재료가 형성될 수 있다. 도전성 층 재료는, 예를 들어 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 텅스텐(W), 네오디뮴(Nd), 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 폴리실리콘, 및/또는 이들의 조합들(예, 합금들)을 포함할 수 있다. 도전성 층 재료는 하나의 단일 층일 수 있거나 다수의 하위 층을 포함할 수 있다. 포토레지스트 층은 도전성 층 재료 상에 형성될 수 있다. 이어서, 포토레지스트 층을 노출 및 현상하여 포토레지스트 패턴을 형성할 수 있다. 이어서, 포토레지스트 패턴은 에칭 마스크로서 사용될 수 있어서, 예를 들어 습식 에칭에 의해 전기적 도전성 층 재료를 에칭하여, 소스 전극의 제1 부분(61), 드레인 전극의 제1 부분(62), 소스 전극에서의 제1 비아 홀(91a), 및 드레인 전극에서의 제2 비아 홀(92a)을 형성하게 된다.
이 국면에서, 소스 전극 또는 드레인 전극에 대해서는 제1 부분만이 형성되고, 소스 전극 또는 드레인 전극의 다른 부분들은 나중에 형성될 수 있다. 그러나, 소스 전극의 제1 비아 홀(91a)과 드레인 전극의 제2 비아 홀(92a)은 이 국면에서 완전히 형성되었다. 다양한 실시예에서, 제1 비아 홀(91a)은 소스 전극의 제1 부분(61)에 형성되는 한편, 제2 비아 홀(92a)은 드레인 전극의 제1 부분(62)에 형성된다. 후속하여 소스 및 드레인 전극들의 제2 부분과 같은 다른 부분들을 형성할 때, 제1 비아 홀(91a) 및 제2 비아 홀(92a)은 그대로 유지되어 궁극적으로 형성된 소스 전극은 제1 비아 홀(91a)을 가진 채로 남아 있고 및 궁극적으로 형성된 드레인 전극은 제2 비아 홀(92a)을 가진 채로 남아 있다.
다양한 실시예에서, 제1 및 제2 비아 홀들(91a/92a)은 일반적으로 스루 홀, 갭, 개구, 트렌치, 및/또는 이와 유사한 것일 수 있지만, 본 개시 내용은 일례로서 비아 홀을 사용하여 주로 설명된다.
예시적인 습식 에칭은 금속 또는 금속 산화물에 대한 에칭 효과만을 가질 수 있고, 비금속 산화물에 대한 에칭 효과를 갖지 않을 수 있으므로, 전기적 도전성 층 재료를 에칭하기 위한 습식 에칭의 사용은 소스/드레인 전극들의 제1 부분들(61/62) 밑에 있는 ESL 재료(5)를 에칭하지 못할 수 있다. 따라서, ESL 재료(5)는 소스/드레인 전극을 형성하기 위한 도전성 층 재료의 습식 에칭 동안 하부 능동 층(4)을 보호할 수 있다.
도 7에 보여진 바와 같이, 건식 에칭에 의해 ESL 재료(5)를 에칭할 수 있어서 소스 전극의 제1 비아 홀(91a) 및 드레인 전극의 제2 비아 홀(92a)에 제각기 연결하는 제1 및 제2 ESL 비아 홀들(91b, 92b)을 갖는 ESL 패턴(51)을 형성하게 된다. 일부 실시예에서, 도 7의 ESL 패턴(5)은 하부 게이트 절연층(3)의 표면부를 노출시킬 수 있다. 그 후에, ESL 재료를 건식 에칭하기 위해 사용되는, 포토레지스트 패턴과 같은 에칭 마스크가 제거될 수 있다.
다양한 실시예에서, 도 6에서 소스/드레인 전극들에 제1 부분(61/62)을 형성하기 위한 에칭 공정, 및 도 7에서 ESL 재료를 에칭하기 위한 에칭 공정은 동일 마스크를 사용할 수 있다. 즉, 종래의 ESL 마스크는 제조 공정에서 생략될 수 있으며, 개시된 TFT의 제조 비용이 감소될 수 있다.
다시 도 18을 참조하면, 패시베이션 층이 형성될 수 있다(S1806). 도 8은 대응하는 구조체를 도시한다.
도 8에서, 패시베이션 층(7)을 형성하기 위해, 예를 들어, PECVD 및 다른 적절한 방법에 의해 도 7에 도시된 구조체의 노출면 상에 패시베이션 층 재료가 형성될 수 있다. 패시베이션 층 재료는 SiNx 및/또는 SiOx를 포함하는 재료를 포함할 수 있다. 이어서, 포토레지스트 층이 패시베이션 층 재료 상에 형성될 수 있다. 포토레지스트 층은 노출 및 현상되어 포토레지스트 패턴을 형성할 수 있다. 이어서, 포토레지스트 패턴은 에칭 마스크로서 사용되어 예를 들어 건식 에칭에 의해 도 7의 구조체의 전체 표면을 덮는 패시베이션 층 재료를 에칭할 수 있어서, 패시베이션 층(7)을 형성하게 된다. 도 8에 도시된 바와 같이, 패터닝에 의해 형성된 패시베이션 층(7)은, 게이트 절연층(3)의 노출된 표면 부분 상에, 소스/드레인 전극들 사이의 능동 층(14)의 노출된 표면 상에 있을 수 있는 한편, 제1 비아 홀(91a) 및 제2 비아 홀(92a) 각각은 능동 층(4)의 표면부를 노출시킨다. 패터닝에 의해 패시베이션 층(7)을 형성한 후, 포토레지스트 패턴을 제거할 수 있다.
다양한 실시예에서, 능동 층(4)이 소스 전극의 제1 비아 홀(91a)을 통해 그리고 ESL(5)을 관통하는 대응 제1 비아 홀을 통해 노출되고 및 드레인 전극의 제2 비아 홀(92a)을 통해 그리고 ESL(5)을 관통하는 대응 제2 비아 홀을 통해 또한 노출되는 한, 예를 들어 소스/드레인 전극 영역에 대응하는 패시베이션 층의 다른 부분들도 에칭될 수 있다.
다시 도 18을 참조하면, 제2 투명 도전성 층이 형성될 수 있다(S1807). 도 9는 대응하는 구조체를 도시한다.
도 9에서, 제2 투명 도전성 층(8)을 형성하기 위해, 예를 들어 마그네트론 스퍼터링, 열 증발 및/또는 다른 막 형성 방법들을 포함하는 방법에 의해 도 8의 구조체 전체 면 위에 투명 도전성 층 재료를 형성할 수 있다. 투명 도전성 층 재료는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 알루미늄 산화 아연(AZO), 및/또는 다른 적절한 재료들을 포함하는 재료를 포함할 수 있다. 포토레지스트 층은 투명 도전성 층 재료 상에 형성될 수 있다. 포토레지스트 층은 노출 및 현상되어 포토레지스트 패턴을 형성할 수 있다. 이어서, 포토리소그래피 공정에서 포토레지스트 패턴을 에칭 마스크로 사용하여 투명 도전성 층 재료를 에칭하여 패터닝된 투명 도전성 층 재료를 제2 투명 도전성 층(8)으로서 형성할 수 있다.
도 9에 보여진 바와 같이, 제2 투명 도전성 층(8)은 소스 전극의 제1 부분(61)의 표면 상에, 드레인 전극의 제1 부분(62)의 표면 상에, 제1 비아 홀(91a)의 측벽들과 ESL 패턴(51)을 관통한 제1 ESL 비아 홀(91b)의 측벽들 및 제2 비아 홀(92a)의 측벽들과 ESL 패턴(51)을 관통한 제2 ESL 비아 홀(92b)의 측벽들 상에, 및 제1 비아 홀(91a)과 제2 비아 홀(92a)에 의해 노출된 노출 능동 층(4) 상에 형성될 수 있다. 이후, 포토레지스트 패턴은 제2 투명 도전성 층(8)을 형성한 후에 제거될 수 있다.
다양한 실시예에서, 도 9의 제2 투명 도전성 층(8)의 부분은 소스/드레인 전극들의 제1 부분들(61/62)을 능동 층(4)과 연결하기 위한 소스/드레인 전극들의 제2 부분들로서 사용될 수 있다.
다양한 실시예에서, 소스/드레인 전극들의 제1 비아 홀(91a)과 제2 비아 홀(92a) 사이의 제2 투명 도전성 층(8) 부분이 제거 될 수 있다. 따라서, 소스/드레인 전극들은 그 사이에 형성된 패시베이션 층(7)의 일부에 의해 서로 격리될 수 있다. 이 경우, 제1 비아 홀(91a)과 제2 비아 홀(92a) 사이에 패시베이션 층(7)이 형성되어 있기 때문에, 제1 비아 홀(91a)을 포함하는 소스 전극과 제2 비아 홀(92a)을 포함하는 드레인 전극 사이의 제2 투명 도전성 층(8)의 부분을 에칭할 때, 패시베이션 층(7)은 하부의 능동 층(4)을 보호할 수 있다. 이 경우에, 능동 층(4)이 영향을 받지 않으면서, 제조 공정이 단순화될 수 있다.
상이한 표시 모드에 의존하여, 제2 투명 도전성 층(8)은, 예를 들어 고급 초 차원 필드 변환 모드에 사용되는 공통 전극으로서, 또는 예를 들어 초 차원 필드 변환 모드에 사용되는 픽셀 전극으로서 사용되는 다른 부분들을 포함할 수 있다. 제2 투명 도전성 층(8)의 이들 다른 부분들은 대응하는 신호를 전송하기 위해 주변 배선들과 연결될 수 있다.
예시적인 실시예 2
예시적 실시예에서, TFT 디바이스의 제조 방법은 패터닝 공정에 의해 기판 상에 능동 층을 형성하는 제1 단계를 포함할 수 있다. 제2 단계에서, 능동 층을 그 상에 갖는 기판 위에 ESL 재료가 형성된다.
제3 단계에서, 전기적 도전성 층 재료가 ESL 재료 상에 형성된다. 전기적 도전성 층 재료를 패터닝함으로써, 예를 들어 소스 전극의 제1 및 제2 부분들을 포함하는 소스 전극, 및 예를 들어 드레인 전극의 제1 및 제2 부분들을 포함하는 드레인 전극이 형성된다. 소스 전극은 제1 비아 홀을 추가로 포함할 수 있고 드레인 전극은 제2 비아 홀을 추가로 포함할 수 있다.
다음에, 패시베이션 층 재료가 퇴적되거나 다른 식으로 형성된다. 포토레지스트 층은 패시베이션 층 재료 상에 코팅된다. 마스크를 사용하여 포토레지스트 층을 노출시킨다. 이어서, 노출된 포토레지스트 층을 현상하여 포토레지스트 패턴을 형성할 수 있다. 포토레지스트 패턴은 소스 전극을 관통하는 제1 비아 홀에 및 드레인 전극을 관통하는 제2 비아 홀에 제각기 연결되는 에칭 정지 층에서의 ESL 비아 홀들을 형성하기 위해 패시베이션 층 재료 및 ESL 재료를 건식 에칭하기 위한 에칭 마스크로서 사용될 수 있다.
이와 같이, ESL 재료, 패시베이션 층 재료, 및/또는 전기적 도전성 층 재료는 포토리소그래피 공정에서 ESL 패턴을 형성하기 위해 종래에 요구되는 마스크를 사용하지 않고 동일한 단일 마스크를 사용하여 패터닝될 수 있다. TFT 소자를 형성하기 위한 제조 비용이 감소될 수 있다.
또한, 도 10-13은 또한 도 18에 도시된 바와 같은 예시적인 방법에 대응하는 구조체들을 도시한다. 앞서 예시한 바와 같이, 도 18의 단계 S1801 내지 S1805는, 도 2 내지 6의 구조체들에 대응할 수 있다.
예를 들면, 제조 공정의 초기에, 도 18의 단계 S1801에서, 기판 상에 제1 투명 도전성 층을 형성하고, 또한 제1 투명 도전성 층 및 기판 상에 게이트 전극 층을 형성하기 위해 패터닝 공정이 사용될 수 있다. 대응하는 구조체가 도 2에 도시된다.
도 18의 단계 S1802에서, 게이트 절연층이 형성될 수 있다. 대응하는 구조체가 도 3에 도시된다.
도 18의 단계 S1803에서, 패터닝 공정이 능동 층을 형성하는데 사용될 수 있다. 대응하는 구조체가 도 4에 도시된다.
도 18의 단계 S1804에서, ESL 재료가 이후 퇴적될 수 있다. 대응하는 구조체가도 5에 도시된다.
도 18의 단계 S1805에서, 소스/드레인 전극이 형성될 수 있다. 예를 들어, 소스 영역은 제1 부분 및 제1 비아 홀을 포함할 수 있다. 드레인 영역은 제2 부분 및 제2 비아 홀을 포함할 수 있다. 대응하는 구조체가 도 6에 도시된다. 예를 들어, 도 10은 도 6에 도시된 구조체와 유사하거나 동일한 구조체를 도시한다.
도 18의 단계 S1806에서, 패터닝 공정에 의해 패시베이션 층이 형성된다. 도 11은 대응하는 구조체를 도시한다.
도 11에 보여진 바와 같이, 패시베이션 층(7)을 형성하기 위해, 도 10에 도시된 구조체의 노출된 표면 상에 패시베이션 층 재료가 형성될 수 있다. 예를 들어, 패시베이션 층 재료는 PECVD 및 다른 적절한 방법들에 의해 형성될 수 있다. 패시베이션 층 재료는 SiNx 및/또는 SiOx를 포함하는 재료를 포함할 수 있다. 이어서, 포토레지스트 층이 패시베이션 층 재료 상에 형성될 수 있다. 포토레지스트 층은 노출 및 현상되어 포토레지스트 패턴을 형성할 수 있다. 포토레지스트 패턴은, 패터닝 공정에 의해 패시베이션 층(7)을 형성하기 위해, 예를 들어 건식 에칭에 의해 도 10의 구조체의 전체 표면을 덮는 패시베이션 층 재료를 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 도 11에 보여진 바와 같이, 패터닝된 패시베이션 층(7)은 소스/드레인 전극들 사이에 및 소스 전극 및 드레인 전극 외부에 있는, ESL 재료(5)의 노출된 표면 부분들 상에 형성될 수 있다. 소스 전극의 제1 비아 홀(91a) 및 드레인 전극의 제2 비아 홀(92a)은 여전히 하부 ESL 재료(5)의 표면 부분들을 노출시킬 수 있다. 선택적으로, 소스/드레인 전극들의 제1 부분(61/62)에 대응하는 패시베이션 층의 부분들은 에칭되어 사라져서 소스/드레인 전극들의 제1 부분들(61/62)을 노출시킬 수 있다.
도 12에 보여진 바와 같이, 제1 비아 홀(91a) 및 제2 비아 홀(92a)에 의해 노출되는 ESL 재료(5)가, 패터닝된 ESL 재료에 및 능동 층(4) 상에 ESL 비아 홀들(91b, 92b)을 형성하기 위해 예를 들어 건식 에칭에 의해 에칭될 수 있다. 여기서 사용된 포토레지스트 패턴은 그 후 제거될 수 있다.
이 경우에, 도 12에 도시된 패시베이션 층(7), 소스/드레인 전극들(61/62), 및/또는 ESL 패턴(51)은 (예를 들어, 제1 및 제2 비아 홀(91a / 92a)을 노출시키는 데 사용되는) 동일한 단일 마스크를 사용하여 형성될 수 있으며, 이는 TFT 디바이스를 형성하기 위한 제조 비용을 감소시킨다.
도 18의 단계 S1807에서, 제2 투명 도전성 층은 패터닝 공정에 의해 형성될 수 있다. 도 13은 대응하는 구조체를 도시한다.
도 13에서, 제2 투명 도전성 층(8)을 형성하기 위해, 예를 들어, 마그네트론 스퍼터링, 열 증발 및/또는 다른 막 형성 방법들을 포함하는 방법에 의해 도 12의 구조체 전체 면 위에 투명 도전성 층 재료를 형성할 수 있다. 투명 도전성 층 재료는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 알루미늄 산화 아연(AZO) 및/또는 다른 적절한 재료들을 포함하는 재료를 포함할 수 있다. 포토레지스트 층이 투명 도전성 층 재료 상에 형성될 수 있다. 포토레지스트 층은 노출 및 현상되어 포토레지스트 패턴을 형성할 수 있다. 이후 포토레지스트 패턴을 포토리소그래피 공정에서 에칭 마스크로 사용하여 투명 도전성 층 재료를 에칭하여 패터닝된 투명 도전성 층을 제2 투명 도전성 층(8)으로서 형성할 수 있다.
도 13에 보여진 바와 같이, 제2 투명 도전성 층(8)은 소스 전극의 제1 부분(61)의 표면 상에, 드레인 전극의 제1 부분(62)의 표면 상에, 제1 비아 홀(91a)의 측벽들 및 ESL 패턴(51)을 관통하는 제1 ESL 비아 홀(91b)의 측벽들 상에, 제2 비아 홀(92a)의 측벽들 및 ESL 패턴(51)을 관통하는 제2 ESL 비아 홀(92b)의 측벽들 상에, 제1 비아 홀(91a) 및 제2 비아 홀(92a)에 의해 노출되는 노출 능동 층(4) 상에 형성될 수 있다. 그 다음, 포토레지스트 패턴은 제2 투명 도전성 층(8)을 형성한 후에 제거될 수 있다.
다양한 실시예에서, 제2 투명 도전성 층(8)의 일부는 소스/드레인 전극들의 제1 부분들(61/62)을 능동 층(4)과 연결하기 위한 소스/드레인 전극들의 제2 부분으로서 사용될 수 있다.
도 13에 보여진 바와 같이, 제2 투명 도전성 층(8)은 소스 전극의 제1 부분(61)의 제1 비아 홀(91a)과 드레인 전극의 제1 부분(62)의 제2 비아 홀(92a) 사이의 패시베이션 층(7)을 덮지 않는다. 이후, 소스/드레인 전극들은 그 사이에 있는 패시베이션 층(7)에 의해 서로 격리될 수 있다.
대안적으로는, 도 10을 다시 참조하면, 제1 비아 홀(91a) 및 제2 비아 홀(92a)을 형성하기 위해 도전성 층 재료를 에칭할 때, 소스/드레인 사이의 도전성 층 재료는 에칭되어 사라지지 않을 수 있지만, 일단 제2 투명 도전성 층(8)이 후속적으로 패터닝 공정에 의해 형성된다면 이후에 제거될 수 있다. 이러한 방식으로, 능동 층(4)이 에칭 공정의 영향을 받지 않는 한편, 제조 단계가 단순화될 수 있다.
상이한 표시 모드들에 의존하여, 제2 투명 도전성 층(8)은, 예를 들어, 고급 초 차원 필드 변환 모드에 사용되는 공통 전극으로서, 또는 예를 들어 초 차원 필드 변환 모드에 사용되는 픽셀 전극으로서 사용되는 다른 부분들을 포함할 수 있다. 제2 투명 도전성 층(8)의 이들 다른 부분들은 대응하는 신호를 전송하기 위해 주변 배선들과 연결될 수 있다.
예시적인 실시예 3
예시적인 실시예에서, TFT 디바이스를 형성하는 방법이 제공된다. TFT 디바이스는 어레이 기판에 사용될 수 있다. 어레이 기판은 표시 장치에 사용될 수 있다. 다양한 예시적인 단계들이 TFT를 형성하는데 사용될 수 있다.
제1 단계에서, 능동 층은 패터닝 공정에 의해 기판 상에 형성된다. 제2 단계에서, 그 상에 능동 층을 갖는 기판 위에 ESL 재료가 형성된다.
제3 단계에서, 전기적 도전성 층 재료가 ESL 재료 상에 형성된다. 포토리소그래피 공정을 사용하여 전기적 도전성 층 재료를 패터닝함으로써, 예를 들어 소스 전극의 제1 및 제2 부분을 포함하는 소스 전극, 및 예를 들어 드레인 전극의 제1 및 제2 부분을 포함하는 드레인 전극이 형성된다. 소스 전극은 제1 비아 홀을 추가로 포함할 수 있고 드레인 전극은 제2 비아 홀을 추가로 포함할 수 있다.
다음으로, ESL 재료를 에칭하여, 제각기 소스 전극을 관통하는 제1 비아 홀에 및 드레인 전극을 관통하는 제2 비아 홀에 연결하기 위해 그곳을 관통하는 제1/제2 ESL 비아 홀들을 형성한다. 이와 같이, 동일한 단일 마스크가 ESL 재료를 패터닝하기 위해 및 도전성 층 재료를 패터닝하여 소스/드레인 전극을 형성하기 위해 사용될 수 있다. 따라서, 포토리소그래피 공정에서 ESL을 형성하기 위해 통상적으로 요구되는 마스크는 생략될 수 있다. 어레이 기판의 제조 비용이 감소될 수 있다.
예를 들어, 도 19는 TFT 소자를 형성하기 위한 또 다른 예시적인 방법을 도시하는 반면, 도 14 내지 도 17은 도 19에 도시된 예시적인 방법에 대응하는 구조체를 도시한다. 일 실시예에서, 도 19의 예시적인 단계들 S1901-S1904는 도 2 내지 도 5에서 이전에 도시된 구조체들에 대응할 수 있다.
단계 S1901에서, 제조 공정의 초기에, 패터닝 공정은 기판 상에 제1 투명 도전성 층 및 게이트 전극 층을 형성하는데 사용될 수 있다. 대응하는 구조체가 도 2에 도시되어 있다.
단계 S1902에서, 게이트 절연층이 형성될 수 있다. 대응하는 구조체가 도 3에 도시되어있다.
단계 S1903에서, 패터닝 공정이 능동 층을 형성하는데 사용될 수 있다. 대응하는 구조체가 도 4에 도시되어있다.
단계 S1904에서, ESL 재료가 이후 퇴적될 수 있다. 대응하는 구조체가 도 5에 도시되어있다.
단계 S1905에서, 제1 부분 및 제1 비아 홀을 포함하는 소스 전극 및 제1 부분 및 제2 비아 홀을 포함하는 드레인 전극이 형성될 수 있다. 도 14는 대응하는 구조체를 도시한다.
도 14에 보여진 바와 같이, 소스/드레인 전극들을 형성하기 위해, 예를 들어 스퍼터링, 열 증발, 및/또는 다른 적절한 막 형성 방법들을 포함하는 공정에 의해 기판(1) 위의 ESL 재료(5) 상에 전기적 도전성 층 재료가 형성될 수 있다. 전기적 도전성 층 재료는, 예를 들어, 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 텅스텐(W), 네오디뮴(Nd), 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 및/또는 이들의 합금들과 같은 조합들을 포함하는 재료를 포함할 수 있다. 도전성 층 재료는 하나의 단일 층일 수 있거나 다중의 하위 층을 포함할 수 있다. 포토레지스트 층은 전기적 도전성 층 재료 상에 형성될 수 있다. 이어서, 포토레지스트 층을 노출 및 현상하여 포토레지스트 패턴을 형성할 수 있다. 이어서, 포토레지스트 패턴은 에칭 마스크로서 사용되어, 예를 들어 습식 에칭에 의해 전기적 도전성 층 재료를 에칭함으로써 소스 전극의 제1 부분(61), 드레인 전극의 제1 부분(62), 소스 전극에서의 제1 비아 홀(91a), 및 드레인 전극에서의 제2 비아 홀(92a)을 형성하게 된다.
예시적인 습식 에칭은 금속 또는 금속 산화물에 대한 에칭 효과만을 가질 수 있고 비금속 산화물에 대한 에칭 효과를 갖지 않을 수 있기 때문에, 도전성 층 재료를 에칭하기 위한 습식 에칭의 사용은 소스/드레인 전극들의 제1 부분들(61/62) 밑에 있는 ESL 재료(5)를 에칭하지 못할 수 있다. 따라서, ESL 재료(5)는 도전성 층 재료의 해당 습식 에칭 중에 하부 능동 층(4)을 보호할 수 있다.
도 15에서, 제1 비아 홀(91a)과 제2 비아 홀(92a)에 의해 노출되는 ESL 재료(5)는 예를 들어 건식 에칭에 의해 에칭되어 소스 전극의 제1 비아 홀(91a)에 연결되는 ESL 재료를 관통하는 제1 ESL 비아 홀(91b)을 형성하게 되고 또한 소스 전극의 제2 ESL 비아 홀(92)에 연결되는 ESL 재료를 관통하는 제2 ESL 비아 홀(92b)을 형성하게 된다. 그 다음, 능동 층(4)은 ESL(5)을 관통하여 형성된 제1/제2 ESL 비아 홀들에 의해 노출된다. 여기서 사용된 포토레지스트 패턴은 이후 제거될 수 있다.
이 경우에, 도 14의 소스/드레인 전극들에 제1 부분들(61/62)을 형성하기 위한 에칭 공정, 및 도 15의 ESL 재료(5)를 에칭하기 위한 에칭 공정은 동일한 단일 마스크를 사용할 수 있다. 즉, 통상적으로 사용되는 마스크들 중 하나가 제조 공정에서 생략될 수 있으며, 개시된 어레이 기판의 제조 비용은 감소될 수 있다.
도 19의 단계 S1906에서, 제2 투명 도전성 층은 패터닝 공정에 의해 형성될 수 있다. 도 16은 대응하는 구조체를 도시한다.
도 16에 보여진 바와 같이, 제2 투명 도전성 층(8)을 형성하기 위해, 예를 들어 마그네트론 스퍼터링, 열 증발 및/또는 다른 막 형성 방법을 포함하는 방법에 의해, 도 15의 구조체의 전체 면 위에 투명 도전성 층 재료를 형성할 수 있다. 투명 도전성 층 재료는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 알루미늄 산화 아연(AZO), 및/또는 다른 적절한 재료를 포함하는 재료를 포함할 수 있다. 포토레지스트 층은 투명 도전성 층 상에 형성될 수 있다. 포토레지스트 층은 노출 및 현상되어 포토레지스트 패턴을 형성할 수 있다. 포토리소그래피 공정에서 포토레지스트 패턴을 에칭 마스크로 사용하여 투명 도전성 층 재료를 이후 에칭하여(예로, 습식 에칭) 패터닝된 투명 도전성 층 재료를 제2 투명 도전성 층(8)으로서 형성할 수 있다.
도 16에 보여진 바와 같이, 제2 투명 도전성 층(8)은 소스 전극의 제1 부분(61)의 표면 상에, 드레인 전극의 제1 부분(62)의 표면 상에, 제1 비아 홀(91a)의 측벽들 및 ESL 패턴(51)을 관통하는 제1 ESL 비아 홀(91b)의 측벽들 상에, 및 제2 비아 홀(92a)의 측벽들 및 ESL 패턴(51)을 관통하는 제2 ESL 비아 홀(92b)의 측벽들 상에, 및/또는 제1 비아 홀(91a) 및 제2 비아 홀(92a)에 의해 노출되는 노출 능동 층(4) 상에 형성될 수 있다.
다양한 실시예에서, 제2 투명 도전성 층(8)의 일부는 소스/드레인 전극들의 제2부분으로서 사용될 수 있어서 소스/드레인 전극들의 제1 부분들(61/62)을, 소스 전극에서의 제1 비아 홀(91a) 및 ESL의 제1 ESL 비아 홀(91b)을 통해서뿐만 아니라 드레인 전극의 제2 비아 홀(92a) 및 ESL의 제2 ESL 비아 홀(92b)을 통해서, 능동 층(4)과 연결하게 된다.
다양한 실시예에서, 도 14를 참조하면, 전기적 도전성 층 재료를 에칭하여 소스/드레인 전극들의 비아 홀들(91a/92a)을 형성할 때, 형성될 소스/드레인 전극들은 이 단계에서 에칭되지(예로, 습식 에칭되지) 않고서 두 개의 비아 홀(91/92) 사이에 연결될 수 있다. 반대로, 형성될 소스/드레인 전극들은 (제2 투명 도전성 층(8)을 패터닝에 의해 형성하는데 사용되는) 투명 도전성 층 재료를 퇴적한 후에 분리될 수 있다. 즉, 제1 비아 홀(91a)과 제2 비아 홀(92a) 사이의 하부 도전성 층 재료와 함께 퇴적된 투명 도전성 층 재료의 각각의 부분은 함께 에칭되어 사라져서 도 16에 도시된 대로 능동 층(4)의 표면 부분을 노출시킬 수 있다. 그 다음, 소스/드레인 전극들은 분리되고 전기적으로 절연될 수 있다.
이어서, 포토레지스트 패턴은 제2 투명 도전성 층(8)을 형성한 후에 제거될 수 있다. 다양한 실시예에서, 제2 투명 도전성 층(8)의 일부는 소스/드레인 전극들의 제2 부분으로서 사용되어 소스/드레인 전극들의 제1 부분들(61/62)을 능동 층(4)과 연결할 수 있다.
도 19의 단계 S1907에서, 패터닝 공정에 의해 패시베이션 층이 형성된다. 도 17은 대응하는 구조체를 도시한다.
도 17에서, 패시베이션 층(7)을 형성하기 위해, 도 16에 도시된 구조체의 노출 된 면 상에 패시베이션 층 재료가 형성될 수 있다. 예를 들어, 패시베이션 층 재료는 PECVD 또는 다른 적절한 방법에 의해 형성될 수 있다. 패시베이션 층 재료는 SiNx 및/또는 SiOx를 포함하는 재료로 이루어질 수 있다. 이어서, 포토레지스트 층이 패시베이션 층 재료 상에 형성될 수 있다. 포토레지스트 층은 노출 및 현상되어 포토레지스트 패턴을 형성할 수 있다. 포토레지스트 패턴은, 예를 들어 건식 에칭에 의해 도 10의 구조체의 전체 표면을 덮는 패시베이션 층 재료를 에칭하기 위한 에칭 마스크로서 사용되어 패시베이션 층(7)을 형성하게 된다. 도 17에 보여진 바와 같이, 패시베이션 층(7)은 ESL(5)을 둘러싸는 게이트 절연층(3)의 노출된 표면 부분들 상에, 및 소스/드레인 전극들 사이의 노출된 능동 층 상에 형성될 수 있다. 이 에칭 공정 동안, 제2 투명 도전성 층(8) 상의 패시베이션 층 재료가 제거 될 수 있다. 포토레지스트 패턴은 그 후 제거될 수 있다.
상이한 표시 모드에 의존하여, 제2 투명 도전성 층(8)은 예를 들어 고급 초 차원 필드 변환 모드에 사용되는 공통 전극으로서, 또는 예를 들어 초 차원 필드 변환 모드에 사용되는 픽셀 전극으로서 사용되는 다른 부분들을 포함할 수 있다. 제2 투명 도전성 층(8)의 이들 다른 부분들은 대응하는 신호를 전송하기 위해 주변 배선들과 연결될 수 있다.
개시된 TFT는 하부 게이트 형 또는 상부 게이트 형 중 하나일 수 있다.
예시적인 실시예 4
다양한 실시예는 또한 어레이 기판에 적합한 TFT를 제공한다. 예를 들어, 도 9, 도 13 및 도 17에 보여진 바와 같이, 예시적인 TFT는 능동 층(4), 능동 층(4) 상의 에칭 정지 층(ESL)(5), ESL(5)상의 소스/드레인 전극들(예로, 제1 부분들(61/62)), 및 소스/드레인 전극들의 제1 부분들(61/62) 상의 투명 도전성 층(8)을 포함할 수 있다. 소스/드레인 전극들(예를 들면, 제1 부분(61/62))이, 소스 전극의 제1 비아 홀(91a)의 및 ESL 패턴(51)을 관통하는 연결된 제1 ESL 비아 홀(91b)의 표면들 상에 배치된, 드레인 전극의 제2 비아 홀(92a)의 및 ESL 패턴(51)을 관통하는 연결된 제2 ESL 비아 홀(92b)의 표면들 상에 배치된, 능동 층(4) 상에 배치된 투명 도전성 층(8)에 의해, 능동 층(4)에게 연결된다.
투명 도전성 층(8)은 소스/드레인 전극의 제2 부분으로서 및 공통 전극 또는 픽셀 전극으로서 사용되는 또 다른 부분으로서 사용되는 부분을 포함한다. 예시적 실시예에서, 소스/드레인 전극들은 적어도 제1 부분들(61/62)을 포함하고, 소스/드레인 전극들(예를 들어, 제1 부분들(61/62))을 능동 층(4)과 연결시키기 위해 투명 도전성 층(8)의 부분에 의해 형성되는 제2 부분을 추가로 포함할 수 있다.
어레이 기판의 예시적 실시예에서, 능동 층은 게이트 절연층 상에 형성될 수 있다. 게이트 절연층은 게이트 전극 상에 배치된다. 개시된 어레이 기판이 하부 게이트 형으로서 사용될 수도 있고, 상부 게이트 형으로서 사용될 수도 있음을 유의해야 한다.
예시적인 실시예 5
다양한 실시예는 개시된 TFT를 포함하는 개시된 어레이 기판을 적어도 포함하는 디스플레이 장치를 추가로 포함한다.
본 명세서에 개시된 실시예는 단지 예시적인 것이다. 개시된 실시예의 다른 응용, 이점, 변경, 수정, 또는 등가물은 당업자에게는 자명하며, 본 개시의 범위 내에 포괄되는 것으로 의도된다.

Claims (22)

  1. TFT(thin-film transistor) 디바이스를 형성하기 위한 방법으로서:
    기판 상의 능동 층 상에 ESL(etch stop layer) 재료를 형성하는 단계;
    소스 전극 및 드레인 전극을 형성하기 위해 상기 ESL 재료 상에 전기적 도전성 층 재료를 형성하는 단계;
    상기 소스 전극을 관통하는 제1 비아 홀을 포함하는 상기 소스 전극의 제1 부분을 형성하기 위해, 및 상기 드레인 전극을 관통하는 제2 비아 홀을 포함하는 상기 드레인 전극의 제1 부분을 형성하기 위해, 상기 전기적 도전성 층 재료를 패터닝하는 단계; 및
    상기 소스 전극을 관통하는 제1 비아 홀에 연결되는 제1 ESL 비아 홀을 포함하고 및 상기 드레인 전극을 관통하는 제2 비아 홀에 연결되는 제2 ESL 비아 홀을 포함하는 ESL 패턴을 형성하기 위해 상기 ESL 재료를 패터닝하는 단계
    를 포함하는 TFT 디바이스 형성 방법.
  2. 제1항에 있어서, 상기 ESL을 패터닝하기 위해 사용되는 마스크는 상기 전기적 도전성 층 재료와 상기 소스 전극 및 상기 드레인 전극 위에 형성되는 패시베이션 층을 패터닝하기 위해 사용되는 마스크들 중 하나인 TFT 디바이스 형성 방법.
  3. 제2항에 있어서, 상기 전기적 도전성 층 재료를 패터닝하는 단계 및 상기 ESL 재료를 패터닝하는 단계는:
    상기 전기적 도전성 층 재료 상에 제1 포토레지스트 층을 형성하는 단계;
    상기 전기적 도전성 층 재료를 패터닝하기 위한 상기 마스크를 사용하여 상기 제1 포토레지스트 층을 노출시키는 단계;
    상기 노출된 제1 포토레지스트 층을 현상하여 제1 포토레지스트 패턴을 형성하는 단계;
    상기 소스 전극을 관통하는 상기 제1 비아 홀을 포함하는 상기 소스 전극의 제1 부분을 형성하기 위해, 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀을 포함하는 상기 드레인 전극의 제1 부분을 형성하기 위해, 상기 전기적 도전성 층 재료를 에칭하는 단계;
    상기 소스 전극 및 상기 드레인 전극을 갖는 상기 기판 위에 상기 패시베이션 층 재료를 형성하는 단계; 및
    상기 패시베이션 층 재료를 패터닝하여 패시베이션 층을 형성하는 단계를 포함하는
    TFT 디바이스 형성 방법.
  4. 제3항에 있어서,
    상기 패시베이션 층 재료 상에 제2 포토레지스트 층을 형성하는 단계;
    상기 패시베이션 층 재료를 패터닝하기 위한 또 다른 마스크를 사용하여 상기 제2 포토레지스트 층을 노출시키는 단계;
    상기 제2 포토레지스트 층을 현상하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 소스 전극을 관통하는 상기 제1 비아 홀을 노출시키기 위해 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀을 노출시키기 위해 상기 패시베이션 층 재료를 에칭하여 상기 소스 전극의 제1 부분과 상기 드레인 전극의 제1 부분 사이에 상기 패시베이션 층을 형성하는 단계; 및
    상기 마스크를 이용하여, 상기 소스 전극을 관통하는 상기 제1 비아 홀에 연결되는 상기 ESL 재료를 관통하는 상기 제1 ESL 비아 홀을 포함하고 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀에 연결되는 상기 ESL 재료를 관통하는 상기 제2 ESL 비아 홀을 포함하는 상기 ESL 패턴을 형성하도록 상기 ESL 재료를 패터닝하는 단계
    를 추가로 포함하는 TFT 디바이스 형성 방법.
  5. 제3항에 있어서, 상기 전기적 도전성 층 재료는 습식 에칭에 의해 에칭되는 TFT 디바이스 형성 방법.
  6. 제4항에 있어서, 상기 패시베이션 층 재료 및 상기 ESL 재료는 건식 에칭에 의해 에칭되는 TFT 디바이스 형성 방법.
  7. 제2항에 있어서,
    상기 전기적 도전성 층 재료를 패터닝하는 단계 및 상기 ESL 재료를 패터닝하는 단계는:
    상기 소스 전극을 관통하는 상기 제1 비아 홀을 포함하는 상기 소스 전극의 제1 부분을 형성하기 위해, 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀을 포함하는 상기 드레인 전극의 제1 부분을 형성하기 위해, 상기 전기적 도전성 층 재료를 패터닝하고; 및
    상기 소스 전극을 관통하는 상기 제1 비아 홀에 연결되는 상기 제1 ESL 비아 홀을 포함하고 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀에 연결되는 상기 제2 ESL 비아 홀을 포함하는 상기 ESL 패턴을 형성하기 위해 상기 ESL 재료를 패터닝하는데에 단일 패터닝 공정을 사용하는 단계를 포함하는
    TFT 디바이스 형성 방법.
  8. 제7항에 있어서, 상기 전기적 도전성 층 재료를 패터닝하고 및 상기 ESL 재료를 패터닝하는데에 상기 단일 패터닝 공정을 사용하는 단계는:
    상기 전기적 도전성 층 재료 상에 제3 포토레지스트 층을 형성하는 단계;
    상기 제3 포토레지스트 층을 노출시키기 위해 상기 전기적 도전성 층 재료를 패터닝하도록 상기 마스크를 사용하는 단계 - 상기 제3 포토레지스트 층은 제3 포토레지스트 패턴을 형성하기 위해 현상됨-;
    상기 소스 전극을 관통하는 상기 제1 비아 홀을 포함하는 상기 소스 전극의 제1 부분을 형성하기 위해 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀을 포함하는 상기 드레인 전극의 제1 부분을 형성하기 위해, 상기 제3 포토레지스트 패턴을 이용하여 상기 전기적 도전성 층 재료를 에칭하는 단계; 및
    이후, 상기 소스 전극을 관통하는 상기 제1 비아 홀에 연결되는 상기 제1 ESL 비아 홀을 형성하기 위해 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀에 연결되는 상기 제2 ESL 비아 홀을 형성하기 위해, 상기 제3 포토레지스트 패턴을 이용하여 상기 ESL 재료를 에칭하는 단계를 포함하는
    TFT 디바이스 형성 방법.
  9. 제7항에 있어서,
    상기 전기적 도전성 층 재료는 습식 에칭에 의해 에칭되고, 및
    상기 ESL 재료는 건식 에칭에 의해 에칭되는 TFT 디바이스 형성 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 소스 전극을 관통하는 상기 제1 비아 홀을 형성하고 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀을 형성한 후에:
    투명 도전성 층을, 상기 소스 전극을 관통하는 상기 제1 비아 홀의 표면들 상에, 상기 드레인 전극을 관통하는 상기 제2 비아 홀의 표면들 상에, 상기 제1 ESL 비아 홀의 표면들 상에, 및 상기 제2 ESL 비아 홀의 표면들 상에 가짐으로써 상기 투명 도전성 층이 상기 능동 층을 상기 소스 전극의 제1 부분과 상기 드레인 전극의 제1 부분의 각각과 연결하도록, 패터닝 공정을 이용하여 상기 투명 도전성 층을 형성하는 단계
    를 추가로 포함하는 TFT 디바이스 형성 방법.
  11. 제10항에 있어서, 상기 투명 도전성 층은 공통 전극 또는 픽셀 전극을 포함하는 TFT 디바이스 형성 방법.
  12. 제7항에 있어서, 상기 단일 패터닝 공정 후에,
    패시베이션 층 재료를 형성하는 단계; 및
    상기 패시베이션 층 재료를 패터닝하여 패시베이션 층을 형성하는 단계 - 상기 소스 전극을 관통하는 상기 제1 비아 홀 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀에 대응하는 부분들을 제거하기 위해 및 상기 소스 전극의 제1 부분 상의 및 상기 드레인 전극의 제1 부분 상의 상기 패시베이션 층 재료의 부분들을 제거하기 위해, 상기 패시베이션 층 재료는 에칭됨 -
    를 추가로 포함하는 TFT 디바이스 형성 방법.
  13. 제12항에 있어서,
    상기 패시베이션 층은 상기 소스 전극의 제1 부분과 상기 드레인 전극의 제1 부분 사이에 형성되어, 상기 소스 전극을 관통하는 상기 제1 비아 홀을 노출시키고 및 상기 드레인 전극을 관통하는 상기 제2 비아 홀을 노출시키는 TFT 디바이스 형성 방법.
  14. 제12항 또는 제13항에 있어서, 상기 패시베이션 층을 형성하는 단계 후에,
    투명 도전성 층을, 상기 소스 전극을 관통하는 상기 제1 비아 홀의 표면들 상에, 상기 드레인 전극을 관통하는 상기 제2 비아 홀의 표면들 상에, 상기 제1 ESL 비아 홀의 표면들 상에, 및 상기 제2 ESL 비아 홀의 표면들 상에 가짐으로써 상기 투명 도전성 층이 상기 능동 층을 상기 소스 전극의 제1 부분과 상기 드레인 전극의 제1 부분의 각각과 연결하도록, 패터닝 공정을 이용하여 상기 투명 도전성 층을 형성하는 단계
    를 추가로 포함하는 TFT 디바이스 형성 방법.
  15. 제14항에 있어서, 상기 투명 도전성 층은 공통 전극 또는 픽셀 전극을 포함하는 TFT 디바이스 형성 방법.
  16. 제1항에 있어서, 상기 능동 층 상에 상기 ESL 재료를 형성하는 단계 전에,
    상기 기판 상에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계, 및
    상기 게이트 절연층 상에 상기 능동 층을 형성하는 단계
    를 추가로 포함하는 TFT 디바이스 형성 방법.
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