KR101878238B1 - 에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법 - Google Patents

에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법 Download PDF

Info

Publication number
KR101878238B1
KR101878238B1 KR1020167023826A KR20167023826A KR101878238B1 KR 101878238 B1 KR101878238 B1 KR 101878238B1 KR 1020167023826 A KR1020167023826 A KR 1020167023826A KR 20167023826 A KR20167023826 A KR 20167023826A KR 101878238 B1 KR101878238 B1 KR 101878238B1
Authority
KR
South Korea
Prior art keywords
layer
mass
etching
semiconductor substrate
ion
Prior art date
Application number
KR1020167023826A
Other languages
English (en)
Other versions
KR20160110519A (ko
Inventor
아츠시 미즈타니
테츠야 카미무라
Original Assignee
후지필름 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지필름 가부시키가이샤 filed Critical 후지필름 가부시키가이샤
Publication of KR20160110519A publication Critical patent/KR20160110519A/ko
Application granted granted Critical
Publication of KR101878238B1 publication Critical patent/KR101878238B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/26—Acidic compositions for etching refractory metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/30—Acidic compositions for etching other metallic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

반도체 프로세스용의 에칭액으로서, 설폰산 화합물과, 할로젠 이온과, 질산 또는 질산 이온과, 유기 양이온과, 물을 함유하는 에칭액.

Description

에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법{ETCHANT, ETCHING METHOD USING SAME, AND METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE PRODUCT}
본 발명은, 에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법에 관한 것이다.
집적 회로의 제조는 다단계의 다양한 가공 공정으로 구성되어 있다. 구체적으로 그 제조 과정에서는, 다양한 재료의 퇴적, 필요한 부분 또는 전체적으로 노출된 층의 리소그래피, 혹은 그 층의 에칭 등이 여러 차례 반복된다. 그 중에서도, 금속이나 금속 화합물의 층의 에칭은 중요한 프로세스가 된다. 금속 등을 선택적으로 에칭하고, 그 외의 층에 대해서는 부식시키지 않고 잔존시켜야 한다. 경우에 따라서는, 유사한 금속종으로 이루어지는 층끼리나, 보다 부식성이 높은 층을 남기는 형태로 소정의 층만을 제거하는 것이 요구된다. 반도체 기판 내의 배선이나 집적 회로의 사이즈는 점점 작아져, 정확하게 남겨야 할 부재를 부식시키지 않고 에칭을 행하는 중요성은 점점 높아지고 있다.
전계 효과 트랜지스터를 예로 들어 보면, 그 급속한 미세화에 따라, 소스·드레인 영역의 상면에 형성되는 실리사이드층의 박막화나, 신규 재료의 개발이 강하게 요구되어 왔다. 이 실리사이드층을 형성하는 살리사이드 프로세스에서는, 반도체 기판 상에 형성한 실리콘 등으로 이루어지는 소스 영역 및 드레인 영역의 일부와 그 상면에 부착한 금속층을 어닐링한다. 금속층으로서는, 지금까지, 텅스텐(W), 타이타늄(Ti), 코발트(Co), 니켈(Ni) 등이 적용되고 있다. 이로써, 소스·드레인 전극 등의 상측에 저저항의 실리사이드층을 형성할 수 있다. 최근에는, 추가적인 미세화에 따라, 귀금속인 백금(Pt)을 첨가한 NiPt 실리사이드층을 형성하는 것도 제안되고 있다.
살리사이드 공정 후에 있어서는, 거기에 남겨진 금속층을 에칭에 의하여 제거한다. 이 에칭은 통상 웨트 에칭에 의하여 행해지며, 그 약액으로서 염산과 질산의 혼합액(왕수(王水))이 적용되고 있다. 특허문헌 1은, 질산 및 염산에 더하여, 톨루엔설폰산을 첨가한 약액을 이용하는 예를 개시하고 있다.
특허문헌 1: 국제공개공보 제2012/125401호
본 발명의 과제는, 저마늄을 포함하는 층에 대하여, 특정의 금속을 포함하는 층을 선택적으로 제거할 수 있어, 우수한 에칭 특성을 나타내는 에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법의 제공에 있다.
본 발명에 의하면, 이하의 수단이 제공된다.
〔1〕 반도체 프로세스용의 에칭액으로서,
설폰산 화합물과, 할로젠 이온(할로젠화물 이온)과, 질산 또는 질산 이온과, 유기 양이온과, 물을 함유하는 에칭액.
〔2〕 상기 유기 양이온이, 알킬암모늄 양이온, 아릴암모늄 양이온, 및 알킬·아릴암모늄 양이온으로 이루어지는 군으로부터 선택되는 적어도 1종인 〔1〕에 따른 에칭액.
〔3〕 상기 설폰산 화합물이, 메테인설폰산, 톨루엔설폰산, 에테인설폰산, 벤젠설폰산, 메테인다이설폰산, 및 옥틸설폰산으로 이루어지는 군으로부터 선택되는 적어도 1종인 〔1〕 또는 〔2〕에 따른 에칭액.
〔4〕 상기 할로젠 이온이, 염소 이온, 브로민 이온, 아이오딘 이온, 및 불소 이온으로 이루어지는 군으로부터 선택되는 적어도 1종인 〔1〕 내지 〔3〕 중 어느 하나에 따른 에칭액.
〔5〕 상기 설폰산 화합물의 농도가 40질량% 이상 80질량% 이하인 〔1〕 내지 〔4〕 중 어느 하나에 따른 에칭액.
〔6〕 상기 할로젠 이온의 농도가 0.01질량% 이상 10질량% 이하인 〔1〕 내지 〔5〕 중 어느 하나에 따른 에칭액.
〔7〕 상기 질산 또는 질산 이온의 농도가 1질량% 이상 20질량% 이하인 〔1〕 내지 〔6〕 중 어느 하나에 따른 에칭액.
〔8〕 상기 유기 양이온의 농도가 0.000001mol/L 이상 0.1mol/L 이하인 〔1〕 내지 〔7〕 중 어느 하나에 따른 에칭액.
〔9〕 상기 물의 농도가 10질량% 이상 50질량% 이하인 〔1〕 내지 〔8〕 중 어느 하나에 따른 에칭액.
〔10〕 저마늄을 포함하는 제1 층과 저마늄 이외의 금속종을 포함하는 제2 층을 갖는 반도체 기판에 적용하는〔1〕 내지 〔9〕 중 어느 하나에 따른 에칭액.
〔11〕 상기 제2 층이, 니켈플래티넘, 타이타늄, 니켈, 플래티넘, 텅스텐, 및 코발트로부터 선택되는 적어도 1종의 금속종을 포함하는 층인 〔10〕에 따른 에칭액.
〔12〕 반도체 기판에, 설폰산 화합물과, 할로젠 이온과, 질산 또는 질산 이온과, 유기 양이온과, 물을 함유하는 에칭액을 적용하는 에칭 방법.
〔13〕 상기 유기 양이온이, 알킬암모늄 양이온, 아릴암모늄 양이온, 및 알킬·아릴암모늄 양이온으로 이루어지는 군으로부터 선택되는 적어도 1종인 〔12〕에 따른 에칭 방법.
〔14〕 상기 유기 양이온의 농도가 0.000001mol/L 이상 0.1mol/L 이하인 〔12〕 또는 〔13〕에 따른 에칭 방법.
〔15〕 상기 반도체 기판이 저마늄을 포함하는 제1 층과 저마늄 이외의 금속종을 포함하는 제2 층을 갖는〔12〕 내지 〔14〕 중 어느 하나에 따른 에칭 방법.
〔16〕 상기 제2 층이, 니켈플래티넘, 타이타늄, 니켈, 플래티넘, 텅스텐, 및 코발트로부터 선택되는 적어도 1종의 금속종을 포함하는 층인 〔12〕 내지 〔15〕 중 어느 하나에 따른 에칭 방법.
〔17〕 상기 제1 층의 에칭 레이트 R1과, 제2 층의 에칭 레이트 R2의 비, R2/R1이 10 이상인 〔15〕 또는 〔16〕에 따른 에칭 방법.
〔18〕 〔12〕 내지 〔17〕 중 어느 하나에 따른 에칭 방법을 통하여 반도체 기판 제품을 제조하는 반도체 기판 제품의 제조 방법.
본 발명의 에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법에 의하면, 저마늄을 포함하는 층에 대하여, 특정의 금속을 포함하는 층을 선택적으로 제거할 수 있다.
본 발명의 상기 및 다른 특징과 이점은, 적절히 첨부한 도면을 참조하여, 하기의 기재로부터 보다 명백해질 것이다.
도 1은, 본 발명의 일 실시형태에 있어서의 반도체 기판의 제작 공정예를 모식적으로 나타내는 단면도이다.
도 2는, 본 발명의 일 실시형태에 있어서의 MOS 트랜지스터의 제조예를 나타내는 공정도이다.
도 3은, 본 발명의 바람직한 실시형태에 관한 웨트 에칭 장치의 일부를 나타내는 장치 구성도이다.
도 4는, 본 발명의 일 실시형태에 있어서의 반도체 기판에 대한 노즐의 이동 궤적선을 모식적으로 나타내는 평면도이다.
먼저, 본 발명의 에칭 방법에 관한 에칭 공정의 바람직한 실시형태에 대하여, 도 1, 도 2에 근거하여 설명한다.
[에칭 공정]
도 1은 에칭 전후의 반도체 기판을 나타낸 도이다. 본 실시형태의 제조예에 있어서는, 저마늄 함유층(제1 층)(2)의 상면에 금속층(제2 층)(1)이 배치되어 있다. 저마늄 함유층(제1 층)으로서는 소스 전극, 드레인 전극을 구성하는 SiGe 에피택셜층이 적용되어 있다. 본 발명에 있어서는, SiGe 혹은 Ge 에피택셜층인 것이, 그 에칭액의 현저한 효과가 발휘되기 때문에 바람직하다.
금속층(제2 층)(1)의 구성 재료로서는, 타이타늄(Ti), 코발트(Co), 니켈(Ni), 니켈플래티넘(NiPt), 텅스텐(W) 등의 금속종(단일 금속 또는 복합 금속)을 들 수 있다. 금속층의 형성은 통상 이 종의 금속막의 형성에 적용되는 방법을 이용할 수 있으며, 구체적으로는, CVD(Chemical Vapor Deposition)에 의한 성막을 들 수 있다. 이 때의 금속층의 두께는 특별히 한정되지 않지만, 5nm 이상 50nm 이하의 막의 예를 들 수 있다. 본 발명에 있어서는, 금속층이 NiPt층(Pt 함유율 0질량% 초과 20질량% 이하가 바람직함), Ni층(Pt 함유율 0질량%)인 것이, 그 에칭액의 현저한 효과가 발휘되기 때문에 바람직하다.
금속층은, 상기에 든 금속 원자 이외에, 그 외의 원소를 포함하고 있어도 된다. 예를 들면, 불가피하게 혼입되는 산소나 질소는 존재하고 있어도 된다. 불가피한 불순물의 양은 예를 들면, 1ppt~10ppm(질량 기준) 정도로 억제되어 있는 것이 바람직하다.
상기의 공정 (a)에 있어서 저마늄 함유층(2)의 상측에 금속층(1)이 형성된 후, 어닐링(소결)이 행해져, 그 계면에 금속-Si 반응막(제3 층: 저마늄 실리사이드층)(3)이 형성된다(공정 (b)). 어닐링은 통상 이 종의 소자의 제조에 적용되는 조건에 따르면 되지만, 예를 들면, 200~1000℃에서 처리하는 것을 들 수 있다. 이 때의 저마늄 실리사이드층(3)의 두께는 특별히 한정되지 않지만, 50nm 이하의 층으로 되어 있는 예를 들 수 있고, 또한, 10nm 이하의 층으로 되어 있는 예를 들 수 있다. 하한값은 특별히 없지만, 1nm 이상인 것이 실제적이다. 이 저마늄 실리사이드층은 저(低)저항막으로서 적용되어, 그 하부에 위치하는 소스 전극, 드레인 전극과, 그 상부에 배치되는 배선을 전기적으로 접속하는 도전부로서 기능한다. 따라서, 저마늄 실리사이드층에 결손이나 부식이 발생하면, 이 도통이 저해되어, 소자 오작동 등의 품질 저하로 이어지는 경우가 있다. 특히, 최근, 기판 내부의 집적 회로 구조는 미세화되고 있어, 미소한 손상이어도 소자의 성능에 있어 큰 영향을 줄 수 있다. 이로 인하여, 그와 같은 결손이나 부식은 가급적 방지되는 것이 바람직하다.
또한, 본 명세서에 있어서, 넓은 의미로는, 저마늄 실리사이드층은, 제1 층의 저마늄 함유층에 포함되는 개념이다. 따라서, 제1 층에 대하여 제2 층을 선택적으로 제거한다고 할 때에는, 실리사이드화되어 있지 않은 저마늄 함유층에 대하여 제2 층(금속층)을 우선적으로 제거하는 양태뿐만 아니라, 저마늄 실리사이드층에 대하여 제2 층(금속층)을 우선적으로 제거하는 양태를 포함하는 의미이다. 좁은 의미로, 제1 층의 저마늄 함유층(저마늄 실리사이드층을 제외함)과 제3 층의 저마늄 실리사이드층을 구별하여 말할 때는, 각각 제1 층 및 제3 층이라고 한다.
다음으로, 잔존한 금속층(1)의 에칭이 행해진다(공정 (b) -> 공정 (c)). 본 실시형태에 있어서는, 이 때 에칭액이 적용되어, 금속층(1)의 상측으로부터 에칭액을 부여하여 접촉시킴으로써, 금속층(1)을 제거한다. 에칭액의 부여의 형태에 대해서는 후술한다.
저마늄 함유층(2)은, SiGe 에피택셜층으로 이루어지고, 화학적 기상 성장(CVD)법에 의하여, 특정의 결정성을 갖는 실리콘 기판 상에 결정 성장시켜 형성할 수 있다. 혹은, 전자선 에피택시(MBE)법 등에 의하여, 원하는 결정성으로 형성한 에피택셜층이라고 해도 된다.
저마늄 함유층을 P형의 층으로 하려면, 농도가 1×1014cm-3~1×1021cm-3 정도의 붕소(B)가 도프되는 것이 바람직하다. N형의 층으로 하려면, 인(P)이 1×1014cm-3~1×1021cm-3의 농도로 도프되는 것이 바람직하다.
SiGe 에피택셜층에 있어서의 Ge 농도는, 20질량% 이상인 것이 바람직하고, 40질량% 이상인 것이 보다 바람직하다. 상한으로서는, 100질량% 이하가 바람직하고, 90질량% 이하가 보다 바람직하다. Ge 농도를 상기의 범위로 함으로써, 처리 후의 웨이퍼의 면내 균일성을 향상시킬 수 있어 바람직하다. Ge가 비교적 고농도인 것이 바람직한 이유로서는 이하와 같이 추정된다. Ge와 Si를 비교한 경우에, Si는 산화된 후에 산화막 SiOx를 생성하고, 이 산화종은 용출되지 않아 반응 정지층이 된다고 해석된다. 이로 인하여, 웨이퍼 내에서, Ge가 용출된 부분과, SiOx에 의하여 반응이 정지한 부분에 차가 발생하여, 결과적으로 웨이퍼의 면내 균일성이 손상될 수 있다. 한편, Ge 농도가 높아지면 상기 기구에서의 SiOx에 의한 저해의 영향이 작아지고, 특히 본 발명의 에칭액과 같이 금속층에 대하여 높은 제거성이 있는 약액을 적용했을 때에 웨이퍼의 면내 균일성을 확보할 수 있다고 생각된다. 또한, 저마늄 100질량%의 경우, 그 어닐링에 의하여 제2 층의 합금을 따라 형성되는 층은, 저마늄과 제2 층의 특정 금속 원소를 포함하고, 실리콘을 포함하지 않지만, 본 명세서에서는 편의상 이를 포함하여 저마늄 실리사이드층으로 칭한다.
(Ge 농도)
본 발명에 있어서, 저마늄의 농도는 이하의 측정 방법으로 측정한 값으로 한다. 저마늄(Ge)을 포함하는 층의 기판을 에칭 ESCA(알박파이제 Quantera)로 0~30nm까지의 깊이 방향을 분석하고, 3~15nm 분석 결과에 있어서의 Ge 농도의 평균값을 Ge 농도(질량%)로 한다.
살리사이드 공정을 거쳐, 저마늄 실리사이드층이, 상기 저마늄 함유층(제1 층)과 금속층(제2 층)의 사이에, 저마늄(Ge) 및 제2 층의 성분(상기 특정 금속종)을 함유하는 층으로서 형성된다. 이 저마늄 실리사이드층은 넓은 의미로는 상기 제1 층에 포함되지만, 좁은 의미로 이와 구별하여 부를 때 "제3 층"이라고 한다. 그 조성은, 특별히 한정되지 않지만, SixGeyMz(M: 금속 원소)의 식으로, x+y+z=1로서, 0.2≤x+y≤0.8인 것이 바람직하고, 0.3≤x+y≤0.7인 것이 보다 바람직하다. z에 대해서는, 0.2≤z≤0.8인 것이 바람직하고, 0.3≤z≤0.7인 것이 보다 바람직하다. x와 y의 비율의 바람직한 범위는 상기에서 규정한 바와 같다. 단, 제3 층에는 그 외의 원소가 포함되어 있어도 된다. 이는, 상기 금속층(제2 층)에서 설명한 것과 동일하다.
(MOS 트랜지스터의 가공)
도 2는, MOS 트랜지스터의 제조예를 나타내는 공정도이다. (A)는 MOS 트랜지스터 구조의 형성 공정, (B)는 금속막의 스퍼터링 공정, (C)는 1회째의 어닐링 공정, (D)는 금속막의 선택 제거 공정, (E)는 2회째의 어닐링 공정이다.
도에 나타내는 바와 같이, 실리콘 기판(21)의 표면에 형성된 게이트 절연막(22)을 통하여 게이트 전극(23)이 형성되어 있다. 실리콘 기판(21)의 게이트 전극(23)의 양측에 익스텐션 영역이 별도 형성되어 있어도 된다. 게이트 전극(23)의 상측에, NiPt층과의 접촉을 방지하는 보호층(도시하지 않음)이 형성되어 있어도 된다. 또한, 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 사이드 월(25)이 형성되고, 이온 주입에 의하여 소스 전극(26) 및 드레인 전극(27)이 형성되어 있다.
다음으로, 도에 나타내는 바와 같이, NiPt막(28)이 형성되고, 급속 어닐링 처리가 실시된다. 이로써, NiPt막(28) 중의 원소를 실리콘 기판 중에 확산시켜 실리사이드화(본 명세서에서는, 저마늄 100질량%일 때도 포함시켜, 편의상, 어닐링에 의한 합금화를 실리사이드화라고 칭함)시킨다. 그 결과, 소스 전극(26) 및 드레인 전극(27)의 상부가 실리사이드화되어, NiPtGeSi 소스 전극부(26A) 및 NiPtSiGe 드레인 전극부(27A)가 형성된다. 이 때, 필요에 따라, 도 2(E)에 나타낸 바와 같이 2회째의 어닐링을 함으로써 전극 부재를 원하는 상태(어닐링된 실리사이드 소스 전극(26B), 어닐링된 실리사이드 드레인 전극(27B))로 변화시킬 수 있다. 상기 1회째와 2회째의 어닐링 온도는 특별히 한정되지 않지만, 예를 들면, 400~1100℃에서 행할 수 있다.
실리사이드화에 기여하지 않고 남은 NiPt막(28)은, 본 발명의 에칭액을 이용함으로써 제거할 수 있다(도 2(C) (D)). 이 때, 도시한 것은 큰 폭으로 모식화하여 나타내고 있으며, 실리사이드화된 층(26A, 27A)의 상부에 퇴적되어 남은 NiPt막이 있어도 되고 없어도 된다. 반도체 기판 내지 그 제품의 구조도 간략화하여 도시하고 있으며, 필요에 따라, 필요한 부재가 있는 것으로서 해석하면 된다.
구성 재료의 바람직한 예를 들면 하기와 같은 형태를 예시할 수 있다.
21 실리콘 기판: Si, SiGe, Ge
22 게이트 절연막: HfO2(High-k)
23 게이트 전극: Al, W
25 사이드 월: SiOCN, SiN, SiO2(low-k)
26 소스 전극: SiGe, Ge
27 드레인 전극: SiGe, Ge
28 금속층: Ni, Pt
도시하지 않음 캡: TiN
[에칭액]
다음으로, 본 발명의 에칭액의 바람직한 실시형태에 대하여 설명한다. 본 실시형태의 에칭액은 설폰산 화합물과, 할로젠 이온과, 질산 또는 질산 이온과, 유기 양이온과, 물을 함유한다. 이하, 임의의 것을 포함하여, 각 성분에 대하여 설명한다.
(설폰산 화합물)
본 발명의 에칭액에 있어서는, 설폰산 화합물을 함유시킨다. 설폰산 화합물은, 알킬설폰산 화합물(탄소수 1~12가 바람직하고, 1~6이 보다 바람직하며, 1~3이 특히 바람직함)이어도 되고, 아릴설폰산 화합물(탄소수 6~14가 바람직하고, 6~10이 보다 바람직함)이어도 된다. 알킬설폰산 화합물은 아랄킬기를 갖는 설폰산 화합물(탄소수 7~15가 바람직하고, 7~11이 보다 바람직함)이어도 된다.
알킬설폰산 화합물로서는, 메테인설폰산, 에테인설폰산, 옥틸설폰산, 메테인다이설폰산, 에테인다이설폰산, 벤질설폰산 등이 바람직하다.
아릴설폰산 화합물로서는, 하기 식 (S-1)~(S-3) 중 어느 하나인 것이 바람직하다. 식 중, Z1, Z2는 연결기 L을 개재하는 경우가 있는 설폰산기이다. R56은 치환기이며, 그 중에서도 알킬기(탄소수 1~12가 바람직하고, 1~6이 보다 바람직하며, 1~3이 특히 바람직함)가 바람직하다. n51 및 n56은 0~5의 정수이다. n53은 0~4의 정수이다. n51, n53, 및 n56의 최댓값은 동일한 환에 있는 Z1 또는 Z2의 수에 따라 감한다. n52는 1~6의 정수이며, 1 또는 2가 바람직하다. n54 및 n55는 각각 독립적으로 0~4의 정수이며, n54+n55는 1 이상이다. n54+n55는 1 또는 2가 바람직하다. n57 및 n58은 각각 독립적으로 0~5의 정수이며, n57+n58은 1 이상이다. n57+n58은 1 또는 2가 바람직하다. 복수 있는 R56은 서로 동일해도 되고 달라도 된다. 연결기 L은 O, S, NRN, 알킬렌기(탄소수 1~12가 바람직하고, 1~6이 보다 바람직하며, 1~3이 특히 바람직함), 또는 그 조합인 것이 바람직하다. RN은 알킬기(탄소수 1~12가 바람직하고, 1~6이 보다 바람직하며, 1~3이 특히 바람직함), 아릴기(탄소수 6~22가 바람직하고, 6~14가 보다 바람직함), 또는 수소 원자인 것이 바람직하다.
[화학식 1]
Figure 112016084226418-pct00001
아릴설폰산 화합물의 구체예로서는, 파라톨루엔설폰산, 벤젠설폰산, 2-나프탈렌설폰산, 나프탈렌-1-설폰산, 1,5-나프탈렌다이설폰산, 2,6-나프탈렌다이설폰산 등을 들 수 있다.
설폰산 화합물의 농도는, 에칭액 중, 30질량% 이상인 것이 바람직하고, 40질량% 이상이 보다 바람직하며, 50질량% 이상 함유시키는 것이 특히 바람직하다. 상한으로서는, 90질량% 이하가 바람직하고, 80질량% 이하가 보다 바람직하며, 70질량% 이하가 특히 바람직하다. 설폰산 화합물을 상기의 농도로 적용함으로써, 양호한 금속층의 에칭을 실현하면서, 저마늄층의 효과적인 보호를 실현할 수 있는 점에서 바람직하다.
(할로젠 이온)
본 발명에 관한 에칭액에는 할로젠 이온이 포함된다. 할로젠 이온은 그 중에서도, 염소 이온, 브로민 이온, 아이오딘 이온, 및 불소 이온이 바람직하고, 염소 이온, 브로민 이온이 보다 바람직하다. 할로젠 이온의 공급원은 특별히 한정되지 않지만, 하기 유기 양이온과의 염으로서 공급해도 되고, 수소화물(염산, 브로민화 수소산 등)의 첨가에 의하여 공급해도 된다.
할로젠 이온의 농도는, 에칭액 중, 0.01질량% 이상인 것이 바람직하고, 0.02질량% 이상이 보다 바람직하며, 0.03질량% 이상 함유시키는 것이 특히 바람직하다. 상한으로서는, 20질량% 이하가 바람직하고, 15질량% 이하가 보다 바람직하며, 10질량% 이하가 더 바람직하고, 5질량% 이하가 보다 바람직하며, 3질량% 이하가 특히 바람직하다. 할로젠 이온을 상기의 범위로 함으로써, 금속층(제2 층)의 양호한 에칭성을 유지하면서, 저마늄 함유층(제1 층) 내지 그 저마늄 실리사이드층(제3 층)의 손상을 효과적으로 억제할 수 있기 때문에 바람직하다. 에칭액의 성분의 동정(同定)에 관해서는, 화합물로서 확인될 필요까지는 없고, 예를 들면, 염산의 경우, 수용액 중에서 염소 이온(Cl-)이 동정됨으로써, 그 존재 및 양이 파악되는 것이다.
또한, 본 발명에 있어서, 상기 할로젠 이온은, 1종만을 이용해도 되고, 2종 이상을 병용해도 된다. 2종 이상을 병용하는 경우, 그 병용 비율은 특별히 한정되지 않지만, 합계 사용량은, 2종 이상의 이온의 총합으로서 상기 농도 범위로 하는 것이 바람직하다.
(질산 또는 질산 이온)
본 실시형태에 관한 에칭액에는 질산 또는 질산 이온이 포함된다.
그 농도는, 에칭액 중, 0.1질량% 이상인 것이 바람직하고, 1질량% 이상이 보다 바람직하며, 2질량% 이상 함유시키는 것이 특히 바람직하다. 상한으로서는, 20질량% 이하가 바람직하고, 10질량% 이하가 보다 바람직하며, 5질량% 이하가 더 바람직하고, 3질량% 이하가 특히 바람직하다. 할로젠 이온 100질량부에 대해서는, 10질량부 이상이 바람직하고, 30질량부 이상이 보다 바람직하며, 50질량부 이상이 특히 바람직하다. 상한으로서는, 3000질량부 이하가 바람직하고, 1000질량부 이하가 보다 바람직하며, 600질량부 이하가 특히 바람직하다.
질산 또는 질산 이온의 농도를 상기의 범위로 함으로써, 금속층(제2 층)의 양호한 에칭성을 유지하면서, 저마늄 함유층(제1 층) 내지 그 저마늄 실리사이드층(제3 층)의 손상을 효과적으로 억제할 수 있기 때문에 바람직하다. 또한, 에칭액의 성분의 동정에 관해서는, 예를 들면 질산으로서 확인될 필요까지는 없고, 수용액 중에서 질산 이온(NO3 -)이 동정됨으로써, 그 존재 및 양이 파악되는 것이다. 또한, 질산 또는 질산 이온은, 1종만을 이용해도 되고, 2종 이상을 병용해도 된다.
(유기 양이온)
유기 양이온은, 탄소 원자를 갖고 알칼리성을 나타내는 양이온인 것이 바람직하다. 그 중에서도, 유기 오늄인 것이 바람직하고, 유기 암모늄인 것이 보다 바람직하다. 구체적으로는, 탄소수 5 이상의 유기 암모늄인 것이 바람직하고, 탄소수 8 이상의 유기 암모늄인 것이 보다 바람직하다. 상한으로서는 탄소수 35 이하가 실제적이다.
유기 양이온이 계 내에서 나타내는 작용에 대해서는, 추정을 포함하지만 이하와 같이 생각된다. 본 발명의 에칭액에 있어서는, 할로젠 이온과 질산 이온이 주로 금속층(제2 층)의 에칭 작용을 나타내고 있다고 해석된다. 설폰산 화합물에 대해서는, 저마늄의 용해도를 저하시키고 그 용출을 억제하는 기능이 있다고 해석된다. 이로 인하여 상당량을 적용하는 것이 바람직하다. 이로써 저마늄 함유층(제1 층)과 금속층(제2 층)의 선택성이 높아지지만, 충분하지는 않았다. 본 발명에서는, 거기에 유기 양이온을 공존시킴으로써, 저마늄 함유층 표면에 이를 흡착시켜, 효과적인 방식(防食) 표면을 구성한다. 이로써, 설폰산 화합물에 의한 저마늄의 용출의 억제 효과와 함께, 현저한 에칭의 선택성을 발현한다. 이 때, 유기 양이온의 탄소수가 많아지면(예를 들어 탄소수 5 이상), 보다 현저하게 저마늄의 용해를 억제할 수 있다. 이러한 작용으로부터, 유기 양이온은 계 내에 미량으로 존재하면 되고, 상기 설폰산 화합물과의 협동 작용이 높아지는 양 및 종류의 것이 선정되는 것이 특히 바람직하다.
유기 오늄으로서는, 함질소 오늄(제4 급 암모늄 등), 함인 오늄(제4 급 포스포늄 등), 함황 오늄(예를 들면 SRy3 +: Ry는 탄소수 1~6의 알킬기)을 들 수 있다. 그 중에서도 함질소 오늄(제4 급 암모늄, 피리디늄, 피라졸륨, 이미다졸륨 등)이 바람직하다. 유기 양이온은, 그 중에서도 제4 급 암모늄인 것이 바람직하다.
유기 오늄으로서는, 하기 식 (Q-1)로 나타나는 이온을 들 수 있다.
[화학식 2]
Figure 112016084226418-pct00002
식 중, RQ1~RQ4는 각각 독립적으로 탄소수 1~35의 알킬기, 탄소수 2~35의 알켄일기, 탄소수 2~35의 알카인일기, 탄소수 6~14의 아릴기, 탄소수 7~15의 아랄킬기, 하기 식 (y)로 나타나는 기이다. 단, RQ1~RQ4의 탄소수의 합계는 5 이상인 것이 바람직하고, 8 이상인 것이 보다 바람직하다.
Y1-(Ry1-Y2)my-Ry2-* (y)
Y1은 탄소수 1~12의 알킬기, 탄소수 2~12의 알켄일기, 탄소수 2~12의 알카인일기, 탄소수 7~14의 아랄킬기, 탄소수 6~14의 아릴기, 하이드록실기, 설판일기, 탄소수 1~4의 알콕시기, 또는 탄소수 1~4의 싸이오알콕시기를 나타낸다. Y2는, O, S, CO, NRN(RN은 수소 원자 또는 탄소수 1~6의 알킬기)을 나타낸다. Ry1 및 Ry2는 각각 독립적으로 탄소수 1~6의 알킬렌기, 탄소수 2~6의 알켄일렌기, 탄소수 2~6의 알카인일렌기, 탄소수 6~10의 아릴렌기, 또는 그들의 조합을 나타낸다. my는 0~6의 정수를 나타낸다. my가 2 이상일 때 복수의 Ry1 및 Y2는 각각 달라도 된다. Ry1 및 Ry2는 치환기 T를 더 갖고 있어도 된다. *는 결합손이다.
상기 유기 양이온은, 알킬암모늄 양이온, 아릴암모늄 양이온, 및 알킬·아릴암모늄 양이온으로 이루어지는 군으로부터 선택되는 적어도 1종인 것이 바람직하다.
구체적으로는, 테트라알킬암모늄(바람직하게는 탄소수 5~35, 보다 바람직하게는 8~25, 특히 바람직하게는 10~25)이 바람직하다. 이 때, 알킬기에는 본 발명의 효과를 해치지 않는 범위에서 임의의 치환기(예를 들면, 하이드록실기, 알릴기, 아릴기)가 치환되어 있어도 된다. 또, 알킬기는 직쇄여도 되고 분기여도 되며, 환상이어도 된다. 구체적으로는, 테트라메틸암모늄(TMA), 테트라에틸암모늄(TEA), 벤질트라이메틸암모늄, 에틸트라이메틸암모늄, 2-하이드록시에틸트라이메틸암모늄, 벤질트라이에틸암모늄, 헥사데실트라이메틸암모늄, 테트라뷰틸암모늄(TBA), 테트라헥실암모늄(THA), 테트라프로필암모늄(TPA), 트라이메틸벤질암모늄, 라우릴피리디늄, 세틸피리디늄, 라우릴트라이메틸암모늄, 헥사데실트라이메틸암모늄, 옥타데실트라이메틸암모늄, 다이데실다이메틸암모늄, 다이라우릴다이메틸암모늄, 다이스테아릴다이메틸암모늄, 다이올레일다이메틸암모늄, 라우릴다이메틸벤질암모늄, 세틸트라이메틸암모늄 등을 들 수 있다.
유기 양이온의 공급원은 특별히 한정되지 않지만, 상기의 할로젠 이온과의 염이나, 수산기 이온과의 염을 들 수 있다.
유기 양이온의 농도는, 에칭액 중, 1×10-6mol/L 이상인 것이 바람직하고, 1×10-5mol/L 이상이 보다 바람직하며, 5×10-5mol/L 이상 함유시키는 것이 특히 바람직하다. 상한으로서는, 1mol/L 이하가 바람직하고, 0.5mol/L 이하가 보다 바람직하며, 0.1mol/L 이하가 특히 바람직하다. 유기 양이온을 상기의 범위로 함으로써, 금속층(제2 층)의 양호한 에칭성을 유지하면서, 저마늄 함유층(제1 층) 내지 그 저마늄 실리사이드층(제3 층)의 손상을 효과적으로 억제할 수 있기 때문에 바람직하다.
유기 양이온은 그 ClogP가 -4 이상인 것이 바람직하고, 0 이상이 더 바람직하다. 유기 양이온의 ClogP를 이 범위로 함으로써, 저마늄 함유층을 효과적으로 보호한, 높은 에칭 선택성을 실현할 수 있는 점에서 바람직하다.
옥탄올-수분배 계수(logP값)의 측정은, 일반적으로 JIS 일본 공업 규격 Z7260-107(2000)에 기재된 플라스크 침투법에 의하여 실시할 수 있다. 또, 옥탄올-수분배 계수(logP값)는 실측 대신에, 계산 화학적 수법 혹은 경험적 방법에 의하여 추측하는 것도 가능하다. 계산 방법으로서는, Crippen's fragmentation법(J. Chem. Inf. Comput. Sci., 27, 21(1987)), Viswanadhan's fragmentation법(J. Chem. Inf. Comput. Sci., 29, 163(1989)), Broto's fragmentation법(Eur. J. Med. Chem. -Chim. Theor., 19, 71(1984)) 등을 이용하는 것이 알려져 있다. 본 발명에서는, Crippen's fragmentation법(J. Chem. Inf. Comput. Sci., 27, 21(1987))을 이용한다. ClogP값이란, 1-옥탄올과 물에 대한 분배 계수 P의 상용 대수 logP를 계산에 의하여 구한 값이다. ClogP값의 계산에 이용하는 방법이나 소프트웨어에 대해서는 임의의 것을 이용할 수 있지만, 특별히 설명하지 않는 한, 본 발명에서는 ChemDraw Ultra 12.0(상품명)을 이용하는 것으로 한다.
화합물 내지 치환기·연결기 등이 알킬기·알킬렌기, 알켄일기·알켄일렌기, 알카인일기·알카인일렌기 등을 포함할 때, 이들은 환상이어도 되고 쇄상이어도 되며, 또 직쇄여도 되고 분기하고 있어도 되며, 임의의 기로 치환되어 있어도 되고 무치환이어도 된다. 이 때, 알킬기·알킬렌기, 알켄일기·알켄일렌기, 알카인일기·알카인일렌기는 헤테로 원자를 포함하는 기(예를 들면, O, S, CO, NRN 등)를 개재하고 있어도 되고, 이를 수반하여 환 구조를 형성하고 있어도 된다. 또 아릴기, 헤테로환기 등을 포함할 때, 그들은 단환이어도 되고 축환이어도 되며, 동일하게 치환되어 있어도 되고 무치환이어도 된다.
본 명세서에 있어서, 화합물의 치환기나 연결기의 선택지를 비롯하여, 온도, 두께와 같은 각 기술 사항은, 그 리스트가 각각 독립적으로 기재되어 있어도, 서로 조합할 수 있다.
(물 매체)
본 발명의 에칭액에는, 그 일 실시형태에 있어서, 그 매체로서 물(물 매체)이 적용되는 것이 바람직하다. 물(물 매체)로서는, 본 발명의 효과를 해치지 않는 범위에서 용해 성분을 포함하는 수성 매체여도 되고, 혹은 불가피적인 미량 혼합 성분을 포함하고 있어도 된다. 그 중에서도, 증류수나 이온 교환수, 혹은 초순수와 같은 정화 처리가 실시된 물이 바람직하고, 반도체 제조에 사용되는 초순수를 이용하는 것이 특히 바람직하다. 물의 농도는 특별히 한정되지 않지만, 1질량% 이상인 것이 바람직하고, 10질량% 이상인 것이 보다 바람직하며, 20질량% 이상인 것이 특히 바람직하다. 상한으로서는, 50질량% 이하인 것이 바람직하고, 45질량% 이하인 것이 보다 바람직하며, 40질량% 이하인 것이 특히 바람직하다.
(pH)
본 발명에 있어서는, 에칭액의 pH(25℃)를 3 이하로 하는 것이 바람직하고, 1 이하로 하는 것이 보다 바람직하다. 상기의 범위로 하는 것이 제2 층의 충분한 에칭 속도를 확보하면서, 제1 층 내지 그 제3 층의 손상을 효과적으로 방지하는 관점에서 바람직하다.
또한, 본 발명에 있어서 pH는, 실온(25℃)에 있어서 HORIBA사제, F-51(상품명)로 측정한다.
(키트)
본 발명에 있어서의 에칭액은, 그 원료를 복수로 분할한 키트로 해도 된다. 예를 들면, 제1 액으로서 상기 할로젠 이온 및 유기 양이온을 물에 함유하는 액 조성물을 준비하고, 제2 액으로서 질산 또는 질산 이온을 함유하는 액 조성물을 준비하는 양태를 들 수 있다. 이 때 그 외의 설폰산 화합물 등의 성분은 각각 별도로 혹은 함께 제1 액, 제2 액, 또는 그 외의 제3 액에 함유시켜 둘 수 있다.
그 사용예로서는, 양 액을 혼합하여 에칭액을 조액하고, 그 후 적시에 상기 에칭 처리에 적용하는 양태가 바람직하다. 이와 같이 함으로써, 각 성분의 분해에 의한 액 성능의 열화를 초래하지 않게 되어, 원하는 에칭 작용을 효과적으로 발휘시킬 수 있다. 여기에서, 혼합 후 "적시"란, 혼합 후 원하는 작용을 잃을 때까지의 시기를 가리키며, 구체적으로는 60분 이내인 것이 바람직하고, 30분 이내인 것이 보다 바람직하며, 10분 이내인 것이 더 바람직하고, 1분 이내인 것이 특히 바람직하다. 하한은 특별히 없지만, 1초 이상인 것이 실제적이다.
제1 액과 제2 액의 혼합의 방법은 특별히 한정되지 않지만, 제1 액과 제2 액을 각각의 유로에 유통시키고, 양쪽 모두를 그 합류점에서 합류시켜 혼합하는 것이 바람직하다. 그 후, 유로를 더 유통시키고, 합류시켜 얻어진 에칭액을 토출구로부터 토출 내지 분사하여, 반도체 기판과 접촉시키는 것이 바람직하다. 이 실시형태로 말하자면, 상기 합류점에서의 합류 혼합부터 반도체 기판으로의 접촉까지의 과정이, 상기 "적시"에 행해지는 것이 바람직하다. 이를, 도 3을 이용하여 설명하면, 조제된 에칭액이 토출구(13)로부터 분사되어, 처리 용기(처리조)(11) 내의 반도체 기판(S)의 상면에 적용된다. 동 도면에 나타낸 실시형태에서는, A 및 B의 2액이 공급되어, 합류점(14)에서 합류하고, 그 후 유로(fc)를 통하여 토출구(13)에 이행하도록 되어 있다. 유로(fd)는 약액을 재이용하기 위한 반환 경로를 나타내고 있다. 반도체 기판(S)은 회전 테이블(12) 상에 있어, 회전 구동부(M)에 의하여 회전 테이블과 함께 회전되는 것이 바람직하다. 또한, 이와 같은 기판 회전식의 장치를 이용하는 실시형태는, 키트로 하지 않은 에칭액을 이용한 처리에 있어서도 동일하게 적용할 수 있다.
또한, 본 발명의 에칭액은, 그 사용 용도를 감안하여, 액 중의 불순물, 예를 들면 금속분(分) 등은 적은 것이 바람직하다. 특히, 액 중의 Na, K, Ca 이온 농도가 1ppt~1ppm(질량 기준)의 범위에 있는 것이 바람직하다. 또, 에칭액에 있어서, 평균 입경 0.5μm 이상의 조대 입자수가 100개/cm3 이하의 범위에 있는 것이 바람직하고, 50개/cm3 이하의 범위에 있는 것이 보다 바람직하다.
(용기)
본 발명의 에칭액은, (키트인지 여부에 관계없이)부식성 등이 문제가 되지 않는 한, 임의의 용기에 충전하여 보관, 운반, 그리고 사용할 수 있다. 또, 반도체 용도로는, 용기의 클린도가 높고, 불순물의 용출이 적은 것이 바람직하다. 사용 가능한 용기로서는, 아이셀로 가가쿠(주)제의 "클린 보틀" 시리즈, 고다마 주시 고교(주)제의 "퓨어 보틀" 등을 들 수 있지만, 이들에 한정되는 것은 아니다.
[에칭 조건]
본 발명의 에칭 방법에 있어서는, 매엽식 장치를 이용하는 것이 바람직하다. 구체적으로 매엽식 장치는, 처리조를 갖고, 그 처리조에서 상기 반도체 기판을 반송 혹은 회전시켜, 그 처리조 내에 상기 에칭액을 부여(토출, 분사, 유하(流下), 적하 등)하여, 반도체 기판에 상기 에칭액을 접촉시키는 것인 것이 바람직하다.
매엽식 장치의 메리트로서는, (i) 항상 신선한 에칭액이 공급되므로, 재현성이 좋고, (ii) 면내 균일성이 높은 것과 같은 것을 들 수 있다. 또한, 에칭액을 복수로 나눈 키트를 이용하기 쉽고, 예를 들면, 상기 제1 액과 제2 액을 인라인으로 혼합하여, 토출하는 방법이 적합하게 채용된다. 이 때, 상기의 제1 액과 제2 액을 함께 온도 조절하거나, 어느 한쪽만 온도 조절하고, 인라인으로 혼합하여 토출하는 방법이 바람직하다. 그 중에서도, 함께 온도 조절하는 실시형태가 보다 바람직하다. 라인의 온도 조절을 행할 때의 관리 온도는, 하기 처리 온도와 동일한 범위로 하는 것이 바람직하다.
매엽식 장치는 그 처리조에 노즐을 구비하는 것이 바람직하고, 이 노즐을 반도체 기판의 면 방향으로 스윙시켜 에칭액을 반도체 기판에 토출하는 방법이 바람직하다. 이와 같이 함으로써, 액의 열화를 방지할 수 있어 바람직하다. 또, 키트로 하여 2액 이상으로 나눔으로써 가스 등을 발생시키기 어렵게 할 수 있어 바람직하다.
에칭을 행하는 처리 온도는, 10℃ 이상인 것이 바람직하고, 20℃ 이상인 것이 보다 바람직하다. 상한으로서는, 80℃ 이하인 것이 바람직하고, 70℃ 이하인 것이 보다 바람직하며, 60℃ 이하인 것이 더 바람직하고, 50℃ 이하인 것이 더 바람직하며, 40℃ 이하인 것이 특히 바람직하다. 상기 하한값 이상으로 함으로써, 제2 층에 대한 충분한 에칭 속도를 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써, 에칭 처리 속도의 경시 안정성을 유지할 수 있어 바람직하다. 또, 실온 부근에서 처리할 수 있어, 에너지 소비의 삭감으로도 이어진다.
또한, 에칭의 처리 온도란 하기 실시예에서 나타내는 온도 측정 방법에 있어서 기판에 적용하는 온도를 기초로 하지만, 보존 온도 혹은 배치(batch) 처리로 관리하는 경우에는 그 탱크 내의 온도, 순환계로 관리하는 경우에는 순환 유로 내의 온도로 설정해도 된다.
에칭액의 공급 속도는 특별히 한정되지 않지만, 0.05~5L/min으로 하는 것이 바람직하고, 0.1~3L/min으로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써, 에칭의 면내의 균일성을 더 양호하게 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써, 연속 처리 시에 안정된 성능을 확보할 수 있어 바람직하다. 반도체 기판을 회전시킬 때에는, 그 크기 등에 따라서도 다르지만, 상기와 동일한 관점에서, 50~1000rpm으로 회전시키는 것이 바람직하다.
본 발명의 바람직한 실시형태에 관한 매엽식의 에칭에 있어서는, 반도체 기판을 소정의 방향으로 반송 혹은 회전시키고, 그 공간에 에칭액을 분사하여 상기 반도체 기판에 상기 에칭액을 접촉시키는 것이 바람직하다. 에칭액의 공급 속도나 기판의 회전 속도에 대해서는 이미 설명한 바와 동일하다.
본 발명의 바람직한 실시형태에 관한 매엽식의 장치 구성에 있어서는, 도 4에 나타내는 바와 같이, 토출구(노즐)를 이동시키면서, 에칭액을 부여하는 것이 바람직하다. 구체적으로, 본 실시형태에 있어서는, 반도체 기판(S)에 대하여 에칭액을 적용할 때에, 기판이 r 방향으로 회전되고 있다. 한편, 반도체 기판의 중심부로부터 단부로 뻗는 이동 궤적선(t)을 따라, 토출구가 이동하도록 되어 있다. 이와 같이 본 실시형태에 있어서는, 기판의 회전 방향과 토출구의 이동 방향이 상이한 방향으로 설정되어 있고, 이로써 양쪽 모두가 서로 상대 운동하도록 되어 있다. 그 결과, 반도체 기판의 전체면에 골고루 에칭액을 부여할 수 있어, 에칭의 균일성이 적합하게 확보되는 구성으로 되어 있다.
토출구(노즐)의 이동 속도는 특별히 한정되지 않지만, 0.1cm/s 이상인 것이 바람직하고, 1cm/s 이상인 것이 보다 바람직하다. 한편, 그 상한으로서는, 30cm/s 이하인 것이 바람직하고, 15cm/s 이하인 것이 보다 바람직하다. 이동 궤적선은 직선이어도 되고 곡선(예를 들면 원호 형상)이어도 된다. 어느 경우에도 이동 속도는 실제의 궤적선의 거리와 그 이동에 소비된 시간으로부터 산출할 수 있다. 기판 1매의 에칭에 필요로 하는 시간은 10~300초의 범위인 것이 바람직하다.
상기 금속층은 높은 에칭 레이트로 에칭되는 것이 바람직하다. 제2 층(금속층)의 에칭 레이트 [R2]는, 특별히 한정되지 않지만, 생산 효율을 고려하여, 20Å/min 이상인 것이 바람직하고, 100Å/min 이상이 보다 바람직하며, 200Å/min 이상인 것이 특히 바람직하다. 상한은 특별히 없지만, 1200Å/min 이하인 것이 실제적이다.
금속층의 노출폭은 특별히 한정되지 않지만, 본 발명의 이점이 보다 현저하게 되는 관점에서, 2nm 이상인 것이 바람직하고, 4nm 이상인 것이 보다 바람직하다. 마찬가지로 효과의 현저성의 관점에서, 상한값은 1000nm 이하인 것이 실제적이고, 100nm 이하인 것이 바람직하며, 20nm 이하인 것이 보다 바람직하다.
저마늄을 포함하는 층(제1 층) 내지 그 저마늄 실리사이드층(제3 층)의 에칭 레이트 [R1]는, 특별히 한정되지 않지만, 과도하게 제거되지 않는 것이 바람직하고, 200Å/min 이하인 것이 바람직하며, 100Å/min 이하인 것이 보다 바람직하고, 50Å/min 이하인 것이 더 바람직하며, 20Å/min 이하인 것이 더 바람직하고, 10Å/min 이하인 것이 특히 바람직하다. 하한은 특별히 없지만, 측정 한계를 고려하면 0.1Å/min 이상인 것이 실제적이다.
제1 층의 선택적 에칭에 있어서, 그 에칭 레이트비([R2]/[R1])는 특별히 한정되지 않지만, 높은 선택성을 필요로 하는 소자를 전제로 하면, 2 이상인 것이 바람직하고, 10 이상인 것이 보다 바람직하며, 20 이상인 것이 더 바람직하고, 50 이상인 것이 특히 바람직하다. 상한으로서는 특별히 규정되지 않고, 높을수록 바람직하지만, 5000 이하인 것이 실제적이다. 또한, 저마늄 실리사이드층(제3 층)의 에칭 조건은, 넓은 의미로는 저마늄 함유층(제1 층)과 동의이며, 그 어닐링 전의 층(예를 들면 SiGe나 Ge의 층)과 공통되어 있어, 그 에칭 속도에 따라 대용할 수 있다.
또한, 본 발명의 바람직한 실시형태에 관한 에칭액으로는, Al, Cu, Ti, W 등의 금속 전극층, HfO, HfSiO, AlOx, SiO, SiOC, SiON, TiN, SiN, TiAlC 등의 절연막층(이들을 총칭하여 제4 층이라고 하는 경우도 있음)의 손상도 적합하게 억제할 수 있기 때문에, 이들을 포함하는 반도체 기판에 적용되는 것도 바람직하다. 또한, 본 명세서에 있어서, 금속 화합물의 조성을 그 원소의 조합에 의하여 표기한 경우에는, 임의의 조성의 것을 넓게 포함하는 의미이다. 예를 들면, SiOC(SiON)란, Si와 O와 C(N)가 공존하는 것을 의미하며, 그 양의 비율이 1:1:1인 것을 의미하는 것은 아니다. 이는, 본 명세서에 있어서 공통되며, 다른 금속 화합물에 대해서도 마찬가지이다.
기판 1매의 에칭에 필요로 하는 시간은 10초 이상인 것이 바람직하고, 50초 이상인 것이 보다 바람직하다. 상한으로서는, 300초 이하인 것이 바람직하고, 200초 이하인 것이 보다 바람직하다.
[반도체 기판 제품의 제조]
본 실시형태에 있어서는, 실리콘 웨이퍼 상에, 상기 실리콘층과 금속층을 형성한 반도체 기판으로 하는 공정과, 상기 반도체 기판을 어닐링하는 공정, 반도체 기판에 에칭액을 부여하고, 에칭액과 금속층을 접촉시켜, 상기 금속층을 선택적으로 제거하는 공정을 통하여, 원하는 구조를 갖는 반도체 기판 제품을 제조하는 것이 바람직하다. 이 때, 에칭에는 상기 특정의 에칭액을 이용한다. 상기의 공정의 순서는 제한되어 해석되는 것은 아니고, 각각의 공정 간에 다른 공정을 더 포함하고 있어도 된다.
웨이퍼 사이즈는 특별히 한정되지 않지만, 직경 8인치, 직경 12인치, 또는 직경 14인치의 것을 적합하게 사용할 수 있다(1인치=25.4mm).
또한, 본 명세서에 있어서 "준비"라고 할 때에는, 특정의 재료를 합성 내지 조합 등 하여 구비하는 것 외에, 구입 등에 의하여 소정의 재료를 조달하는 것을 포함하는 의미이다. 또, 본 명세서에 있어서는, 반도체 기판의 각 재료를 에칭하도록 에칭액을 이용하는 것을 "적용"이라고 칭하지만, 그 실시형태는 특별히 한정되지 않는다. 예를 들면, 에칭액과 기판을 접촉시키는 것을 넓게 포함하며, 구체적으로는, 배치식으로 침지하여 에칭해도 되고, 매엽식으로 토출에 의하여 에칭해도 된다.
본 명세서에 있어서, 반도체 기판이란, 웨이퍼만이 아니라 거기에 회로 구조가 실시된 기판 구조체 전체를 포함하는 의미로 이용한다. 반도체 기판 부재란, 상기에서 정의되는 반도체 기판을 구성하는 부재를 가리키며 하나의 재료로 이루어져 있어도 되고 복수의 재료로 이루어져 있어도 된다. 또한, 가공이 완료된 반도체 기판을 반도체 기판 제품으로서 구별하여 부르는 경우가 있으며, 필요에 따라서는 더 구별하여, 이것에 가공을 더하고 다이싱하여 취출한 칩 및 그 가공 제품을 반도체 소자라고 한다. 즉, 넓은 의미로는 반도체 소자나 이를 도입한 반도체 제품은 반도체 기판 제품에 속하는 것이다.
실시예
이하, 실시예를 들어 본 발명을 보다 상세하게 설명하지만, 본 발명은, 이하의 실시예에 한정되는 것은 아니다. 또한, 실시예 중에서 처방이나 배합량으로서 나타낸 % 및 부는 특별히 설명하지 않는 한 질량 기준이다.
[실시예 1·비교예 1]
(시험 기판의 제작)
시판 중인 실리콘 기판(직경: 12인치) 상에, Ge를 에피택셜 성장시켜, 두께 500Å의 막두께로 형성했다. 동일하게 하여, Ge막의 옆에 Pt/Ni(10/90[질량])의 막을 CVD 등으로 제작한 블랭킷 웨이퍼를 준비했다.
(에칭 시험)
상기의 블랭크 웨이퍼 및 시험용 기판에 대하여, 매엽식 장치(SPS-Europe B. V.사제, POLOS(상품명))로 하기의 조건으로 에칭을 행하여, 평가 시험을 실시했다.
·처리 온도 : 표 중에 기재
·토출량 : 1L/min.
·웨이퍼 회전수 : 500rpm
·노즐 이동 속도 : 7cm/S
또한, 에칭액의 공급은, 하기와 같이 2액으로 나누어 라인 혼합에 의하여 행했다(도 3 참조). 공급 라인(fc)은 가열에 의하여 온도 조절했다. 이 2액 혼합부터 기판으로의 부여까지의 시간은 거의 없고, 혼합 직후에 그 혼합액이 기판에 부여되어 있는 것을 의미한다.
제1 액(A) : 질산 및 물
제2 액(B) : 그 외의 성분 및 필요에 따라 물
제1 액과 제2 액의 비율은 체적으로 대략 등량이 되도록 했다. 처방에 따라서는, 양을 적절히 조정하거나, 1액에 의한 공급으로 했다.
(처리 온도의 측정 방법)
가부시키가이샤 호리바 세이사쿠쇼제의 방사 온도계 IT-550F(상품명)를 상기 매엽식 장치 내의 웨이퍼 상 30cm의 높이에 고정했다. 웨이퍼 중심으로부터 2cm 외측의 웨이퍼 표면 상으로 온도계를 향하여, 약액을 흘리면서 온도를 계측했다. 온도는, 방사 온도계로부터 디지털 출력하여, 퍼스널 컴퓨터로 연속적으로 기록했다. 이 중 온도가 안정된 10초 간의 온도를 평균한 값을 웨이퍼 상의 온도로 했다.
(에칭 속도)
에칭 속도(ER)에 대해서는, 엘립소메트리(분광 엘립소미터, J·A·Woollam·Japan 주식회사 Vase를 사용했음)를 이용하여 에칭 처리 전후의 막두께를 측정함으로써 산출했다. 5점의 평균값을 채용했다(측정 조건 측정 범위: 1.2-2.5eV, 측정각: 70, 75도).
[표 1]
Figure 112016084226418-pct00003
<표의 주기>
HCl: 염산
TMACl: 테트라메틸암모늄 클로라이드
TEACl: 테트라에틸암모늄 클로라이드
TPACl: 테트라프로필암모늄 클로라이드
TBACl: 테트라뷰틸암모늄 클로라이드
HBr: 브로민화 수소산
TMABr: 테트라메틸암모늄 브로마이드
TEABr: 테트라에틸암모늄 브로마이드
TPABr: 테트라프로필암모늄 브로마이드
TEABr: 테트라에틸암모늄 브로마이드
TBABr: 테트라뷰틸암모늄 브로마이드
TMBzCl: 트라이메틸벤질암모늄 클로라이드
TMBzBr: 트라이메틸벤질암모늄 브로마이드
HNO3: 질산
TMA-NO3: 질산 테트라메틸암모늄
MSA: 메테인설폰산
PTSA: p-톨루엔설폰산
a-1: 라우릴피리디늄 클로라이드
a-2: 세틸피리디늄 클로라이드
a-3: 라우릴트라이메틸암모늄 클로라이드
a-4: 헥사데실트라이메틸암모늄 클로라이드
a-5: 옥타데실트라이메틸암모늄 클로라이드
a-6: 다이데실다이메틸암모늄 클로라이드
a-7: 다이라우릴다이메틸암모늄 클로라이드
a-8: 다이스테아릴다이메틸암모늄 클로라이드
a-9: 다이올레일다이메틸암모늄 클로라이드
a-10: 라우릴다이메틸벤질암모늄 클로라이드
a-11: 세틸트라이메틸암모늄 사카린
a-12: 세틸트라이메틸암모늄 클로라이드
상기의 결과로부터, 할로젠 이온, 질산, 설폰산 화합물을 함유하는 에칭액에 대하여, 유기 양이온을 소량으로 첨가함으로써, Ge 함유층의 손상을 억제한, 금속층에 대한 양호한 에칭 선택성이 얻어지는 것을 알 수 있다. 그 중에서도, 유기 양이온으로서 탄소수 5 이상 내지 8 이상의 것을 이용함으로써, 상기의 선택성에 있어서의 현저한 향상이 보인다.
또한, 상기의 Ge 에피택셜층 상에 Pt/Ni(10/90[질량])의 층을 형성했다. 이를, 800℃에서 10초 어닐링하여, Ge 실리사이드층(NiPtGe)을 형성하여 시험 기판으로 했다. 어닐링 후의 실리사이드층의 두께는 15nm이며, 금속층의 두께는 5nm였다.
이 시험 기판에 대하여, No.101~134의 약액을 적용한바, 양호한 금속층의 에칭성과 함께, Ge 실리사이드층의 보호성이 실현되는 것을 확인했다.
본 발명을 그 실시형태와 함께 설명했지만, 우리는 특별히 지정하지 않는 한 우리의 발명을 설명의 어느 세부에 있어서도 한정하려는 것은 아니고, 첨부한 청구범위에 나타낸 발명의 정신과 범위에 반하지 않고 폭넓게 해석되어야 한다고 생각한다.
본원은, 2014년 2월 26일에 일본국에서 특허 출원된 특허출원 2014-035630에 근거하여 우선권을 주장하는 것이며, 이는 여기에 참조하여 그 내용을 본 명세서의 기재의 일부로서 원용한다.
1 금속층(제2 층)
2 저마늄 함유층(제1 층)
3 저마늄 실리사이드층(제3 층)
11 처리 용기(처리조)
12 회전 테이블
13 토출구
14 합류점
S 기판
21 실리콘 기판
22 게이트 절연막
23 게이트 전극
25 사이드 월
26 소스 전극
27 드레인 전극
28 NiPt막

Claims (20)

  1. 반도체 프로세스용의 에칭액으로서,
    설폰산 화합물과, 할로젠 이온과, 질산 또는 질산 이온과, 유기 양이온과, 물을 함유하고,
    상기 유기 양이온은 라우릴피리디늄, 세틸피리디늄, 라우릴트라이메틸암모늄, 헥사데실트라이메틸암모늄, 옥타데실트라이메틸암모늄, 다이데실다이메틸암모늄, 다이라우릴다이메틸암모늄, 다이스테아릴다이메틸암모늄, 다이올레일다이메틸암모늄, 라우릴다이메틸벤질암모늄 및 세틸트라이메틸암모늄으로 이루어진 군에서 선택되는 적어도 1종인 에칭액.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 설폰산 화합물이, 메테인설폰산, 톨루엔설폰산, 에테인설폰산, 벤젠설폰산, 메테인다이설폰산, 및 옥틸설폰산으로 이루어지는 군으로부터 선택되는 적어도 1종인, 에칭액.
  4. 청구항 1에 있어서,
    상기 할로젠 이온이, 염소 이온, 브로민 이온, 아이오딘 이온, 및 불소 이온으로 이루어지는 군으로부터 선택되는 적어도 1종인, 에칭액.
  5. 청구항 1에 있어서,
    상기 설폰산 화합물의 농도가 40질량% 이상 80질량% 이하인, 에칭액.
  6. 청구항 1에 있어서,
    상기 할로젠 이온의 농도가 0.01질량% 이상 10질량% 이하인, 에칭액.
  7. 청구항 1에 있어서,
    상기 질산 또는 질산 이온의 농도가 1질량% 이상 20질량% 이하인, 에칭액.
  8. 청구항 1에 있어서,
    상기 유기 양이온의 농도가 0.000001mol/L 이상 0.1mol/L 이하인, 에칭액.
  9. 청구항 1에 있어서,
    상기 물의 농도가 10질량% 이상 50질량% 이하인, 에칭액.
  10. 청구항 1에 있어서,
    저마늄을 포함하는 제1 층과 저마늄 이외의 금속종을 포함하는 제2 층을 갖는 반도체 기판에 적용하는 에칭액.
  11. 청구항 10에 있어서,
    상기 제2 층이, 니켈플래티넘, 타이타늄, 니켈, 플래티넘, 텅스텐, 및 코발트로부터 선택되는 적어도 1종의 금속종을 포함하는 층인, 에칭액.
  12. 반도체 기판에, 설폰산 화합물과, 할로젠 이온과, 질산 또는 질산 이온과, 유기 양이온과, 물을 함유하고,
    상기 유기 양이온은 라우릴피리디늄, 세틸피리디늄, 라우릴트라이메틸암모늄, 헥사데실트라이메틸암모늄, 옥타데실트라이메틸암모늄, 다이데실다이메틸암모늄, 다이라우릴다이메틸암모늄, 다이스테아릴다이메틸암모늄, 다이올레일다이메틸암모늄, 라우릴다이메틸벤질암모늄 및 세틸트라이메틸암모늄으로 이루어진 군에서 선택되는 적어도 1종인 에칭액을 적용하는 에칭 방법.
  13. 삭제
  14. 청구항 12에 있어서,
    상기 유기 양이온의 농도가 0.000001mol/L 이상 0.1mol/L 이하인, 에칭 방법.
  15. 청구항 12에 있어서,
    상기 반도체 기판이 저마늄을 포함하는 제1 층과 저마늄 이외의 금속종을 포함하는 제2 층을 갖는, 에칭 방법.
  16. 청구항 15에 있어서,
    상기 제2 층이, 니켈플래티넘, 타이타늄, 니켈, 플래티넘, 텅스텐, 및 코발트로부터 선택되는 적어도 1종의 금속종을 포함하는 층인, 에칭 방법.
  17. 청구항 15에 있어서,
    상기 제1 층의 에칭 레이트 R1과, 제2 층의 에칭 레이트 R2의 비, R2/R1이 10 이상인 에칭 방법.
  18. 청구항 12에 기재된 에칭 방법을 통하여 반도체 기판 제품을 제조하는 반도체 기판 제품의 제조 방법.
  19. 삭제
  20. 삭제
KR1020167023826A 2014-02-26 2015-02-19 에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법 KR101878238B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2014-035630 2014-02-26
JP2014035630A JP2015162508A (ja) 2014-02-26 2014-02-26 エッチング液、これを用いるエッチング方法および半導体基板製品の製造方法
PCT/JP2015/054679 WO2015129551A1 (ja) 2014-02-26 2015-02-19 エッチング液、これを用いるエッチング方法および半導体基板製品の製造方法

Publications (2)

Publication Number Publication Date
KR20160110519A KR20160110519A (ko) 2016-09-21
KR101878238B1 true KR101878238B1 (ko) 2018-07-13

Family

ID=54008872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167023826A KR101878238B1 (ko) 2014-02-26 2015-02-19 에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법

Country Status (6)

Country Link
US (1) US10062580B2 (ko)
JP (1) JP2015162508A (ko)
KR (1) KR101878238B1 (ko)
CN (1) CN106062934A (ko)
TW (1) TWI660070B (ko)
WO (1) WO2015129551A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108203829A (zh) * 2016-12-20 2018-06-26 群创光电股份有限公司 蚀刻液及显示器的制造方法
CN107163947A (zh) * 2017-06-02 2017-09-15 合肥市惠科精密模具有限公司 一种用于液晶面板制造工艺的铜蚀刻液

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080116170A1 (en) * 2006-11-17 2008-05-22 Sian Collins Selective metal wet etch composition and process
KR20130060255A (ko) * 2010-08-05 2013-06-07 쇼와 덴코 가부시키가이샤 니켈 백금 합금계 금속 제거용 조성물
KR20140022006A (ko) * 2011-03-11 2014-02-21 후지필름 일렉트로닉 머티리얼스 유.에스.에이., 아이엔씨. 신규한 에칭 조성물

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7846989B2 (en) * 2005-02-25 2010-12-07 John A. Kanca Dental gel etchants
TW200831710A (en) * 2006-09-25 2008-08-01 Mec Co Ltd Metal removing solution and metal removing method using the same
JP2012125401A (ja) 2010-12-15 2012-07-05 Fujifilm Corp 内視鏡
JP6023027B2 (ja) 2013-09-13 2016-11-09 本田技研工業株式会社 車両の前部車体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080116170A1 (en) * 2006-11-17 2008-05-22 Sian Collins Selective metal wet etch composition and process
KR20130060255A (ko) * 2010-08-05 2013-06-07 쇼와 덴코 가부시키가이샤 니켈 백금 합금계 금속 제거용 조성물
KR20140022006A (ko) * 2011-03-11 2014-02-21 후지필름 일렉트로닉 머티리얼스 유.에스.에이., 아이엔씨. 신규한 에칭 조성물

Also Published As

Publication number Publication date
TW201538796A (zh) 2015-10-16
WO2015129551A1 (ja) 2015-09-03
US10062580B2 (en) 2018-08-28
US20160365254A1 (en) 2016-12-15
JP2015162508A (ja) 2015-09-07
CN106062934A (zh) 2016-10-26
TWI660070B (zh) 2019-05-21
KR20160110519A (ko) 2016-09-21

Similar Documents

Publication Publication Date Title
KR101790090B1 (ko) 에칭 방법, 이에 이용하는 에칭액 및 에칭액의 키트, 및 반도체 기판 제품의 제조 방법
EP2807289B1 (en) Etching composition
TWI674337B (zh) 蝕刻液、使用其的蝕刻方法及半導體基板製品的製造方法
US10340150B2 (en) Ni:NiGe:Ge selective etch formulations and method of using same
WO2014178424A1 (ja) エッチング方法、これに用いるエッチング液およびエッチング液のキット、ならびに半導体基板製品の製造方法
KR101812085B1 (ko) 에칭액 및 에칭액의 키트, 이를 이용한 에칭 방법 및 반도체 기판 제품의 제조 방법
KR101659829B1 (ko) 에칭액 및 에칭액의 키트, 이를 이용한 에칭 방법 및 반도체 기판 제품의 제조 방법
JP2014057039A (ja) 半導体基板製品の製造方法及びエッチング液
KR101878238B1 (ko) 에칭액, 이를 이용하는 에칭 방법 및 반도체 기판 제품의 제조 방법
JP6198671B2 (ja) エッチング方法、これに用いるエッチング液、ならびに半導体基板製品の製造方法
JP6369989B2 (ja) エッチング液、エッチング方法および半導体基板製品の製造方法
TWI682990B (zh) 蝕刻組成物、使用其的蝕刻方法以及半導體基板產品的製造方法
US8916479B1 (en) Selective etching of titanium nitride
WO2014178425A1 (ja) エッチング液、これを用いたエッチング方法、エッチング液のキット、および半導体基板製品の製造方法
JP6063404B2 (ja) エッチング液、これを用いるエッチング方法および半導体基板製品の製造方法
JP2015159264A (ja) エッチング方法、これに用いるエッチング液およびエッチング液のキット、ならびに半導体基板製品の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
GRNT Written decision to grant