KR101842093B1 - 엇갈린 다이 및 와이어 본딩을 포함하는 다이 스택 배열을 갖는 반도체 디바이스 - Google Patents

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Abstract

반도체 다이 패키지가 설명된다. 반도체 패키지의 예시는 반도체 다이의 제2 그룹과 배치되는 반도체 다이의 제1 그룹을 포함한다. 제1 및 제2 그룹에서 다이는 제1 축을 따라 서로로부터 오프셋되고, 제1 축에 직교하는 제2 축을 따라 서로에 대해 엇갈린다. 반도체 패키지의 제2 예시는 불규칙한 형상의 에지 및 패키지에서 최하위 반도체 다이보다 위의 반도체 다이로부터 기판으로 와이어 본드를 포함한다.

Description

엇갈린 다이 및 와이어 본딩을 포함하는 다이 스택 배열을 갖는 반도체 디바이스 {SEMICONDUCTOR DEVICE WITH DIE STACK ARRANGEMENT INCLUDING STAGGERED DIE AND WIRE BONDING}
본 기술은 반도체 패키징에 관한 것이다.
휴대용 가전 제품에 대한 수요의 강력한 증가는 고용량 저장 디바이스들에 대한 요구를 증가시키고 있다. 플래시 메모리 저장 카드들과 같은 비휘발성 반도체 메모리 디바이스들은 디지털 정보 저장 및 교환에 대한 끊임없이 증가하는 수요들을 충족시키기 위해서 광범위하게 이용되고 있다. 이들의 높은 신뢰성 및 큰 용량과 함께 이들의 휴대성, 다목적성(versatility) 및 강건한(rugged) 디자인에 의해, 이러한 메모리 디바이스들은 예를 들어, 디지털 카메라들, 디지털 음악 플레이어들, 비디오 게임 콘솔들, PDA들 및 휴대 전화기들을 포함하는 광범위한 전자 디바이스들에서 이용하기에 이상적이다.
광범위한 패키징 구성들이 알려져 있지만, 일반적으로 플래시 메모리 저장 카드들은 소위 3-D 반도체 디바이스들(3-D semiconductor devices)로부터 제조될 수 있다. 이러한 디바이스들은 예를 들어 시스템-인-패키지(system-in-a-package : SiP) 또는 멀티칩 모듈(multichip module : MCM)을 포함하며, 이 경우 복수의 다이는 적층된 구성에서 기판 상에 장착된다. 통상적인 3-D 반도체 패키지들(20)(몰딩 화합물 없음)의 에지 뷰들(edge views)이 종래의 도 1 및 2에 도시된다. 전형적인 패키지들은 기판(26)에 장착되는 복수의 반도체 다이(semiconductor die)(22)를 포함한다. 도시된 예시들에서, 다이 스택(die stack)은 4개의 다이(22a, 22b, 22c 및 22d)를 가진다. 추가 예시들은 스택에서 더 많거나 더 적은 다이를 가진다. 비록 도 1 및 도 2에서 도시되지는 않았더라도, 반도체 다이(22)는 다이의 상부 표면 상에서 다이 본드 패드들(die bond pads)로 형성된다. 기판(26)은 상부 및 하부 도전성 층들 사이에 끼워진 전기적으로 절연 코어(insulating core)로 형성될 수 있다. 상부 및/또는 하부 도전성 층들은 전기적인 리드들(electrical leads) 및 콘택 패드들(contact pads)을 포함하는 도전성 패턴들을 형성하기 위해서 에칭될 수 있다. 와이어 본드들(wire bonds)(30)은 반도체 다이를 기판에 전기적으로 연결하기 위해서 반도체 다이(22)의 다이 본드 패드들과 기판(26)의 콘택 패드들 사이에 열음파적으로(thermosonically) 결합시킨다(weld). 기판 상에서 전기적인 리드들은 다이와 호스트 디바이스 사이에 전기적인 경로를 제공한다. 다이와 기판 사이에 전기적인 연결들이 형성되면, 그 다음에 조립체는 전형적으로 보호되는 패키지를 제공하기 위해서 몰딩 화합물(molding compound) 내에 매립된다.
오프셋 구성(offset configuration)(종래의 도 1) 또는 정렬된 구성(aligned configuration)(종래의 도 2)으로 서로 상부에 반도체 다이(22)를 적층하기 위한 것으로 알려져 있다. 도 1의 오프셋 구성에서, 다이(22)는 다음의 낮은 다이의 본드 패드들이 노광되어 남고 와어이 본딩 디바이스에 액세스할 수 있도록 오프셋으로 적층된다. 이러한 구성들이 예를 들어, 미국 등록 특허 번호 제6,359,340호(명칭이 "Multichip Module Having a Stacked Chip Arrangement"이고 Lin, et al.)에 도시되어 있으며, 그 특허는 그 전체가 참고로서 본 명세서에서 합체된다. 오프셋 구성은 각각의 반도체 다이에 대해 본드 패드들에 대한 편리한 액세스의 이점을 제공한다. 그러나, 오프셋은 기판에 대해 더 큰 풋프린트(footprint)를 요구하며, 이 경우 공간은 한정되어 있다.
종래의 도 2의 정렬된 구성에서, 반도체 다이(22)는 서로의 위에 직접 적층되며, 그럼으로써 오프셋 구성과 비교해서 기판에 대한 풋프린트가 줄어든다. 그러나, 정렬된 구성에서, 공간은 본드 와이어들(30)에 대해 인접한 반도체 다이 사이에 제공되어야 한다. 그들 자신을 본드 와이어들(30)의 높이에 추가하여, 추가적인 공간은 앞선 다음 다이(next die)를 갖는 하나의 다이의 본드 와이어들(30)의 콘택이 전기적인 단락(electrical short)을 가질 수 있음에 따라, 본드 와이어들 위에 남겨져야 한다. 도 2에 도시된 바와 같이, 따라서 추가적인 공간은 인접한 다이(22) 사이에 본딩되는 본드 와이어들(30)을 위한 충분한 공간을 제공하도록 유전 스페이서 층들(dielectric spacer layer)(34)을 제공하기 위한 것으로 알려져 있다. 스페이서 층들의 요구 사항은 다이 스택에 높이를 추가하며, 표준 메모리 카드 형태 팩터의 높이 내에 여전히 적합하도록 스택에 포함될 수 있는 다이의 수에 있어서의 제한 팩터이다.
종래의 도 1 및 2에 도시된 와이어링 구성(wiring configuration)이 다이 스택에서 소수의 다이를 갖는 반도체에 가능할 수 있지만, 4개의 다이 이상의 다이 스택들에서 다이의 와이어링이 더 문제가 있게 된다. 수직의 와이어 본드들에 추가하여, 와이어 본드들이 대각선으로(diagonally) 형성되기 위한 필요가 있을 수 있으며 및/또는 추가적인 기판 콘택 패드들이 요구될 수 있다. 종래의 도 3 및 4는 기판(26)에 장착되는 8개의 다이를 포함하는 전형적인 NAND 반도체 패키지(20) (몰딩 화합물 없음)의 평면도 및 측면도이다. 도 3은 임의의 x-y 축들을 도시한다. 통상적으로, 다이(22)는 다이 0에서 시작하여 연속적으로 다이 7으로 진행하는 x-축을 따라 오프셋에서 다른 하나의 꼭대기에 하나가 적층된다.
언급된 바와 같이, 기판(26)은 종래의 도 3에 도시된 콘택 패드들(38)과 같은 콘택 패드들을 포함한다. 다수의 다이를 포함하는 다이 스택은 스택에서 다이에 대한 입력/출력(I/O)에 영향을 미치기 위해서 콘택 패드들(38)의 2개의 세트를 필요로 할 수 있다. 도 3 및 4의 예시에서, 각각의 다이(0-3)에 대한 대응하는 다이 본드 패드들(40)이 서로 연결되며, 다이 0의 본드 패드들(40)로부터 콘택 패드들(38a)으로 확장하는 와이어 본드들(30a)의 세트를 통해서 기판(26) 상에서 콘택 패드들(38a)의 제1 세트로 연결된다. 본 명세서에서 사용되는 것처럼, 서로 다른 다이에 대한 "대응하는(corresponding)" 다이 본드 패드들은 y-축을 따라 서로 정렬되는 서로 다른 다이에 대한 다이 본드 패드들을 참조한다. 따라서, 도 3의 투시도에서, 각각의 다이(0-3)에 대한 제1 (맨 아래(bottom-most)) 다이 패드는 서로에 대응하고 함께 와이어 본딩되며, 각각의 다이(0-3)에 대한 제2 맨 아래 다이 패드는 서로에 대응하고 함께 와이어 본딩된다.
유사하게, 각각의 다이(4-7)에 대한 대응하는 다이 본드 패드들(40)이 서로 연결되며, 다이 4의 본드 패드들(40)로부터 콘택 패드들(38b)로 확장하는 와이어 본드들(30b)의 세트를 통해서 기판(26) 상에서 콘택 패드들(38b)의 제2 세트로 연결된다. 도시된 실시예에서, 콘택 패드들(38a)은 기판 상에서 콘택 패드들(38b)과 번갈아가며 나타날 수 있다. 이러한 와이어링 구성에서, 와이어 본드들에 대한 와이어 길이는 길 수 있으며, 스택에서 다이 사이의 와이어 대 와이어 공간(wire-to-wire spacing)은 와이어들 사이에 전기적인 단락이 발생하는 경우의 지점보다 더 작을 수 있다. 이것은 패키지 결함 및 조립 양품율(assembly yield)의 악영향을 초래한다.
앞서 개시된 문제점들을 최소화하기 위해서, 다이-스택 로테이션(die-stack rotation)이 종래의 도 5 및 6의 평면도 및 측면도에서 도시된 바와 같이 사용된다. 도 5 및 6의 예시에서, 다이(0-3)의 제1 세트는 제1 방향으로 적층된 오프셋이고, 와이어 본드들(30a)을 통해서 기판(26)의 제1 측면 상에서 콘택 패드들(38a)의 세트에 연결한다. 다이(4-7)의 제2 세트는 제1 방향에 반대되는 제2 방향으로 적층된 오프셋이고, 와이어 본드들(30b)을 통해서 제1 측면에 반대되는 기판의 제2 측면 상에서 콘택 패드들(38b)의 세트에 연결한다.
다이-스택 로테이션에서 하나의 결점은 다이(0-3)의 제1 세트가 부착되고 와이어 본딩되며, 그 다음에 다이(4-7)의 제2 세트가 부착되고 와이어 본딩되는 것이다. 다중 다이 부착 및 와이어 본딩 과정들은 사이클 시간을 증가시키고, 제조 동안 반도체 패키지들의 더 많은 처리로 인해 조립 양품율을 저조하게 한다. 다이의 2개의 세트들이 기판 상에서 콘택 패드들의 2개의 세트들에 대해 와이어 본드되게 해주며 전술한 문제점들을 회피하는 다이 스택 디자인이 요구된다.
통상적인 적층된 패키지들에 대한 다른 결점은 최종 캡슐화된 패키지의 밖으로 본드 와이어들의 노출이다. 이러한 문제점은 마이크로SD(microSD) 및 MsMicro와 같은 불규칙한 패키지 아웃라인들을 갖는 메모리 패키지들에 특정한 것이다. 종래의 도 7 내지 9는 마이크로SD 메모리 패키지(20)에서 적층된 다이의 예시를 도시한다. 도 7 및 9는 다이 스택의 꼭대기에 있는 컨트롤러 다이(controller die)(50)를 더 도시한다. 다이 스택은 앞서 개시된 바와 같이 그리고 도 9에서 도시된 바와 같이 다이-스택 로테이션을 이용하여 조립될 수 있다. 이러한 실시예들에서, 기판은 도 7에서 에지(40)를 따라 도시된 바와 같이 다이의 제1 세트의 인접한 다이 본드 패드들로 정렬하는 패키지의 제1 에지를 따라 콘택 패드들(38a)을 가질 수 있다. 그러나, 예를 들어 패키지(20)의 에지(42)를 따라 패키지의 불규칙한 형상이 주어지면, 일부 다이 본드 패드들은 다이 본드 패드들에 연결되는 이들로부터 떨어져 대각선으로부터 이격된 채로(spaced) 콘택 패드들(38b)에 연결된다. 도 8은 도 7에서 영역 8-8의 확대도를 도시한다. 기판이 패키지의 최종 형상으로 캡슐화되고 싱귤레이티드(singulated)될 때, 불규칙한 형상의 에지(irregular shaped edge)(42)를 따라 (와이어 본드 30a와 같은) 하나 이상의 와이어 본드들이 캡슐화의 밖으로 존재하거나, 아니면 패키지 에지들에 가까이 있게되는바, 이는 허용될 수 없는 것이다. 완성되고 캡슐화된 패키지의 밖으로 와이어들을 노출함이 없이 패키지의 불규칙한 형상의 에지를 따라 효율적인 와이어 본딩을 하게 하는 다이 스택 디자인이 요구된다.
도 1은 종래의 오프셋 관계에서 적층되는(stacked) 반도체 다이를 포함하는 통상적인 반도체 디바이스의 에지 뷰이다.
도 2는 종래의 정렬 관계에서 적층되고 스페이서 층들에 의해 분리되는 반도체 다이를 포함하는 통상적인 반도체 디바이스의 에지 뷰이다.
도 3은 종래의 기판에 와이어 본딩되는 8개의 반도체 다이를 포함하는 반도체 다이 스택의 평면도이다.
도 4는 종래의 도 3에 도시된 반도체 다이 스택의 측면도이다.
도 5는 종래의 8개의 반도체 다이를 포함하는 회전되는 다이 스택의 평면도이다.
도 6은 종래의 도 5에 도시된 회전되는 다이 스택의 측면도이다.
도 7은 종래의 불규칙한 형상의 반도체 다이 패키지의 평면도이다.
도 8은 종래의 캡슐화된 패키지의 밖으로 와이어 본드의 일부를 나타내는 도 7의 일부의 확대도이다.
도 9는 종래의 도 7에 도시된 반도체 패키지의 측면도이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 조립하기 위한 플로우차트이다.
도 11은 본 기술에 따른 제조의 제1 단계 동안 반도체 패키지의 평면도이다.
도 12는 본 기술에 따른 제조의 제1 단계 동안 반도체 패키지의 투시도이다.
도 13은 본 기술에 따른 제조의 제2 단계 동안 반도체 패키지의 평면도이다.
도 14는 본 기술에 따른 제조의 제2 단계 동안 반도체 패키지의 투시도이다.
도 15는 본 기술에 따른 제조의 제3 단계 동안 반도체 패키지의 평면도이다.
도 16은 본 기술에 따른 제조의 제3 단계 동안 반도체 패키지의 투시도이다.
도 17은 본 기술에 따른 제조의 제4 단계 동안 반도체 패키지의 평면도이다.
도 18은 본 기술에 따른 제조의 제4 단계 동안 반도체 패키지의 투시도이다.
도 19는 몰딩 화합물로 캡슐화된 본 기술에 따른 완성된 반도체 패키지의 에지 뷰이다.
도 20은 본 발명의 대안적인 실시예에 따른 반도체 패키지를 조립하기 위한 플로우차트이다.
도 21은 본 기술의 추가 실시예에 따른 와이어 본딩되는 불규칙한 형상의 반도체 다이 패키지의 평면도이다.
도 22는 본 기술의 실시예에 따른 와이어 본딩을 나타내는 도 21의 반도체 패키지의 일부의 확대도이다.
도 23은 본 기술의 추가 실시예에 따른 도 22에서와 같은 반도체 패키지의 일부를 나타낸다.
도 24는 몰딩 화합물 내에 캡슐화되는 본 기술의 실시예에 따른 완성된 반도체 패키지의 측면도이다.
이제 실시예들이 도 10 내지 24를 참조하여 설명될 것이며, 이들은 엇갈린 다이(staggered die) 및/또는 효율적인 와이어 본딩을 포함하는 다이 스택 배열(die stack arrangement)을 갖는 반도체 디바이스에 관한 것이다. 본 발명은 많은 서로 다른 형태들로 구현될 수 있으며, 본 명세서에서 개시되는 실시예들로 제한되는 것으로 해석되어서는 안 됨을 이해해야 한다. 오히려, 이러한 실시예들은 이러한 개시가 철저하고 완벽해질 수 있도록 그리고 당업자들에게 본 발명을 충분히 전달할 수 있도록 제공된다. 실제로, 본 발명은 이러한 실시예들의 대안들, 수정들 및 균등물들을 포괄하는 것으로 의도된 것이며, 이들 모두는 첨부된 청구항들에 의해 정의되는 바와 같이 본 발명의 범위 및 사상 내에 포함된다. 또한, 아래의 본 발명의 상세히 설명되는 개시에서는, 본 발명을 철저하게 이해할 수 있도록 하기 위해서 많은 구체적인 상세 사항들이 설명된다. 그러나, 본 발명이 이러한 구체적인 상세 사항들이 없이도 실행될 수 있다는 것이 당업자들에게는 명백할 것이다.
표현들 "상부(top)", "하부(bottom)", "상(upper)", "하(lower)", "수직(vertical)", "수평(horizontal)"은 편의를 위해 그리고 도식적인 목적들을 위해서만 본 명세서에서 사용되며, 참조된 아이템들이 위치가 변경될 수 있는 까닭에 본 발명의 개시를 제한하기 위한 것을 의미하지 않는다.
이제, 본 시스템의 실시예에 따른 반도체 패키지(100)를 형성하기 위한 과정이 도 10의 플로우차트 및 다양한 제조 단계들로 패키지(100)를 도시하는 도 11 내지 19의 다양한 도면들을 참조하여 설명될 것이다. 도 11 및 도 12의 초기 평면도 및 투시도를 참조하면, 제1 반도체 다이(102a)는 단계(210)에서 기판(120) 상에 장착될 수 있다. 다이(102a)는 공지된 접착(adhesive) 또는 공융(eutectic) 다이 본드 과정으로 다이 부착 접착(die attach adhesive)을 통해서 기판(120)에 장착될 수 있다.
다이(102a)는 다이(102a)의 에지(106)를 따라 형성되는 다이 본드 패드들(die bond pads)(104)을 포함할 수 있다. 도시된 다이 본드 패드들(104)의 수는 예로서 도시되는 것이며 추가 실시예들에서 다이(102a)에서 다이 본드 패드들(104)이 더 많거나 더 적을 수 있는 것으로 이해해야 한다. 실시예들에서, 다이(102a)는 NAND 플래시 메모리 다이와 같은 메모리 다이(memory die)일 수 있다. 그러나, 다이(102a)는 예를 들어, NOR, DRAM 및 다양한 다른 메모리 다이와 같이 추가 실시예들에서 다른 형식들의 반도체 다이일 수 있다.
비록 도시되지 않았더라도, 기판(120)은 본 기술에 따른 반도체 패키지들이 규모의 경제(economies of scale)를 처리하는 묶음(batch)일 수 있도록 기판들의 패널의 부분일 수 있다. 비록 단일 반도체 패키지의 제조가 아래에서 설명되더라도, 아래의 개시는 기판 패널 상에서 형성되는 모든 패키지들에 적용할 수 있는 것으로 이해해야 한다. 기판(120)은 인쇄 회로 기판(printed circuit board : PCB), 리드프레임(leadframe) 또는 TAB 테이프(tape automated bonded tape)를 포함하는 다양한 서로 다른 칩 캐리어 매체들(chip carrier mediums)일 수 있다. 기판(120)이 PCB인 경우, 기판은 기판 상에 형성되는 상부 및/또는 하부 도전성 층들을 갖는 코어(core)로 형성될 수 있다. 코어는 예를 들어, 폴리이미드 적층물들(polyimide laminates), FR4 및 FR5를 포함하는 에폭시 수지들(epoxy resins), BT(bismaleimide triazine) 등과 같은 다양한 유전 물질들일 수 있다.
도전성 층들은 구리 또는 구리 합금들, 도금된 구리 또는 도금된 구리 합금들, 얼로이 42(Alloy 42) (42FE/58NI), 구리 도금된 강철, 또는 기판들 상에서 사용하는 것으로 알려진 다른 금속들 또는 물질들로 형성될 수 있다. 도전성 층들은 반도체 다이(102) 및 외부 디바이스(도시되지 않음) 사이에 신호들을 전달하기 위해 공지된 것처럼 도전성 패턴으로 에칭될 수 있다. 기판(120)은 기판(120)의 상부 표면 상에서 콘택 패드들(122)을 형성하는 노출된 금속 부분들을 추가로 포함할 수 있다. 도시된 콘택 패드들(122)의 수는 예로서만 도시되고, 추가 실시예들에서 콘택 패드들이 더 많거나 더 적을 수 있다. 반도체 패키지가 랜드 그리드 어레이(land grid array : LGA) 패키지인 경우, 콘택 핑거들(contact fingers)(도시되지 않음)이 또한 기판(120)의 하부 표면 상에서 정의될 수 있다. 콘택 패드들(122) 및/또는 콘택 핑거들은 예를 들어, 종래 공지된 바와 같은 전기도금 과정(electroplating process)으로 하나 이상의 금층들(gold layers)로 도금될 수 있다.
기판(120)의 에지(124)를 따라 콘택 패드들(122)이 2개의 그룹 즉, 콘택 패드들(122a) 및 콘택 패드들(122b)로 제공될 수 있다. 실시예들에서, 콘택 패드들(122a)은 콘택 패드들(122b)과 번갈아가며 나타난다. 아래 설명된 바와 같이, 콘택 패드들(122a)은 반도체 다이의 제1 그룹과 연결하며, 콘택 패드들(122b)은 반도체 다이의 제2 그룹과 연결한다.
단계(214)에서, 제2 다이(102b)는 도 11 및 12의 평면도 및 투시도에 도시된 바와 같이 다이(102a) 상에 적층될 수 있다. 다이(102b)는 (비록 다이(102b)가 명확성을 위해 그리고 도면들에서 다이(102a)와 구별하기 위해 약간 그늘지게 도시되었더라도) 다이(102a)에 대해 동일한 메모리 다이일 수 있고, 동일한 수의 다이 본드 패드들(104)을 포함할 수 있다. 다이(102a 및 102b)는 추가 실시예들에서 동일한 구성들을 가질 필요가 없는 것으로 고려된다. 다이(102b)는 다이(102a)에 대해 엇갈리고 오프셋 배향(staggered and offset orientation)으로 부착될 수 있다. 즉, 다이(102b)는 y-축을 따라 다이(102a)에 대해 엇갈릴 수 있고, x-축을 따라 다이(102a)에 대해 오프셋될 수 있다.
다이(102b)는 다이(102b)의 다이 본드 패드들(104)이 다이(102a)의 다이 본드 패드들(104) 사이에 정렬되도록 엇갈릴 수 있다 (그리고 그 반대의 경우도 가능하다). 하나의 실시예에서, 다이(102b)는 엇갈린 위치를 제공하기 위해서 인접한 다이 본드 패드들(104) (중심에서 중심) 사이에 (y-축을 따라서) 거리의 절반만큼 다이(102a)에 대해 아래쪽으로 시프트될 수 있다. 또한, 다이(102b)는 통상적인 와이어 본딩 디바이스가 다이(102a)의 다이 본드 패드들(104)에 대해 액세스하고 본드 와이어들을 부착할 수 있도록 (x-축을 따라) 거리만큼 다이(102a)에 대해 오프셋될 수 있다.
다이(102b)가 다이(102a)에 대해 음의 y-방향(도 11에서 아래쪽)으로 엇갈리게 도시되지만, 그것은 다이(102a)의 본드 패드들(104)이 다이(102b)의 다이 본드 패드들(104) 사이에 놓이는 규정을 가지고 추가 실시예들에서 양의 y-방향으로 엇갈릴 수 있다.
다이(102a 및 102b)는 함께 다이 스택(132)을 형성한다. 여러 가지 실시예들에서, 다이 스택(132)은 다른 수의 다이를 가질 수 있다. 도 10의 플로우차트를 다시 참조하면, 단계(216)에서 스택(132)에 추가될 추가 다이가 있으면, 추가 다이가 단계(220)에서 추가된다. 예를 들어, 도 13 및 14는 8개의 반도체 다이(102a 내지 102h)를 포함하는 다이 스택(132)의 평면도 및 투시도를 도시한다. 다이 스택(132)은 추가 실시예들에서 더 적거나 더 많은 수의 다이를 포함할 수 있는 것으로 이해해야 한다.
새로운 다이를 스택에 추가할 때, 새로운 다이는 장착된 다이에 대해 엇갈리고 오프셋된다. 앞서 나타낸 바와 같이, 다이(102b)는 본 실시예에서 다이(102a)에 대해 y-축을 따라 아래쪽으로 엇갈리게 된다. 따라서, 다이(102c)는 다이(102b)의 다이 본드 패드들이 다이(102c)의 다이 본드 패드들(104) 사이에 위치되도록 y-축을 따라 위쪽으로 엇갈리게 되는 다이(102b)의 위에 추가될 수 있다 (그리고 그 반대의 경우도 가능하다). 실시예들에서, 다이(102c)는 다이(102a) 위로 직접 y-축을 따라 정렬될 수 있다 (하지만 x-축을 따라 오프셋됨). 다이 스택에 추가되는 모든 남은 다이는 장착된 다이에 대해 엇갈리고 오프셋된 방식으로 유사하게 추가될 수 있다.
각각의 다이(102b 내지 102h)는 장착되는 다이에 대해 x-축을 따라 일정량(constant amount)만큼 오프셋될 수 있다. 추가로, 각각의 다이(102b 내지 102h)는 장착되는 다이에 대해 y-축을 따라 대안적으로 위쪽으로 그리고 아래쪽으로 엇갈리게 될 수 있다. 엇갈림의 이러한 패턴은 다이의 제1 그룹(102a, 102c, 102e, 102g)이 위쪽으로 엇갈리고 y-축을 따라 서로 정렬되게 한다. 또한, 엇갈림의 이러한 패턴은 다이의 제2 그룹(102b, 102d, 102f, 102h)이 아래쪽으로 엇갈리고 y-축을 따라 서로 정렬되게 한다.
앞서 논의된 바와 같이, 예를 들어, 종래의 도 3 및 4에 대해, 통상적인 스택에서 다이는 (8개의 다이 스택에서) 다이 0에서 시작하여 연속적으로 다이 7으로 진행하는 오프셋에서 다른 하나의 꼭대기에 하나가 장착될 수 있다. 공지된 바와 같이, 스택에서 각각의 다이에 유일하게 어드레스(address)하기 위해서, 각각의 다이에 대한 일부 다이 본드 패드들이 칩 어드레스 핀들(chip address pins)로 사용된다. 스택에서 주어진 다이에 대해, 어드레스 핀들 중 하나에 대한 저전압은 논리적인 0을 나타내고, 어드레스 핀들 중 하나에 대한 고전압은 논리적인 1을 나타낸다. 따라서, 예를 들어, 각각의 다이에 대해 3개의 어드레스 핀들을 사용하면, 통상적인 8개의 다이 스택에서 각각의 다이는 스택의 하부에서 000 (다이 0)으로부터 스택의 상부에서 111 (다이 7)으로 순차적으로 유일하게 어드레스될 수 있다.
본 시스템의 실시예에 따르면, 다이의 제1 및 제2 그룹은 스택(132)에서 다이의 넘버링이 아래의 표 1에서 나타낸 바와 같도록 서로 간에 배치될(interspersed) 수 있다.
스택 하부: die 0 (102a)
die 4 (102b)
die 1 (102c)
die 5 (102d)
die 2 (102e)
die 6 (102f)
die 3 (102g)
스택 상부: die 7 (102h)
앞서 언급된 바와 같이, 다이는 스택에서 다이의 앞선 순서를 갖는, y-축-정렬된 다이(102a, 102c, 102e 및 102g)의 제1 그룹이 연속적으로 다이 0 내지 다이 3을 포함하도록 교차하게 엇갈린다. 유사하게, y-축-정렬된 다이(102b, 102d, 102f 및 102h)의 제2 그룹은 연속적으로 다이 4 내지 다이 7을 포함한다.
다이 스택에서 다이는 본 기술의 추가 실시예들에서 다르게 순서를 매길 수 있다. 예를 들어, 표 2는 다이 스택(132)에서 8개의 다이를 갖는 실시예에서 다이의 순서의 추가 예시들을 도시한다.
스택 하부: die 0 (102a) die 4 (102a) die 0 (102a) die 7 (102a)
die 1 (102b) die 0 (102b) die 1 (102b) die 3 (102b)
die 2 (102c) die 5 (102c) die 4 (102c) die 6 (102c)
die 3 (102d) die 1 (102d) die 5 (102d) die 2 (102d)
die 4 (102e) die 6 (102e) die 2 (102e) die 5 (102e)
die 5 (102f) die 2 (102f) die 3 (102f) die 1 (102f)
die 6 (102g) die 7 (102g) die 6 (102g) die 4 (102g)
스택 상부: die 7 (102h) die 3 (102h) die 7 (102h) die 0 (102h)
다이 스택(132)에서 다이의 다른 시퀀스들이 고려된다.
이제, 도 15 및 16의 평면도 및 투시도를 참조하면, 다이 스택(132)에서 다이는 와이어 본드들(136)을 이용하여 단계(224)에서 기판(120)에 와이어 본딩될 수 있다. 특히, 제1 그룹에서 다이(102a, 102c, 102e 및 102g)가 와이어 본딩될 수 있으며, 이에 따라 그룹에서 각각의 다이에 대한 (y-축을 따라) 대응하는 다이 본드 패드들(104)이 함께 와이어 본딩될 수 있다. 제1 그룹에서 하부 다이(다이 102a)는 기판(120) 상에서 콘택 패드들(122a)의 제1 그룹에 와이어 본딩될 수 있다. 유사하게, 제2 그룹에서 다이(102b, 102d, 102f 및 102h)가 함께 와이어 본딩될 수 있으며, 이에 따라 그룹에서 각각의 다이에 (y-축을 따라) 대응하는 다이 본드 패드들(104)이 함께 와이어 본딩될 수 있다. 제1 그룹에서 하부 다이(다이 102b)는 기판(120) 상에서 콘택 패드들(122b)의 제2 그룹에 와이어 본딩될 수 있다.
와이어 본드 과정은 도 15 및 16에 도시된 모든 와이어 본드들이 형성될 때까지, 다이의 제1 그룹에 대한 대응하는 본드 패드들의 제1 세트가 와이어 본딩되고, 다이의 제2 그룹에 대한 대응하는 본드 패드들의 제1 세트가 와이어 본딩되고, 다이의 제1 그룹에 대한 본드 패드들의 제2 세트가 와이어 본딩되고, 다이의 제2 그룹에 대한 본드 패드들의 제2 세트가 와이어 본딩되도록 다이 스택의 y-축을 가로지르는 단일 패스로 형성될 수 있다. 대안적으로, 다이의 제1 그룹에 대한 모든 와이어 본드들이 형성될 수 있으며, 그 다음에 다이의 제2 그룹에 대한 모든 와이어 본드들이 형성될(made) 수 있다 (또는 그 반대의 경우도 가능하다). 와이어 본드들(136)은 포워드(forward) 또는 리버스(reverse) 와이어 본드 과정으로 형성될 수 있다.
다이의 제1 및 제2 그룹이 y-축을 따라 엇갈리게 됨에 따라서, 두 그룹들간의 본드 와이어들의 전기적인 단락 없이도 제1 그룹이 서로 와이어 본딩될 수 있으며, 제2 그룹이 서로 와이어 본딩될 수 있다. 따라서, 예를 들어, 도 15 및 16에 도시된 본 기술의 실시예는 다이의 2개로 분리된 그룹들이 종래 발견된 문제점들을 회피하는 동안에 서로 및 기판에 대해 와이어 본딩되게 한다. 즉, 제1 및 제2 그룹은 와이어 길이들을 최소화하고 전기적인 단락들을 방지하는 동안에 기판에 대해 개별적으로 와이어 본딩될 수 있다. 또한, 스택에서 모든 다이의 와이어 본딩 과정은 모든 다이가 스택에 장착된 이후에 단일 패스로 수행될 수 있다. 이것은 다중 다이 부착 및 와이어 본드 과정들이 수행되는 다이 스택 로테이션에서 발견된 증가된 사이클 시간들 및 감소된 양품율을 회피한다.
앞서-설명된 실시예들에서, 와이어 본드들(136)은 비록 그들이 대안적으로 구리, 알루미늄 또는 다른 금속들일 수 있더라도, 무코딩된 금(uncoated gold)일 수 있다. 본 시스템의 추가 실시예에서, 와이어 본드들은 와이어의 표면을 전기적으로 비도전성으로 만드는 폴리머 절연체(polymeric insulation)로 미리-절연(pre-insulated)될 수 있다. 본 시스템에서 이용하기 적합한 미리-절연된 와이어 본드의 2가지 예시들이 미국 특허 등록 번호 제5,396,104호 (명칭이 "Resin Coated Bonding Wire, Method Of Manufacturing The Same, And Semiconductor Device") 및 미국 공개 특허 번호 2004/0124545호 (명칭이 "High Density Integrated Circuits And The Method Of Packaging the Same")에 개시되어 있으며, 그 둘 모두는 그 전체가 본 명세서에서 참고로 합체된다.
이제, 도 17 및 18의 평면도 및 투시도를 참조하면, 모든 다이(102)가 다이 스택에서 제공됐으면, 컨트롤러 다이(controller die)(140)는 단계(228)에서 스택의 꼭대기에 부착될 수 있다. 컨트롤러 다이(140)는 예를 들어 ASIC일 수 있지만, 추가 실시예들에서 다른 컨트롤러 다이일 수도 있다. 단계(232)에서, 컨트롤러 다이(140)는 기판(120) 상에서 콘택 패드들(122)에 와이어 본딩될 수 있다 (일부 와이어 본드들만이 명확성을 위해서 도 17 및 18에 도시된다). 도시된 예시에서, 컨트롤러 다이(140)는 기판(120)의 인접한 에지들 상에서 콘택 패드들(122)에 본딩되는 다이의 2개의 인접한 에지들에서 떨어진 다이 본드 패드들을 가질 수 있다. 컨트롤러 다이(140)는 추가 실시예들에서 단일 에지 또는 2개 이상의 에지들을 따라 다이 본드 패드들을 가질 수 있다.
이제, 도 19의 에지 뷰를 참조하면, 다이 스택이 형성되고 기판(120) 상에서 본드 패드들에 와이어 본딩된 이후에, 다이 스택은 단계(236)에서 몰딩 화합물(molding compound)(146) 내에 매립(encase)된다. 그 다음에 캡슐화된 패키지들(encapsulated packages)이 완성된 반도체 다이 패키지들(100)을 형성하기 위해서 단계(240)에서 기판 패널로부터 싱귤레이티드될 수 있다. 몰딩 화합물(146)은 예를 들어, 일본에 본사를 두고 있는 스미토모사(Sumitomo Corp.) 및 니토 덴코사(Nitto Denko Corp.)로부터 입수할 수 있는 것과 같은 공지된 에폭시 수지(epoxy resin)일 수 있다. 일부 실시예들에서, 완성된 패키지(100)는 단계(242)에서 선택적으로 덮개(lid) 내에 둘러싸일(enclosed) 수 있다.
발명의 배경이 되는 기술 단락에서 설명된 바와 같이, 불규칙한 형상의 패키지들에 대해서, 패키지의 불규칙한 형상의 부분을 따라 일부 와이어들이 패키지의 밖으로 몰딩되거나 패키지의 에지에 너무 가까워지게 되는 경우가 일어날 수 있다. 도 20은 이러한 문제점을 해결하기 위한 본 기술의 추가 실시예의 플로우차트이다. 단계들(310, 314, 316 및 320)에서, 다이는 기판 상에 적층될 수 있다. 예를 들어, 도 21 및 24는 기판(120)에 부착되는 일부 다이(102a-102h)를 포함하는 다이 스택(132)의 평면도 및 단면도를 도시한다. 도 21의 평면도에서 도시된 바와 같이, 기판(120)은 예를 들어 마이크로SD 메모리 패키지의 형상과 같은 불규칙한 형상을 가질 수 있다. 기판은 다이(102)가 기판(120) 상에 장착될 때 불규칙한 형상을 가질 수 있거나 또는, 기판은 다이가 기판 상에 장착된 이후에 불규칙한 형상으로 형성될 수 있다.
본 실시예에서, 다이는 도 24에 도시된 바와 같이, x-축을 따라서 다이 스택 로테이션을 이용하여 장착될 수 있다. 그러나, 다이가 (도 13 및 14에서 도시된 것과 같이) x-축을 따라 일직선의 오프셋(straight offset)을 이용하여 적층될 수 있는 것으로 이해해야 한다. 본 실시예에서, 비록 다이가 추가 실시예들에서 y-축으로 엇갈리는 것으로 생각할 수 있더라도, 다이는 y-축을 따라 엇갈리게 될 필요가 없다.
단계(324)에서, 다이는 서로에 대해 그리고 기판(120) 상에서 콘택 패드들(122)에 대해 와이어 본딩될 수 있다. 하부 다이(102a)는 다이 본드 패드들(104a)을 가지며, 다이(102b)는 본드 패드들(104b)을 가지며, 다이(102c)는 본드 패드들(104c) 등을 가진다. 앞서 언급된 바와 같이, y-축을 따라 서로 대응하는 각각의 다이에 대한 다이 본드 패드들(104a, 104b, 104c 등)은 서로 와이어 본딩될 수 있다.
본 실시예에 따르면, 하부 다이(102a)의 다이 본드 패드(104a)로부터 기판(120)으로 와이어 본딩하는 대신에, 하나 이상의 와이어 본드들(136)을 스택(132)에서 더 높이 있는 다이 위의 본드 패드들로부터 기판(120)으로 형성한다. 따라서, 예를 들어, 와이어 본드들(136)은 다이(102b) 위의 다이 본드 패드들(104b)로부터 기판(120)으로 형성될 수 있다. 도 21 및 도 22의 확대도에서 도시된 바와 같이, 높은 본드 패드 예를 들어, 본드 패드(104b)로부터 기판(120)으로 본딩함으로써, 와이어 본드들 모두는 패키지의 에지로부터 이격된 채로 패키지 아웃라인 내에 놓인다. 추가 실시예들에서, 와이어 본드들은 다이(102b) 위의 다이로부터 기판으로 형성될 수 있다.
실시예들에서, 기판(120)에 대한 와이어 본드는 모든 와이어들이 패키지의 에지로부터 이격된 채로 패키지 내에 캡슐화되게 하는 가장 낮은 다이의 본드 패드(들)로부터 형성될 수 있다. 종래의 도 8에 도시된 예시에서, (도 9의 투시도에서) 최상위(uppermost) 와이어 본드만이 문제가 있다. 따라서, 이러한 예시에서, 최상위 와이어 본드만이 (도 23의 확대도에서 도시된 바와 같이) 스택에서 높은 다이로 이동될 수 있다. 도 23에서, (도 23의 투시도에서) 최상위 와이어 본드는 다이(102c) 상에서 본드 패드(104c)로부터 형성된다. 남은 와이어 본드들이 최하위 다이(102a)의 본드 패드들(104a)로부터 기판으로 형성된다. 다른 와이어 본드 구성들이 고려되며, 이 경우에 하나 이상의 와이어 본드들이 하부 다이(102a) 위의 다이로부터 기판으로 형성된다.
와이어 본딩이 이러한 실시예들에 대해 단계(324)에서 수행되면, 남은 단계들은 앞서 설명된 바와 같이 진행할 수 있다. 단계(332)에서, 컨트롤러 다이(140)는 도 21 및 도 24의 단면도에서 도시된 바와 같이 기판(120) 상에서 콘택 패드들(122)에 와이어 본딩될 수 있다. 이후, 다이 스택은 단계(336)에서 몰딩 화합물(146) 내에 매립될 수 있으며, 그 다음에 캡슐화된 패키지들이 완성된 반도체 다이 패키지들(100)을 형성하기 위해서 단계(340)에서 기판 패널로부터 싱귤레이티드될 수 있다. 일부 실시예들에서, 완성된 패키지(100)는 단계(342)에서 선택적으로 덮개 내에 둘러싸일 수 있다.
앞서-설명된 실시예들 중 어느 것에서, 반도체 다이(102)는 컨트롤러 다이(140)를 갖는 패키지(100)가 플래시 메모리 디바이스로 이용될 수 있도록 하나 이상의 플래시 메모리 칩들일 수 있다. 패키지(100)는 본 시스템의 추가 실시예들에서 다른 기능들을 수행하기 위해 구성되는 반도체 다이를 포함할 수 있는 것으로 이해해야 한다. 앞서 설명된 실시예들의 적어도 일부에서 패키지(100)는 비록 이들로만 한정되는 것은 아니지만, 컴팩트플래시 카드(CompactFlash card), 스마트미디어 카드(SmartMedia card), 메모리 스틱(Memory Stick), 보안 디지털 카드(Secure Digital card), 미니SD 카드(miniSD card), 마이크로SD 카드(microSD card), USB 메모리 카드 등을 포함하는 복수의 표준 메모리 카드들에서 이용될 수 있다.
실시예들에서, 본 기술은 반도체 디바이스에 관한 것이며, 이는 기판; 상기 기판 상에 장착되고 다이 본드 패드들의 제1 세트를 가지는 제1 반도체 다이와, x-축 및 y-축은 상기 제1 반도체 다이의 직교하는 에지들에 평행하며; 상기 제1 반도체 다이의 위에 장착되고 다이 본드 패드들의 제2 세트를 가지는 제2 반도체 다이와, 여기서 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 x-축을 따라 오프셋되며, 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 y-축을 따라 엇갈리며; 상기 다이 본드 패드들의 제1 세트와 상기 기판 사이에 와이어 본드들의 제1 세트; 및 상기 다이 본드 패드들의 제2 세트와 상기 기판 사이에 와이어 본드들의 제2 세트를 포함하며, 상기 와이어 본드들의 제1 및 제2 세트는 서로 간에 배치(interspersed)된다.
추가 실시예들에서, 본 기술은 반도체 디바이스에 관한 것이며, 이는 기판; 상기 기판 상에 장착되는 제1 반도체 다이와, x-축 및 y-축은 상기 제1 반도체 다이의 직교하는 에지들에 평행하게 정의되며; 상기 제1 반도체 다이의 위에 장착되는 제2 반도체 다이와, 여기서 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 x-축을 따라 오프셋되며, 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 y-축을 따라 엇갈리며; 및 상기 제2 반도체 다이의 위에 장착되는 제3 반도체 다이와, 여기서 상기 제3 반도체 다이는 상기 제2 반도체 다이에 대해 상기x-축을 따라 오프셋되며, 상기 제3 반도체 다이는 상기 y-축을 따라 상기 제1 반도체 다이에 대해 정렬(align)하기 위해서 상기 y-축을 따라서 엇갈린다.
본 기술의 다른 실시예는 반도체 디바이스에 관한 것이며, 이는 기판과; 상기 기판 상에 장착되는 반도체 다이의 제1 그룹과, 상기 반도체 다이의 제1 그룹에서 각각의 반도체 다이는 다이 본드 패드들의 제1 세트를 가지며, x-축 및 y-축은 상기 반도체 다이의 제1 그룹에서 상기 반도체 다이의 직교하는 에지들에 평행하게 정의되며; 상기 기판 상에 장착되는 반도체 다이의 제2 그룹과, 상기 반도체 다이의 제2 그룹에서 각각의 반도체 다이는 다이 본드 패드들의 제2 세트를 가지며, 상기 기판 상에 장착되는 상기 제1 및 제2 그룹에서 반도체 다이는 서로 간에 배치되며, 상기 제1 및 제2 그룹에서 반도체 다이는 상기 x-축을 따라 서로에 대해 오프셋되고 상기 제1 그룹에서 반도체 다이는 상기 제2 그룹에서 반도체 다이에 대해 상기 y-축을 따라 엇갈리며; 상기 다이의 제1 그룹의 상기 다이 본드 패드들의 제1 세트의 대응하는 다이 본드 패드들을 전기적으로 커플링하는 와이어 본드들의 제1 세트; 및 상기 다이의 제2 그룹의 상기 다이 본드 패드들의 제2 세트의 대응하는 다이 본드 패드들을 전기적으로 커플링하는 와이어 본드들의 제2 세트를 포함하며, 상기 와이어 본드들의 제1 및 제2 세트는 서로 간에 배치된다.
본 기술의 또 다른 추가 실시예는 불규칙한 형상의 에지를 포함하는 반도체 디바이스에 관한 것이며, 이는 불규칙한 형상의 에지에 인접한 콘택 패드를 갖는 기판과; 상기 기판에 부착된 다이 스택을 형성하는 복수의 반도체 다이와, 최하위 반도체 다이는 상기 기판에 직접 부착되고 상기 다이 스택의 남은 반도체 다이는 상기 최하위 반도체 다이에 부착되며; 복수의 대응하는 다이 본드 패드들과, 상기 각각의 복수의 반도체 다이에 대해 하나씩이며, 상기 복수의 대응하는 다이 본드 패드들은 상기 복수의 반도체 다이에서 서로에 대응하며; 상기 복수의 대응하는 다이 본드 패드들과 서로에 전기적으로 커플링하는 와이어 본드들의 세트와, 상기 와이어 본드들의 세트는 상기 최하위 반도체 다이보다 위의 반도체 다이의 다이 본드 패드로부터 상기 기판 콘택 패드으로 와이어 본드를 포함하고, 상기 최하위 반도체 다이의 다이 본드 패드와 상기 기판 콘택 패드들 사이에 직선은 상기 반도체 디바이스의 불규칙한 형상의 에지 밖의 일부를 포함한다.
본 발명의 상세한 설명은 예시와 설명의 목적을 위해 제시되었다. 이것이 개시된 정확한 형태로 본 발명을 철저하게 또는 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 원리들 및 그의 실질적 응용을 최상으로 설명하기 위해서 선택되었고, 그럼으로써 당업자들은 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 수정들에 대해 본 발명을 최상으로 이용할 수 있다. 본 발명의 범위는 첨부된 특허청구범위들에 의해 정의되는 것으로 의도된다.

Claims (24)

  1. 반도체 디바이스로서, 상기 반도체 디바이스는,
    정렬된 콘택 패드들의 단일의 행을 포함하는 기판과;
    상기 기판 상에 장착되고 다이 본드 패드들의 제1 세트를 가지는 제1 반도체 다이 - x-축 및 y-축은 상기 제1 반도체 다이의 직교하는 에지들에 평행함 - 와;
    상기 제1 반도체 다이의 위에 장착되고 다이 본드 패드들의 제2 세트를 가지는 제2 반도체 다이 - 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 x-축을 따라 오프셋되며, 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 y-축을 따라 엇갈림 - 와;
    상기 다이 본드 패드들의 제1 세트와 상기 기판 상의 상기 콘택 패드들의 단일의 행 내의 콘택 패드들 사이의 와이어 본드들의 제1 세트와; 그리고
    상기 다이 본드 패드들의 제2 세트와 상기 기판 상의 상기 콘택 패드들의 단일의 행 내의 콘택 패드들 사이의 와이어 본드들의 제2 세트를 포함하며,
    상기 와이어 본드들의 제1 및 제2 세트는 서로 간에 배치되는(interspersed) 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 및 제2 반도체 다이는,
    플래시 메모리 반도체 다이인 것을 특징으로 하는 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 반도체 다이는,
    NAND 반도체 다이인 것을 특징으로 하는 반도체 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 반도체 다이 상에 장착되며 전기적으로 상기 기판에 연결되는 컨트롤러 다이를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서,
    적어도 상기 제1 및 제2 반도체 다이, 상기 와이어 본드들의 제1 및 제2 세트 및 상기 컨트롤러 다이를 둘러싸는 몰딩 화합물(molding compound)을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항 또는 제2항에 있어서,
    상기 기판은,
    인쇄 회로 기판(printed circuit board), 리드프레임(leadframe) 및 TAB 테이프(tape automated bonded tape) 중 하나인 것을 특징으로 하는 반도체 디바이스.
  7. 제1항 또는 제2항에 있어서,
    상기 반도체 디바이스는,
    컴팩트플래시 카드(CompactFlash card), 스마트미디어 카드(SmartMedia card), 메모리 스틱(Memory Stick), 보안 디지털 카드(Secure Digital card), 미니SD 카드(miniSD card), 마이크로SD 카드(microSD card), 및 USB 메모리 카드 중 하나를 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항 또는 제2항에 있어서,
    상기 와이어 본드들의 제1 및 제2 세트 중 적어도 하나는,
    전기적으로 절연되는 것을 특징으로 하는 반도체 디바이스.
  9. 반도체 디바이스로서, 상기 반도체 디바이스는,
    기판과;
    상기 기판 상에 장착되는 제1 반도체 다이 - x-축 및 y-축은 상기 제1 반도체 다이의 직교하는 에지들에 평행하게 정의됨 - 와;
    상기 제1 반도체 다이의 위에 장착되는 제2 반도체 다이 - 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 x-축을 따라 오프셋되며, 상기 제2 반도체 다이는 상기 제1 반도체 다이에 대해 상기 y-축을 따라 엇갈림 - 와 ; 그리고
    상기 제2 반도체 다이의 위에 장착되는 제3 반도체 다이를 포함하고,
    상기 제3 반도체 다이는 상기 제2 반도체 다이에 대해 상기 x-축을 따라 오프셋되며, 상기 제3 반도체 다이는 상기 y-축을 따라 상기 제1 반도체 다이에 대해 정렬하기 위해서 상기 y-축을 따라 엇갈리는 것을 특징으로 하는 반도체 디바이스.
  10. 제9항에 있어서,
    상기 제3 반도체 다이의 위에 장착되는 제4 반도체 다이를 더 포함하며,
    상기 제4 반도체 다이는 상기 제3 반도체 다이에 대해 상기 x-축을 따라 오프셋되며, 상기 제4 반도체 다이는 상기 y-축을 따라 상기 제2 반도체 다이에 대해 정렬하기 위해서 상기 y-축을 따라 엇갈리는 것을 특징으로 하는 반도체 디바이스.
  11. 제10항에 있어서,
    상기 각각의 제1, 제2, 제3 및 제4 반도체 다이 상에 있는 다이 본드 패드들과;
    상기 제1 및 제3 반도체 다이 상의 대응하는 다이 본드 패드들과 상기 기판을 연결하는 본드 와이어들의 제1 세트와; 그리고
    상기 제2 및 제4 반도체 다이 상의 대응하는 다이 본드 패드들과 상기 기판을 연결하는 본드 와이어들의 제2 세트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 반도체 디바이스로, 상기 반도체 디바이스는,
    기판과;
    상기 기판 상에 장착되는 2개 이상의 반도체 다이의 제1 그룹 - 상기 반도체 다이의 제1 그룹에서 각각의 반도체 다이는 다이 본드 패드들의 제1 세트를 가지며, x-축 및 y-축은 상기 반도체 다이의 제1 그룹에서 상기 반도체 다이의 직교하는 에지들에 평행하게 정의됨 - 과;
    상기 기판 상에 장착되는 하나 이상의 반도체 다이의 제2 그룹 - 상기 반도체 다이의 제2 그룹에서 각각의 반도체 다이는 다이 본드 패드들의 제2 세트를 가지며, 상기 기판 상에 장착되는 상기 제1 및 제2 그룹에서 반도체 다이는 서로 간에 배치되며, 상기 제1 및 제2 그룹에서 반도체 다이는 상기 x-축을 따라 서로에 대해 오프셋되고 상기 제1 그룹의 반도체 다이는 상기 제2 그룹의 반도체 다이에 대해 상기 y-축을 따라 엇갈림 - 과;
    상기 다이의 제1 그룹의 상기 다이 본드 패드들의 제1 세트의 대응하는 다이 본드 패드들을 전기적으로 커플링하는 와이어 본드들의 제1 세트와; 그리고
    상기 다이의 제2 그룹의 상기 다이 본드 패드들의 제2 세트의 대응하는 다이 본드 패드들을 전기적으로 커플링하는 와이어 본드들의 제2 세트를 포함하며,
    상기 와이어 본드들의 제1 및 제2 세트는 서로 간에 배치되는 것을 특징으로 하는 반도체 디바이스.
  17. 제16항에 있어서,
    상기 반도체 다이의 제1 그룹은,
    상기 y-축을 따라 서로에 대해 정렬(align)되는 것을 특징으로 하는 반도체 디바이스.
  18. 제16항 또는 제17항에 있어서,
    상기 반도체 다이의 제2 그룹은,
    상기 y-축을 따라 서로에 대해 정렬되는 것을 특징으로 하는 반도체 디바이스.
  19. 제16항 또는 제17항에 있어서,
    상기 반도체 다이의 제1 그룹은, 4개의 반도체 다이를 포함하고,
    상기 반도체 다이의 제2 그룹은, 4개의 반도체 다이를 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제16항 또는 제17항에 있어서,
    어드레싱 목적들을 위해 서로 꼭대기에 적층되는 상기 다이의 순서는,
    다이 0, 다이 4, 다이 1, 다이 5, 다이 2, 다이 6, 다이 3, 다이 7 순으로 되고,
    상기 다이 0, 다이 1, 다이 2, 다이 3은 상기 반도체 다이의 제1 그룹에 속하고,
    상기 다이 4, 다이 5, 다이 6, 다이 7은 상기 반도체 다이의 제2 그룹에 속하는 것을 특징으로 하는 반도체 디바이스.
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  22. 삭제
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