KR101820584B1 - 박막 리튬 이온 배터리를 형성하기 위한 시스템, 방법 및 장치 - Google Patents

박막 리튬 이온 배터리를 형성하기 위한 시스템, 방법 및 장치 Download PDF

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Abstract

기판, 상기 기판상에 형성되는 제1 전류 컬렉터, 상기 제1 전류 컬렉터의 일부상에 형성되는 캐소드 층, 상기 캐소드 층상에 형성되는 전해질 재료의 고체 층, 상기 전해질 재료의 고체 층상에 형성되는 실리콘-금속 박막 애노드 층, 및 상기 실리콘-금속 박막 애노드 층에 전기적으로 결합되는 제2 전류 컬렉터를 포함하는, 박막 필름 배터리를 형성하는 시스템 및 방법. 박막 배터리를 형성하기 위한 방법 및 시스템이 또한 기술된다.

Description

박막 리튬 이온 배터리를 형성하기 위한 시스템, 방법 및 장치{SYSTEM, METHOD AND APPARATUS FOR FORMING A THIN FILM LITHIUM ION BATTERY}
본 발명은 일반적으로 전력 저장 시스템들에 관한 것이고, 보다 상세하게는, 박막 배터리 시스템들 및 박막 배터리들을 형성하기 위한 방법들에 관한 것이다.
현대 생활양식은 더욱 더 휴대형 전기 디바이스들의 사용을 요구한다. 휴대형 전기 디바이스들은 개인 전자기기(예컨대, 휴대 전화, 카메라, 인형 등) 내지 무선 전력 도구들 및 전기 기구 내지 전기 및 하이브리드-전기 차량들을 포함한다. 휴대 전자 디바이스들에 대한 증가되는 요구는 또한, 휴대형 전력 저장 시스템들에 대한 내용 연한과 저장 용량에 있어서의 증가를 요구한다.
일반적인 휴대형 전력 저장 시스템들, 예컨대, 다양한 유형들의 배터리들은, 단위 무게당 상대적으로 부족한 저장 용량을 갖고 상대적으로 높은 비용을 갖는다. 결과적으로, 무선 전력 도구들, 전기 기구들과, 전기 및 하이브리드-전기 차량들과 같은 대량의 전력을 요구하는 용도의 성능은 배터리의 비용과 무게에 의해 제한된다. 상기한 측면에 있어서, 더 가벼운 무게, 더 높은 용량, 저비용의 전력 저장 시스템에 대한 필요가 있다.
넓게 이야기하면, 본 발명은 더 가벼운 무게, 더 높은 용량, 저비용의 전력 저장 시스템을 제공하는 것에 의해 이러한 필요들을 충족시킨다. 본 발명이, 프로세스, 장치, 컴퓨터 판독 가능 매체, 또는 디바이스로서 포함하는, 다양한 방식들로 구현될 수 있다는 것이 이해되어야 한다. 본 발명의 몇몇의 발명 실시예들이 후술된다. 본 발명은 기판, 상기 기판상에 형성되는 제1 전류 컬렉터(current collector), 상기 제1 전류 컬렉터의 일부상에 형성되는 캐소드(cathode) 층, 상기 캐소드 층상에 형성되는 고체 전해질 재료의 층, 상기 전해질 재료의 층상에 형성되는 박막 애노드(anode) 층, 및 상기 박막 애노드 층에 전기적으로 결합되는 제2 전류 컬렉터를 포함하며, 상기 박막 애노드 층은 교호하는 재료의 층들의 복수의 인접하는 쌍들을 포함하며, 교호하는 층들의 각 쌍은 제1 층 및 제2 층을 포함하며, 상기 제1 층은 실리콘으로 이루어지며, 상기 제2 층은 비실리콘 재료를 포함하며, 교호하는 층들의 쌍의 상기 제2 층의 상기 비실리콘 재료는 이에 인접하는 쌍의 교호하는 층들의 제2 층의 비실리콘 재료와 상이한, 배터리를 제공한다.
일 실시예는, 기판, 상기 기판상에 형성되는 제1 전류 컬렉터(current collector), 상기 제1 전류 컬렉터의 일부상에 형성되는 이온 함유 재료의 층, 상기 이온 함유 재료의 층상에 형성되는 전해질 재료의 층, 상기 전해질 재료의 층상에 형성되는 실리콘-금속 박막 애노드(anode) 층, 및 상기 실리콘-금속 박막 애노드 층에 전기적으로 결합되는 제2 전류 컬렉터를 포함하는 박막 배터리를 제공한다.
상기 실리콘-금속 박막 애노드 층은 복수 쌍의 재료의 교호 층들을 포함하고, 상기 쌍의 교호 층들 중 제1 층은 실리콘을 함유하고, 상기 쌍의 교호 층들 중 제2 층은 탄소, 주석, 은, 알루미늄, 인듐, 티타늄, 탈륨 또는 구리, 또는 그 조합들 중 적어도 하나를 함유할 수 있다. 상기 복수 쌍의 교호 층들의 각각의 쌍은 약 2 나노미터와 약 500 나노미터 사이의 두께를 가질 수 있다. 상기 쌍의 교호 층들 중 제1 층은 약 1 나노미터와 약 499 나노미터 사이의 두께를 가질 수 있다. 상기 쌍의 교호 층들 중 제2 층은 약 1 나노미터와 약 499 나노미터 사이의 두께를 가질 수 있다.
상기 실리콘-금속 박막 애노드 층은, 상기 쌍의 재료의 교호 층들 중 제1 층의 약 1% 내지 약 99% 사이, 및 상기 쌍의 재료의 교호 층들 중 제2 층의 약 99% 내지 약 1% 사이를 포함할 수 있다. 상기 제1 전류 컬렉터, 이온 함유 재료의 캐소드 층, 전해질 재료의 층 및 실리콘-금속 박막 애노드 층의 두께의 합은, 약 10 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다. 상기 실리콘-금속 박막 애노드 층은 약 2 마이크로미터와 약 10 마이크로미터 사이의 두께를 가질 수 있디. 상기 기판은 플렉서블 기판(flexible substrate)일 수 있다.
다른 실시예는 박막 배터리를 형성하는 방법을 제공한다. 상기 방법은, 기판상에 제1 전류 컬렉터를 형성하는 단계, 상기 제1 전류 컬렉터상에 리튬 이온 함유 캐소드 층을 형성하는 단계, 상기 리튬 이온 함유 캐소드 층상에 전해질 층을 형성하는 단계, 상기 전해질 층상에 실리콘-금속 박막 애노드 층을 형성하는 단계, 및 상기 실리콘-금속 박막 애노드 층을 제2 전류 컬렉터에 결합하는 단계를 포함한다.
상기 실리콘-금속 박막 애노드 층은, 복수 쌍의 재료의 교호 층들이 적어도 2개의 소스(source)를 갖는 단일 처리 챔버(single processing chamber)내에 형성될 수 있고, 상기 재료의 교호 층들을 형성하는 것은 적어도 2개의 소스의 각각을 교호 식으로 가로질러 기판을 반송하는 것을 포함한다. 복수 쌍의 재료의 교호 층들은 적어도 2개의 소스들과 회전 반송 시스템(rotary transport system)을 갖는 회전 처리 챔버(rotary processing chamber)내에 형성될 수 있고, 상기 재료의 교호 층들을 형성하는 것은 적어도 2개의 소스의 각각을 교호 식으로 가로질러 기판을 반송하는 것을 포함한다.
또 다른 실시예는, 박막 배터리를 제조하기 위한 시스템을 제공한다. 상기 시스템은, 적어도 2개의 소스, 및 상기 적어도 2개의 소스의 각각을 교호 식으로 가로질러 기판을 반송할 수 있는 반송 시스템을 갖는 챔버(chamber)를 포함한다. 상기 챔버는 상기 적어도 2개의 소스의 각각 사이에 기체 커튼(gas curtain)을 또한 포함할 수 있다. 상기 챔버는 상기 적어도 2개의 소스의 각각 사이에 부분 벽(partial wall)을 또한 포함할 수 있다.
상기 시스템은 제어기를 또한 포함할 수 있다. 상기 제어기는, 기판상에 제1 전류 컬렉터를 형성하기 위한 컴퓨터 판독가능 매체에 저장되는 로직(logic), 상기 제1 전류 컬렉터상에 리튬 이온 함유 캐소드 층을 형성하기 위한 컴퓨터 판독가능 매체에 저장되는 로직, 상기 이온 함유 층상에 고체 전해질 층을 형성하기 위한 컴퓨터 판독가능 매체에 저장되는 로직, 상기 전해질 층상에 실리콘-금속 박막 애노드 층을 형성하기 위한 컴퓨터 판독가능 매체에 저장되는 로직, 및 상기 실리콘-금속 박막 애노드 층을 제2 전류 컬렉터에 결합하기 위한 컴퓨터 판독가능 매체상에 저장되는 로직을 포함한다.
본 발명의 다른 양태들 및 장점들이, 본 발명의 원리들을 예로서 예시하는, 첨부 도면들과 함께 취해지는, 하기의 상세한 설명으로부터 명백해질 것이다.
본 발명은 첨부 도면들과 함께 하기의 상세한 설명에 의해 즉시 이해될 것이다.
도 1a는 본 발명의 실시예들에 따른, 박막 배터리의 단면도이다.
도 1b는 본 발명의 실시예들에 따른, 대안적인 박막 배터리의 단면도이다.
도 1c는 본 발명의 실시예들에 따른, 대안적인 박막 배터리의 단면도이다.
도 1d는 본 발명의 실시예들에 따른, 대안적인 박막 배터리의 단면도이다.
도 2a는 본 발명의 실시예들에 따른, 실리콘-금속 박막 애노드 층의 단면도이다.
도 2b는 본 발명의 실시예들에 따른, 애노드의 AB 층들의 백분율의 그래프이다.
도 2c는 본 발명의 실시예들에 따른, 애노드의 다수의 AB 층들의 백분율의 그래프이다.
도 2d는 본 발명의 실시예들에 따른, 캐소드 및 애노드 층들의 두께의 그래프이다.
도 3a는 본 발명의 실시예들에 따른, 퇴적 시스템의 단순화된 개략도이다.
도 3b는 본 발명의 실시예들에 따른, 박막 배터리의 제조를 위한 제조 시스템의 단순화된 개략도이다.
도 4는 본 발명의 실시예들에 따른, 회전 퇴적 시스템의 단순화된 개략도이다.
도 5는 본 발명의 일 실시예에 따른, 박막 배터리를 형성하는데 있어서 실행되는 방법 동작들을 예시하는 흐름도이다.
도 6은 본 발명에 따른 처리를 실시하기 위한 예시적인 컴퓨터 시스템의 블록도이다.
도 7은 본 발명의 실시예에 따른, 하나 이상의 퇴적 시스템 및 제조 시스템을 포함하는 집적된 시스템의 블록도이다.
무게가 더 가볍고, 더 높은 용량 및 저가의 전력 저장 시스템을 위한 몇몇의 예시적인 실시예들이 이제 기술될 것이다. 당업자에게는, 본 발명이 본 명세서에 언급되는 특정 세부들의 일부 또는 전부 없이 실시될 수 있다는 것이 명백할 것이다.
실리콘-금속 박막 애노드 재료들이 박막 리튬 이온 배터리를 형성하는데 사용될 수 있다. 박막 Li 이온 배터리용 애노드 재료들로서 사용될 수 있는 박막내에 하이브리드 실리콘(hybrid silicone; “Si”)-탄소(C) 또는 하이브리드 실리콘 (Si)-연질 금속(예컨대, 주석(Sn), 은(Ag), 알루미늄(Al), 인듐(In), 티타늄(Ti), 탈륨(T1) 및 구리 (Cu))을 형성하는데 다양한 방법들이 사용될 수 있다. 박막 구조가 또한 조정 가능한 기계적, 화학적 그리고 전기적 특성들을 가능케 한다. 이원 연속 퇴적 시스템(binary sequential deposition system)으로서 박막 애노드 재료들의 이러한 새로운 클래스(class)의 일 예는 물리 퇴적(physical vapor deposition; “PVD”) 및/또는 화학 기상 퇴적(chemical vapor deposition; “CVD”)을 이용하여 Si-Sn 박막층의 하이브리드를 퇴적시키기 위한 Si 및 Sn의 반응이다.
도 1a는 본 발명의 실시예들에 따른, 박막 배터리(100)의 단면도이다. 박막 배터리(100)는 비전도성 베이스 기판(102)을 포함한다. 기판(102)은 플렉서블(flexible)일 수 있고 또는 실질적으로 논-플렉서블(non-flexible)일 수 있다. 예로서, 기판(102)은 실리콘 또는 유리 또는 세라믹 또는 플렉서블 중합체로부터 형성될 수 있고 또는 하기에서 더욱 상세히 기술되는 층들(104, 105, 110, 120)을 지지할 수 있는 임의의 다른 적절한 기판일 수 있다.
전류 컬렉터들(104 및 106)이 금속과 같은 전도성 재료들이거나 임의의 다른 적절한 전도성 재료이다. 예로서, 제1 전류 컬렉터(104) 및 제2 전류 컬렉터(106)가 알루미늄 또는 구리 및 그 조합들 및 합금들일 수 있다. 전류 컬렉터들(104, 106)은 박막 배터리 구조(100)용 단자들을 제공한다. 전류 컬렉터들(104, 106)은 각각 약 1000 옹스트롬 또는 더 두꺼운 두께 D2, D3를 갖는다. 층들(102, 104, 105, 110 120 130)은 일정한 비례로 확대하여 그려져 있다. 또한, 제1 전류 컬렉터 두께 D2가 제2 전류 컬렉터 두께 D3 미만일 수 있고 또는 더 클 수 있다는 것이 이해되어야 한다.
리튬 함유 층(105)이 전류 컬렉터(104)상에 형성되어 있다. 리튬 함유 층(105)이 LiCoO2(리튬 코발트 산화물) 및/또는 LiNiO(리튬 니켈 산화물), 및/또는 LiMnO2(리튬 망간 산화물), 및/또는 LiMn2O4(리튬 망간 이산화물) 중 적어도 하나, 및/또는 임의의 다른 적절한 리튬 또는 유사한 이온 소스 재료 및 그 조합의 하나 이상의 층들을 포함할 수 있다. 리튬 함유 층들(105)은 약 8 마이크로미터와 약 40 마이크로미터 사이의 두께 D4를 갖는다.
전해질 층(110)은 리튬 함유 층(105) 위에 형성된다. 전해질 층은 LiPON(lithium phosphorous oxynitride; 리튬 인 산질화물)을 포함한다. 전해질 층(110)은 약 0.5 마이크로미터 내지 약 10 마이크로미터 사이의 두께 D5를 갖는다.
실리콘-금속 박막 애노드 층(120)은 전해질 층(110)상에 형성된다. 실리콘-금속 박막 애노드 층(120)은 더욱 상세히 후술된다. 실리콘-금속 박막 애노드 층(120)은 약 2 마이크로미터와 약 10 마이크로미터 사이의 두께 D6를 갖는다. 실리콘-금속 박막 애노드 층(120)은 약 2 마이크로미터와 약 10 마이크로미터보다 더 큰 두께 D6를 가질 수 있다.
절연체(122)가 재료 더미의 층들(104, 105, 110, 120)의 측부(110A)상에 형성된다. 전도성 층(130)이 실리콘-금속 박막 애노드 층(120) 위에 형성된다. 절연체(122)가 전도성 층(130)으로부터 재료 더미의 층들(104, 105, 110, 120)의 측부(110A)를 절연시킨다. 전도성 층(130)은 약 2 마이크로미터와 약 5 마이크로미터 사이의 두께를 갖는다. 전도성 층(130)은 실리콘-금속 박막 애노드 층(120)의 상부면(120A)을 제2 전류 컬렉터(106)에 전기적으로 결합시킨다. 전도성 층(130)은 실리콘-금속 박막 애노드 층(120)의 상부면(120A)상에만 퇴적될 수 있고 와이어 또는 유사한 전도성 구조에 의해 제2 전류 컬렉터에 결합될 수 있다.
도 1b는 본 발명의 실시예들에 따른, 대안적인 박막 배터리(100')의 단면도이다. 대안적인 박막 배터리(100')는 재료 더미(104, 105A, 105B, 120, 110)의 상부상의 전도성 층(130)에 의해 형성되는 대안적인 제2 전류 컬렉터(106B)를 포함하며, 따라서 기판(102)은 상기 도 1a에 기술된 제2 전류 컬렉터(106)에 대한 필요를 없게 한다.
도 1c는 본 발명의 실시예들에 따른 대안적인 박막 배터리(100")의 단면도이다. 대안적인 박막 배터리(100")는 앞서 기술된 바와 같은 제2 전류 컬렉터(106)룰 포함한다. 전해질 층(110)이 리튬 함유 층(105) 위에 형성됨으로써, 전해질 층이 리튬 함유 층의 상부(105A)와 양단부들(105B, 105C)의 양쪽을 둘러싼다. 전해질 층(110)은 제1 전류 컬렉터(104)의 일부(104A)를 덮지 않는다. 전해질 층(110)은 또한 제2 전류 컬렉터(106)의 일부(106C) 위로 연장된다.
실리콘-금속 박막 애노드 층(120)은 제2 전류 컬렉터(106) 구조의 제2 부분(106D)과 전해질 층(110)의 상부면(110A) 위에 형성된다. 실리콘-금속 박막 애노드 층(120)은 적어도, 제2 전류 컬렉터(106)의 일부(106C) 위로 연장되는 단부(110B)를 덮는다. 제2 전류 컬렉터(106) 구조의 제3 부분(106E)은 덮이지 않은 채로 남고, 대안적인 박막 배터리(100")의 애노드 전기 단자로서 접근 가능하다. 제1 전류 컬렉터(104)의 덮이지 않은 부분(104A)은 대안적인 박막 배터리(100")의 캐소드 단자로서 사용하기 위해 접근 가능하다.
도 1d는 본 발명의 실시예들에 따른 대안적인 박막 배터리(100''')의 단면도이다. 대안적인 박막 배터리(100''')는 상기 도 1c에 기술된 대안적인 박막 배터리(100")와 실질적으로 유사하다. 대안적인 박막 배터리(100''')는 제2 전류 컬렉터(106) 구조의 제2 부분(106D)과 전해질 층(110)의 상부면(110A) 위의 일련의 얇은, 교호하는 등각의 층들(202)로 형성된 실리콘-금속 박막 애노드 층(120)을 나타낸다. 실리콘-금속 박막 애노드 층(120)은 적어도 제2 전류 컬렉터(106)의 일부(106C) 위에 연장되는 단부(110B)를 덮는다.
도 2a는 본 발명의 실시예들에 따른 실리콘-금속 박막 애노드 층(120)의 단면도이다. 실리콘-금속 박막 애노드 층(120)은 다수의 교호하는 쌍들의 층들(202, 204)를 포함한다. 다수의 교호하는 층들(202, 204)의 각각은 약 1 나노미터와 약 500 나노미터 사이의 개개의 두께 D7 및 D8을 갖는다.
A 층들(202)은 실리콘 재료의 얇은 층일 수 있다. B 층들(204)은 비금속성 얇은 층으로서 탄소(또는 흑연) 재료일 수 있다. 대안적으로, B 층들(204)은, 주석(Sn), 은(Ag), 알루미늄(Al), 인듐(In), 티타늄(Ti), 탈륨(T1) 및 구리(Cu) 또는 그 조합들과 같은 얇은 금속성 재료들일 수 있다. B 층들(204)은 또한 탄소와 금속성 재료들의 조합들일 수 있다. 교호하는 A 재료 층과 B 재료 층은 실리콘-금속 박막 애노드 층(20)의 초격자(superlattice) 구조를 형성한다.
실리콘-금속 박막 애노드 층(120)의 초격자 구조를 생성하기 위해 층들(202, 204)내에 교호하는 AB 재료들이 몇몇의 상이한 조합들로 형성될 수 있다. 예로서, AB, ABAB1, ABAB1AB2 or ABAB1AB2AB3 등과 같으며, B, B1, B2, B3 등의 각각은 상술한 바와 같이 개별적으로 상이한 탄소 또는 금속 재료들이다.
실리콘-금속 박막 애노드 층(120)내의 각각 층(202, 204)의 두께는 약 1 nm 내지 약 500 nm 사이일 수 있다. 예로서, A 재료 층(202)이 약 1 nm의 두께 D7을 갖는다면, B 재료 층이 약 499 nm까지의 두께 D8을 가질 수 있다. 교호하는 AB 재료 층들(202, 204)의 각각의 쌍의 두께는 약 2nm와 약 500 nm 사이일 수 있다.
도 2b는 본 발명의 실시예에 따른 애노드의 AB 층들의 백분율의 그래프(250)이다. 애노드 초격자 구조가 A 재료 층(예컨대, 실리콘) 및 B 재료 층들(예컨대, 주석)의 교호로 퇴적되는 얇은 층들에 의해 제조되었다. 애노드의 총 두께 범위는 2~10 ㎛이다. 본 두께에 있어서, A 층과 B 층은 재료 조합들을 갖고 각각의 층의 두께는 리튬 치환 함수(lithiation function)에 대한 특정 비율들의 두께들을 갖는다. A 층 대 B 층의 두께의 비율은 1:9, 2:8, 3:7, 4:6 사이일 수 있다.
각각의 AB 재료 층들(202, 204)의 조성비는 AB 재료들의 각각의 약 1% 내지 약 99% 사이일 수 있다. A 내지 B 이상 비율(ideal ratio)은 약 10%(Si)/90%(Sn) 내지 약 40%(Si)/60%(Sn) 사이일 수 있다. AB 층은 PVD, CVD 박막 퇴적, 레이어 바이 레이어(layer by layer) 자체-조립, 잉크젯 프린팅 등에 의해 형성될 수 있다.
도 2c는 본 발명의 실시예들에 따른 애노드의 다수의 AB 층들의 백분율의 그래프(270)이다. 상술한 바와 같이, 애노드 층이 상이한 비율들로 형성될 수 있다. 예를 들어, 라인(272)에서 도시된 제1 애노드가 10% Si와 90% Sn의 비율을 갖는다. 라인(274)에서 도시된 제2 애노드가 20% Si와 80% Sn의 비율을 갖는다. 라인 (276)에서 도시된 제3 애노드가 30% Si와 70% Sn의 비율을 갖는다. 라인(278)에서 도시된 제4 애노드가 40% Si와 60% Sn의 비율을 갖는다.
실리콘-금속 박막 애노드 층(120)의 초격자 구조가 몇몇의 상이한 퇴적 기술들을 이용하여 형성될 수 있다. 실리콘-금속 박막 애노드 층(120)의 초격자 구조를 위한 기상 퇴적법(gas phase deposition method)들은, 무선 스퍼터링(radio frequency (RF) sputtering)과 같은 스퍼터링 퇴적, 직류 (DC) 스퍼터링, 화학 퇴적(chemical vapor deposition; “CVD”), 플라즈마-증강 화학 퇴적(plasma-enhanced chemical vapor deposition; “PECVD”), 금속-유기 화학 퇴적(metal-organic chemical vapor deposition; “MOCVD”), 원자층 퇴적(atomic layer deposition; “ALD”), 분자층 퇴적(molecular layer deposition; “MLD”) 및 레이저 지원 퇴적laser-assisted deposition (LAD)을 포함할 수 있다.
전도성 재료들을 위한 DC 스퍼터링과 전도성 및 비전도성 재료들을 위한 RF 스퍼터링과 같은 물리 퇴적(Physical vapor deposition; “PVD”)법들이 박막 제조를 위해 널리 적용된다.
도 2d는 본 발명의 실시예들에 따른 캐소드와 애노드 층들의 두께들의 그래프(290)이다. 캐소드, LiCoO2의 총 두께는 8~40 ㎛이고, 전해질, LiPON의 총 두께는 약 0.5~10 ㎛ 사이이다. 캐소드와 애노드 사이의 두께 비율, 박막 Li 이온 배터리에 있어서, LiCoO2, 캐소드는 Si-Sn 애노드보다 약 4배 더 두껍다. 예로서, 애노드 두께가 2 ㎛이면, 캐소드 두께는 도 2c에 도시된 8 ㎛이다. 이러한 4배 더 두꺼운 캐소드는 이니시에이션(Initiation)을 향상시킨다. 전해질(LiPON) 두께는 밀도 의존성으로 인해서 변화될 수 있다.
도 3a는 본 발명의 실시예들에 따른 퇴적 시스템(300)의 간략화된 개략도이다. 퇴적 시스템(300)은 기판 반송 시스템(306) 및 다수의 퇴적 스테이션들(304A, 304B)을 갖는 챔버(301)를 포함한다. 다수의 퇴적 스테이션들(304A, 304B)의 각각은 대응하는 퇴적 소스(302A, 302B)를 갖는다. 2개의 퇴적 스테이션들 및 개개의 소스들보다 더 많은 것들이 챔버(301)내에 포함될 수 있다는 것이 이해되어야 한다.
기판은, 반송 시스템(306)에 의해 각각의 퇴적 스테이션들(304A, 304B)의 각각 사이를 교호하도록 방향들(303A 및 303B)로 반송될 수 있다. 제어기(330)와 하나 이상의 처리 가스 소스(들)가 또한 챔버(301)에 결합된다. 챔버(301)는 또한 퇴적 스테이션들(304A, 304B)을 분리하는 기체 커튼(308) 또는 진공 및/또는 하나 이상의 물리적 구조들(예컨대, 부분 벽)(310)을 포함한다.
스퍼터링 기술은 개개의 퇴적 소스들(302A, 302B)의 각각으로부터 개개의 AB 재료들을 스퍼터링하는데 사용된다. 실리콘 소스 및 선택된 금속 소스는 AB 층을 형성하는데 사용될 수 있는데, 그 이유는 실리콘 및 금속이 모두 단일 요소 재료들이고 따라서 퇴적된 박막들이 소스 재료 타깃(target)을 복사하여 클리어 인터페이스(clear interface)를 형성하기 때문이다.
기판(102)은 분당 약 0.1~4.0 미터 사이의 속도로 방향들(303A, 303B)로 이동될 수 있다. 소스들(302A, 302B)이 기판(102)으로부터 약 7 cm와 약 14 cm 사이의 거리 D10로 이격된다. 각각의 소스들(302A, 302B)이 처리 기체 소스(들)(340)부터 공급되는 하나 이상의 처리 기체들에 의해 둘러싸인다.
기판 반송(306)은 거꾸로 할 수 있고, 챔버(301)를 열지 않고 멀티-스텝 스퍼터링 퇴적 또는 플라즈마-증강 화학 퇴적(PECVD) 처리를 가능케 하기 위해서 플렉서블 기판 재료들용 롤-투-롤(roll-to-roll) 시스템을 받아들 수 있다. 퇴적 시스템(300)은 실리콘-금속 박막 애노드 층(120)을 형성하기 위해 초격자 애노드 박막들로서 무기 다층(inorganic multilayers)의 등각 및 안정적인 퇴적을 제공한다.
기판 홀더 및 소스들(302A, 302B)이 직사각형 형태를 가질 수 있고 임의의 적절한 재료로부터 형성될 수 있다. 예로서, 스테인리스 강 및 알루미늄과 같은 다른 금속들 및 구리와 같은 다른 재료들과 그 조합들이 기판 홀더 및 소스들(302A, 302B)을 형성하는데 사용될 수 있다. 스테인리스 강 용기는 진공내에서, 또는 대기 압력 및 주변 온도 조건하에서 기판들을 반송하기 위해 이상적이다. 기판 홀더는 용기의 취급을 용이하게 하고 쥐기 위해서 성형된 선단 부품(molded end piece)을 갖는다.
일 실시예에 있어서, 기판 홀더는 길이가 약 20 인치(50 cm)이고, 폭이 약 10 인치(25 cm)이며, 깊이가 약 0.5 인치(1.2 cm)이다. 소스들(302A, 302B)은 길이가 약 12 인치(30cm)이고, 폭이 약 6 인치(15 cm)이며, 깊이가 약 0.5 인치(1.2 cm)일 수 있다.
박막 리튬 이온 배터리는 앞서 기술된 것과는 상이한 3 부분 - 전극들(애노드 및 캐소드)과 전해질 -을 포함한다. 전극들과 전해질은, 리튬 이온 배터리내에 고체 상태 모양이다. 고체 전해질은 캐소드와 애노드 사이의 리튬 이온 전도층이다. 충전 작동 페이즈(phase) 동안에, 리튬 이온들이 Li ion 고체 전해질 전도 층을 통해 캐소드로부터 애노드로 이동된다. 방전 작동 페이즈 동안에, 리튬 이온들이 동일한 리튬 이온 고체 전해질 전도 층을 통해서 애노드로부터 캐소드로 되돌아 이동된다. 배터리(100)의 충전/방전 동안에 실리콘 층들(202)로의 전기화학적 리튬 이온 주입 및 추출은, 실리콘-금속 박막 애노드 층(120)내의 실리콘내로의 리튬 이온에 의해 유발되는 팽창에 의한 응력을 유발할 수 있다. 실리콘내로의 리튬 이온 주입은 애노드(120)내의 실리콘에 대해 약 400%만큼의 체적 증가를 초래할 수 있다. 이러한 팽창은 애노드의 부식 또는 분해를 유발할 수 있다. 실리콘-금속 박막 애노드 층(120)의 초격자 구조는 일반적인 모놀리식(monolithic) 애노드 구조보다 더 용이하게 체적 증대 응력을 해소시킬 수 있다. 실리콘-금속 박막 애노드 층(120)의 초격자 구조내의 실리콘-금속 박막의 교호하는 층들은, 전기화학적 리튬 이온 주입으로 인한 실리콘의 체적 팽창을 제어한다. 실리콘-금속 박막 애노드 층(120) 전체에 걸친 박막, 균일한 두께는, 리튬치환(lithiation) 동안에 리튬 이온들에 대한 짧은 확산 경로를 제공하고, 따라서 A 재료 및 B 재료 층들(202, 204)을 통해 고속의 반송을 제공한다.
하이브리드 실리콘 애노드 박막의 전기화학적 결과는, 일반적인 애노드 구조들과 비교하여, 증가된 리튬 이온 전도성 및 용량 대 충전/방전 사이클 수의 극적으로 향상된 보유력을 나타낸다. 실리콘-금속 박막 애노드 층(120)의 체적 에너지 밀도는 매우 유효한 애노드 구조를 제공한다.
“소스/타깃”(302A, 302B) 상의 아르곤이온(Art) 또는 원자 충격(atom bombardment)과 같은 스퍼터링 가스는 소스로부터 재료가 기판(102)상으로 방출되게 한다. 소스(302A, 302B)로부터 방출되는 스퍼터링된 원자들이 수십 eV까지의 넓은 에너지 분포를 갖는다.
스퍼터링이 퇴적 시스템(300)에서 사용되었으나, 다른 퇴적 기술들이 또한 스퍼터링 기술 대신에 또는 더해서 사용될 수 있다는 것이 이해되어야 한다. 플라즈마-증강 화학 퇴적(PECVD)은 얇은 등각의 막들을 금속 층들 또는 다른 온도감응성 구조들을 포함하는 기판들상으로 퇴적시키기 위한 반도체 제조에서 흔히 사용되어 왔다. 초기 핵형성 단계를 제어하는 PECVD는, 종종 균일성을 희생하여, 스퍼터 퇴적 및 열/전자-빔 증발과 비교하여, 밀도, 거칠기 및 무결점과 같은 막의 품질을 유지하면서, 약간의 가장 빠른 퇴적 속도를 또한 산출한다.
유기 금속 화학 퇴적(Metal-organic chemical vapor deposition; “MOCVD”)법은 애피택셜(epitaxial) Ⅲ-Ⅴ 반도체 층들을 위해 사용되어 왔고, 또한 실리콘-금속 박막 애노드 층(120)내에서와 같이 하이브리드 실리콘-바이메탈(silicon-bimetallic) 또는 실리콘-멀티메탈(silicone-multimetallic) 박막을 형성하기 위해 사용될 수 있다.
원자 층 퇴적(atomic layer deposition; “ALD”)은, 순차적 기상 반응(sequential gas phase reaction) 및 자체-제한 계면 화학에 기초하는 박막 퇴적 기술이다. 원자 단층 퇴적, ALD 필름은 극도로 등각적이고 두께가 막 성장 동안에 옹스트롬 레벨로 제어된다. ALD는 또한 실리콘-금속 박막 애노드 층(120)을 형성하는데 사용될 수 있다.
분자 층 퇴적(molecular layer deposition; “MLD”)은 자체-제한 및 순차적 계면 화학에 기초하는 ALD와 매우 유사하다. MLD는 또한 실리콘-금속 박막 애노드 층(120)을 형성하는데 사용될 수 있다. ALD와 유사하게, MLD는 핀-홀(pin-hole)이 없는 또는 흠이 없는 박막 제조 공정이다. 또한, 막으로서 퇴적된 분자 단편(molecular fragment)이 저온에서 성장됨으로 인해, MLD는 플렉서블, 저밀도 및 저율 박막 제조용으로 매우 유용한 기술이다. 이것은, 플렉서블 애노드 박막을 형성할 때, 도움이 될 수 있다.
다수 슬릿(multiple slit) 기체 소스 헤드가 소스들(302A, 302B) 대신에 사용될 수 있고, 다수 슬릿 기체 소스 헤드의 기판(102)이 각각의 퇴적 공정에 대해 서로 상대적으로 이동될 수 있다. 기체 소스 헤드는 반응체들을 공간적으로 분리하는 일련의 채널들을 포함할 수 있다. 이러한 설계는, 기판(102)의 하나의 완전한 앞뒤로의 병진 동안에 하나의 AB 사이클로서 다수의 순차적 퇴적들 또는 A 재료와 B 재료의 2 순차적 퇴적들을 가능케 한다. 다수 슬릿 가스 소스 헤드와 기판(102) 사이의 기체 간격은 고정되거나 변동될 수 있으며 약 10 마이크로미터로부터 약 15 센티미터까지일 수 있다.
ALD와 MLD는 기상 반응체 교차 확산을 방지하는 작동 조건들을 결정하기 위해 캐리어(carrier) 및 태그(tag) 기체로서 질소(N2)를 사용할 수 있다. 기계적 내구성은, 다수 슬릿 가스 소스 헤드와 기판(102) 사이의 약 30 마이크로미터의 기체 간격에서 기판의 앞뒤로의 병진을 가능케 하기에 충분하였다.
레이저 지원 퇴적(LAD)은, 레이저 어블레이션(laser ablation)에 기초하는, 표면이 크고 복잡한 기판에 대한, 고품질 단층 또는 다층 애피택셜 금속 산화물 박막 제조 기술이다. 단순함과 청결함으로 인해, LAD는, 상대적으로 낮은 온도에서 안전성 및 유독성을 다루는데 있어서 중요한 작은 타깃을 이용하는 고품질 박막들을 제조하는데 변화를 줄 수 있는 방법이다.
도 3b는 본 발명의 실시예들에 따른, 박막 배터리(100)의 제조를 위한 제조 시스템(350)의 간략화된 개략도이다. 제조 시스템(350)은 다수의 처리 스테이션들(300, 352~360)을 포함한다. 각각의 처리 스테이션들이 박막 배터리(100)를 형성하도록 기판(102)상에 하나 이상의 개개의 층들(104, 105, 110, 120, 130)을 형성할 수 있다. 예로서, 전류 컬렉터들(104, 106)이 기판상에 형성되는 처리 스테이션(352)으로 기판(102)이 이동될 수 있다. 그 다음에 기판(102)은, 리튬 함유 캐소드 층(1050이 형성되는 처리 스테이션(354)으로 이동될 수 있다. 그 다음에 기판(102)은, 전해질 층(110)이 형성되는 처리 스테이션(356)으로 이동될 수 있다. 그 다음에 기판은, 실리콘-금속 박막 애노드 층(1200이 형성되는 처리 스테이션(300)으로 이동될 수 있다. 그 다음에 기판(102)은, 전도성 층(130)이 형성되는 처리 스테이션(358)으로 이동될 수 있다. 세척, 에칭, 마스킹, 건조 등과 같은, 추가적인 처리 스테이션들이 또한, 처리 스테이션들(300, 352-360)에 있어서 필요에 따라 혼합되어 포함될 수 있다.
도 4는 본 발명의 실시예들에 따른, 회전 퇴적 시스템(rotary deposition system)의 간략화된 개략도이다. 회전 퇴적 시스템(400)은, 회전 반송 시스템(405)과 다수의 퇴적 소스들(404A~D)을 갖는 챔버(401)를 포함한다. 기판들은 기판 홀더들(406A~D)내에 위치될 수 있고, 퇴적 소스들(404A~D)은, 각각의 퇴적 소스들(404A~D)을 각각의 기판 홀더들(406A~D)을 지나서 패스(pass)시키기 위한 회전 반송 시스템(405)에 의해 방향들(410, 411)로 반송된다. 제어기(330)와 하나 이상의 기체 소스(들)(340)가 또한 챔버(401)에 결합된다. 챔버(401)가 또한, 기판 홀더들(406A~D)을 분리하는 하나 이상의 기체 커튼들(도시되지 않음)을 포함할 수 있다.
회전 퇴적 시스템(400)은 외벽(403)과 회전 반송 시스템(405)에 의해 형성되는 이중 벽 구조를 갖는다. 예시적인 실시예에 있어서, 외벽(403)의 직경은 약 60 인치(150 cm)이고 회전 반송 시스템(405)은 약 51~56 인치(125~140 cm)의 직경을 갖는다. 외벽(403)과 회전 반송 시스템(405) 사이의 틈 간격은 약 3~8 인치(7~20 cm)이고 각각의 벽 두께는 약 0.5 인치(1.2 cm)이다.
막 퇴적 동안에 챔버(401)내에서, 베이스 압력은 약 10-6 Torr이고 반응체 분압은 약 5~20 mTorr이다. 회전 반송 시스템(405)은 1 내지 1,000 rpm의 범위내에서 변화될 수 있는 회전 속도를 가질 수 있다.
기판 홀더들(406A~D)은 실질적으로 직사각형 설계를 갖고 스테인리스 강으로 형성될 수 있다. 기판 홀더들, 챔버(401), 외벽(403) 및 회전 반송 시스템(405)은 임의의 적절한 재료로부터 형성될 수 있다. 예로서, 스테인리스 강은, 기판 홀더들, 챔버(401), 외벽(403) 및 회전 반송 시스템(405)용으로 이상적인 재료이다. 기판 홀더들은, 회전 퇴적 시스템(400)에 있어서의 더 용이한 취급을 위한 성형된 선단 부품 또는 그립(grip)을 포함할 수 있다.
기판 홀더(406A~D)는 약 15 인치(35 cm)의 길이와 약 6 인치(15 cm)의 폭, 및 약 0.5 인치(1.2 cm)의 깊이를 가질 수 있다. 단지 4개의 기판 홀더들(406A~D)과 소스들(404A~D)이 예시되었지만, 4개보다 더 많거나 더 적은 기판 홀더들 및 소스들이 사용될 수 있고 기판 홀더들과 소스들의 개수는 상이할 수 있다. 예로서, 6개의 소스들이, 1개, 2개, 3개 또는 4개의 기판들상에 하이브리드 실리콘-연금속(silicone-soft metal) 박막 애노드들을 형성하는데 사용될 수 있다.
회전 퇴적 시스템(400)이 또한, 대기 압력과 주변 온도 조건들 하에서 대량 제조를 위한 공간적 반응로(spatial reactor)로서 사용될 수 있다.
도 5는 본 발명의 일 실시예에 다른, 박막 배터리(100)를 형성하는데 있어서 실행되는 방법 동작들(500)을 예시하는 흐름도이다. 본 명세서에 예시된 동작들은, 몇몇의 동작들이 하위 동작들을 갖는 것이라고 이해되어져야 하듯이, 예시이며, 다른 사례들에 있어서, 본 명세서에 기술된 일정한 동작들이 예시된 동작들내에 포함되지 않을 수 있다. 이것을 유념하여, 방법 및 동작들(500)이 이제 기술될 것이다.
동작들(505)에 있어서, 제1 전류 컬렉터(104)가 처리 챔버 또는 스테이션내의 기판(102)상에 형성된다. 제1 전류 컬렉터(104)를 형성하는 것은 제2 전류 컬렉터(106)를 형성하는 것을 선택적으로 포함할 수 있다. 제1 전류 컬렉터(104)를 형성하는 것은, 제1 전류 컬렉터(104)가 형성되지 않는 기판(102)의 영역을 마스킹하기 위한 마스킹 동작을 포함할 수 있다. 제1 전류 컬렉터(104)를 형성하는 것은 또한, 제1 전류 컬렉터(104)의 임의의 불필요한 부분들 및/또는 마스킹 재료들을 제거하기 위해 에칭, 세척, 및 평탄화 동작들을 포함할 수 있다.
동작(510)에 있어서, 리튬 함유 캐소드 층(105)은 제1 전류 컬렉터(104)상에 형성된다. 제1 전류 컬렉터(104)를 형성하는 더불어서, 리튬 함유 캐소드 층(105)을 형성하는 것은, 전해질 층이 형성되지 않는 기판(102)의 영역을 마스킹하기 위한 마스킹 동작들 및/또는 리튬 함유 층의 임의의 불필요한 부분들 및/또는 마스킹 재료들을 제거하기 위해, 에칭, 세척 및 평탄화 동작들을 포함할 수 있다.
동작들(515)에 있어서, 전해질 층(110)이 리튬 함유 캐소드 층(105)상에 형성된다. 제1 전류 컬렉터(104)를 형성하고 리튬 함유 캐소드 층(105)을 형성하는 것과 더불어서, 전해질 층(110)을 형성하는 것은, 전해질 층이 형성되지 않는 기판(102)의 영역을 마스킹하기 위한 마스킹 동작들 및/또는 전해질 층의 임의의 불필요한 부분들 및/또는 마스킹 재료들을 제거하기 위해, 에칭, 세척 및 평탄화 동작들을 포함할 수 있다.
동작(520)에 있어서, 기판(102)은 박막 처리 챔버(301, 401)내에 위치된다. 기판(102)은 처리 챔버(301, 401)내에서의 처리를 위한 기판 홀더상에 위치될 수 있다. 기판이 동작(525)에서 제1 처리 스테이션(304A, 404A)로 이동되고, (예컨대, 1 nm와 약 499 nm 사이의) 얇은 실리콘 층(202)이 동작(530)에서 전해질 층(110)상에 형성된다.
동작(535)에 있어서, 기판(102)이 제2 처리 스테이션(304B, 404B)으로 이동되고, (예컨대, 1 nm와 약 499 nm 사이의) 얇은 탄소 및/또는 금속 층(204)이 동작(540)에서 얇은 실리콘 층(202)상에 형성된다.
기판이 동작(545)에서 제1 처리 스테이션(304A, 404A)로 이동되고, (예컨대, 1 nm와 약 499 nm 사이의) 얇은 실리콘 층(202)이 동작(550)에서 얇은 탄소 및/또는 금속 층(204)상에 형성된다.
동작(555)에서, 동작들(535~550)이 반복적인 방식으로 반복되어 요구되는 두께의 실리콘-금속 박막 애노드 층(120)을 형성한다. 실리콘-금속 박막 애노드 층(120)을 형성하는 것은, 실리콘-금속 박막 애노드 층이 형성되지 않는 기판(102)의 영역을 마스킹하기 위한 마스킹 동작들 및/또는 실리콘-금속 박막 애노드 층의 임의의 불필요한 부분들 및/또는 마스킹 재료들을 제거하기 위해, 에칭, 세척 및 평탄화 동작들을 포함할 수 있다.
동작(560)에 있어서, 절연체(122)가 재료 더미의 층들(104, 105, 110, 120)의 측부(110A)상에 형성된다. 동작(565)에 있어서, 전도층(130A)이 실리콘-금속 박막 애노드 층(1200의 상부면(120A)상에 형성된다. 실리콘-금속 박막 애노드 층(1200의 상부면(120A)상에 형성되는 전도층(130A)을 형성하는 것은 제2 전류 컬렉터(106)를 전기적으로 결합하는 것을 포함할 수 있다. 상기한 바와 같이, 실리콘-금속 박막 애노드 층(120)의 상부면(120A)상에 전도층(130A)을 형성하는 것은 또한, 제2 전류 컬렉터(106B)와 제2 전류 컬렉터(106B)에 전도층(130A)을 전기적으로 결합하는 전도체(130B)를 형성하는 것을 포함할 수 있다. 실리콘-금속 박막 애노드 층(120)의 상부면(120A)상의 전도층(130A)은, 결과적인 배터리(100)의 물리적인 연결 요구들에 따라 필요해질 수 있는 바에 따라 제2 전류 컬렉터(106B)로서 사용될 수 있다. 그 다음에 방법 동작들이 종료될 수 있다.
도 6은 본 발명에 따른 처리를 실시하기 위한 예시적인 컴퓨터 시스템(600)의 블록도이다. 컴퓨터 시스템(600)은, 처리 챔버의 동작들을 제어하기 위해서 제조 시스템(350)과 퇴적 시스템들(300, 400)에 결합될 수 있다(예컨대, 제어기(330)). 컴퓨터 시스템(600)은, 디지털 컴퓨터(602), 디스플레이 스크린(또는 모니터)(604), 프린터(606), 플로피 디스크 또는 탈착가능한 다른 컴퓨터 판독가능 매체(608), 하드 디스크 드라이브 또는 유사한 지속성 저장 디바이스(610), 네트워크 인터페이스(612), 및 키보드(614)를 포함한다. 디지털 컴퓨터(602)는 마이크로프로세서(616), 메모리 버스(618), 랜덤 액세스 메모리(RAM)(620), 판독 전용 메모리(ROM)(622), 주변기기 버스(624), 및 키보드 제어기(KBC)(626)를 포함한다. 디지털 컴퓨터(602)는, (IBM 호환 퍼스널 컴퓨터, 맥킨토시 컴퓨터 또는 맥킨토시 호환 컴퓨터와 같은) 퍼스널 컴퓨터, (선 마이크로시스템즈 또는 휴렛 팩커드 워크스테이션과 같은) 워크스테이션 컴퓨터, 또는 몇몇의 다른 유형의 컴퓨터일 수 있다.
마이크로프로세서(616)는, 컴퓨터 시스템(600)의 동작을 제어하는 범용 디지털 프로세서이다. 마이크로프로세서(616)는 단일-칩 프로세서일 수 있고 또는 다수의 구성 요소들로 구현될 수 있다. 메모리로부터 검색되는 명령들을 이용하여, 마이크로프로세서(616)는 입력 데이터의 수신과 조작(manipulation) 및 출력 디바이스들의 데이터의 출력과 디스플레이를 제어한다.
메모리 버스(618)는 RAM(620)과 ROM(622)을 액세스하기 위해 마이크로프로세서(616)에 의해 사용된다. RAM(620)은 일반적인 저장 영역으로서 그리고 스크래치-패드 메모리로서 마이크로프로세서(616)에 의해 사용되고, 입력 데이터 및 처리된 데이터를 저장하는데 또한 사용될 수 있다. ROM(622)은 명령들 또는 프로그램 코드와 함께 다른 데이터를 마이크로프로세서(616)에 의해 저장하는데 사용될 수 있다.
주변기기 버스(peripheral bus)(624)는 디지털 컴퓨터(602)에 의해 사용되는 입력, 출력, 및 저장 디바이스들을 액세스하는데 사용된다. 기술된 실시예에 있어서, 이러한 디바이스들은 디스플레이 스크린(604), 프린터 디바이스(606), 플로피 디스크 드라이브(608), 하드 디스크 드라이브(610), 및 네트워크 인터페이스(612)를 포함한다. 키보드 제어기(626)는 버스(628)를 통해 키보드(614)로부터 입력을 수신하여 각각의 눌려진 키에 대한 복호된 심벌을 마이크로프로세서(616)에 송신하는데 사용된다.
디스플레이 스크린(604)은, 주변기기 버스(624)를 통해 마이크로프로세서(616)에 의해 제공되는 또는 컴퓨터 시스템(600)내의 다른 구성 요소들에 의해 제공되는 데이터의 이미지들을 디스플레이하는 출력 디바이스이다. 프린터 디바이스(606)는, 프린터로서 동작할 때, 종이 한 장 또는 유사한 표면에 이미지를 제공한다. 플로터(plotter), 식자공(typesetter) 등과 같은 다른 출력 디바이스들이 프린터 디바이스(606)를 대신하여, 또는 추가로 사용될 수 있다.
플로피 디스크 또는 다른 탈착가능한 컴퓨터 판독가능 매체(608) 및 하드 디스크 드라이브 또는 다른 지속성 저장 매체(610)가 다양한 유형의 데이터를 저장하는데 사용될 수 있다. 플로피 디스크 드라이브(608)는 다른 컴퓨터 시스템들에 그러한 데이터를 전송하는 것을 촉진하며, 하드 디스크 드라이브(610)는 대용량의 저장 데이터에 대한 신속한 액세스를 가능케 한다.
마이크로프로세서(616)와 함께 운영 체계는 컴퓨터 코드를 실행시키고 데이터를 생성 및 사용하도록 동작한다. 컴퓨터 코드 및 데이터는 RAM(620), ROM(622), 또는 하드 디스크 드라이브(610)에 있을 수 있다. 컴퓨터 코드 및 데이터는 탈착가능 프로그램 매체에 있고 필요할 때 컴퓨터 시스템(600)상으로 로드 또는 설치될 수 있다. 탈착가능 프로그램 매체는, 예컨대, CD-ROM, PC-CARD, 플로피 디스크, 플래시 메모리, 광학 매체 및 자기 테이프를 포함한다.
네트워크 인터페이스(612)는 다른 컴퓨터 시스템들에 연결된 네트워크를 통해서 데이터를 송신 및 수신하는데 사용된다. 인터페이스 카드 또는 유사한 디바이스 및 마이크로프로세서(616)에 의해 구현되는 적절한 소프트웨어가 컴퓨터 시스템(600)을 기존 네트워크에 연결하고 표준 프로토콜에 다른 데이터를 전송하는데 사용될 수 있다.
키보드(614)는 사용자에 의해 커맨드들 및 다른 명령들을 컴퓨터 시스템(600)에 입력하는데 사용된다. 다른 유형의 사용자 입력 디바이스들이 또한 본 발명과 함께 사용될 수 있다. 예를 들어, 컴퓨터 마우스, 트랙볼, 스타일러스, 또는 태블릿과 같은 포인팅 디바이스들이 범용 컴퓨터의 스크린상의 포인터를 조작하는데 사용될 수 있다.
도 7은 본 발명의 일 실시예에 따른, 하나 이상의 퇴적 시스템들(300, 400) 및 제조 시스템(350)을 포함하는 집적 시스템(700)의 블록도이다. 집적 시스템(700)은 하나 이상의 퇴적 시스템들(300, 400)과 제조 시스템(350) 및 퇴적 및 제조 시스템(들)에 결합되는 집적 시스템 제어기(710)를 포함한다. 집적 시스템 제어기(710)는 (예컨대, 유선 또는 무선 네트워크(712)를 통해서) 사용자 인터페이스(714)에 결합되거나 그것을 포함한다. 사용자 인터페이스(714)는 사용자 판독가능 출력들 및 표시를 제공하며, 사용자 입력들을 수신하고 집적 시스템 제어기(710)에 대한 사용자 액세스를 제공한다.
집적 시스템 제어기(710)는 특수용도 컴퓨터 또는 범용 컴퓨터를 포함할 수 있다. 집적 시스템 제어기(710)는 퇴적 시스템들(300, 400) 및 제조 시스템(350)에 대한 데이터(718)(예컨대, 성능 히스토리, 성능 또는 결함의 분석, 조작자 로그, 및 히스토리 등)를 감시, 제어 및 수집과 저장하도록 컴퓨터 프로그램들 및/또는 로직(logic)(716)을 실행시킬 수 있다. 예로서, 집적 시스템 제어기(710)는, 수입된 데이터가 그 동작에 대한 조정을 명령하고 있다면, 퇴적 시스템들(300, 400) 및 제조 시스템(350) 및/또는 그 속의 구성 요소들의 동작(예컨대, 온도, 유속, 압력, 위치, 이동, 기판(102)의 로딩 및 언로딩 등)을 조정할 수 있다.
본 발명의 부분을 형성하는 본 명세서에 기술된 임의의 동작들은 유용한 기계 동작들이다. 본 발명은 또한 이러한 동작들을 실행하기 위한 디바이스 또는 장치에 관한 것이다. 장치들이 요구되는 목적을 위해 특수하게 구성될 수 있고, 또는 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 구성되는 범용 컴퓨터일 수 있다. 특히, 다양한 범용 기계들이 본 명세서의 가르침들에 따라 기입되는 컴퓨터 프로그램과 사용될 수 있고, 또는 요구되는 동작들을 실행하기 위해 보다 특수화된 장치를 구성하는 것이 더욱 편리할 수 있다.
본 발명은 또한, 컴퓨터 판독가능 매체상의 컴퓨터 판독가능 코드 및/또는 로직으로서 실시될 수 있다. 컴퓨터 판독가능 매체는, 그 후로 컴퓨터 시스템에 의해 판독될 수 있는 데이터를 저장할 수 있는 임의의 데이터 저장 디바이스이다. 컴퓨터 판독가능 매체의 예들은, 하드 드라이브들, 네트워크 부착 저장소(NAS), 로직 회로들, 판독 전용 메모리, 랜덤 액세스 메모리, CD-ROM, CD-R, CD-RW, 자기 테이프와 다른 광학 및 비광학 데이터 저장 디바이스들을 포함한다. 컴퓨터 판독가능 매체가 또한 네트워크 결합 컴퓨터 시스템들을 통해 배포될 수 있음으로써, 컴퓨터 판독가능 코드가 배포 방식으로 저장 및 실행된다.
상기 도면들에 있어서의 동작들에 의해 표현되는 명령들이 예시된 순서로 실행될 필요는 없으며, 동작들에 의해 표현되는 모든 처리가 본 발명을 실시하는데 필수적이지 않을 수 있다는 것이 또한 이해될 것이다. 또한, 상기한 도면들 중 임의의 도면에 기술된 공정들이 또한, RAM, ROM 또는 하드 디스크 드라이브들 중 임의의 것 또는 그 조합들에 저장되는 소프트웨어로 또한 구현될 수 있다.
상기한 본 발명이 이해의 명료함을 목적으로 약간 상세히 기술되었을지라도, 일정한 변경들 및 수정들이 첨부된 청구범위의 권리범위내에서 실시될 수 있다는 것이 명백할 것이다. 따라서, 본 실시예들이 예시로서 간주되고 한정으로서 간주되지 않으며, 본 발명이 본 명세서에서 주어진 세부들에 한정되지 않으며, 첨부된 청구범위의 권리 범위 및 등가들내에서 수정될 수 있다.

Claims (20)

  1. 기판;
    상기 기판상에 형성되는 제1 전류 컬렉터(current collector);
    상기 제1 전류 컬렉터의 일부상에 형성되는 캐소드(cathode) 층;
    상기 캐소드 층상에 형성되는 고체 전해질 재료의 층;
    상기 전해질 재료의 층상에 형성되는 박막 애노드(anode) 층; 및
    상기 박막 애노드 층에 전기적으로 결합되는 제2 전류 컬렉터를 포함하며,
    상기 박막 애노드 층은 교호하는 재료의 층들의 복수의 인접하는 쌍들을 포함하며, 교호하는 층들의 각 쌍은 제1 층 및 제2 층을 포함하며, 상기 제1 층은 실리콘으로 이루어지며, 상기 제2 층은 비실리콘 재료를 포함하며, 교호하는 층들의 쌍의 상기 제2 층의 상기 비실리콘 재료는 이에 인접하는 쌍의 교호하는 층들의 제2 층의 비실리콘 재료와 상이한, 배터리.
  2. 청구항 1에 있어서,
    상기 비실리콘 재료는 탄소, 주석, 은, 알루미늄, 인듐, 티타늄, 탈륨 또는 구리 중 적어도 하나, 또는 그 조합들을 함유하는, 배터리.
  3. 청구항 1에 있어서,
    교호하는 층들의 각각의 쌍은 2 나노미터와 500 나노미터 사이의 두께를 갖는, 배터리.
  4. 청구항 1에 있어서,
    각각의 쌍중 상기 제1 층은 1 나노미터와 499 나노미터 사이의 두께를 갖는, 배터리.
  5. 청구항 1에 있어서,
    교호하는 층들의 각각의 쌍 중 상기 제2 층은 1 나노미터와 499 나노미터 사이의 두께를 갖는, 배터리.
  6. 청구항 1에 있어서,
    상기 박막 애노드 층은 1% 내지 99% 사이의 실리콘 및 99% 내지 1% 사이의 상기 비실리콘 재료의 조성비를 포함하는, 배터리.
  7. 청구항 1에 있어서,
    상기 제1 전류 컬렉터, 상기 캐소드 층, 상기 고체 전해질 재료의 층 및 상기 박막 애노드 층의 두께의 두께 합은, 10 마이크로미터 내지 50 마이크로미터 사이인, 배터리.
  8. 청구항 1에 있어서,
    상기 박막 애노드 층은 2 마이크로미터와 10 마이크로미터 사이의 두께를 갖는, 배터리.
  9. 청구항 1에 있어서,
    상기 고체 전해질 층은 0.50 마이크로미터 내지 10 마이크로미터 사이의 두께를 갖는, 배터리.
  10. 삭제
  11. 청구항 1에 있어서,
    상기 기판은 플렉서블 기판(flexible substrate)인, 배터리.
  12. 박막 배터리를 형성하는 방법으로서,
    기판상에 제1 전류 컬렉터를 형성하는 단계;
    상기 제1 전류 컬렉터의 캐소드 층을 형성하는 단계;
    상기 캐소드 층상에 고체 전해질 층을 형성하는 단계;
    상기 전해질 층상에 박막 애노드 층을 형성하는 단계; 및
    상기 박막 애노드 층을 제2 전류 컬렉터에 결합하는 단계를 포함하며,
    상기 박막 애노드 층을 형성하는 단계는, 제1 처리 스테이션에서, 상기 고체 전해질 층 상에 실리콘으로 이루어지는 제1 층을 형성하는 단계;
    상기 제1 층의 형성 후에, 상기 제1 처리 스테이션으로부터 제2 처리 스테이션으로 상기 기판을 반송하는 단계;
    상기 제2 처리 스테이션에서, 상기 제1 층 상에 제2 층을 형성하는 단계 ― 상기 제2 층은 제1 비실리콘 재료를 포함함 ― ;
    상기 제2 층의 형성 후에, 상기 제2 처리 스테이션으로부터 상기 제1 처리 스테이션으로 상기 기판을 반송하는 단계;
    상기 제1 처리 스테이션에서, 상기 제2 층 상에 실리콘으로 이루어진 제3 층을 형성하는 단계;
    상기 제3 층을 형성한 후에, 상기 제1 처리 스테이션으로부터 상기 제2 처리 스테이션으로 상기 기판을 반송하는 단계; 및
    상기 제2 처리 스테이션에서, 상기 제3 층 상에 제4 층을 형성하는 단계를 포함하며, 상기 제4 층은 상기 제1 비실리콘 재료와 상이한 제2 비실리콘 재료를 포함하는, 박막 배터리 형성 방법.
  13. 청구항 12에 있어서,
    상기 제1 층 및 상기 제2 층은 2 나노미터와 500 나노미터 사이의 결합된 두께를 갖는, 박막 배터리 형성 방법.
  14. 청구항 12에 있어서,
    상기 제1 처리 스테이션 및 상기 제2 처리 스테이션은, 상기 제1 처리 스테이션에 실리콘을 공급하도록 구성된 제1 소스, 상기 제2 처리 스테이션에 비실리콘 재료를 공급하도록 구성된 제2 소스, 및 상기 제1 처리 스테이션과 상기 제2 처리 스테이션 사이에서 상기 기판을 교호 식으로 반송하도록 구성되는 반송 시스템을 갖는 단일 처리 챔버 내에 포함되는, 박막 배터리 형성 방법.
  15. 청구항 12에 있어서,
    상기 제1 처리 스테이션 및 상기 제2 처리 스테이션은, 상기 제1 처리 스테이션에 실리콘을 공급하도록 구성된 제1 소스, 상기 제2 처리 스테이션에 비실리콘 재료를 공급하도록 구성된 제2 소스, 및 상기 제1 처리 스테이션과 상기 제2 처리 스테이션 사이에서 상기 기판을 교호 식으로 반송하도록 구성되는 회전 반송 시스템을 갖는 회전 처리 챔버 내에 포함되는, 박막 배터리 형성 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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