KR101813364B1 - 복합 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 실장 면 측에 배치되는 적층형 커패시터와 상기 적층형 커패시터 위에 배치되는 탄탈 커패시터가 리드 프레임을 통해 전기적 연결된 상태로 캡슐화되어, DC-Bias나 온도가 안정된 정전 용량 특성을 얻을 수 있으며, 낮은 ESL 및 낮은 ESR 값을 가지며 고주파 임피던스가 저감되는 복합 전자 부품 및 그 실장 기판을 제공할 수 있다.

Description

복합 전자 부품 및 그 실장 기판{Composite electronic component and board having the same}
본 발명은 복합 전자 부품 및 그 실장 기판에 관한 것이다.
LSI(large scale integrated circuit)와 같은 전원 회로에는 디커플링 커패시터(Decoupling Capacitor)가 실장된다.
디커플링 커패시터는 커패시터의 충전 및 방전을 통해 LSI의 전원 전압 변동을 억제하고 LSI의 성능을 보증하는 역할을 한다.
최근 LSI의 다기능화와 고집적화에 따라 소비 전류가 증가되고, 구동 주파수의 고주파화에 의해 전원 회로에 급격한 과도 전류가 발생되어 디커플링 커패시터의 고용량화와 ESL(등가직렬인덕턴스; Equivalent Series Inductance)의 저감이 요구된다.
또한, 정보통신장치의 휴대화로 전자 부품의 소형화가 요구되면서 고성능의 디커플링 커패시터에 대한 수요가 증가하고 있다.
일본공개특허 2008-187091
본 발명의 목적은 직류전압(DC-Bias)이나 온도가 안정된 정전 용량 특성을 얻을 수 있으며, ESL 및 ESR(등가직렬저항; Equivalent Series Resistance)이 낮고 고주파 임피던스(impedance)를 저감할 수 있는 복합 전자 부품 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 실장 면 측에 배치되는 적층형 커패시터와 상기 적층형 커패시터 위에 배치되는 탄탈 커패시터가 리드 프레임을 통해 전기적 연결된 상태로 캡슐화되어 하나의 전자 부품이 되는 복합 전자 부품을 제공한다.
본 발명의 다른 측면은, 상면에 전극 패드를 갖는 기판과 상기 기판 위에 설치되는 복합 전자 부품을 포함하며, 상기 전극 패드와 상기 복합 전자 부품의 리드 프레임이 솔더로 연결되는 복합 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, DC-Bias나 온도가 안정된 정전 용량 특성을 얻을 수 있으며, 낮은 ESL 및 낮은 ESR 값을 가지며 고주파 임피던스가 저감되는 복합 전자 부품 및 그 실장 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 도시한 사시도이다.
도 2는 도 1의 복합 전자 부품에서 캡슐부를 제외하고 리드 프레임이 절곡되기 이전의 형상을 도시한 분리 사시도이다.
도 3은 도 2의 결합 사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 복합 전자 부품에서 제1 및 제2 내부 전극의 구조를 나타낸 분리 사시도이다.
도 5는 본 발명의 다른 실시 형태에 따른 복합 전자 부품을 도시한 사시도이다
도 6은 본 발명의 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 리드 프레임이 절곡되기 이전의 형상을 도시한 사시도이다.
도 7은 본 발명의 또 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 리드 프레임이 절곡되기 이전의 형상을 도시한 사시도이다.
도 8은 도 7에서 제1 및 제2 내부 전극의 구조를 나타낸 분리 사시도이다.
도 9는 도 1의 복합 전자 부품이 기판에 실장된 모습을 도시한 사시도이다.
도 10은 도 9의 기판을 도시한 평면도이다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 도시한 사시도이고, 도 2는 도 1의 복합 전자 부품에서 캡슐부를 제외하고 리드 프레임이 절곡되기 이전의 형상을 도시한 분리 사시도이고, 도 3은 도 2의 결합 사시도이고, 도 4는 본 발명의 일 실시 형태에 따른 복합 전자 부품에서 제1 및 제2 내부 전극의 구조를 나타낸 분리 사시도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 형태에 따른 복합 전자 부품(10)은, 적층형 커패시터(100), 탄탈 커패시터(200), 리드 프레임(310, 320, 330) 및 캡슐부(400)를 포함한다.
적층형 커패시터(100)는 바디(110) 및 제1 내지 제4 외부 전극(131-134)을 포함한다.
바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 두께 방향으로 적층한 다음 소성하여 형성될 수 있다.
이때, 바디(210)는 두께 방향으로 대향하는 제1 면(하면) 및 제2 면(상면), 길이 방향으로 대향하는 제3 및 제4 면, 폭 방향으로 대향하는 제5 및 제6 면을 포함하는 대략적인 육면체 형상을 가질 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)은 양 단이 바디(110)의 길이 방향의 제3 및 제4 면을 통해 노출되고, 제2 내부 전극(122)는 바디(110)의 폭 방향의 제5 및 제6 면을 통해 노출되는 부분을 가진다.
이때, 제1 및 제2 내부전극(121, 122)의 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 적어도 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 길이 방향의 양 단부에 각각 배치된다. 이때, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 길이 방향의 제3 및 제4 면에서 두께 방향의 제1 또는 제2 면의 일부까지 각각 연장되게 형성될 수 있다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면을 덮도록 각각 배치되어 제1 내부 전극(121)의 노출된 양 단부와 각각 접속되어 전기적으로 연결될 수 있다.
제3 및 제4 외부 전극(133, 134)은 바디(110)의 폭 방향의 양 단부에 각각 배치된다. 이때, 제3 및 제4 외부 전극(133, 134)은 바디(110)의 폭 방향의 제5 및 제6 면에서 두께 방향의 제1 또는 제2 면 중 적어도 일면의 일부까지 각각 연장되게 형성될 수 있다.
제3 및 제4 외부 전극(133, 134)은 바디(110)의 제5 및 제6 면을 덮도록 각각 배치되어 제2 내부 전극(122)의 노출된 양 단부와 각각 접속되어 전기적으로 연결될 수 있다.
본 발명의 일 실시 형태에 따르면, 일반적인 적층형 커패시터와 달리 제1 내지 제4 외부 전극(131-134) 상에 니켈/주석(Ni/Sn) 도금층을 배치하지 않을 수 있다.
본 실시 형태의 복합 전자 부품은 후술하는 바와 같이 적층형 커패시터(100)와 탄탈 커패시터(200)를 포함하는 복합체를 둘러싸도록 배치된 캡슐부(400)를 포함하기 때문에, 적층형 커패시터(100)의 제1 내지 제4 외부 전극(131-134) 상에 별도의 도금층을 형성할 필요가 없다.
즉, 외부 전극에 도금층을 형성하지 않더라도 적층형 커패시터(100)의 바디(110) 내부로 도금액 침투에 의한 신뢰성 저하의 문제가 발생하지 않는다.
탄탈 커패시터(200)는 탄탈 바디와 상기 탄탈 바디의 일부가 매설된 탄탈 와이어를 포함한다.
상기 탄탈 와이어는 일부가 탄탈 바디 내부에 매설되고 일부는 탄탈 바디의 일면을 통해 노출되도록 돌출된다.
본 실시 형태에서, 탄탈 커패시터(200)는 상기 탄탈 바디가 적층형 커패시터(100)의 바디(110)의 두께 방향의 제2 면(상면) 위에 위치하도록 배치될 수 있다.
본 실시 형태에서 탄탈 커패시터는 탄탈 바디가 적층형 커패시터(100)의 길이 방향으로 이격되게 배치되는 제1 및 제2 탄탈 바디(210, 220)를 포함할 수 있다.
그리고, 제1 및 제2 탄탈 와이어(211, 221)는 바디(110)의 길이 방향을 따라 제1 및 제2 탄탈 바디(210, 22)의 서로 대향되는 면을 통해 각각 돌출될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 탄탈 커패시터의 탄탈 바디는 1개일 수 있다.
이 경우 제1 및 제2 탄탈 와이어는 하나의 탄탈 바디에서 길이 방향의 대향되는 면을 통해 각각 돌출될 수 있다.
이러한 제1 및 제2 탄탈 바디(210, 220)는 탄탈 분말 소결체를 포함할 수 있다.
상기 리드 프레임은 적층형 커패시터(100)와 탄탈 커패시터(200) 사이에 배치되어 적층형 커패시터(100)와 탄탈 커패시터(200)를 전기적으로 연결하는 역할을 하며, 제1 내지 제3 리드 프레임(310, 320, 330)을 포함한다.
제1 및 제2 리드 프레임(310, 320)은 제1 및 제2 외부 전극(131, 132)에서 바디(110)의 제2 면에 형성되는 각각의 밴드부 위에 위치하여 각각 전기적으로 접속되도록 배치되고, 제1 및 제2 리드 프레임(310, 320)의 일 단부는 제1 및 제2 탄탈 와이어(211, 222)와 각각 접속되도록 구성된다.
이때, 제1 및 제2 리드 프레임(310, 320)은 일부가 후술하는 캡슐부(400) 밖으로 인출되는 제1 및 제2 단자부(321, 322)와 일 단부에 형성되는 제1 및 제2 접속부(322, 332)를 포함할 수 있다.
제1 및 제2 접속부(322, 332)는, 제1 및 제2 하부 수평부(322a, 332a), 제1 및 제2 탄탈 와이어(211, 221)와 접촉되는 제1 및 제2 상부 수평부(322c, 332c) 및 제1 하부 수평부(322a)와 제1 상부 수평부(322c)를 연결하는 제1 수직부(322b)와 제2 하부 수평부(332a)와 제2 상부 수평부(322c)를 연결하는 제2 수직부(332b)를 포함할 수 있다.
이때, 제1 및 제2 상부 수평부(322c, 332c)와 제1 및 제2 탄탈 와이어(211, 221)를 접합시키도록 접합부(212, 222)가 마련될 수 있다. 접합부(212, 222)는 솔더나 도전성 접착체 등으로 이루어질 수 있다.
제3 리드 프레임(310)은 후술하는 캡슐부(400) 밖으로 인출되는 제3 및 제4 단자부(313, 314)가 제3 및 제4 외부 전극(133, 134)의 밴드부 위에 각각 접촉된 상태에서 서로 연결되어 제3 및 제4 외부 전극(133, 134)과 동시에 접속되고, 제3 리드 프레임(310) 위에는 제1 및 제2 탄탈 바디(211, 222)이 각각 실장된다.
이때, 제3 리드 프레임(310)은 제1 및 제2 탄탈 바디(211, 222)와의 접촉 면적을 각각 확장시킬 수 있도록 필요시 제1 및 제2 확장부(311, 312)를 가질 수 있다.
캡슐부(400)는 적층형 커패시터(100)와 탄탈 커패시터(200)를 외부로부터 씰링(sealing)되게 캡슐화하며, 제1 내지 제3 리드 프레임(310, 320, 330) 중 제1 내지 제4 단자부(321, 331, 313, 314)의 일부가 밖으로 노출되도록 형성된다.
이때, 캡슐부(400)는 적층형 커패시터(100)와 탄탈 커패시터(200)를 외부 환경으로부터 보호하는 역할을 한다.
이러한 캡슐부(400)는 예컨대 에폭시나 실리카 계열의 EMC 등으로 이루어질 수 있으며 본 발명이 이에 한정되는 것은 아니다.
또한, 각 리드 프레임과 외부 전극, 그리고 리드 프레임과 탄탈 바디 사이에는 도전성 접착층(미도시)이 배치될 수 있다.
상기 도전성 접착층은 예컨대 도전성 수지 페이스트 또는 고온 납땜일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
한편, 도 5에 도시된 바와 같이, 캡슐부(400) 밖으로 인출된 제1 내지 제4 단자부(321, 331, 313, 314) 위에 제1 내지 제4 단자 전극(441-444)이 형성될 수 있다.
이때, 제1 및 제2 단자 전극(441, 442)은 캡슐부(400)의 길이 방향의 양면에서 두께 방향의 양면의 일부와 폭 방향의 양면의 일부까지 각각 연장되게 형성될 수 있다.
제3 및 제4 단자 전극(443, 444)은 캡슐부(400)의 폭 방향의 양면에서 두께 방향의 양면의 일부까지 연장되게 형성될 수 있다.
제1 내지 제4 단자 전극(441-444)은 도전성 페이스트로 이루어질 수 있으며, 필요시 기판에 실장시 솔더와의 접합성을 향상시키기 위해 표면을 도금 처리할 수 있다.
위와 같이, 캡슐부(400)에 제1 내지 제4 단자 전극(441-444)이 형성되면 복합 전자 부품이 상하 대칭 구조가 되어, 기판에 실장시 제품의 방향성을 제거할 수 있는 효과가 있다.
본 실시 형태에서 적층형 커패시터를 하측에 배치하여 도시한 것은 제품 제작시 적층형 커패시터의 넓은 상면을 리드 프레임과 탄탈 커패시터가 지지되는 지지 면으로 활용하기 위한 것이다.
본 실시 형태의 복합 전자 부품은, 기판에 실장시 적층형 커패시터가 상측에 오고 탄탈 커패시터가 기판을 향하도록 방향을 설정하면 적층형 커패시터의 압전 진동이 기판으로 직접 전달되는 것이 차단되므로, 어쿠스틱 노이즈 절감 효과를 기대할 수 있다.
이와 같이, 캡슐부(400)로 인하여 본 발명의 일 실시 형태에 따른 복합 전자 부품은 적층형 커패시터(100)와 탄탈 커패시터(200)가 결합된 하나의 부품으로 구현될 수 있다.
또한, 정전 용량이 크면서 기판에 실장시 적층형 커패시터(100)가 기판 측에 위치하여 ESL가 작아진다.
따라서, LSI 전원 회로에서 LSI에 흐르는 급격한 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동을 흡수하여 전원 전압을 안정시킬 수 있다.
또한, 적층형 커패시터(100)의 압전 진동을 리드 프레임의 탄성력이 흡수하여 실장시 기판 진동 및 어쿠스틱 노이즈를 저감시킬 수 있다.
본 실시 형태는 바디(110)와 바디(110)의 길이 방향의 양 단부에 각각 배치된 제1 및 제2 외부 전극(131, 132) 및 바디(110)의 폭 방향의 양 단부에 각각 배치된 제3 및 제4 외부 전극(133, 134)을 포함하는 적층형 커패시터(100)가 기판에 실장시 실장 면 측에 배치됨으로써 고주파 임피던스를 저감하여 전압 변동이나 고주파 노이즈를 줄일 수 있는 효과가 있다.
또한, 본 실시 형태는, 정전 용량 체적 효율이 높은 탄탈 커패시터와 적층형 커패시터를 하나의 전자 부품으로 복합화 함으로써 고용량 및 저ESL을 실현하고 소형화에도 효과적으로 대응할 수 있다.
탄탈 커패시터는 상유전성 유전체 재료로 이루어지기 때문에 DC-Bias 특성 및 온도 특성이 안정적이지만, ESL 및 ESR이 높아 고주파에서 임피던스가 줄어들지 않는다는 단점이 있다.
적층형 커패시터는 고주파 특성은 뛰어나지만, DC-Bias 특성 및 온도 특성에 따라 정전 용량이 저하되는 단점이 있다.
LSI의 전원 회로에 사용되는 디커플링 커패시터는 LSI에 흐르는 급격한 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동을 흡수하여 전원 전압을 안정시키므로, 정전 용량이 크고 ESL이 작아야 한다.
따라서, 본 실시 형태의 적층형 커패시터와 탄탈 커패시터가 결합된 복합 전자 부품의 구조를 통해, 적층형 커패시터와 탄탈 커패시터의 단점을 서로 보완하고, 안정된 정전 용량과 고주파 특성이 우수한 디커플링 커패시터를 제공할 수 있다.
탄탈 커패시터는 고용량과 우수한 DC-Bias 특성을 구현할 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 발생시키지 않는 특성을 가지지만 앞에서 설명한 바와 같이 ESR이 높은 문제가 있다.
적층형 커패시터는 ESR과 ESL은 낮지만, 탄탈 커패시터에 비해 DC-Bias 특성이 좋지 못하고 용량이 낮은 단점이 있다.
본 발명의 일 실시 형태에 따른 복합 전자 부품은 적층형 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하기 때문에, 탄탈 커패시터의 단점인 높은 ESR을 감소시킬 수 있고, 적층형 커패시터의 단점인 DC-Bias 특성 저하를 개선할 수 있다.
변형 예
도 6은 본 발명의 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 리드 프레임이 절곡되기 이전의 형상을 도시한 사시도이다.
여기서, 적층형 커패시터 및 캡슐부의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 일 실시 형태와 상이한 구조를 갖는 제1 내지 제3 리드 프레임과 탄탈 커패시터를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 6을 참조하면, 본 실시 형태의 제1 및 제2 리드 프레임(341, 342)은 적층형 커패시터(100)의 상면에 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 배치된다.
제3 리드 프레임(350)은 적층형 커패시터(100)의 상면에 제3 및 제4 외부 전극(133, 134)을 서로 연결하며 동시에 접속되도록 배치된다.
상기 탄탈 커패시터는 적층형 커패시터(100)의 길이 방향으로 이격되게 배치되는 제1 및 제2 탄탈 바디(210, 220)를 포함한다.
제1 및 제2 탄탈 바디(210, 220)는 제1 및 제2 리드 프레임(341, 342) 상에 각각 실장된다. 이때, 제1 및 제2 탄탈 바디(210, 220)의 하면과 제1 및 제2 리드 프레임(341, 342)의 상면 사이에 도전성 접착층(미도시)이 배치될 수 있다.
제1 및 제2 탄탈 바디(210, 220)는 길이 방향으로 마주보는 면을 통해 제1 및 제2 탄탈 와이어(211, 221)가 각각 돌출된다. 이때, 제3 리드 프레임(350)에는 제1 및 제2 탄탈 와이어(211, 221)와 접속되도록 상측으로 돌출되게 제3 및 제4 접속부(353, 354)가 각각 형성된다.
이때, 제3 및 제4 접속부(353, 354)와 제1 및 제2 탄탈 와이어(211, 221)는 접합부(212, 222)에 의해 각각 고착될 수 있다.
도 7은 본 발명의 또 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 리드 프레임이 절곡되기 이전의 형상을 도시한 사시도이고, 도 8은 도 7에서 제1 및 제2 내부 전극의 구조를 나타낸 분리 사시도이다.
여기서, 탄탈 커패시터, 리드 프레임 및 캡슐부의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 일 실시 형태와 상이한 구조를 갖는 적층형 커패시터를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 7 및 도 8을 참조하면, 본 실시 형태의 적층형 커패시터의 바디(1000)는 두께 방향으로 적층되는 복수의 유전체층(1110) 및 유전체층(1110)을 사이에 두고 바디(1000)의 길이 방향의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 제1 및 제2 내부 전극(1210, 1220)을 포함할 수 있다.
본 실시 형태에서 제3 리드 프레임은 적층형 커패시터가 제3 및 제4 외부 전극을 포함하지 않기 때문에 제1 및 제2 탄탈 바디(210, 220)를 서로 전기적으로 연결시키는 역할을 한다.
복합 전자 부품의 실장 기판
도 9는 도 1의 복합 전자 부품이 기판에 실장된 모습을 도시한 사시도이고, 도 10은 도 9의 기판을 도시한 평면도이다.
도 9 및 도 10를 참조하면, 본 실시 형태에 따른 복합 전자 부품의 실장 기판(20)은 복합 전자 부품(10)이 실장되는 기판(25)과 기판(25)의 상면에 서로 이격되게 배치되는 제1 내지 제4 전극 패드(21-24)를 포함한다.
이때, 복합 전자 부품(10)은, 제1 및 제2 리드 프레임(321, 331)이 제1 및 제2 전극 패드(21, 22) 위에 각각 접촉되게 위치한 상태에서 솔더(26, 27)에 의해 기판(25)과 전기적으로 연결될 수 있고, 제3 리드 프레임의 양 단부(313, 314)가 제3 및 제4 전극 패드(23, 24) 위에 각각 접촉되게 위치한 상태에서 솔더(28)에 의해 기판(25)과 전기적으로 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 ; 복합 전자 부품
20 ; 실장 기판
100 ; 적층형 커패시터
110 ; 바디
121, 122, 1210, 1220 ; 제1 및 제2 내부 전극
131-134 ; 제1 내지 제4 외부 전극
200 ; 탄탈 커패시터
210, 220 ; 제1 및 제2 탄탈 바디
211, 221 ; 제1 및 제2 탄탈 와이어
310, 320, 330 ; 제1 내지 제3 리드 프레임
400 ; 캡슐부
441-444 ; 제1 내지 제4 단자 전극

Claims (11)

  1. 바디와 상기 바디의 길이 방향의 양 단부에 각각 배치된 제1 및 제2 외부 전극 및 상기 바디의 폭 방향의 양 단부에 각각 배치된 제3 및 제4 외부 전극을 포함하는 적층형 커패시터;
    탄탈 바디와 상기 탄탈 바디에 일부가 매설된 탄탈 와이어를 포함하며, 상기 적층형 커패시터 위에 배치되는 탄탈 커패시터;
    상기 적층형 커패시터와 상기 탄탈 커패시터 사이에 배치되며 상기 적층형 커패시터와 상기 탄탈 커패시터를 전기적으로 연결하는 리드 프레임; 및
    상기 리드 프레임의 일부가 노출되도록 상기 적층형 커패시터 및 상기 탄탈 커패시터를 캡슐화(encapsulation)하는 캡슐부를 포함하고,
    상기 리드 프레임은, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 리드 프레임; 및 상기 제3 및 제4 외부 전극을 연결하는 제3 리드 프레임; 을 포함하는 복합 전자 부품.
  2. 제1항에 있어서, 상기 적층형 커패시터의 바디는,
    두께 방향으로 적층되는 복수의 유전체층; 및 상기 유전체층을 사이에 두고 번갈아 배치되며, 상기 바디의 길이 방향의 양면을 통해 노출되는 제1 내부 전극과, 상기 바디의 폭 방향의 양면을 통해 노출되는 제2 내부 전극; 을 포함하는 복합 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 바디의 길이 방향의 양면에서 두께 방향의 일면 또는 양면의 일부까지 각각 연장되게 형성되며, 상기 제3 및 제4 외부 전극은 상기 바디의 폭 방향의 양면에서 두께 방향의 일면 또는 양면의 일부까지 각각 연장되게 형성되는 복합 전자 부품.
  4. 제1항에 있어서,
    상기 탄탈 커패시터는 상기 제1 및 제2 리드 프레임과 각각 접속되도록 제1 및 제2 탄탈 와이어가 서로 대향되는 방향으로 각각 돌출되고, 상기 탄탈 바디가 상기 제3 리드 프레임 상에 실장되는 복합 전자 부품.
  5. 제4항에 있어서,
    상기 탄탈 바디는, 상기 적층형 커패시터의 길이 방향으로 이격되게 배치되는 제1 및 제2 탄탈 바디를 포함하며, 상기 제1 및 제2 탄탈 바디의 길이 방향으로 대향되는 면을 통해 상기 제1 및 제2 탄탈 와이어가 각각 돌출되는 복합 전자 부품.
  6. 제4항에 있어서,
    상기 제1 및 제2 리드 프레임의 마주보는 단부에 상기 제1 및 제2 탄탈 와이어와 접속되도록 제1 및 제2 접속부가 각각 형성되는 복합 전자 부품.

  7. 제1항에 있어서,
    상기 탄탈 바디는 상기 적층형 커패시터의 길이 방향으로 이격되게 배치되며 상기 제1 및 제2 리드 프레임 상에 각각 실장되는 제1 및 제2 탄탈 바디를 포함하며, 상기 제1 및 제2 탄탈 바디의 길이 방향으로 마주보는 면을 통해 상기 제1 및 제2 탄탈 와이어가 각각 돌출되는 복합 전자 부품.
  8. 제7항에 있어서,
    상기 제3 리드 프레임에 상기 제1 및 제2 탄탈 와이어와 각각 접속되도록 제3 및 제4 접속부가 형성되는 복합 전자 부품.
  9. 제7항에 있어서, 상기 적층형 커패시터의 바디는,
    두께 방향으로 적층되는 복수의 유전체층; 및 상기 유전체층을 사이에 두고 상기 바디의 길이 방향의 양면을 통해 번갈아 노출되도록 배치되는 제1 및 제2 내부 전극; 을 포함하는 복합 전자 부품.
  10. 제1항에 있어서, 상기 캡슐부 밖으로 노출된 리드 프레임 상에 단자 전극이 형성되고, 상기 단자 전극은 상하 대칭 구조로 이루어지는 복합 전자 부품.
  11. 상면에 복수의 전극 패드가 배치되는 기판; 및
    상기 전극 패드 상에 리드 프레임이 실장되는 제1 내지 제10항 중 어느 한 항의 복합 전자 부품; 을 포함하는 복합 전자 부품의 실장 기판.
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