KR101740860B1 - 복합 전자 부품 및 그 실장 기판 - Google Patents

복합 전자 부품 및 그 실장 기판 Download PDF

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KR101740860B1
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삼성전기주식회사
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Abstract

본 발명은, 상하로 배치된 적층형 커패시터와 탄탈 커패시터가 캡슐부로 캡슐화되어 하나의 전자 부품으로 일체화되어 구성되고, 상기 적층형 커패시터의 외부 전극이 실장되는 도전 시트에 도전성 접합부 형성영역이 마련되도록 절연부를 배치한 복합 전자 부품을 제공한다.

Description

복합 전자 부품 및 그 실장 기판{Composite electronic component and board having the same}
본 발명은 복합 전자 부품 및 그 실장 기판에 관한 것이다.
모바일(mobile)용 전자 부품의 소형화, 고용량화 및 고효율화에 따라, 커패시터도 고용량, 저ESR(등가직렬저항; Equivalent Series Resistance) 및 우수한 DC-Bias(직류전압) 특성이 요구되고 있다.
탄탈 커패시터는 고용량이면서 DC-Bias가 안정적이고 어쿠스틱 노이즈가 발생되지 않지만, ESR이 적층형 커패시터에 비해 훨씬 높은 단점이 있다. 그리고, 적층형 커패시터의 경우 ESR은 상대적으로 낮지만 기판 실장시 어쿠스틱 노이즈가 발생되는 단점이 있다.
이에, 상기 두 제품의 장점만을 취하기 위해, 2가지 제품을 일체화한 복합 부품이 일부 개시되어 있다. 그러나, 종래의 복합 부품은 어쿠스틱 노이즈 및 ESR의 감소 정도가 크지 않았다. 또한, 완제품을 제작한 후 기판에 실장을 위해 리플로우(reflow) 진행시 탄탈 커패시터와 적층형 커패시터의 단자를 서로 연결하는데 사용된 접합 재료가 재용융되면서 외부로 용출되는 현상이 발생되어 신뢰성이 저하되는 문제가 있다.
국내공개특허 2016-0013785 국내공개특허 2016-0010252
본 발명의 목적은 고용량, 저ESR 및 우수한 DC-Bias 특성을 얻을 수 있으며, 리플로우 진행시 탄탈 커패시터와 적층형 커패시터의 단자를 연결하는데 사용된 접합 재료가 재용융되어도 외부로 용출되지 않도록 차단하여 신뢰성 저하를 방지할 수 있는 복합 전자 부품 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 상하로 배치된 적층형 커패시터와 탄탈 커패시터가 캡슐부로 캡슐화되어 하나의 전자 부품으로 일체화되어 구성되고, 상기 적층형 커패시터의 외부 전극이 실장되는 도전 시트에 도전성 접합부 형성영역이 마련되도록 절연부를 배치한 복합 전자 부품을 제공한다.
본 발명의 다른 측면은, 상부에 전극 패드를 갖는 회로 기판과 상기 회로 기판 위에 설치된 상기 복합 전자 부품 및 상기 전극 패드와 상기 복합 전자 부품을 연결하는 솔더를 포함하는 복합 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터와 탄탈 커패시터를 상하로 실장하고 적층형 커패시터가 실장되는 도전 시트 상에 절연부를 형성함으로써, 복합 전자 부품의 ESR을 더 낮추고 완제품 제작 후 도전성 접합부가 회로 기판의 리플로우에 의해 재용융되더라도 외부로 용출되는 것을 억제함으로써 복합 전자 부품의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 도시한 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3a 내지 도 3c는 도 1의 복합 전자 부품이 제조되는 과정을 순서대로 도시한 사시도이다.
도 4는 본 실시 형태에 따른 복합 전자 부품과 종래의 수직 실장형 복합 전자 부품의 어쿠스틱 노이즈를 나타낸 그래프이다.
도 5는 본 실시 형태에 따른 복합 전자 부품과 종래의 수직 실장형 복합 전자 부품의 ESR 및 ESL을 나타낸 그래프이다.
도 6은 본 발명의 다른 실시 형태에 따른 복합 전자 부품을 도시한 사시도이다.
도 7은 도 1의 복합 전자 부품이 회로 기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다.
또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 도시한 사시도이고, 도 2는 도 1의 I-I'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 복합 전자 부품(1)은, 적층형 커패시터(100), 탄탈 커패시터(200), 제1 및 제2 도전 시트(310, 320), 제1 및 제2 절연부(330, 340), 캡슐부(400), 및 제1 및 제2 단자 전극(410, 420)을 포함한다.
적층형 커패시터(100)는 세라믹 바디(110) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 포함하며, 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 두께 방향으로 적층한 다음 소성하여 형성될 수 있다.
이러한 세라믹 바디(110)는 두께 방향으로 대향하는 두 면, 길이 방향으로 대향하는 두 면 및 폭 방향으로 대향하는 두 면을 포함하는 대략적인 육면체 형상을 가질 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 세라믹 바디(110)의 길이 방향의 양면을 통해 번갈아 노출되게 배치된다.
이때, 제1 및 제2 내부전극(121, 122)의 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 적어도 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 길이 방향의 양 단부에 각각 배치된다.
이러한 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 길이 방향의 양면을 각각 덮도록 배치되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결될 수 있다.
본 발명의 일 실시 형태에 따르면, 일반적인 적층형 커패시터와 달리 제1 및 제2 외부 전극(131, 132) 상에 니켈/주석(Ni/Sn) 도금층을 배치하지 않을 수 있다.
본 실시 형태의 복합 전자 부품은 후술하는 바와 같이 적층형 커패시터(100)와 탄탈 커패시터(200)를 포함하는 복합체를 둘러싸도록 배치된 캡슐부(400)를 포함하기 때문에, 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132) 상에 별도의 도금층을 형성할 필요가 없다.
즉, 외부 전극에 도금층을 형성하지 않더라도 적층형 커패시터(100)의 세라믹 바디(110) 내부로 도금액 침투에 의한 신뢰성 저하의 문제가 발생하지 않는다
탄탈 커패시터(200)는 탄탈 바디(210) 및 탄탈 와이어(220)를 포함하며, 적층형 커패시터(100)와 두께 방향으로 일정 간격을 두고 이격되게 배치된다.
이때, 탄탈 커패시터(200)는 탄탈 바디(210)가 실장 반대 면을 향하도록 적층형 커패시터(100)에 배치될 수 있다.
탄탈 바디(210)는 탄탈 분말 소결체를 포함하며 그 중 일부가 적층형 커패시터(100)의 제1 외부 전극(131)과 접촉하여 전기적으로 접속되도록 배치된다.
이때, 제1 외부 전극(131)과 탄탈 바디(210)에는 제3 도전성 접착부(370)가 배치되어 제1 외부 전극(131)과 탄탈 바디(210)의 전기적 연결성을 향상시킬 수 있다.
제3 도전성 접착부(370)는 예컨대 은-에폭시(Ag-epoxy)와 같은 도전성 재료를 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
탄탈 와이어(220)는 길이 방향의 일부가 탄탈 바디(210)의 길이 방향의 일면을 통해 노출되도록 탄탈 바디(210) 내부에 일부 영역이 매설된다.
본 실시 형태에서, 탄탈 와이어(220)는 적층형 커패시터(100)의 제2 외부 전극(132)이 위치한 방향을 향해 노출된다.
제1 및 제2 도전 시트(310, 320)는 상면에 제1 및 제2 외부 전극(131, 132)의 밴드 하면이 각각 배치되어 전기적으로 접속된다.
제1 및 제2 도전 시트(310, 320)는 도전 특성을 나타낼 경우 특별한 재료로 제한되지 않으며, 예컨대 구리(Cu)와 같은 금속 재료를 사용하여 제조될 수 있다.
또한, 제1 및 제2 도전 시트(310, 320)는, 그 폭이 제1 및 제2 외부 전극(131, 132)의 폭과 서로 대응되게 형성될 수 있다. 그리고, 제1 및 제2 도전 시트(310, 320)의 서로 마주보는 일단은 제1 및 제2 외부 전극(131, 132)의 밴드의 끝단과 길이 방향으로 위치가 일치되도록 형성될 수 있다.
또한, 제1 및 제2 도전 시트(310, 320)의 서로 대향되는 타단은 세라믹 바디(110)의 길이 방향으로 일정 길이가 연장되며 기판에 실장시 전기적 연결성을 일정 수준 확보하게 된다.
제1 및 제2 절연부(330, 340)는 제1 및 제2 도전 시트(310, 320) 상에 각각 배치되며, 이때 제1 및 제2 외부 전극(131, 132)과 후술하는 제1 및 제2 도전성 접합부가 배치될 수 있는 제1 및 제2 도전성 접합부 형성영역(A, B)을 제외한 나머지 영역에 배치되는 것이다.
이러한 제1 및 제2 절연부(330, 340)는 제1 및 제2 도전 시트(310, 320)의 서로 대향하는 단부측에 가깝게 배치되며, 이에 후술하는 제1 및 제2 도전성 접합부를 제1 및 제2 도전 시트(310, 320) 상에 형성할 때, 제1 및 제2 도전성 접합부가 세라믹 바디(110)의 길이 방향을 따라 제1 및 제2 도전 시트(310, 320) 밖으로 노출되는 것을 방지하는 역할을 한다.
제1 및 제2 절연부(330, 340)는 예컨대 PSR코팅층일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 도전 시트(310)의 제1 및 제2 도전성 접합부 형성영역(A, B)에는 제1 및 제2 외부 전극(131, 132)과 접촉되게 제1 및 제2 도전성 접합부(350, 360)가 각각 배치될 수 있다.
제1 및 제2 도전성 접합부(350, 360)는 예컨대 은-에폭시(Ag-epoxy)와 같은 도전성 재료를 사용할 수 있으나, 도전성 접착제나 또는 고온 땜납을 사용하는 등 본 발명이 특정 재료로 한정되는 것은 아니다.
이때, 제1 및 제2 도전성 접합부(350, 360)는 제1 및 제2 절연부(330, 340)와는 접합이 되지 않으므로, 제1 및 제2 도전성 접합부(350, 360)가 제1 및 제2 도전 시트(310, 320)와 제1 및 제2 절연부(330, 340) 사이에만 위치하게 되어, 제1 및 제2 도전성 접합부(350, 360) 중 일부가 제1 및 제2 도전 시트(310, 320)를 벗어나 는 현상을 방지할 수 있다.
캡슐부(400)는 세라믹 바디(110) 및 탄탈 바디(210)를 커버하도록 형성되며, 이때 탄탈 와이어(220)의 단부는 캡슐부(400)의 길이 방향의 일면을 통해 노출되고, 제1 및 제2 도전 시트(310, 320)의 하면은 캡슐부(400)의 하면을 통해 노출되도록 한다.
즉, 캡슐부(400)는 적층형 커패시터(100)와 탄탈 커패시터(200)를 포함하는 복합체 및 적층형 커패시터(100)와 탄탈 커패시터(200)가 배치된 제1 및 제2 도전 시트(310, 320)의 안쪽 면을 커버하도록 형성되는 것이다.
이때, 캡슐부(400)는 적층형 커패시터(100)와 탄탈 커패시터(200)를 외부 환경으로부터 보호하고, 적층형 커패시터(100)의 제2 외부 전극(132)과 탄탈 바디(210)가 서로 절연되도록 하는 역할을 한다.
또한, 캡슐부(400)는 예컨대 에폭시나 실리카 계열의 EMC 등으로 이루어지며, 본 발명이 이에 한정되는 것은 아니다.
이와 같이, 캡슐부(400)로 인하여 본 발명의 일 실시 형태에 따른 복합 전자 부품(1)은 적층형 커패시터(100)와 탄탈 커패시터(200)가 결합된 하나의 부품으로 구현될 수 있다.
제1 단자 전극(410)은 캡슐부(400)의 하면 일부에 배치되며, 제1 단자 시트(410)의 노출된 부분과 접촉되어 전기적으로 연결되고, 캡슐부(400)의 길이 방향의 일면까지 연장되도록 형성될 수 있다.
제2 단자 전극(420)은 캡슐부(400)의 하면 일부에 제1 단자 전극(410)과 이격되게 배치되고, 제2 단자 시트(320)의 노출된 부분과 접촉되어 전기적으로 연결되고, 캡슐부(400)의 길이 방향의 타면까지 연장되도록 형성되어 이 연장된 부분이 캡슐부(400)의 길이 방향의 일면을 통해 노출되는 탄탈 와이어(220)와 접촉되어 전기적으로 연결된다.
위와 같은 구조에 따라, 본 실시 형태의 탄탈 커패시터(200)는 예를 들어 내부 리드 프레임이 없는 구조로 제1 및 제2 단자 전극(410, 420)과 연결되며, 본 실시 형태의 복합 전자 부품(1)에서 적층형 커패시터(100)와 탄탈 커패시터(200)는 서로 병렬로 연결될 수 있다.
또한, 본 실시 형태는, 정전 용량 체적 효율이 높은 탄탈 커패시터(200)와 적층형 커패시터(100)를 하나의 전자 부품으로 복합화함으로써 고용량 및 저ESL을 실현하고 소형화에도 대응할 수 있다.
탄탈 커패시터(200)는 상유전성 유전체로 이루어지기 때문에 DC-Bias 특성 및 온도 특성이 안정적이다. 그러나, ESL 및 ESR이 높아 고주파에서 임피던스가 줄어들지 않는다는 단점이 있다.
적층형 커패시터(100)는 고주파 특성은 뛰어나지만, DC-Bias 특성 및 온도 특성에 따라 정전 용량이 저하되는 단점이 있다.
LSI의 전원 회로에 사용되는 디커플링 커패시터는 LSI에 흐르는 급격한 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동을 흡수하여 전원 전압을 안정시키므로, 정전 용량이 크고 ESL이 작아야 한다.
본 실시 형태에 따르면, 적층형 커패시터(100)와 탄탈 커패시터(200)가 결합된 복합 전자 부품의 구조를 통해 적층형 커패시터(100)와 탄탈 커패시터(200)의 단점을 서로 보완하고, 안정된 정전 용량과 고주파 특성이 우수한 디커플링 커패시터를 제공할 수 있다.
탄탈 커패시터(200)는 고용량과 우수한 DC-Bias 특성을 구현할 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 발생시키지 않는 특성을 가진다. 그러나, 탄탈 커패시터(200)는 ESR이 높은 문제가 있다.
적층형 커패시터(100)는 ESR과 ESL은 낮지만, 탄탈 커패시터(200)에 비해 DC-Bias 특성이 좋지 못하고 용량이 낮은 단점이 있다.
본 발명의 일 실시 형태에 따른 복합 전자 부품은 적층형 커패시터(100)와 탄탈 커패시터(200)가 결합된 복합체를 포함하기 때문에, 탄탈 커패시터(200)의 단점인 높은 ESR을 감소시킬 수 있고, 적층형 커패시터(100)의 단점인 DC-Bias 특성 저하를 개선할 수 있으며, 고용량을 구현할 수 있다.
한편, 종래의 적층형 커패시터와 탄탈 커패시터가 수직으로 실장되는 복합 전자 부품의 경우, 반제품의 탄탈 바디가 회로 기판의 리플로우(reflow) 진행시 외부로 노출되는 것을 방지하기 위해, 적층형 커패시터를 도전 시트에 먼저 실장한 후 탄탈 바디를 적층형 커패시터의 옆면에 맞닿게 접합하여 실장한다.
따라서, 도전 시트에 형성된 솔더가 적층형 커패시터의 외부 전극을 타고 필렛(pellet)을 형성하면서 탄탈 바디의 로딩(loading) 정밀도가 저하되고, 작업 속도도 느려진다.
또한, 적층형 커패시터의 외부 전극과 탄탈 바디를 단자 전극에 연결하는데 각각 사용되는 솔더와 도전성 에폭시(Ag-epoxy)가 캡슐부의 외부까지 노출되므로, 회로 기판의 리플로우 진행시 솔더가 재용융되어 캡슐부 외부로 용출되는 현상이 발생된다.
본 실시 형태에 따르면, 적층형 커패시터(100)가 제1 및 제2 도전성 접합부(350, 360)에 의해 제1 및 제2 도전 시트(310, 320) 상에 접합되고, 탄탈 커패시터(200)는 적층형 커패시터(100) 위에 배치되는 구조로서, 리플로우를 통한 제1 및 제2 도전성 접합부(350, 360) 경화 후 탄탈 바디(200)의 접합이 용이해진다.
또한, 제1 및 제2 도전 시트(310, 320) 상에 제1 및 제2 절연부(330, 340)를 각각 형성하여, 제1 및 제2 외부 전극(131, 132)에 접합되는 제1 및 제2 도전성 접합부(350, 360)가 캡슐부(400)의 외부까지 번지는 것을 방지할 수 있다.
따라서, 제1 및 제2 도전성 접합부(350, 360)가 회로 기판의 리플로우 진행 후 재용융되더라도 캡슐부(400)의 외부로 용출되는 것을 방지하여 복합 전자 부품(1)의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시 형태에 따른 복합 전자 부품의 제조 공정을 순서대로 도시한 사시도이다.
도 3a를 참조하면, 본 실시 형태의 복합 전자 부품은, 먼저 평평한 바닥 위에 길이 방향으로 이격되게 배치된 제1 및 제2 도전 시트(310, 320) 상에 제1 및 제2 절연부(350, 360)를 형성한다.
그리고, 제1 및 제2 도전 시트(310, 320) 상에 제1 및 제2 외부 전극(131, 132)이 접촉되도록 적층형 커패시터(100)를 실장한다.
그리고, 제1 및 제2 도전 시트(310, 320)에서 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 절연부(350, 360) 사이에 제1 및 제2 도전성 접합부(350, 360)를 각각 형성하여 제1 및 제2 도전 시트(310, 320)와 제1 및 제2 외부 전극(131, 132)을 각각 접합시킨다.
도 3b 및 도 3c를 참조하면, 다음으로 적층 세라믹 커패시터(100) 위에 탄탈 커패시터(200)를 배치한다. 이때, 탄탈 바디(210)가 제1 외부 전극(131)과 접촉되어 전기적으로 연결되도록 하고, 탄탈 와이어(220)는 제2 외부 전극(132) 방향을 향하도록 한다. 또한, 제1 외부 전극(131)과 탄탈 바디(210)가 접합되도록 제3 도전성 접합부(370)를 형성할 수 있다.
다음으로, 제1 및 제2 도전 시트(310, 320)의 하면과 탄탈 커패시터(100)의 탄탈 와이어(120)의 끝단이 외부로 노출되게 절연성 수지 등으로 복수의 탄탈 바디(110)와 세라믹 바디(210)가 동시에 커버되도록 캡슐화(encapsulation)하여 캡슐부(400)를 형성하여 복합체를 마련한다.
다음으로, 도전성 페이스트를 제1 도전 시트(310)의 노출된 부분을 덮도록 형도포하여 제1 단자 전극(410)을 형성한다. 그리고 도전성 패이스트를 탄탈 와이어(220)와 제2 외부 전극(231)의 노출된 부분을 덮도록 도포하여 제2 단자 전극(420)을 형성한다.
이후, 제1 및 제2 단자 전극(410, 420)은 필요시 도금 처리하여 복합 전자 부품을 완성한다.
도 4는 본 실시 형태에 따른 복합 전자 부품과 종래의 수직 실장형 복합 전자 부품의 어쿠스틱 노이즈를 나타낸 그래프이다. 여기서 각 복합 전자 부품의 사이즈는 길이*폭이 1.0*0.5(mm)이다.
도 4를 참조하면, 본 실시 형태의 복합 전자 부품과 종래의 복합 전자 부품의 어쿠스틱 노이즈의 차이는 크게 나타나지 않았다.
즉, 본 실시 형태와 같이 적층형 커패시터와 탄탈 커패시터를 수평 실장하더라도 어쿠스틱 노이즈가 크게 증가하지 않는 것을 알 수 있다.
도 5는 본 실시 형태에 따른 복합 전자 부품과 종래의 수직 실장형 복합 전자 부품의 ESR 및 ESL을 나타낸 그래프이다.
여기서, 실시 예 1은 본 실시 형태에 따른 복합 전자 부품의 ESR 변화를 나타낸 것이고, 실시 예 2는 본 실시 형태에 따른 복합 전자 부품의 ESL 변화를 나타낸 것이고, 비교 예 1은 종래의 수직 실장형 복합 전자 부품의 ESR 변화를 나타낸 것이고, 비교 예 2는 종래의 수직 실장형 복합 전자 부품의 ESL 변화를 나타낸 것이다.
도 5를 참조하면, 본 실시 형태의 복합 전자 부품과 종래의 복합 전자 부품의 전기적 특성(ESL)의 차이는 크게 나타나지 않았으며, 본 실시 형태의 복합 전자 부품의 경우 ESR은 상대적으로 더 낮아지는 것을 알 수 있다.
도 6은 본 발명의 다른 실시 형태에 따른 복합 전자 부품을 도시한 사시도이다.
도 6에 도시된 바와 같이, 제1 및 제2 단자 전극(410', 420')은 캡슐부(400)의 길이 방향의 양면에서 두께 방향의 상면의 일부까지 각각 연장될 수 있다.
따라서, 복합 전자 부품을 탄탈 커패시터(200)가 실장 면을 향하도록 기판에 실장할 수 있다.
이렇게 탄탈 커패시터(200)가 실장 면을 향하도록 놓이게 되면, 적층형 커패시터(100)의 압전 진동이 발생되더라도 탄탈 커패시터(200)와 캡슐부(400)에 의해 적층 세라믹 커패시터(100)에서 발생된 진동 중 일부가 흡수되어 기판으로 전달되는 양을 최소화함으로써 어쿠스틱 노이즈를 저감할 수 있는 효과를 제공할 수 있다.
복합 전자 부품의 실장 기판
도 7은 도 1의 복합 전자 부품이 회로 기판에 실장된 모습을 도시한 사시도이다.
도 7을 참조하면, 본 실시 형태에 따른 복합 전자 부품의 실장 기판은 기판(510)과, 기판(510)의 상면에 서로 이격되게 형성되는 제1 및 제2 전극 패드(521, 522)를 포함한다.
상기 복합 전자 부품은 제1 및 제2 단자 전극(410, 420)이 제1 및 제2 전극 패드(521, 522) 위에 각각 접촉되게 위치한 상태에서 솔더(531, 532)에 의해 접합된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 복합 전자 부품
100: 적층 세라믹 커패시터
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
200: 탄탈 커패시터
210: 탄탈 바디
220: 탄탈 와이어
310, 320: 제1 및 제2 도전 시트
330, 340: 제1 및 제2 절연부
350, 360: 제1 및 제2 도전성 접합부
370: 제3 도전성 접합부
400: 캡슐부
410, 420, 410' 420': 제1 및 제2 단자 전극
510: 회로 기판
521, 522: 제1 및 제2 전극 패드
531, 532: 솔더

Claims (9)

  1. 세라믹 바디와, 제1 및 제2 외부 전극을 포함하는 적층형 커패시터;
    탄탈 바디 및 상기 탄탈 바디에 일부 영역이 매설된 탄탈 와이어를 포함하며, 상기 적층형 커패시터의 제1 외부 전극과 상기 탄탈 바디가 접속되도록 두께 방향으로 배치되는 탄탈 커패시터;
    상기 제1 및 제2 외부 전극이 각각 실장되는 제1 및 제2 도전 시트;
    상기 제1 및 제2 도전 시트 상에 각각 배치되며, 상기 제1 및 제2 외부 전극과의 사이에 제1 및 제2 도전성 접합부 형성영역을 마련하는 제1 및 제2 절연부;
    상기 탄탈 와이어의 단부, 상기 제1 및 제2 도전 시트의 하면이 노출되도록 상기 세라믹 바디 및 상기 탄탈 바디를 캡슐화(encapsulation)하는 캡슐부;
    상기 캡슐부에 상기 제1 도전 시트의 노출부와 접속되게 배치되는 제1 단자 전극; 및 상기 캡슐부에 상기 탄탈 와이어의 단부 및 상기 제2 도전 시트의 노출부와 접속되게 배치되는 제2 단자 전극; 을 포함하는 복합 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 도전 시트 상에 상기 제1 및 제2 외부 전극과 접촉되게 제1 및 제2 도전성 접합부가 각각 배치되며, 상기 제1 및 제2 도전성 접합부는 상기 제1 및 제2 도전성 접합부 형성영역에 각각 배치되는 복합 전자 부품.
  3. 제1항에 있어서,
    상기 세라믹 바디는, 두께 방향으로 적층되는 복수의 유전체층 및 상기 유전체층을 사이에 두고 상기 세라믹 바디의 대향되는 양면을 통해 번갈아 노출되게 배치되는 제1 및 제2 내부 전극을 포함하는 복합 전자 부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 캡슐부의 길이 방향의 양면에서 하면의 일부까지 각각 연장되게 형성되는 복합 전자 부품.
  5. 제3항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 캡슐부의 길이 방향의 양면에서 상하 면의 일부까지 각각 연장되게 형성되는 복합 전자 부품.
  6. 제1항에 있어서,
    상기 제2 외부 전극과 상기 탄탈 바디가 상기 캡슐부에 의해 서로 절연되는 복합 전자 부품.
  7. 제1항에 있어서,
    상기 제1 외부 전극과 상기 탄탈 바디를 연결하는 제3 도전성 접착부를 더 포함하는 복합 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 절연부가 PSR(포토레지스트) 코팅층인 복합 전자 부품.
  9. 상부에 제1 및 제2 전극 패드를 가지는 회로 기판; 및
    상기 제1 및 제2 전극 패드에 제1 및 제2 단자 전극이 각각 실장되는 제1항 내지 제8항 중 어느 한 항의 복합 전자 부품; 을 포함하는 복합 전자 부품의 실장 기판.
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