KR101797639B1 - 행 해머 이벤트에 응답하기 위한 방법, 장치 및 시스템 - Google Patents

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Abstract

메모리에서의 행의 표적화된 리프레시를 준비하기 위해 메모리 장치의 동작 모드를 용이하게 하기 위한 기법 및 메커니즘들. 실시예에서, 메모리 장치는 메모리 컨트롤러로부터의 미래 명령을 준비하기 위한 모드에 있는 동안 하나 이상의 동작들을 수행하는데, 이 명령은 적어도 부분적으로 한 메모리 장치의 제1 뱅크에서의 행의 표적화된 리프레시를 구현하기 위한 것이다. 그러한 명령 전에, 메모리 장치는 메모리 컨트롤러로부터의 또 다른 명령을 서비스한다. 또 다른 실시예에서, 다른 명령을 서비스하는 것은 메모리 장치가 모드에서 동작하는 동안, 그리고 예상된 미래의 표적화된 행 리프레시의 완료 전에 메모리 장치의 제2 뱅크에 메모리 장치가 액세스하는 것을 포함한다.

Description

행 해머 이벤트에 응답하기 위한 방법, 장치 및 시스템{METHOD, APPARATUS AND SYSTEM FOR RESPONDING TO A ROW HAMMER EVENT}
본 발명의 실시예들은 일반적으로 메모리 관리에 관계되는데, 보다 상세하게는 메모리 리프레시 동작들의 제어에 관계된다.
컴퓨팅 기술의 진보에 따라, 컴퓨팅 장치들이 더 작아지고 훨씬 더 큰 처리 능력을 가지게 되었다. 덧붙여, 컴퓨팅 장치들은 장치들상에서 수행되는 프로그래밍 및 컴퓨팅 필요를 충족시키기 위해 점점 더 많은 저장 장치 및 메모리를 포함한다. 저장 용량의 증가와 함께 장치들의 크기가 축소되는 것은 고밀도 장치들을 제공하는 것에 의해 달성되는데, 메모리 장치 내의 원자적 저장 유닛들은 점점 더 작은 기하 구조들을 가진다.
점점 더 고밀도화되는 메모리 장치 세대들의 계속적 출현에 따라, 간헐적 고장들이 더 빈번하게 생기고 있다. 예를 들어, 어떤 기존의 DDR3 기반 시스템들은 과중한 작업 부하에 의한 간헐적 고장을 경험한다. 연구자들은 이 고장들이 메모리 셀의 리프레시 윈도 내에서의 단일 메모리 행에 대한 반복된 액세스(access)에 기인한 것으로 추적하여 알아내었다. 예를 들어, 32nm 공정 장치에 대해, 행이 64 ms 리프레시 윈도에서 550K 회 또는 그 이상 액세스된다면, 액세스된 행에 물리적으로 인접한 워드라인은 데이터 손상(data corruption)을 경험할 확률이 매우 높다. 단일 행에의 행 해머링(row hammering) 또는 반복된 액세스는 패스 게이트(passgate)에 걸친 이주(migration)를 야기할 수 있다. 하나의 행에 대한 반복된 액세스에 의해 야기되는 누설 전류 및 기생 전류는 액세스되지 않은 물리적 인접 행에서의 데이터 손상을 야기한다. 이 고장 문제는 이것이 가장 빈번하게 관찰되는 DRAM 산업계에서 "행 해머(row hammer)" 또는 "행 교란(row disturb)" 문제라고 꼬리표가 붙었다.
최근에, 표적화된 행 리프레시 기술들이 행 해머링의 효과들을 완화하기 위해 도입되었다. 표적화된 행 리프레시들을 용이하게 하기 위한 여러 가지의 동작들은 메모리 서브시스템에서 기타 처리들의 타이밍을 복잡하게 하는 경향이 있다. 메모리 기술들이 규모 축소하기를 계속함에 따라, 표적화된 행 리프레시 기술들에 대한 의존성이 심화될 것으로 예측된다. 이 심화된 의존성은 DRAM 및 기타 유형들의 메모리 시스템들의 성능을 보존하는 것에 대한 도전 과제를 제기한다.
본 발명의 여러 실시예들은 첨부 도면들의 그림들에서 한정하기 위한 것이 아니라 예를 들기 위해 도해된다.
도 1은 실시예에 따른 표적화된 리프레시를 수행하기 위한 시스템의 요소를 설명하는 블록도이다.
도 2는 실시예에 따른 행 해머 이벤트에 응답하기 위한 시스템의 요소를 도해하는 블록도이다.
도 3은 실시예에 따른 메모리 장치를 제어하기 위한 방법의 요소들을 도해하는 흐름도이다.
도 4는 실시예에 따른 행 해머 이벤트에 응답하기 위한 메모리 장치의 요소들을 도해하는 블록도이다.
도 5는 실시예에 따른 메모리 장치를 작동시키기 위한 방법의 요소들을 도해하는 흐름도이다.
도 6은 실시예에 따른 메모리 컨트롤러와 메모리 장치 사이에서의 교환을 도해하는 타이밍도이다.
도 7은 실시예에 따른 표적화된 메모리 리프레시를 수행하기 위한 컴퓨팅 시스템의 요소들을 도해하는 블록도이다.
도 8은 실시예에 따른 표적화된 메모리 리프레시를 수행하기 위한 모바일 장치의 요소들을 도해하는 블록도이다.
본 명세서에서 논의되는 실시예들은 메모리 장치에서 메모리의 행에 특정적인 표적화된 리프레시(targeted refresh)를 용이하게 하기 위한 기술 및/또는 메커니즘들을 여러가지로 제공한다. 리프레시될 행은, 예를 들어 인접한 타깃 행에서의 행 해머링의 희생자가 될 위험에 있을 수 있다. 실시예에서, DRAM 또는 기타 메모리 장치는 특정 타깃 행이 행 해머링을 겪는다는 표시 - 예로, 그에 결합되는 메모리 컨트롤러로부터 수신됨- 를 검출한다.
그러한 표시에 응답하여, 메모리 장치는 예상된 미래의 - 그렇지만 실시예에서는 아직 수신되지 않은- 명령이 표적화된 행 리프레시를 구현하도록 하나 이상의 동작들을 수행하기 위한 준비를 용이하게 하는 모드에서 동작할 수 있다. 모드에서 동작하는 동안, 메모리 장치는 타깃 행 및 타깃 행에 물리적으로 인접한 하나 이상의 희생 행들을 포함하는 특정 뱅크를 추적할 수 있다. 모드에 있는 동안, 그러나 표적화된 행 리프레시를 위한 준비들이 시작한 후, 메모리 장치는 타깃 행과 희생 행(들)을 포함하지 않는 메모리 장치의 또 다른 뱅크 또는 뱅크들에의 액세스 - 예를 들어, 판독 액세스, 기입 액세스, 기타 등등 - 을 지원할 수 있다. 실시예에서, 메모리 장치는 검출된 해머 이벤트와 연관되는 모든 예상된 표적화된 행 리프레시들이 수행되었다는 표시 후에 자동으로 이 모드에서 탈출한다.
도 1은 실시예에 따른 표적화된 행 리프레시를 구현하기 위한 시스템(100)의 요소들을 도해한다. 시스템(100)은 메모리 컨트롤러(120)에 결합되는 메모리 장치(110)를 포함할 수 있다. 메모리 장치(110)는 메모리 셀들의 인접한 행들을 가지는 임의의 다양한 유형의 메모리 기술을 포함할 수 있는데, 데이터는 워드라인 또는 등가물을 통해 액세스 가능하다. 일 실시예에서, 메모리 장치(110)는 DRAM(dynamic random access memory) 기술을 포함한다. 메모리 장치(110)는 시스템(100)의 더 큰 메모리 장치(도시 생략) 내의 집적 회로 패키지일 수 있다. 예를 들어, 메모리 장치(110)는 DIMM(dual in-line memory module)과 같은 메모리 모듈의 DRAM 장치일 수 있다.
메모리 장치(110)는 메모리 리소스들(140)을 포함할 수 있고, 이 메모리 리소스들은 메모리의 하나 이상의 논리적 및/또는 물리적 그룹들을 나타낸다. 메모리의 하나의 그러한 그룹화의 예는 메모리 리소스들(140)의 뱅크(150)이다. 뱅크(150)는 행들 및 열들로 배열된 저장 장치 요소들의 어레이를 포함할 수 있다. 제한을 위한 것이 아니라 예를 들기 위해서, 뱅크(150)는 행(112) 및 행(112)에 물리적으로 인접한 행들(114, 116) 중 하나 또는 양쪽을 포함할 수 있다. 주어진 뱅크의 행들 및 열들의 수가 동일해야 할 어떤 필요도 없지만, 실제로 이들은 전형적으로 동일하지 않다.
실시예에서, 메모리 리소스들(140)은 뱅크(150)를 포함하는 복수의 뱅크를 포함한다. 그런 복수의 뱅크 중 일부 또는 모든 것은, 예를 들어 메모리 장치(110)의 단일 집적 회로 칩(도시 생략)상에 배치될 수 있다. 실시예에서, 복수의 뱅크는 집적 회로 패키지의 뱅크들로 구성되는데, 예를 들어 뱅크들이 IC 칩 적층의 상이한 칩들상에 여기저기 상주하는 3D 적층 메모리 장치로 구성된다.
메모리 장치(110)는 적어도 부분적으로 메모리 리소스들(140)에의 액세스 - 예를 들어, 메모리 컨트롤러(120)로부터의 하나 이상의 명령들을 서비스하기 위해 제공된다면 그런 액세스 - 를 용이하게 하기 위한 액세스 로직(170)을 포함할 수 있다. 액세스 로직(170)은 종래의 기술에 따라 - 예를 들어 액세스 로직(170)의 기능성이 본 명세서에서 논의되는 부가적 기능성으로 그런 종래의 기술들을 보완하는 경우에- 리소스 액세스를 제공하는 메모리 장치(110)의 로직을 포함하거나, 이것과 연계하여 동작할 수 있다. 제한을 위한 것이 아니라 예를 들기 위해서, 액세스 로직(170)은 열 로직(142) 및 행 로직(144)을 포함하거나 이것에 결합할 수 있는데, 이 로직들은 뱅크(150) 내의 적절한 메모리 로케이션에 액세스 명령어를 디코딩하는데 사용된다. 열 로직(142) 및/또는 행 로직(144)은 메모리 리소스들(140) 중 하나 이상의 다른 뱅크들에 액세스하기 위한 기능성을 더 제공할 수 있다.
메모리 컨트롤러(120)는 명령 버스(예를 들어, 명령/주소(C/A) 버스)에 걸쳐서 명령들 또는 명령어들을 메모리 장치(110)에 보낼 수 있고, 이것들은 이후 메모리 장치(110)에 의해 해석된다. 메모리 장치(110)는 메모리 내에서의 다양한 액세스 기능들을 수행하기 위해 명령 정보를 디코딩할 수 있고, 열 로직(142) 및 행 로직(144)을 통해 주소 정보를 디코딩할 수 있다. 로직은 열 주소 스트로브 또는 신호(CAS) 및 행 어드레스 스트로브 또는 신호(RAS)의 조합으로 메모리의 특정 로케이션에 액세스할 수 있다. 메모리의 행들은 알려진 메모리 아키텍처들 또는 이들의 파생물들에 따라 구현될 수 있다. 간단히 말해, 메모리의 한 행은 열 로직(142)에 의해 발생되는 CAS에 의해 식별되는 대로의, 메모리 셀들의 하나 이상의 어드레싱 가능한 열들을 포함한다. 행들은 각각 행 로직(144)에 의해 발생되는 RAS를 통해 여러가지로 어드레싱 가능하다.
메모리 리소스들(140)은 메모리 장치(100)의 몇몇 동작 동안 시간 윈도 내에서 반복된 액세스의 타깃들인 하나 이상의 행들을 포함할 수 있다. 그러한 한 행은 행 해머 상태를 겪을 수 있다. 대다수의 최근의 메모리 장치들에서, 반도체 레이아웃의 아키텍처는 하나 이상의 물리적으로 인접한 행들이 손상될 위험에 빠지도록 야기한다. 행 해머 상태로 인해 손상될 위험에 처한 행 또는 행들은 희생 행들로서 본 명세서에서 지칭된다. 시스템(100)의 동작 동안의 주어진 시간에, 메모리 리소스들(140)은 해머링을 겪거나 또는 주어진 기간 내에 반복적으로 액세스되는 메모리의 행인, 뱅크(150)의 타깃 행(112)을 포함할 수 있다. 타깃 행(112)은 행 해머 이벤트의 타깃이다. 타깃 행(112)의 행 해머로 인해 손상될 위험에 처한 하나 이상의 행들이 뱅크(150)의 희생 행(114) 및 희생 행(116)으로서 도해되어 있다. 희생 행들(114, 116) 중 어느 하나 또는 둘 모두가 메모리 장치(110)의 물리적 레이아웃에 의존하여 위험에 처할 수 있다.
상이한 메모리 장치 제조업체들이 장치들의 메모리 리소스들을 활용하기 위해 상이한 로직 및 아키텍처들을 사용한다는 것을 이해할 것이다. 예를 들어, 상이한 메모리 장치 제조업체들은 호스트 프로세서에서 사용되는 논리적 메모리 주소들과 메모리 장치(110) 내부에서 사용되는 물리적 메모리 주소들 간에 매핑하기 위해 상이한 오프셋들을 사용할 수 있다. 일 실시예에서, 메모리 컨트롤러(120)는 시스템(100)의 호스트 프로세서(도시 생략)에 의해 이용되는 것과 동일한 논리적 메모리 주소들을 활용한다. 따라서, 일 실시예에서, 메모리 컨트롤러(120)는 특정 행을 표시하는 행 어드레스를 메모리 장치(110)에 제공할 수 있다. 메모리 컨트롤러(120)는 자신이 메모리 장치(110)에 발행하는 명령과 연계하여 및/또는 그 일부로서 행 주소를 표시할 수 있다.
그러나, 소정 응용들에서, 메모리 컨트롤러(120)는 타깃 행(112)의 물리적 주소, 및/또는 예를 들어 타깃 행(112)과 물리적으로 인접한 희생 행들(114, 116) 중 하나 또는 각각과의 사이의 주소 오프셋을 기술하는 정보에 대한 액세스를 갖지 않을 수 있다. 더욱이, 희생 행(114) 또는 희생 행(116)의 주소를 특정하는 메모리 컨트롤러(120)가 없는 경우에, 메모리 장치(110)는 희생 행(114) 또는 희생 행(116)이 타깃 행(112)의 해머링을 해결하기 위한 표적화된 리프레시의 타깃이 되는지를 식별하기 위한 로직을 포함하지 않을 수 있다.
실시예에서, 메모리 컨트롤러(120)는 행 해머 이벤트를 검출한 것에 응답하여 메모리 장치(110)로 하여금 각각이 제각기 행에 대한 것인 하나 이상의 표적화된 리프레시를 수행하도록 야기하기 위한 하나 이상의 명령들(122)을 발생한다. 일 실시예에서, 하나 이상의 명령들(122)은 메모리 리소스들(140)의 특정 행을 리프레시하기 위한 명령 또는 명령들의 시퀀스를 포함한다. 예를 들어, 일 실시예에서 그러한 시퀀스는 잠재적 희생 행의 활성화를 특정하는 활성화 명령과, 이것에 이어지는 해당 동일 잠재적 희생 행의 프리차지 명령을 포함할 수 있다. 명시적으로 그러한 잠재적 희생 행을 특정하는 다양한 부가적 또는 대안적 명령들 중 임의의 것이 상이한 실시예들에 따라 하나 이상의 명령들(122)에 포함될 수 있다.
검출기(130)는 시스템(100)이 행 해머 이벤트를 검출할 수 있게 하는 하드웨어 및/또는 소프트웨어 또는 다른 로직을 나타낸다. 행 해머 상태를 검출하기 위해 이용되는 메커니즘 또는 메커니즘들은 소정 실시예들에만 제한되지는 않을 것이다. 실시예에서, 검출기(130)는 언제 타깃 행(112)이 임계값 내에서 반복된 액세스들을 경험하는지를 결정한다. 검출기(130)는 메모리 장치(110), 메모리 컨트롤러(120)에 있는, 및/또는 메모리 장치(110)와 메모리 컨트롤러(120) 중 한 쪽에 또는 양쪽에 대해 외부에 있는 하드웨어 및/또는 로직을 포함할 수 있다.
검출기(130)의 메커니즘들은, 예를 들어 행이 액세스되는 횟수를 결정할뿐만이 아니라, 액세스들이 일어나는 기간을 결정하는 어떤 방식을 포함할 수 있다. 행 해머 이벤트는 단순히 몇 번이나 행이 액세스되는지에 대한 것뿐만 아니라, 주어진 기간 내에 몇 번이나 액세스되는지에 대한 것일 수 있다. 일단 행이 리프레시되면, 데이터 손상을 야기할 수 있는 상태들이 극복될 수 있다. 따라서, 모니터링을 위한 기간이, 실시예에서, 적어도 부분적으로 리프레시 레이트(refresh rate)에 기초해야 할 것이다. 그렇지 않았더라면 데이터 손상의 원인이 되었을 상태들을 극복하기 위한 하나 이상의 명령들(122)의 교환은 리프레시 주기상에서 주기적으로 일어날 수 있는 정상 스케줄링된 리프레시 이벤트 사이 내에서 일어날 수 있다.
메모리 장치(110)는 표적화된 리프레시의 성능을 용이하게 하는 하나 이상의 동작들을 수행하기 위한 RH(row hammer) 응답 로직(160)을 더 포함할 수 있다. 검출기(130)가 행 해머 이벤트의 표시를 검출한 것에 응답하여, 메모리 장치(110)는 메모리 장치(110)가 하나 이상의 명령들(122)의 일부 또는 전부를 서비스하는 것을 준비하기 위한 모드에서 동작하도록 구성될 수 있다. 예를 들어, 그러한 모드에서 동작하는 메모리 장치(110)의 구성에 기초하여, RH 응답 로직(160)은 각각이 제각기 희생 행- 예를 들어, 희생 행들(114, 116)의 제각기 것- 에 대한 것인 하나 이상의 표적화된 리프레시들의 이후의 성능을 용이하게 하는 하나 이상의 동작들을 수행할 수 있다. 실시예에서, 하나 이상의 동작들은 메모리 장치(110)가 하나 이상의 명령들(122) 중 일부, 또는 임의의 것을 수신하기 전에 RH 응답 로직(160)에 의해 수행된다.
RH 응답 로직(160)에 의해 수행되는 하나 이상의 동작들은 예를 들어, 표적화된 행 리프레시를 구현하는 동작들과 간섭하거나, 이것을 지연시키거나, 또는 다른 식으로 영향을 미칠 수 있는 메모리 리소스들(140)에 대한 액세스들 중 하나 이상의 유형들을 금지하기 위한 -예로 액세스 로직(170)에서의- 활성화 회로를 포함한다. 제한을 위한 것이 아니라 예를 들기 위해서, RH 응답 로직(160)은 뱅크(150)에의 판독 액세스 및/또는 기입 액세스가 적어도 일시적으로 금지될 것임을 시그널링할 수 있다.
대안적으로 또는 덧붙여, RH 응답 로직(160)에 의해 수행되는 하나 이상의 명령들은 해머링되고 있는 타깃 행과 연관되는 희생 행(또는 희생 행들)에 대한 주소 정보를 결정하는 것을 포함할 수 있다. 그와 같은 주소 정보를 결정하는 것은 검출된 행 해머 이벤트에 대한 희생 행에 대응하는 것으로서의 주소, 주소 오프셋, 주소 매핑 및/또는 그와 유사한 것을 식별하는 결과를 발생하기 위해 탐색 또는 계산을 수행하는 것을 포함할 수 있다. 그러한 결과는 메모리 장치(110)가 표적화된 행 리프레시를 용이하게 하기 위해 사용을 트리거링할 특정 명령을 수신하기 전에 그러한 사용에 대해 이용 가능할 수 있다.
메모리 장치(110)가 그러한 모드에서 동작하도록 구성되는 동안 - 예를 들어, 뱅크(150)에서의 행의 표적화된 리프레시를 준비하는 동작들 동안에 또는 그 후에, 그렇지만 메모리 컨트롤러(120)가 표적화된 리프레시를 후속적으로 트리거링하기 전에-, 메모리 장치(110)는 뱅크(150) 이외의 메모리 리소스들(140) 중 하나 이상의 뱅크들(도시 생략)에 대한 액세스를 지원할 수 있다. 예를 들어, 액세스 로직(170)은 뱅크(150)에의 판독 액세스 및/또는 기입 액세스를 선택적으로 차단하지만, 메모리 리소스들(140)의 또 다른 뱅크 또는 뱅크들에의 그와 같은 판독 액세스 및/또는 기입 액세스를 허용하도록 구성될 수 있다.
도 2는 표적화된 행 리프레시를 준비하는 동작들을 수행하기 위한 실시예에 따른 시스템(200)의 요소들을 도해한다. 시스템(200)은 메모리 컨트롤러(220)를 통해 호스트 프로세서(240)에 결합되는 메모리 장치를 포함할 수 있고, 또한 도 1의 시스템(100)에 따른 시스템의 한 예일 수 있다. 제한을 위한 것이 아니라 예를 들기 위해서, 시스템(200)은 메모리 컨트롤러(220)에 결합되는 메모리 장치 DRAM(210)을 포함한다. 메모리 컨트롤러(220)는 다음 차례로 호스트 프로세서(240)에 결합된다.
호스트 프로세서(240)는 임의의 유형의 처리 유닛, 프로세서, 또는 마이크로 컨트롤러일 수 있다. 호스트 프로세서(240)는 시스템(200)에서 동작들의 주요 수행을 수행할 수 있다. 실시예에서, 호스트 프로세서(240)에 의해 실행되는 동작들의 일부 또는 전부는 DRAM(210)에 저장되는 명령어들 및/또는 데이터로부터 유래한다. DRAM(210)은 본 명세서에서 기술되는 다양한 실시예들 중 임의의 것에 따른 메모리 장치일 수 있다. DRAM(210)은, 예를 들어 메모리 리소스들(140)의 특징들 중 일부 또는 전부를 포함하는 메모리 리소스들(214)을 포함할 수 있다. 일 실시예에서, DRAM(210)은 장치에 대한 전력이 중단되는 경우 그 내용이 비결정론적이 되는 휘발성 메모리 또는 메모리 장치이다. 따라서, 휘발성 메모리는 데이터가 상실되거나 손상되는 것을 막기 위해 그 자신이 메모리 셀들을 리프레시하도록 허용하는 정규 전원을 필요로 한다.
DRAM(210)은 메모리 컨트롤러(220)의 대응하는 하드웨어 커넥터들(도시 생략)과 인터페이싱하는 하드웨어 커넥터들(도시 생략)을 포함할 수 있다. 호스트 프로세서(240)로부터의 메모리 액세스는 전형적으로 메모리 컨트롤러(220)을 통과한다. 일 실시예에서, 메모리 컨트롤러(220)는 호스트 프로세서(240)의 일부이다. 대안의 실시예에서, 메모리 컨트롤러는 호스트 프로세서(240)가 그 부분이 되는 하드웨어 플랫폼에 대한 전력 및 인터페이스 로직을 위한 인프라를 제공하는 지원 "칩셋" 또는 하드웨어 로직의 일부이다.
소정 실시예들은 메모리 컨트롤러(220)의 특징들 중 일부 또는 전부를 포함하는 메모리 컨트롤러 내에서 그 전체가 구현된다. 앞서 언급한 바와 같이, 검출기는 메모리 컨트롤러(220)가 행 해머 상태를 식별할 수 있게 하여 표적화된 리프레시를 구현하기 위한 하나 이상의 명령들로 행 해머 상태에 응답할 수 있게 할 수 있다. 검출 로직(230)은 메모리 컨트롤러(220)의 일부인 것으로서 예시되고, 시스템(200)에서 행 해머링을 검출하는 데에 필요한 로직의 일부 또는 전부를 나타낸다. 메모리 컨트롤러(220)는 또한 명령 로직(235)을 포함할 수 있고, 이 명령 로직은 메모리 컨트롤러(220)가 DRAM(210)에의 메모리 액세스를 관리하는 자신의 기능들을 수행하기 위한 하드웨어, 소프트웨어 또는 기타 로직을 나타낸다.
DRAM(210)은 표적화된 행 리프레시의 예상된 미래 구현을 준비하기 위해 하나 이상의 동작들을 수행하기 위한, RH 응답 로직(160)의 것과 같은 로직(도시 생략)을 포함할 수 있다. 로직(230)이 행 해머 이벤트의 표시를 검출한 것에 응답하여, 명령 로직(235)은 DRAM(210)의 특정 동작 모드를 구성하기 위한 하나 이상의 명령들을 보낼 수 있다. 그렇게 구성되는 것에 응답하여, DRAM(210)은 적어도 부분적으로 표적화된 리프레시의 수행을 위해 준비할 수 있다 - 예로, 그와 같은 준비들은 명령 로직(235)이 표적화된 리프레시를 수행하기 위해 후속적으로 DRAM(210)을 트리거링하기 전에 수행된다.
DRAM(210)이 이 모드에서 동작하도록 구성되는 동안, 명령 로직(235)은 메모리 리소스들(214)의 특정 뱅크에 액세스하기 위한 명령을 DRAM(210)에 보낼 수 있다. 표적화된 행 리프레시를 준비하는 하나 이상의 동작들 후에, 그렇지만 메모리 컨트롤러가 DRAM(210)으로 하여금 표적화된 행 리프레시를 수행하도록 트리거링하기 전에, DRAM(210)은 이 요청을 서비스할 수 있다. 실시예에서, 이 요청을 서비스하는 것은 표적화된 행 리프레시에 의해 액세스될 뱅크 이외의 뱅크의 액세스 - 예로, 판독 액세스 및/또는 기입 액세스를 포함함- 을 수행하는 것을 포함한다.
일 실시예에 따른 예시된 시나리오에서, 메모리 리소스들(214)은 복수의 뱅크(250a,...,250n)를 포함하는데, 뱅크(250a)는 행(252) 및 행(252)에 물리적으로 인접한 적어도 하나의 다른 행 - 행들(254, 256)에 의해 예시됨 - 을 포함한다. 시스템(200)의 동작 동안의 어떤 시점에서, 검출 로직(230)은 행(252)이 희생 행들(254, 256) 중 어느 하나 또는 둘 모두에서 데이터 무결성에 위협을 가하는 행 해머링의 타깃이라는 표시를 수신할 수 있다. 검출 로직(230)이 타깃 행(252)의 해머링을 검출한 것에 응답하여, 명령 로직(235)은 희생 행들(254, 256) 중 어느 것이든 이것의 미래 표적화된 리프레시를 용이하게 하기 위한 모드에 DRAM(210)을 놓기 위한 명령 - 예로 MRS(mode register set) 명령- 을 보낼 수 있다.
그러한 모드에 놓인 것에 응답하여, DRAM(210)은 예상된 미래의 표적화된 행 리프레시를 위해 적어도 부분적으로 준비할 수 있다 - 예를 들어, 그와 같은 준비들은 메모리 컨트롤러(220)가 희생 행에 어드레싱된 또는 다른 경우에는 이것을 표적으로 하는 명령을 DRAM(210)에 후속적으로 보냄-. 모드에 설정되는 DRAM(210)과 표적화된 리프레시를 수행하는 DRAM(210)의 트리거링 사이의 시간에서, 메모리 컨트롤러는 뱅크(250n)와 같은, 메모리 리소스들(214)의 또 다른 뱅크에 액세스하기 위한 하나 이상의 명령들을 보낼 수 있다. DRAM(210)은 메모리 컨트롤러(220)가 희생 행(254)의 (또는 희생 행(256)의) 표적화된 리프레시를 트리거링하기 전에 명령을 서비스할 수 있다
도 3은 실시예에 따라 메모리 장치를 제어하기 위한 방법 300의 요소들을 설명한다. 방법 300은 예를 들어 메모리 컨트롤러(220)의 특징들 중 일부 또는 전부를 포함하는 메모리 컨트롤러에 의해 수행될 수 있다. 실시예에서, 방법 300은 메모리 장치(110)와 같은 메모리 장치를 제어하기 위해 수행되는데, 메모리 장치는 제 1 뱅크 및 제2 뱅크를 포함하고, 제1 뱅크는 제1 행 및 제1 행에 물리적으로 인접한 제2 행을 포함한다. 실시예에서, 메모리 장치의 집적 회로 칩은 제1 뱅크 및 제2 뱅크의 양쪽을 포함한다.
방법 300은, 310에서, 메모리 장치의 제1 행에 대한 반복된 액세스가 임계값을 초과한다는 표시를 수신하는 단계를 포함할 수 있다. 이 표시는 호스트로부터의 명령, 메모리 장치로부터의 제어 신호, 메모리 컨트롤러의 검출 로직과 명령 로직 사이에 교환되는 신호, 및/또는 그와 유사한 것을 포함하지만 이것들에만 제한되지는 않는, 행 해머 이벤트의 다양한 표시(indicia) 중 임의의 것을 포함할 수 있다. 제한을 위한 것이 아니라 예를 들기 위해서, 메모리 컨트롤러의 검출 로직은 제1 행의 액세스들의 카운트 및/또는 그와 같은 액세스들이 그 동안에 걸쳐 일어나는 시간량을 유지하거나 다른 식으로 계속 추적한다. 주어진 시간에서 - 예를 들어, 복수의 스케줄링된 구간 중 하나에서- 검출 로직은 액세스들의 현재 카운트를 임계값 수치와 비교할 수 있다. 비교에 기초하여, 메모리 컨트롤러의 검출 로직은 임계값이 초과되었는지를 식별할 수 있다. 대안적으로, 메모리 장치는 이 검출 로직 또는 기타 그런 검출 로직을 포함할 수 있는데, 메모리 장치는 제1 행에의 액세스들의 임계값 수치가 초과된 것을 메모리 컨트롤러에 통신한다. 소정 실시예들은 310에서 수신되는 표시가 그에 의해 발생될 수 있는 특정 메커니즘에만 제한되지는 않는다.
실시예에서, 방법 300은, 320에서, 310에서 수신된 표시에 응답하여 메모리 장치를 제1 모드에서 동작하도록 구성하는 단계를 포함한다. 제1 모드에 기초하여, 메모리 장치는 제2 행의 표적화된 리프레시를 위한 준비로서 하나 이상의 동작들을 수행할 수 있다. 제한이 아니라 예를 들기 위해, 메모리 컨트롤러의 명령 로직은 메모리 장치의 하나 이상의 모드 레지스터들에 구성 정보를 기입하기 위한 MRS 명령을 보낼 수 있다.
그와 같은 구성 정보는 동작 모드를 인에이블하기 위한 하나 이상의 비트 값들을 포함할 수 있다. 실시예에서, 320에서의 구성은 표시된 행 해머링의 타깃인 뱅크 -예를 들어, 제1 뱅크- 의 식별자를 모드 레지스터에 기입하는 것을 포함한다. 간략화를 위해, 용어 "참조 뱅크(reference bank)"가 행 해머링의 특정 인스턴스에 종속되고 있는 뱅크를 표시하기 위해 본 명세서에서 사용된다. 참조 뱅크의 식별자는, 예를 들어, MRS 명령, 그러한 MRS 명령에 후속하는 다음 명령에서, 또는 메모리 장치가 320에서 모드 세트의 인스턴스와 연관되는 것으로서 인식하도록 구성되는 몇몇 기타 시그널링에서 메모리 장치에 제공될 수 있다.
방법 300은, 330에서, 제1 명령을 전송하는 단계를 더 포함할 수 있는데, 메모리 장치는 하나 이상의 동작들의 수행 후에 제1 명령을 서비스하기 위해 제2 뱅크에 액세스한다. 제1 명령을 서비스하기 위한 제2 뱅크에의 액세스는 메모리 장치가 제1 모드에서 동작하도록 구성되는 동안에 또한 생긴다. 실시예에서, 제1 명령은 제1 명령이 서비스되는 시점에 메모리 장치가 제1 뱅크에 대해서가 아니라 제2 뱅크에 대해 제공하는 일 유형의 액세스 - 예를 들어 판독 액세스 및/또는 기입 액세스를 포함함- 을 위한 것이다. 제1 뱅크에 대한 액세스의 그와 같은 선택적 제한은 320에서 구성되는 메모리 장치의 모드에 기초할 수 있다.
실시예에서, 방법 300은, 340에서, 제1 명령이 전송된 후 제2 명령을 메모리 장치에 전송하는 단계를 더 포함하는데, 메모리 장치는 제2 명령에 응답하여 제2 행의 표적화된 리프레시를 수행한다. 제2 명령은, 예를 들어, 제2 행의 활성화를 특정하는 활성화 명령 및 제2 행에 대한 프리차지 명령 중 하나를 포함할 수 있다.
도 4는 실시예에 따라 표적화된 행 리프레시를 수행하기 위한 메모리 장치(400)의 요소들을 도해한다. 메모리 장치(400)는 예를 들어 메모리 장치(110)의 특징들 중 일부 또는 전부를 포함할 수 있다.
메모리 장치(400)는 복수의 뱅크(470a,...,470n)를 포함하는 메모리 리소스들(460)을 포함할 수 있다. 메모리 리소스들(460) 중 둘 이상의 뱅크들 - 예로, 뱅크들(470a, 470n)을 포함함- 은 각각 메모리 장치(400)의 단일 집적 회로 칩에 포함될 수 있다. 실시예에서, 뱅크(470a)는 행(472), 및 각각이 타깃 행(472)에 물리적으로 인접하는 예시된 행들(474, 476)에 의해 표현되는 하나 이상의 다른 행들을 포함한다. 일 실시예에 따른 예시된 시나리오에서, 메모리 리소스들(460) 중 일부 행 - 예를 들어, 행(472)- 은 하나 이상의 인접 행들의 데이터 무결성에 위험을 제기하는 행 해머링에 종속될 수 있다. 그러한 시나리오에서, 행(472)은 타깃 행으로 간주할 수 있고 인접 행들(474, 476) 중 하나 또는 각각은 희생 행이라고 간주할 수 있다.
메모리 장치(400)는, 행 해머 이벤트의 검출에 응답하여, 메모리 장치를 제1 모드에서 동작하도록 구성하는 검출 로직(410)을 더 포함할 수 있다. 제한을 위한 것이 아니라 예를 들기 위해서, 검출 로직(410)은 타깃 행(472)에의 반복된 액세스가 임계값을 초과한다는 표시를 수신할 수 있다. 표시는, 예를 들어, 메모리 장치(400)가 메모리 컨트롤러(도시 생략)로부터 수신하는 MRS 명령을 포함할 수 있다. 메모리 장치(400)를 구성하는 것은, 예를 들어, 검출 로직(410)이 제1 모드의 인에이블먼트(enablement)를 특정하기 위해 모드 레지스터(420)에 구성 정보를 기입하는 것을 포함할 수 있다. 대안적으로 또는 부가적으로, 검출 로직(410)은 하나 이상의 예상된 미래의 표적화된 행 리프레시를 위한 참조 뱅크인 것으로서 뱅크(470a)를 식별하기 위한 정보를 모드 레지스터(420)에 저장할 수 있다. 메모리 장치(400)는 제1 모드에 기초하여 동작하기 위한 응답 로직(430) - 예를 들어, RH 응답 로직(160)의 특징들의 일부 또는 전부를 포함함- 을 더 포함할 수 있다. 실시예에서, 그와 같은 동작은 응답 로직(430)이, 타깃 행(472)의 표시된 해머링에 응답하여, 희생 행(474)의 표적화된 리프레시 및/또는 희생 행(476)의 표적화된 리프레시를 준비하는 것을 지원하는 하나 이상의 동작들을 수행하는 것을 포함한다.
제한을 위한 것이 아니라 예를 들기 위해서, 응답 로직(430)은 그렇지 않았더라면 표적화된 행 리프레시를 수행하는 것을 방해하였거나 또는 이를 수행하는 서비스에 있지 않은 하나 이상의 유형들의 액세스로부터 뱅크(470a)를 로크(lock)하기 위한 동작들을 수행할 수 있다. 대안적으로 또는 부가하여, 응답 로직(430)은, 예를 들어 식별된 타깃 행(472)의 주소에 기초하여 희생 행에 대한 주소 정보를 탐색하고, 이를 계산하고 및/또는 다른 경우에는 식별할 수 있다. 실시예에서, 메모리 장치(400)는 그와 같은 주소 정보를 식별하는데 있어서의 사용을 위해 주소 맵(400)을 포함하거나 또는 다른 경우에는 그에 대한 액세스를 갖는다. 예를 들어, 응답 로직(430)은 물리적으로 인접한 행들 사이의 논리적 어드레싱에서의 오프셋, 메모리에서의 여분 행에의 논리 주소의 할당 및/또는 희생 행(474)의 물리적 주소 및/또는 희생 행(476)의 물리적 주소를 결정하기 위한 임의의 기타 그와 같은 정보를 식별하기 위해 주소 맵(440)에서 참조 정보의 룩업을 수행할 수 있다.
메모리 장치(400)는 하나 이상의 동작들의 수행 후에 제1 명령을 서비스하기 위해 액세스 로직(450)을 더 포함할 수 있는데, 메모리 장치(400)는 메모리 컨트롤러로부터 제1 명령을 수신한다. 제1 명령은, 예를 들어 뱅크 470 n의 하나 이상의 행들에 액세스하기 위한 기입 명령, 판독 명령, 또는 기타 그와 같은 명령을 포함할 수 있다. 제1 명령을 서비스하는 것은 메모리 장치(400)가 제1 모드에서 동작하도록 구성되는 동안 액세스 로직(450)이 뱅크(470n)에 액세스하는 것을 포함할 수 있다. 실시예에서, 액세스 로직(450)은, 메모리 장치가 제1 명령 후에 메모리 컨트롤러로부터 수신한 제2 명령에 응답하여, 뱅크(470a)의 희생 행 - 예를 들어, 하나의 희생 행 또는 희생 행들(474, 476)- 의 표적화된 리프레시를 더 수행한다.
도 5는 실시예에 따라 메모리 장치를 작동시키기 위한 방법 500의 요소들을 도해한다. 방법 500은, 예를 들어 메모리 장치(110)의 특징들 중 일부 또는 전부를 포함하는 메모리 장치에 의해 수행될 수 있다.
실시예에서, 방법 500은, 510에서, 메모리 장치를 제1 모드에서 동작하도록 구성하는 것을 포함한다. 메모리 장치는 제1 뱅크 및 제2 뱅크를 포함할 수 있는데, 제1 뱅크는 제1 행 및 제1 행에 물리적으로 인접한 제2 행을 포함한다. 실시예에서, 메모리 장치의 집적 회로 칩은 제1 뱅크 및 제2 뱅크를 포함한다. 510에서의 구성은 제1 뱅크의 일부 행 - 예를 들어, 제1 행 - 에의 반복된 액세스가 임계값을 초과한다는 표시에 응답하는 것일 수 있다.
구성된 제1 모드에 기초하여, 방법 500은, 520에서, 제2 행의 표적화된 리프레시를 준비하여 하나 이상의 동작들을 수행하는 것을 더 포함할 수 있는데, 하나 이상의 동작들은 표시에 응답한 것이다. 하나 이상의 동작들은, 예를 들어, 표적화된 리프레시를 위한 액세스 이외의 제1 뱅크에 대한 액세스를 제한하기 위한 활성화 로직을 포함할 수 있다. 대안적으로 또는 덧붙여, 하나 이상의 동작들은 제2 행에 대응하는 주소 정보를 결정하는 것을 포함할 수 있다. 제한을 위한 것이 아니라 예를 들기 위해서, 그와 같은 주소 정보를 결정하는 것은 주소 오프셋, 여분 행 주소 및/또는 그와 유사한 것을 결정하기 위해 주소 맵 정보에 액세스하는 것을 포함할 수 있다. 주소 맵 정보는, 예를 들어, 메모리 장치의 물리적으로 인접한 행들 사이의 오프셋을 특정할 수 있다.
520에서의 하나 이상의 동작들의 수행 후에, 방법 500은, 530에서, 메모리 장치가 제1 모드에서 동작하도록 구성되는 동안 제2 뱅크에 액세스하는 것을 포함하는, 메모리 컨트롤러로부터의 제1 명령을 서비스하는 것을 더 포함할 수 있다. 실시예에서, 방법 500은, 540에서, 제2 행의 표적화된 리프레시를 수행하는 것을 더 포함한다. 540에서의 표적화된 행 리프레시의 수행은 제1 명령 후에 메모리 컨트롤러로부터 메모리 장치에 의해 수신된 제2 명령에 응답한 것일 수 있다. 실시예에서, 방법 500은 메모리 장치가 설정되는 모드에 뒤이은 제1 뱅크에 대한 액세스들의 카운트를 유지하는 것을 더 포함한다. 예를 들어, 응답 로직(430)의 것과 같은 회로는, 제1 행의 해머링과 연관되는 모든 예상된 표적화된 행 리프레시들이 완료되었는지를 계속 추적하기 위해 그와 같은 카운트를 유지할 수 있다. 카운트가 임계값에 도달한 것에 응답하여 - 모든 희생 행들이 리프레시되었다는 것을 표시함 - 메모리 장치는 모드에 따른 동작을 중단시키기 위해 자동으로 그 자체를 재구성할 수 있다.
도 6은 실시예에 따라 메모리 컨트롤러로부터 메모리 장치로의 명령들의 교환을 도해하는 타이밍도 600이다. 타이밍도 600은, 예를 들어 메모리 컨트롤러(120)로부터 메모리 장치(110)로의 교환을 나타낼 수 있다.
타이밍도 600에서, PRE All(610)은 미래의 표적화된 행 리프레시를 준비하기 위한 모드의 인에이블먼트 전에 메모리 장치의 모든 뱅크들을 프리차지하기 위한 명령을 나타낸다. MRS TRR 인에이블(620)은 메모리 장치를 그러한 모드에 두기 위한 모드 레지스터 세트 명령을 나타낸다. 제한을 위한 것이 아니라 예를 들기 위해서, MRS TRR엔에이블(620)은 메모리 장치의 모드 레지스터 MR2에 모드의 활성화 상태를 특정하기 위한 비트 A11을 설정할 수 있다. MR2 (또는 기타 그와 같은 모드 레지스터)에서의 정보의 배치는, 예를 들어 DDR3, DDR4 또는 JEDEC(Joint Electron Devices Engineering Council)의 다른 그와 같은 표준 중 하나 또는 그 이상과 호환되는 동기식 DRAM(SDRAM) 표준에서 제시될 수 있다. MRS TRR 인에이블(620)은 모드의 현재 인스턴스에 대한 참조 뱅크인 것으로서 특정 뱅크를 특정하기 위해 정보를, 예를 들어 MR2의 비트들 A8 및 A2:A0에 기입할 수 있다. 대안 실시예에서, 참조 뱅크는 MRS TRR 인에이블(620)에 바로 후속하는 또 다른 명령 - 예를 들어, 활성화 명령 - 과 연관되는 주소에 의해 메모리 장치에 식별된다.
타이밍도 600의 예시적 교환에서, 그러한 후속 명령은 Act B0 TR(n)(630)에 의해 표현되는데, 이것은 참조 뱅크 B0에서 타깃 행 n을 활성화한다. 실시예에서, 메모리 장치는 Act B0 TR(n)(630)에 응답하여 뱅크 B0가 참조 뱅크인 것과 또한 B0의 행 n이 해머링되고 있는 행이라는 것을 검출한다. Act B0 TR(n)(630)은, 예를 들어, 임의의 모드 레지스터 설정 명령을 처리하기 위해 필요한 지연 tMOD 후에 제공될 수 있다.
실시예에서, MRS TRR 인에이블(620)은, Act B0 TR(n)(630)과 조합되어, 메모리 장치로 하여금 참조 뱅크 B0의 행 n에 물리적으로 인접한 희생 행의 예상된 미래의 표적화된 행 리프레시를 위한 준비로서 하나 이상의 동작들을 수행하게 야기한다. 하나 이상의 동작들의 수행을 허용하기 위해, Act B0 TR(n)(630)을 수신하는 메모리 장치와 몇몇 다음 메모리 액세스 명령을 수신하는 메모리 장치 사이에 몇몇 지연이 요구될 수 있다. 그러한 지연은, 예를 들어, 적어도 (1.5)(tRAS)와 동등할 수 있는데, tRAS는 행 활성 시간 파라미터이다. 실시예에서, tRAS는 50 ns 내지 70 ns 정도의 크기를 갖는다.
메모리 장치는 MRS TRR 인에이블(620)을 수신하는 메모리 장치로부터 구성된 모드에서 동작할 준비가 되고 있는 메모리 장치까지의 적어도 시간 기간 P1 동안 복수의 뱅크 중 임의의 것에 대한 액세스를 허용할 수 있다. 그러나, 모드에서 동작하기 위한 준비들 후의 시간 기간 P2 동안, 메모리 장치는 실시예에서 표적화된 행 리프레시를 용이하게 하지 않는 하나 이상의 유형들의 액세스들로부터의 참조 뱅크 - 이 경우 뱅크 B0 - 에 대한 액세스를 제한할 수 있다. 타이밍도 600의 예시적 교환에서, 하나의 그러한 표적화된 행 리프레시는 B0을 프리차지하기 위한 명령 PRE B0(640) 및 뱅크 B0을 활성화하고 또한 뱅크 B0에서 희생 행 (n-1)의 표적화된 리프레시를 수행하기 위한 명령들 Act B0 TR(n-1)(650)의 후속 조합에 의해 표현된다. 또 다른 그와 같은 표적화된 행 리프레시는 B0을 프리차지하기 위한 명령 PRE B0(660) 및 뱅크 B0을 활성화하고 또한 뱅크 B0에서 희생 행 (n+1)의 표적화된 리프레시를 수행하기 위한 명령들 Act B0 TR(n+1)(670)의 후속 조합에 의해 표현된다.
기간 P2 동안, 메모리 장치는 각각이 B0 이외의 제각기 뱅크에 액세스하기 위한 다양한 다른 명령들(도시 생략) 중 임의의 것을 지원할 수 있는데, 그와 같은 액세스는 희생 행들 (n-1) 및 (n+1)의 모든 표적화된 행 리프레시들이 완료되기 전에 제공된다. 실시예에서, 메모리 장치는 모드의 현재 인스턴스가 설정되었으므로 뱅크 B0에 대한 액세스들의 수를 카운트할 수 있다. 카운트에 기초하여, 메모리 장치의 제어 로직이 마지막 희생 행이 리프레시되었고, 또한 응답으로, 예를 들어 MRS TRR 인에이블(620)이 모드 레지스터에 기입한 정보를 덮어씀으로써 자동으로 메모리 장치를 모드에서 벗어나도록 한다는 것을 검출할 수 있다. 메모리 장치를 모드에서 벗어나도록 하는 것은 그 동안 판독 액세스, 기입 액세스 및/또는 다른 유형들의 액세스들이 뱅크 B0에 대해 다시 지원되는 - 예로, B0을 프리차지하기 위한 또 다른 명령 PRE B0(680) 후의 - 시간 기간 P3을 개시할 수 있다. 그러나, 메모리 장치가 메모리 컨트롤러로부터의 명령을 서비스할 수 있기 전에 지연 기간 tMOD 가 다시 요구될 수 있다.
도 7은 행 해머 보호가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다. 시스템(700)은 본원에서 기술된 임의의 실시예에 따른 컴퓨팅 장치를 나타내며, 또한 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 또는 다른 전자 장치일 수 있다. 시스템(700)은 프로세서(720)를 포함할 수 있고, 프로세서는 시스템(700)에 처리, 운영 관리 및 명령어들의 수행을 제공한다. 프로세서(720)는 임의의 유형의 마이크로프로세서, 중앙 처리 장치(CPU), 처리 코어, 또는 시스템(700)에 처리를 제공하기 위한 다른 처리 하드웨어를 포함할 수 있다. 프로세서(720)는 시스템(700)의 전체적인 동작을 제어하고, 또한 하나 이상의 프로그램가능 범용 또는 특수 목적 마이크로프로세서들, DSP들(digital signal processors), 프로그램가능 컨트롤러들, ASIC들(application specific integrated circuits), PLD들(programmable logic devices), 또는 기타의 것, 또는 이러한 장치들의 조합일 수 있거나 이것들을 포함할 수 있다.
메모리 서브시스템(730)은 시스템(700)의 주 메모리를 나타내고, 프로세서(720)에 의해 실행될 코드, 또는 루틴을 수행하는 데 이용될 데이터 값들의 일시적 저장을 제공한다. 메모리 서브시스템(730)은 ROM, 플래시 메모리, RAM 중 하나 이상의 변형물들, 또는 다른 메모리 장치들, 또는 그러한 장치들의 조합과 같은 하나 이상의 메모리 장치들을 포함할 수 있다. 메모리 서브시스템(730)은, 무엇보다도, 시스템(700)에서 명령어들의 수행을 위한 소프트웨어 플랫폼을 제공하기 위해 OS(operating system)(736)를 저장하고 호스팅한다. 덧붙여, 기타 명령어들(738)이 시스템(700)의 처리 및 로직을 제공하기 위해 메모리 서브시스템(730)에 저장되고 그로부터 실행된다. OS(736) 및 명령어들(738)이 프로세서(720)에 의해 실행된다.
메모리 서브시스템(730)은 데이터, 명령어들, 프로그램들, 또는 기타 아이템들을 저장하는 메모리 장치(732)를 포함할 수 있다. 일 실시예에서, 메모리 서브시스템은 메모리 컨트롤러(734)를 포함하는데, 메모리 컨트롤러는 본 명세서에서 기술된 임의의 실시예에 따른 메모리 컨트롤러이고 또한 행 해머 보호 메커니즘들을 제공한다. 일 실시예에서, 메모리 컨트롤러(734)는 각각이 검출된 행 해머 상태에 기초하는 명령들을 메모리 장치(732)에 제공한다. 명령들은 메모리 장치(732)가 개개의 잠재적 희생 행들에 대한 표적화된 리프레시들을 수행하기 위한 것일 수 있다.
프로세서(720) 및 메모리 서브시스템(730)은 버스/버스 시스템(710)에 결합된다. 버스(710)는 적절한 브리지들, 어댑터들, 및/또는 컨트롤러들에 의해 접속되는, 임의의 하나 이상의 별개의 물리적 버스들, 통신 선로들/인터페이스들, 및/또는 포인트 투 포인트 접속들을 나타내는 개념물이다. 그러므로, 버스(710)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, 하이퍼트랜스포트(HyperTransport) 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB, 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(흔히 "파이어와이어"라고 지칭됨) 중 하나 이상을 포함할 수 있다. 버스(710)의 버스들은 또한 네트워크 인터페이스(750) 내의 인터페이스들에 대응할 수 있다.
시스템(700)은 버스(710)에 결합되는 하나 이상의 입력/출력(I/O) 인터페이스(들)(740), 네트워크 인터페이스(750), 하나 이상의 내부 대용량 저장 장치(들)(760), 및 주변 장치 인터페이스(770)를 또한 포함한다. I/O 인터페이스(740)는 사용자가 시스템(700)과 그를 통해 상호 작용하는 하나 이상의 인터페이스 컴포넌트들(예를 들어, 비디오, 오디오, 및/또는 알파뉴메릭 인터페이싱)을 포함할 수 있다. 네트워크 인터페이스(750)는 시스템(700)에 하나 이상의 네트워크들에 걸쳐서 원격 장치들(예를 들어, 서버들, 다른 컴퓨팅 장치들)과 통신하기 위한 능력을 제공한다. 네트워크 인터페이스(750)는 이더넷 어댑터, 무선 상호연결 컴포넌트들, USB, 또는 기타 유선 또는 무선 표준 기반 또는 사설 인터페이스들을 포함할 수 있다.
저장 장치(760)는 하나 이상의 자성, 고체 상태, 또는 광학 기반 디스크들, 또는 그 조합과 같이 비휘발성 방식으로 대량의 데이터를 저장하기 위한 임의의 종래 매체이거나 이것들을 포함할 수 있다. 저장 장치(760)는 코드 또는 명령어들 및 데이터(762)를 영구적 상태로 유지한다(즉, 값은 시스템(700)에의 전력 중단에도 불구하고 보유된다). 저장 장치(760)는, 메모리(730)가 프로세서(720)에 명령어들을 제공하기 위한 수행 또는 동작 메모리이기는 하지만, 총칭적으로 "메모리"인 것으로 간주될 수 있다. 저장 장치(760)가 비휘발성인 반면, 메모리(730)는 휘발성 메모리를 포함할 수 있다(즉, 데이터의 상태 또는 값은 시스템(700)에의 전력이 중단되면 비결정론적이 된다).
주변 장치 인터페이스(770)는 앞에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변 장치들은 일반적으로 시스템(700)에 종속적으로 접속하는 장치들을 지칭한다. 종속적 접속은, 그 상에서 동작이 실행되고 사용자가 그와 상호 작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 시스템(700)이 제공하는 것이다.
도 8은 행 해머 보호들이 구현될 수 있는 모바일 장치의 실시예의 블록도이다. 장치(800)는 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 무선 가능 e 판독기, 또는 다른 모바일 장치와 같은 모바일 컴퓨팅 장치를 나타낸다. 소정 컴포넌트들이 개괄적으로 도시되어 있고, 이러한 장치의 모든 컴포넌트들이 장치(800)에 도시되어 있지는 않다는 것을 이해할 것이다.
장치(800)는 프로세서(810)를 포함할 수 있고, 프로세서는 장치(800)의 주요 처리 동작들을 수행한다. 프로세서(810)는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래밍 가능 로직 장치들, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 장치들을 포함할 수 있다. 프로세서(810)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 장치 기능들이 그 상에서 실행되는 운영 플랫폼 또는 운영 체제의 수행을 포함한다. 처리 동작들은 인간 사용자 또는 기타 장치들과의 I/O(입력/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 장치(800)를 또 다른 장치에 접속시키는 것에 관련된 동작들을 포함한다. 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작을 포함할 수 있다.
일 실시예에서, 장치(800)는 오디오 기능들을 컴퓨팅 장치에 제공하는 것과 연관되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(820)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크 입력을 포함할 수 있다. 그와 같은 기능들을 위한 장치들은 장치(800)에 통합되거나 장치(800)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(810)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 장치(800)와 상호 작용한다.
디스플레이 서브시스템(830)은 사용자가 컴퓨팅 장치와 상호 작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 장치들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(830)은 디스플레이를 사용자에 제공하기 위해 이용되는 특별 스크린 또는 하드웨어 장치를 포함할 수 있는 디스플레이(832)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(832)는 디스플레이와 관련된 적어도 몇몇 처리를 수행하기 위해 프로세서(810)와 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(830)은 사용자에의 입력 및 사용자로부터의 출력 양쪽을 제공하는 터치스크린 장치를 포함한다.
I/O 컨트롤러(840)는 사용자와의 상호 작용과 관련되는 하드웨어 장치들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(840)는 오디오 서브시스템(820) 및/또는 디스플레이 서브시스템(830)의 일부인 하드웨어를 관리하기 위해 동작할 수 있다. 덧붙여, I/O 컨트롤러(840)는 사용자가 그를 통해 시스템과 상호 작용할 수 있는, 장치(800)에 접속하는 부가적 장치들을 위한 접속 포인트를 예시한다. 예를 들어, 장치(800)에 부착될 수 있는 장치들은 마이크 장치들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 장치, 키보드 또는 키패드 장치들, 또는 카드 판독기들 또는 기타 장치들과 같은 특정 응용들이 사용하기 위한 기타 I/O 입출력 장치들을 포함할 수도 있다.
전술한 바와 같이, I/O 컨트롤러(840)는 오디오 서브시스템(820) 및/또는 디스플레이 서브시스템(830)과 상호 작용할 수 있다. 예를 들어, 마이크 또는 기타 오디오 장치를 통한 입력은 장치(800)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 덧붙여, 오디오 출력은 디스플레이 출력 대신에 또는 그에 부가하여 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함한다면, 디스플레이 장치는 또한 입력 장치의 역할을 하고, 이것은 적어도 부분적으로 I/O 컨트롤러(840)에 의해 관리될 수 있다. 또한 I/O 컨트롤러(840)에 의해 관리되는 I/O 기능들을 제공하기 위해 장치(800)상에 부가적 버튼들 또는 스위치들이 있을 수 있다.
일 실시예에서, I/O 컨트롤러(840)는 가속계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 자이로스코프들, GPS(global positioning system), 또는 장치(800)에 포함될 수 있는 기타 하드웨어와 같은 장치들을 관리한다. 입력은 시스템의 동작들(예를 들어, 잡음에 대한 필터링, 휘도 검출에 대한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 특징들)에 영향을 주기 위한 시스템에의 환경 입력을 제공하는 것뿐만 아니라, 직접적 사용자 상호 작용의 일부일 수 있다.
일 실시예에서, 장치(800)는 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(850)를 포함한다. 메모리 서브시스템(860)은 장치(800)에 정보를 저장하기 위한 메모리 장치(들)(862)를 포함한다. 메모리 서브시스템(860)은 비휘발성 (메모리 장치에의 전력이 중단되는 경우 상태가 변하지 않음) 및/또는 휘발성 (메모리 장치에의 전력이 중단되는 경우 상태가 비결정론적임) 메모리 장치를 포함할 수 있다. 메모리(860)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 기타 데이터는 물론, 시스템(800)의 애플리케이션들 및 기능들의 수행에 관련된 시스템 데이터(장기적이든 또는 임시적이든)를 저장할 수 있다.
일 실시예에서, 메모리 서브시스템(860)은 (시스템(800)의 제어의 일부인 것으로 생각될 수 있고, 잠재적으로 프로세서(810)의 일부인 것으로 생각될 수도 있는) 메모리 컨트롤러(864)를 포함한다. 메모리 컨트롤러(864)는 행 해머 상태를 모니터링한다. 예를 들어, 메모리 컨트롤러(864)는 소정 메모리 주소들에 대한 요청들을 모니터링할 수 있고, 특정 주소가 얼마나 자주 요청의 대상이 되는지를 로그할 수 있다. 실시예에서, 메모리 컨트롤러(864)는 메모리(862)의 잠재적 희생 행들의 표적화된 리프레시들을 위한 명령들을 발행한다.
연결부(870)는 장치(800)가 외부 장치들과 통신할 수 있게 하기 위한 하드웨어 장치들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 장치는 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 장치들일 수 있을 뿐만 아니라, 헤드셋들, 프린터들, 또는 기타 장치들과 같은 주변 장치들일 수 있다.
연결부(870)는 다중의 상이한 연결 유형들을 포함할 수 있다. 일반화하면, 장치(800)는 셀 방식 연결부(872) 및 무선 연결부(874)를 가진 것으로 도해된다. 셀 방식 연결부(872)는 GSM 또는 그 변동물들 또는 그 파생물들, CDMA 또는 변동들 또는 파생물들, TDM 또는 변동들 또는 파생물들, LTE(long term evolution - 또한 "4G"로도 불림), 또는 기타 셀 방식 서비스 표준들을 통해 제공되는 것과 같은 무선 반송파들에 의해 제공되는 셀 방식 네트워크 연결을 일반적으로 지칭한다. 무선 연결부(874)는 셀 방식이 아닌 무선 연결을 지칭하고, PAN들(블루투스와 같은 것), LAN들(WiFi와 같은 것), 및/또는 WAN들(WiMax와 같은 것), 또는 기타 무선 통신들을 포함할 수 있다. 무선 통신은 비 고체 매체를 통한 변조된 전자기파 복사의 사용에 의한 데이터의 전송을 지칭한다. 유선 통신은 고체 통신 매체를 통해 일어난다.
주변 장치 접속들(880)은 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 주변 장치 접속들을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 장치(800)가 기타 컴퓨팅 장치들에 주변 장치("에" 882)일 뿐만 아니라, 이것에 접속되는 주변 장치들("로부터" 884)을 갖기도 한다는 것을 이해해야 한다. 장치(800)는 흔히 장치(800)상의 내용을 관리하는 것(예로, 다운로딩 및/또는 업로딩, 변경, 동기화)과 같은 목적들을 위해 기타 컴퓨팅 장치들에 접속하는 "도킹" 커넥터를 갖는다. 덧붙여, 도킹 커넥터는 장치(800)로 하여금 예를 들어 시청각적 시스템 또는 다른 시스템에 대한 내용 출력을 제어하게 허용하는 소정 주변 장치들에 장치(800)가 접속하도록 허용할 수 있다.
독점 도킹 커넥터 또는 기타 독점 접속 하드웨어에 더하여, 장치(800)는 공통 또는 표준 기반 커넥터들을 통해 주변 장치 접속들(880)을 이룰 수 있다. 공통 유형들은 USB 커넥터(이는 다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함함), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI, 파이어 와이어, 또는 기타 유형을 포함할 수 있다.
한 양태에서, 메모리 장치는 제1 행 및 제1 행에 물리적으로 인접한 제2 행을 포함하는 제1 뱅크, 및 제2 뱅크를 포함하며, 메모리 장치의 집적 회로 칩이 제1 뱅크, 제2 뱅크, 및 제1 행에 대한 반복된 액세스가 임계값을 초과한다는 표시에 응답하여 메모리 장치를 제1 모드에서 동작하도록 구성하기 위한 검출 로직을 포함한다. 메모리 장치는, 제1 모드에 기초하여 동작하는 행 해머 응답 로직 - 행 해머 응답 로직은, 표시에 응답하여 제2 행의 표적화된 리프레시를 위한 준비로서 하나 이상의 동작들을 수행하는 것을 포함함 - 을 포함한다. 메모리 장치는, 하나 이상의 동작들의 수행 후에 메모리 컨트롤러로부터의 제1 명령을 서비스하기 위한 액세스 로직 - 액세스 로직은, 메모리 장치가 제1 모드에서 동작하도록 구성되는 동안 제2 뱅크에 액세스하는 것을 포함하고, 상기 액세스 로직은, 제1 명령 후에 메모리 컨트롤러로부터 메모리 장치에 의해 수신되는 제2 명령에 응답하여 제2 행의 표적화된 리프레시를 더 수행함 - 을 더 포함한다.
실시예에서, 행 해머 응답 로직이 하나 이상의 동작들을 수행하는 것은 행 해머 로직이 표적화된 리프레시를 위한 액세스 이외의 제1 뱅크에 대한 액세스를 제한하기 위한 로직을 활성화하는 것을 포함한다. 또 다른 실시예에서, 행 해머 응답 로직이 하나 이상의 동작들을 수행하는 것은 행 해머 응답 로직이 제2 행에 대응하는 주소 정보를 결정하는 것을 포함한다. 또 다른 실시예에서, 행 해머 응답 로직이 제2 행에 대응하는 주소 정보를 결정하는 것은 행 해머 응답 로직이 물리적으로 인접한 행들의 논리 주소들 사이의 오프셋을 결정하는 것을 포함한다.
또 다른 실시예에서, 검출 로직은 또한, 제1 모드에서 동작하는 메모리 장치의 구성에 후속하여 제1 뱅크에 대한 액세스들의 횟수의 카운트를 유지하고, 검출 로직은 또한 이 카운트를 임계값 수치와 비교하기 위한 것이다. 또 다른 실시예에서, 메모리 장치는 카운트가 임계값 수치를 초과한 것에 응답하여 제1 모드에서 자동으로 탈출한다. 또 다른 실시예에서, 메모리 장치는 모드 레지스터를 더 포함하고, 검출 로직이 제1 모드를 구성하는 것은 검출 로직이 모드 레지스터에 기입하는 것을 포함한다. 또 다른 실시예에서, 행 해머 응답 로직은 또한, 제1 행에 대한 반복된 액세스가 임계값을 초과하는 것을 메모리 컨트롤러에 시그널링하기 위한 것이다.
또 다른 양태에 있어서, 메모리 장치에서의 방법은 제1 행에 대한 반복된 액세스가 임계값을 초과한다는 표시에 응답하여 메모리 장치를 제1 모드에서 동작하도록 구성하는 단계를 포함한다. 메모리 장치는 제1 행 및 제1 행에 물리적으로 인접한 제2 행을 포함하는 제1 뱅크, 및 제2 뱅크를 포함하고, 메모리 장치의 집적 회로 칩은 제1 뱅크 및 제2 뱅크를 포함한다. 방법은, 제1 모드에 기초하여, 표시에 응답하여 제2 행의 표적화된 리프레시를 위한 준비로서 하나 이상의 동작들을 수행하는 단계를 더 포함한다. 방법은, 메모리 장치가 제1 모드에서 동작하도록 구성되는 동안 제2 뱅크에 액세스하는 것을 포함하여, 하나 이상의 동작들의 수행 후에 메모리 컨트롤러로부터의 제1 명령을 서비스하는 단계, 및 제1 명령 후에 메모리 컨트롤러로부터 메모리 장치에 의해 수신되는 제2 명령에 응답하여 제2 행의 표적화된 리프레시를 수행하는 단계를 더 포함한다.
실시예에서, 하나 이상의 동작들을 수행하는 것은 표적화된 리프레시를 위한 액세스 이외의 제1 뱅크에 대한 액세스를 제한하는 로직을 활성화하는 것을 포함한다. 또 다른 실시예에서, 하나 이상의 동작들을 수행하는 것은 제2 행에 대응하는 주소 정보를 결정하는 것을 포함한다. 또 다른 실시예에서, 제2 행에 대응하는 주소 정보를 결정하는 것은 물리적으로 인접한 행들의 논리 주소들 사이의 오프셋을 결정하는 것을 포함한다. 또 다른 실시예에서, 방법은 메모리 장치를 제1 모드에서 동작하도록 구성하는 것에 후속하여 제1 뱅크에 대한 액세스들의 횟수의 카운트를 유지하고, 이 카운트를 임계값 수치와 비교하는 것을 더 포함한다. 또 다른 실시예에서, 방법이 카운트가 임계값 수치를 초과한 것에 응답하여 자동으로 제1 모드에서 탈출하는 것을 더 포함한다. 또 다른 실시예에서, 메모리 장치를 제1 모드에서 동작하도록 구성하는 것은 메모리 장치의 모드 레지스터에 기입하는 것을 포함한다. 또 다른 실시예에서, 방법은 제1 행에 대한 반복된 액세스가 임계값을 초과한다는 것을 메모리 컨트롤러에 시그널링하는 것을 더 포함한다.
또 다른 양태에 있어서, 메모리 컨트롤러는 메모리 장치의 제1 행에 대한 반복된 액세스가 임계값을 초과한다는 표시를 수신하는 검출 로직을 포함한다. 메모리 장치는 제1 행 및 제1 행에 물리적으로 인접한 제2 행을 포함하는 제1 뱅크, 및 제2 뱅크를 포함하며, 메모리 장치의 집적 회로 칩은 제1 뱅크 및 제2 뱅크를 포함한다. 메모리 컨트롤러는 표시에 응답하여 메모리 장치를 제1 모드에서 동작하도록 구성하는 명령 로직을 더 포함하며, 제1 모드에 기초하여 메모리 장치는 제2 행의 표적화된 리프레시를 위한 준비로서 하나 이상의 동작들을 수행한다. 명령 로직은 또한, 제1 명령을 전송하기 위한 것이며, 메모리 장치는 하나 이상의 동작들의 수행 후에 그리고 메모리 장치가 제1 모드에서 동작하도록 구성되는 동안 제1 명령을 서비스하기 위해 제2 뱅크에 액세스한다. 명령 로직은 또한, 제1 명령이 전송된 후에 제2 명령을 메모리 장치로 전송하기 위한 것이고, 메모리 장치는 제2 명령에 응답하여 제2 행의 표적화된 리프레시를 수행한다.
실시예에서, 표시는 메모리 장치가 행 해머 이벤트의 타깃으로서 제1 행을 식별한 것에 기초한다. 또 다른 실시예에서, 하나 이상의 동작들은 표적화된 리프레시를 위한 액세스 이외의 제1 뱅크에 대한 액세스를 제한한다. 또 다른 실시예에서, 하나 이상의 동작들은 제2 행에 대응하는 주소 정보를 결정한다. 또 다른 실시예에서, 명령 로직이 메모리 장치를 제1 모드에서 동작하도록 구성하는 것은 명령 로직이 메모리 장치의 모드 레지스터에 기입하는 것을 포함한다. 또 다른 실시예에서, 명령 로직은 모드의 인스턴스를 위한 참조 뱅크로서 제1 뱅크를 식별하는 정보를 모드 레지스터에 기입한다.
또 다른 양태에 있어서, 메모리 컨트롤러에서의 방법은 메모리 장치의 제1 행에 대한 반복된 액세스가 임계값을 초과한다는 표시를 수신하는 단계를 포함하며, 메모리 장치는 제1 행 및 제1 행에 물리적으로 인접한 제2 행을 포함하는 제1 뱅크, 및 제2 뱅크를 포함하며, 메모리 장치의 집적 회로 칩이 제1 뱅크 및 제2 뱅크를 포함한다. 방법은 표시에 응답하여 메모리 장치를 제1 모드에서 동작하도록 구성하는 단계를 더 포함하며, 제1 모드에 기초하여, 메모리 장치는 제2 행의 표적화된 리프레시를 위한 준비로서 하나 이상의 동작들을 수행한다. 방법은 제1 명령을 전송하는 단계를 더 포함하며, 메모리 장치는 하나 이상의 동작들의 수행 후에 및 메모리 장치가 제1 모드에서 동작하도록 구성되는 동안 제1 명령을 서비스하기 위해 제2 뱅크에 액세스한다. 방법은 제1 명령이 전송된 후에 제2 명령을 메모리 장치에 전송하는 단계를 더 포함하며, 메모리 장치는 제2 명령에 응답하여 제2 행의 표적화된 리프레시를 수행한다.
실시예에서, 표시는 메모리 장치가 행 해머 이벤트의 타깃으로서 제1 행을 식별한 것에 기초한다. 또 다른 실시예에서, 하나 이상의 동작들은 표적화된 리프레시를 위한 액세스 이외의 제1 뱅크에 대한 액세스를 제한한다. 또 다른 실시예에서, 하나 이상의 동작들은 제2 행에 대응하는 주소 정보를 결정한다. 또 다른 실시예에서, 메모리 장치를 제1 모드에서 동작하도록 구성하는 것은 메모리 컨트롤러가 메모리 장치의 모드 레지스터에 기입하는 것을 포함한다. 또 다른 실시예에서, 메모리 컨트롤러는 모드의 인스턴스를 위한 참조 뱅크로서 제1 뱅크를 식별하는 정보를 모드 레지스터에 기입한다.
행 해머 보호를 제공하기 위한 기술 및 아키텍처들이 본 명세서에서 기술되었다. 상기 설명에서는, 설명 목적을 위해, 소정 실시예들의 충분한 이해를 제공하기 위해 다양한 특정 상세들이 제시되었다. 그러나, 소정 실시예들이 특정 세부 사항들 없이도 수행될 수 있다는 점이 통상의 기술자에 명백할 것이다. 다른 경우에 있어서, 본 설명을 모호하게 하지 않도록 구조 및 장치가 블록도 형태로 도시된다.
"일 실시예" 또는 "실시예"에 대한 명세서에서의 참조는 실시예와 연계하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미한다. 본 명세서의 여러 곳에서 출현하는 "일 실시예에서"라는 표현은 반드시 모두 동일 실시예를 가리키는 것은 아니다.
상세한 설명의 몇몇 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산들의 알고리즘 및 기호적 표현과 관련하여 제시될 수 있다. 이러한 알고리즘 기술 및 표현은 다른 통상의 기술자에 자신들의 작업의 본질을 가장 효과적으로 전달하기 위해 컴퓨팅 분야의 통상의 기술자에 의해 사용되는 수단이다. 알고리즘은 본 명세서에서 및 일반적으로 바라는 결과로 이끄는 단계들의 일관성 있는 시퀀스라고 생각된다. 단계들은 물리량들의 물리적인 조작을 필요로 하는 것들이다. 대개, 반드시 그렇지는 않더라도, 이러한 양들은 저장되고, 전송되고, 조합되고, 비교되고, 및 다른 식으로 조작되는 것이 가능한 전기 또는 자성 신호의 형태를 취한다. 때로는 주로 일반적 용법을 이유로, 이러한 신호들을 비트들, 값들, 요소들, 기호들, 문자들, 항들, 또는 숫자들 등으로 지칭하는 것이 편리한 것으로 입증되었다.
그러나, 주의해야 할 것은 이들 및 유사한 용어들 전부가 적절한 물리량들과 연관되는 것이고, 이러한 양들에 적용되는 편리한 표식일 뿐이라는 점이다. 본 명세서의 논의에서 명백한 것과 특정적으로 다르게 언급되지 않는 한, 본 명세서 전체에 걸쳐서, "처리하는" 또는 "계산하는(computing)" 또는 "계산하는(calculating)" 또는 "결정하는" 또는 "표시하는" 등과 같은 용어들을 활용한 논의는, 컴퓨터 시스템의 레지스터들 및 메모리들 내의 물리적(전자적) 양들로서 표현되는 데이터를 조작하고 이 데이터를 컴퓨터 시스템 메모리들 또는 레지스터들 또는 그 외의 그러한 정보 저장 장치, 전송 또는 디스플레이 장치들 내의 물리적 양들로서 유사하게 표현되는 다른 데이터로 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 장치의 작용 및 처리들을 가리킨다는 것을 이해해야 한다.
소정 실시예들은 또한 본 명세서에서의 동작들을 수행하기 위한 장치와 관련된다. 이 장치는 요구된 목적을 위해 특별히 구성될 수 있거나, 또는 컴퓨터 내에 저장되는 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 또는 재구성되는 범용 컴퓨터를 포함할 수 있다. 그러한 컴퓨터 프로그램은 플로피 디스크, 광 디스크, CD-ROM, 및 광자기 디스크를 포함하는 임의 유형의 디스크, ROM, 동적 RAM(DRAM)과 같은 RAM, EPROM, EEPROM, 자성 또는 광학 카드, 또는 전자적 명령어들을 저장하기에 적합하고 컴퓨터 시스템 버스에 결합되는 임의 유형의 매체와 같은 것이지만, 이것들에만 한정되지는 않는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다.
본 명세서에서 제시되는 알고리즘 및 디스플레이는 임의의 특정한 컴퓨터 또는 다른 장치와 본래적으로 관련되지는 않는다. 다양한 범용 시스템들이 본 명세서의 교시에 따라 프로그램들과 함께 사용될 수 있거나, 또는 필요한 방법 단계들을 수행하기 위해 더 특수화된 장치를 구축하는 것이 편리하다고 입증될 수 있다. 각종의 이들 시스템에 필요한 구조가 본 명세서의 설명으로부터 드러날 것이다. 게다가 소정 실시예들은 임의의 특별한 프로그래밍 언어를 참조하여 기술되지는 않는다. 본 명세서에서 설명된 바와 같은 그런 실시예들의 교시를 구현하기 위해 다양한 프로그래밍 언어들이 사용될 수 있다는 것을 알 것이다.
설명하는 것 외에, 개시된 실시예들 및 그 구현들에 대한 다양한 변형들이 이들의 범위에서 벗어나지 않고서 이뤄질 수 있다. 그러므로, 여기서의 예시들 및 예들은 제한적이 아닌 예시적인 의미로 해석해야 한다. 본 발명의 범위는 오로지 이어지는 청구항들을 참조하여 평가되어야 한다.

Claims (33)

  1. DRAM(dynamic random access memory) 장치로서,
    타깃 행을 포함하는 뱅크 그룹;
    모드 레지스터 세트(MRS) 명령의 수신에 응답하여 TRR(targeted row refresh) 모드로의 진입을 제어하기 위한 하나 이상의 구성 비트(configuration bit)들을 저장하는 모드 레지스터; 및
    연관된 메모리 컨트롤러로부터 하나 이상의 명령을 수신하는 액세스 로직
    을 포함하고,
    상기 하나 이상의 명령은,
    TRR 모드에 있을 때 수신될 제1 활성화 명령 - 상기 제1 활성화 명령은 상기 타깃 행을 포함하는 상기 뱅크 그룹을 향함 -;
    상기 제1 활성화 명령 후에 적어도 (1.5 * tRAS)의 지연으로 수신될 상기 제1 활성화 명령에 대응하는 제1 프리차지 명령 - tRAS는 행 활성 시간 파라미터임 - ; 및
    2개의 부가적 활성화 명령 및 대응하는 부가적 프리차지 명령
    을 포함하고,
    상기 하나 이상의 명령은 상기 타깃 행에 물리적으로 인접한(physically adjacent) 적어도 하나의 희생 행을 리프레시하는 것인 DRAM 장치.
  2. 제1항에 있어서,
    상기 모드 레지스터는 모드 레지스터 2(MR2)를 포함하는 DRAM 장치.
  3. 제1항에 있어서,
    상기 액세스 로직은 상기 TRR 모드로의 진입과 연계하여 tMOD의 모드 레지스터 세트 명령 지연 기간 동안 상기 DRAM 장치에 대한 명령들을 수신하지 않는 DRAM 장치.
  4. 제1항에 있어서,
    상기 DRAM 장치 내에 행 해머 응답 로직을 더 포함하고, 상기 행 해머 응답 로직은 상기 적어도 하나의 희생 행의 리프레시 후에 상기 TRR 모드를 자동으로 탈출하기 위해 상기 모드 레지스터의 하나 이상의 구성 비트를 기입하는 DRAM 장치.
  5. 제4항에 있어서,
    상기 행 해머 응답 로직은 또한 TRR 모드 동안 상기 DRAM 장치에서 리프레시들의 수를 카운트하고, 상기 적어도 하나의 희생 행의 리프레시의 검출에 응답하여 상기 모드 레지스터로부터 상기 하나 이상의 구성 비트를 자동으로 클리어하는 DRAM 장치.
  6. 제4항에 있어서,
    상기 행 해머 응답 로직은 또한 상기 TRR 모드로부터의 자동 탈출과 연계하여 적어도 tMOD의 모드 레지스터 세트 명령 지연 기간만큼 자동으로 지연시키는 DRAM 장치.
  7. 제1항에 있어서,
    상기 DRAM 장치는 DDR4(dual data rate version 4) 표준에 따르는 SDRAM(synchronous DRAM) 장치를 포함하는 DRAM 장치.
  8. 제1항에 있어서,
    상기 타깃 행이 시간 간격 내에 임계값 횟수만큼 액세스된 때를 결정하는 행 해머 검출 로직을 더 포함하는 DRAM 장치.
  9. 제1항에 있어서,
    상기 DRAM 장치는 상기 TRR 모드에서 명령들을 활성화하고 프리차지하기 위해 액세스 명령들을 제한하는 DRAM 장치.
  10. 메모리 장치에서의 방법으로서,
    모드 레지스터 세트(MRS) 명령의 수신에 응답하여 DRAM 장치에서 TRR 모드로 진입하는 단계;
    TRR 모드에 있을 때 상기 DRAM 장치에 수신된 제1 활성화 명령을 적용하는 단계 - 상기 제1 활성화 명령은 타깃 행을 포함하는 뱅크 그룹을 향함 -;
    상기 제1 활성화 명령의 수신 후에 적어도 (1.5 * tRAS)의 지연 후에 상기 제1 활성화 명령에 대응하는 제1 프리차지 명령을 적용하는 단계 - tRAS는 행 활성 시간 파라미터임 -; 및
    2개의 부가적 활성화 명령 및 대응하는 부가적 프리차지 명령을 적용하는 단계
    를 포함하고,
    상기 활성화 명령들 및 대응하는 프리차지 명령들은 상기 타깃 행에 물리적으로 인접한 적어도 하나의 희생 행을 리프레시하는 방법.
  11. 제10항에 있어서,
    상기 MRS 명령은 모드 레지스터 2(MR2)의 하나 이상의 구성 비트를 설정하기 위한 MRS 명령을 포함하는 방법.
  12. 제10항에 있어서,
    상기 TRR 모드로의 진입과 연계하여, 상기 DRAM 장치에 대한 명령들을 수신하기 전에 tMOD의 모드 레지스터 세트 명령 지연 기간만큼 지연시키는 단계를 더 포함하는 방법.
  13. 제10항에 있어서,
    상기 적어도 하나의 희생 행의 리프레시 후에 상기 TRR 모드를 자동으로 탈출하기 위해 상기 DRAM 장치에 의해 상기 MRS 명령을 덮어쓰는(write over) 단계를 더 포함하는 방법.
  14. 제13항에 있어서,
    TRR 모드 동안 상기 DRAM 장치에서 리프레시들의 수를 카운트하는 단계; 및
    상기 적어도 하나의 희생 행이 리프레시된 것을 검출하는 것에 응답하여 상기 MRS 명령에 의해 설정된 모드 레지스터로부터 TRR 모드 구성 설정을 자동으로 클리어하는 단계
    를 더 포함하는 방법.
  15. 제13항에 있어서,
    상기 TRR 모드의 자동 탈출과 연계하여 적어도 tMOD의 모드 레지스터 세트 명령 지연 기간만큼 자동으로 지연시키는 단계를 더 포함하는 방법.
  16. 제10항에 있어서,
    상기 DRAM 장치는 DDR4 표준에 따르는 SDRAM 장치를 포함하는 방법.
  17. 제10항에 있어서,
    상기 타깃 행이 시간 간격 내에 임계값 횟수만큼 액세스된 때를 상기 DRAM 장치에서 결정하는 단계를 더 포함하는 방법.
  18. 제10항에 있어서,
    상기 TRR 모드에서 명령들을 활성화하고 프리차지하기 위해 액세스 명령들을 제한하는 단계를 더 포함하는 방법.
  19. 시스템으로서,
    메모리 컨트롤러; 및
    DRAM 장치
    를 포함하고,
    상기 DRAM 장치는,
    타깃 행을 포함하는 뱅크 그룹; 및
    모드 레지스터 세트(MRS) 명령의 수신에 응답하여 TRR 모드로의 진입을 제어하기 위한 하나 이상의 구성 비트들을 저장하는 모드 레지스터
    를 포함하고,
    상기 DRAM 장치는, 상기 TRR 모드에 있을 때 수신될 제1 활성화 명령 - 상기 제1 활성화 명령은 상기 타깃 행을 포함하는 상기 뱅크 그룹을 향함 -; 상기 제1 활성화 명령 후에 적어도 (1.5 * tRAS)의 지연으로 수신될 상기 제1 활성화 명령에 대응하는 제1 프리차지 명령 - tRAS는 행 활성 시간 파라미터임 - ; 및 2개의 부가적 활성화 명령 및 대응하는 부가적 프리차지 명령을 포함하는 하나 이상의 명령을 상기 메모리 컨트롤러로부터 수신하고,
    상기 하나 이상의 명령은 상기 타깃 행에 물리적으로 인접한 적어도 하나의 희생 행을 리프레시하는 것인 시스템.
  20. 제19항에 있어서,
    상기 모드 레지스터는 모드 레지스터 2(MR2)를 포함하는 시스템.
  21. 제19항에 있어서,
    상기 DRAM 장치는 상기 TRR 모드로의 진입과 연계하여 tMOD의 모드 레지스터 세트 명령 지연 기간 동안 명령들을 수신하지 않는 시스템.
  22. 제19항에 있어서,
    상기 DRAM 장치 내에 행 해머 응답 로직을 더 포함하고, 상기 행 해머 응답 로직은 상기 적어도 하나의 희생 행의 리프레시 후에 상기 TRR 모드를 자동으로 탈출하기 위해 상기 모드 레지스터의 하나 이상의 구성 비트를 기입하는 시스템.
  23. 제22항에 있어서,
    상기 행 해머 응답 로직은 또한 TRR 모드 동안 상기 DRAM 장치에서 리프레시들의 수를 카운트하고, 상기 적어도 하나의 희생 행의 리프레시의 검출에 응답하여 상기 모드 레지스터로부터 상기 하나 이상의 구성 비트를 자동으로 클리어하는 시스템.
  24. 제22항에 있어서,
    상기 행 해머 응답 로직은 또한 상기 TRR 모드로부터의 자동 탈출과 연계하여 적어도 tMOD의 모드 레지스터 세트 명령 지연 기간만큼 자동으로 지연시키는 시스템.
  25. 제19항에 있어서,
    상기 DRAM 장치는 DDR4 표준에 따르는 SDRAM 장치를 포함하는 시스템.
  26. 제19항에 있어서,
    상기 타깃 행이 시간 간격 내에 임계값 횟수만큼 액세스된 때를 결정하는 행 해머 검출 로직을 더 포함하는 시스템.
  27. 제26항에 있어서,
    상기 메모리 컨트롤러는 상기 행 해머 검출 로직을 포함하는 시스템.
  28. 제19항에 있어서,
    상기 메모리 컨트롤러는 호스트 프로세서와 통합된 집적 메모리 컨트롤러를 포함하는 시스템.
  29. 제19항에 있어서,
    상기 DRAM 장치는 상기 TRR 모드에서 명령들을 활성화하고 프리차지하기 위해 액세스 명령들을 제한하는 시스템.
  30. 제19항에 있어서,
    상기 메모리 컨트롤러에 통신가능하게 결합되는 적어도 하나의 프로세서;
    상기 DRAM 장치로부터의 데이터를 디스플레이하기 위해 통신가능하게 결합된 디스플레이;
    상기 시스템에 전원을 공급하는 배터리; 또는
    네트워크 접속을 통해 원격 장치와 상기 DRAM 장치에 저장된 데이터를 교환하기 위해 통신가능하게 결합된 네트워크 인터페이스
    중 하나 이상을 더 포함하는 시스템.
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  32. 삭제
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