KR101791249B1 - 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지의 제조 방법 - Google Patents

메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지의 제조 방법 Download PDF

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Abstract

본 발명의 팬 아웃 웨이퍼 레렙 패키지 제조 방법은, 실리콘 희생 기판을 준비하는 단계, 상기 희생 기판 상에 직접 희생 패드를 형성하는 단계, 상기 희생 패드 상에 메탈 코어 솔더 볼 인터커넥터를 마운트 하는 단계, 상기 희생 기판 상에 콘택 메탈이 형성된 반도체 칩을 페이스 업(face up) 형태로 마운트 하는 단계, 상기 희생 기판 상에 상기 보호부재를 몰딩하는 단계, 상기 보호부재 상면 일부를 그라인딩 하여 적어도 상기 인터커넥터와 상기 콘택 메탈이 노출될 때까지 제1차 평면화 하는 단계, 노출되는 상기 콘택 메탈과 상기 인터커넥터 상에 재배선층을 형성하는 단계, 및 적어도 상기 희생 기판을 제거하는 제2차 평면화 하는 단계를 포함한다. 이와 같은 본 발명의 구성에 의하면, 패키지의 두께를 자유롭게 조절할 수 있다.

Description

메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지의 제조 방법 {Method for manufacturing fan-out wafer level package using metal core solder ball in interconnector for PoP}
본 발명은, 메탈 코어 솔더 볼 인터커넥터를 이용하여 팬 아웃 웨이퍼 레벨 패키지를 제조하는 방법에 관한 것으로, 더 자세하게는 팬 아웃 패키지 온 패키지(POP) 제조 방법에 있어서 패키지 일면 혹은 양면에 재배선(RDL) 공정이 실시되고, 상하 패키지의 인터커넥터를 위하여 메탈 코어(metal core) 솔더 볼(solder ball)이 드롭/리플로우(drop/reflow) 된 후 비로소 몰딩 및 그라인딩(mold/grind) 공정이 실시되며, 캐리어를 제거하는 백사이드 및 탑사이드 그라인딩 공정을 통하여 패키지의 두께를 조절하며, 표면 균일도를 증진하여 재배선 공정을 용이하게 제공하며, 반도체 칩 상에 몰드가 남지 않도록 그라인딩 공정을 통하여 반도체 칩의 방열 및 휨 억제에 효과적인 팬 아웃 웨이퍼 레벨 패키지(C2FO-WLP)의 제조 방법에 관한 것이다.
일반적으로 반도체 패키지는 인쇄회로기판(Printed Circuit Board) 상에 반도체 칩이 실장되는 구조를 갖는다. 가령, 다수의 메모리 반도체 칩과 로직 반도체 칩이 동일한 기판 상에 적층될 때 전체 사이즈가 증가되는 경향이 있기 때문에, 패키지의 사이즈를 줄이기 위하여, 반도체 칩들을 상하로 적층하는 패키지 온 패키지(POP) 기술이 제공되고 있다.
그런데, 이러한 팬 아웃 패키지 온 패키지(POP)는 상하부 패키지를 전기적으로 연결하는 비아 플러그가 요구된다. 비아 플러그는 메탈을 이용하여 형성되기 때문에, 그 주변의 몰딩 화합물 사이에 열팽창 계수의 차이로 인한 스트레스가 해소되지 못하는 한계가 있다.
도 1은 종래 기술에 의한, 몰딩 화합물과 도전성 비아 플러그 사이에는 완충 부재가 개재되는 반도체 구조물의 단면도이다.
도 1을 참조하면, 종래 기술에 의한 반도체 구조물(12)은, 구조물(12) 바닥에 배치되는 반도체 칩(20), 반도체 칩(20)의 앞면에 배치되는 접합 패드(22), 반도체 칩(20)의 뒷면에 접합되는 방열층(도시되지 않음), 접합 패드(22) 주변에 형성되는 패시베이션(24), 반도체 칩(20)의 측벽을 둘러싸는 몰딩 화합물(30), 몰딩 화합물(30) 내에 충전되는 도전성 비아 플러그(40), 비아 플러그(40)의 일단에 접속되는 제1상호 접속부(42), 비아 플러그(40)의 타단에 접속되는 외부 회로(도시되지 않음), 접합 패드(22)의 상면 위에 배치되는 도전성 기둥(44), 도전성 기둥(44)의 일단에 접속되는 제2상호 접속부(46), 반도체 칩(20) 위에서 도전성 기둥(44)을 둘러싸는 제1유전체(52), 제1 및 제2상호 접속부(42, 46) 사이를 절연하는 제2유전체(54), 제2유전체(54) 상의 제3유전체(56)를 포함한다.
이때, 전술한 반도체 구조물(12)에서 몰딩 화합물(30)과 도전성 비아 플러그(40) 사이에는 라이너(32)가 개재된다. 라이너(32)는 몰딩 화합물(30)과 도전성 비아 플러그(40) 사이에서 응력 완충부로서 역할을 한다. 라이너(32)는 몰딩 화합물(30)의 CTE와 도전성 플러그(40)의 CTE 사이에 있는 CTE를 갖는다.
반도체 구조물(12)에 열이 가해질 경우, 몰딩 화합물(30)의 치수 변화가 도전성 비아 플러그(40)의 치수 변화보다 커진다. 몰딩 화합물(30)과 도전성 비아 플러그(40) 사이의 CTE 미스매치가 3배 이상 크면, 반도체 구조물(12) 내부의 몰딩 화합물(30)과 도전성 비아 플러그(40) 사이의 계면에 내부 응력이 발생한다. 이에 몰딩 화합물(30)과 도전성 플러그(40) 사이에 라이너(32)를 배치하면, 그 계면에 걸쳐 CTE의 구배(gradient)가 감소한다.
도 2는 종래 기술에 의한 복수의 금속 플러그를 이용하여 상단 패키징 다이와 하단 패키징 다이를 부착하는 패키지 온 패키지(POP) 소자의 단면도이다. 도 3은 도 2의 금속 플러그 측벽에 보호층이 더 포함되는 하단 패키징 다이의 단면도이다.
도 2를 참조하면, 패키지 온 패키지(POP)(60)에 있어서, 제1패키징 다이(62), 제1패키징된 다이(62)에 연결된 제2패키징 다이(64), 제1패키징 다이(62)에 연결된 복수의 금속 플러그(66), 및 금속 플러그(66) 위에 배치된 솔더 조인트(68)를 포함한다.
제1패키징 다이(62)는, 제1기판(70), 제1기판(70)에 플립-칩 본드-온-트레이스(bond-on-trace; BOT) 방식으로 부착되는 제1다이(72), 제1다이(72)의 하단면상에 형성되는 복수의 범프(도면부호 없음), 및 범프 상의 솔더 캡(도면부호 없음)을 포함할 수 있다.
제2패키징 다이(64)는, 제2기판(74), 제2기판(74) 위에 배치되는 제2다이(76), 및 본드 패드(도면부호 없음)를 포함할 수 있다. 이와 같이 솔더 볼이 금속 플러그(66)에 연결되어 솔더 조인트(68)를 형성함으로써, 제1 및 제2패키징 다이(62, 64)가 상호 접합된다.
도 3을 참조하면, 제1패키징된 다이(62)는 보호층(80)을 더 포함한다. 금속 플러그(66) 측벽 위에 보호층(80)이 더 형성됨으로써, 금속 플러그(66)와 몰딩 화합물(82) 사이에 보호층(80)이 개재된다.
이러한 보호층(80)은 무전해 니켈 담금 금(electroless nickel immersion gold; ENIG) 공정 또는 무전해 니켈 무전해 팔라듐 담금 금(electroless nickel electroless palladium immersion gold; ENEPIG) 공정과 같은, 무전해 공정에 또한 형성될 수 있다. 보호층(80)은 가령, CuGe를 형성하도록 화학적 증기 증착(CVD) 공정을 이용해서 또한 형성될 수 있다.
이와 같은 보호층(80)을 이용하여 금속 플러그(66)를 산화 및 습도로부터 보호하고, 레이저 드릴링 및 몰드와 같은 후속적인 사후-열(post thermal) 처리로부터 금속 플러그(66)의 열화를 방지할 수 있다.
전술한 바와 같이, 도전성 금속 비아 플러그와 몰딩 화합물 사이에 발생되는 스트레스를 효과적으로 해소하기 위하여 라이너 혹은 보호층을 사용하지만, 금속층 및/또는 유전층으로 구성되는 라이너를 형성하기 위하여 별도의 증착 공정 및 식각 공정이 요구되는 점에서 공정 수가 크게 증가하고, 비용 상승의 원인이 된다.
특히 제조 방법에 있어서, 캐리어를 사용하지 않거나 사용하더라도 캐리어를 제거하는 그라인딩 공정에서 전체 패키지의 두께를 조절하는 공정이 없기 때문에, 패키지의 두께를 조절하거나 표면 균일도를 개선할 수 없다. 가령, 반도체 칩 상부에 존재하는 몰딩 화합물이나 유전체는 열팽창 계수를 가지고 있기 때문에 그 자체로서 패키지의 휨(Warpage)의 원인이 된다.
KR 공개특허 10-2015-0004738 KR 공개특허 10-2014-0000608
따라서 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 비아 플러그와 몰딩 화합물 사이에 열팽창 계수의 차이를 고려하여 휨 현상을 억제하고, 비아 플러그의 산화를 방지하는 라이너를 형성함에 있어서, 별도의 금속 증착 공정 및 식각 공정을 요구하지 않는 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지(C2FO-WLP)의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 캐리어와 그라인딩 공정을 이용하여 패키지의 두께를 자유롭게 조절하고 표면 균일도를 개선하며, 반도체 칩이나 비아 플러그를 패키지 환경에 따라 적절하게 노출시키는 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지(C2FO-WLP)의 제조 방법을 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 팬-아웃 웨이퍼 레벨 패키지 제조 방법은, 실리콘 희생 기판을 준비하는 단계, 상기 희생 기판 상에 직접 희생 패드를 형성하는 단계, 상기 희생 패드 상에 메탈 코어 솔더 볼 인터커넥터를 마운트 하는 단계, 상기 희생 기판 상에 콘택 메탈이 형성된 반도체 칩을 페이스 업(face up) 형태로 마운트 하는 단계, 상기 희생 기판 상에 상기 보호부재를 몰딩하는 단계, 상기 보호부재 상면 일부를 그라인딩 하여 적어도 상기 인터커넥터와 상기 콘택 메탈이 노출될 때까지 제1차 평면화 하는 단계, 노출되는 상기 콘택 메탈과 상기 인터커넥터 상에 재배선층을 형성하는 단계, 및 적어도 상기 희생 기판을 제거하는 제2차 평면화 하는 단계를 포함한다.
본 발명의 다른 특징에 의하면, 본 발명의 팬-아웃 웨이퍼 레렙 패키지 제조 방법은, 상기 희생 기판의 일측에 희생 패드를 형성하고, 동시 혹은 이시에 상기 희생 기판의 타측에 방열 패드를 형성하는 단계, 상기 희생 패드 상에 도전 볼을 마운트 하는 단계, 상기 방열 패드 상에 반도체 칩을 마운트 하는 단계, 상기 희생 기판 상에 상기 보호부재를 몰딩하는 단계, 상기 보호부재를 제거하여 상기 도전 볼이 노출될 때까지 1차 평면화 하는 단계, 상기 도전 볼을 평면화의 결과로서 형성되는 인터커넥터 상에 재배선층을 형성하는 단계, 및 상기 희생 기판을 제거하여 상기 희생 패드 및 상기 방열 패드가 노출될 때까지 제2차 평면화 하는 단계를 포함하여 구성될 수 있다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
몰딩부재의 백사이드 그라인딩 공정을 통하여 패키지 전체 두께를 조절하기 매우 용이하다.
특히 그라인딩 공정을 통하여 몰딩부재의 표면 균일도를 증진할 수 있으며, 이로 인하여 재배선 공정 시 RDL 공정이 매우 편리하다.
뿐만 아니라 그라인딩 공정을 통하여 금속 패드의 두께를 자유롭게 조절할 수 있다.
더욱이 그라인딩 공정을 통하여 반도체 칩이 외부로 노출되기 때문에, 그 자체로서 방열 효과를 제공하고, 몰딩부재와의 열팽창 계수 차이로 인한 휨 현상이 근본적으로 방지되는 효과가 기대된다.
메탈 코어 솔더 볼은 형상 구현이 매우 용이하고, 다양한 형상 변경이 가능하며, 특히 직경을 조절하여 높이를 자유롭게 제어할 수 있다.
특히 솔더 버퍼는 인터커넥터에 가해지는 스트레스를 완화하며, 인터커넥터의 자연 산화를 방지하기도 한다.
메탈 코어와 솔더 버퍼는 재료 단가가 저렴하고, 그 제조 공정이 매우 간단하여 원가 절감 및 수율 개선에 직접적인 기여를 할 수 있다.
희생 기판으로 실리콘 웨이퍼를 사용하기 때문에 재사용을 고려하지 않다도 되고, 씨드를 형성하는 것 말고 별도의 공정을 요구하지 않는다.
메탈 코어 솔더 볼로 인터커넥터를 형성하게 되면, 볼의 사이즈를 최소화하고, 높이를 금속 패드를 이용하여 보완할 수 있기 때문에, 디자인 룰의 축소로 인한 파인 피치에 적절하게 대응할 수 있다.
도 1은 종래 기술에 의한 몰딩 화합물과 도전성 비아 플러그 사이에 완충 부재가 개재되는 반도체 구조물의 단면도.
도 2는 종래 기술에 의한 복수의 금속 플러그를 이용하여 상하 패키징 다이를 부착하는 패키지 온 패키지(POP) 소자의 단면도.
도 3은 종래 기술에 의한 금속 플러그 측벽에 보호층이 더 포함되는 하단 패키징 다이의 단면도.
도 4는 본 발명에 의한 메탈 코어를 포함하는 팬 아웃 웨이퍼 레벨 패키지의 구성을 나타내는 단면도.
도 5는 본 발명에 의한 솔더 버퍼를 더 포함하는 팬 아웃 웨이퍼 레벨 패키지의 구성을 나타내는 단면도.
도 6은 본 발명에 의한 희생 패드를 더 포함하는 팬 아웃 웨이퍼 레벨 패키지의 구성을 나타내는 단면도.
도 7은 본 발명에 의한 방열 패드를 더 포함하는 팬 아웃 웨이퍼 레벨 패키지의 구성을 나타내는 단면도.
도 8은 본 발명에 의한 희생 패드와 방열 패드를 동시에 포함하는 팬 아웃 웨이퍼 레벨 패키지의 구성을 나타내는 단면도.
도 9는 본 발명에 의한 상하부 패키지가 인터커넥터에 의하여 연결되는 팬 아웃 패키지 온 패키지의 구성을 나타내는 단면도.
도 10a 내지 도 10d는 본 발명에 의한 반도체 칩 제조 공정을 설명하는 단면도들.
도 11a 내지 도 11g는 본 발명에 의한 팬 아웃 패키지 제조 공정을 설명하는 단면도들.
도 12는 본 발명에 의한 팬 아웃 패키지 제조 공정을 나타내는 순서도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 팬 아웃 웨이퍼 레벨 패키지(C2FO-WLP)의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 4를 참조하면, 본 발명의 팬 아웃 웨이퍼 레벨 패키지(100)는, 재배선층(RDL), 스터드 콘택(102)을 통해 재배선층(RDL)과 전기적으로 연결되는 반도체 칩(110), 반도체 칩(110)의 외곽에서 이와 실질적으로 동일한 평면에 배치되고 일측이 재배선층(RDL)을 통해 외부와 전기적으로 연결되는 인터커넥터(120), 재배선층(RDL) 상에 형성되어 반도체 칩(110)과 인터커넥터(120)를 보호하되 인터커넥터(120)의 타측을 노출시키는 보호부재(130), 및 재배선층(RDL)의 접속부재(140)를 포함한다.
여기서 인터커넥터(120)는 보호부재(130)의 에폭시 몰딩 컴파운드(EMC) 공정에 앞서 도전 볼 마운트(ball mount) 공정을 통하여 형성될 수 있다. 도전 볼 마운트 공정은, 희생 기판(도 11a의 M) 상에 시드(Seed)층을 형성하고, RDL 공정을 통하여 희생 패드(도 11a의 Mp)가 형성되고, 희생 패드(Mp) 상에 도전 볼을 드롭(drop) 하여 형성된다.
도 5를 참조하면, 본 발명의 인터커넥터(120)는 도전 볼을 이용하여 형성되는 특징이 있는데, 이러한 도전 볼은 메탈 코어 솔더 볼을 포함할 수 있다.
메탈 코어 솔더 볼은 중심의 메탈 코어(metal core)(120a), 및 주변의 솔더 버퍼(solder buffer)(120b)를 포함한다.
메탈 코어(120a)는 구리(Cu) 단독으로 구성될 수 있다. 혹은 메탈 코어(120a)는 중심의 구리(Cu)와 그 외곽의 은(Ag)의 조합으로 구성될 수 있다. 혹은 그 외곽에 기타 금속이 더 포함되는 3중 조합으로 구성될 수 있다.
솔더 버퍼(120b)는 녹는점이 비교적 낮은 납(Pb)이나 주석(Sn)을 포함할 수 있다. 솔더 버퍼(120b)는 솔더 외에 니켈(Ni)의 합금이거나 은(Ag)의 합금으로 구성될 수 있다.
특히 메탈 코어 솔더 볼은 소정 메뉴얼에 따라 도전 볼을 드롭(drop)하는 형식으로 형성되는 특징이 있다. 메탈 코어 솔더 볼은 볼로 성형된 후 이를 희생 패드(Mp) 상에 떨어뜨리는 형식으로 형성한다.
이와 같이 메탈 코어 솔더 볼이 메탈 코어(120a)와 솔더 더미(120b)의 이중 구조를 가지게 되면 팬 아웃 상하부 패키지를 상호 연결하는 도전 특성을 개선하면서도 보호부재(130)와 메탈 코어(120a) 사이에서 열팽창 차이에도 불구하고 완충 역할을 수행할 수 있다.
뿐만 아니라, 솔더 버퍼(120b)로 인하여 인터커넥터(120)의 산화를 억제하고, 무엇보다도 외부 충격으로부터 인터커넥터(120)를 보호할 수 있게 된다.
메탈 코어 솔더 볼은 구 형상 혹은 달걀 형상이거나 규빅 형상일 수 있다. 이와 같이 인터커넥터(120)를 볼과 같은 타입으로 형성하게 되면, 전체적으로 인터커넥터(120)의 컨트롤이 자유롭고, 재배선 공정 시 RDL과 인터커넥터(120)와의 접착력이 향상된다. 특히 RDL은 표면실장기술(SMT)로 진행하기 때문에 공정 비용이 크게 절감되며, 수율이 크게 개선된다.
도 6을 참조하면, 본 발명의 다른 특징에 의하면, 인터커넥터(120)를 도전 볼로 형성하게 되면, 도전 볼의 사이즈를 각 패키지의 사정에 맞게 쉽게 변경할 수 있다. 도전 볼은 그 직경을 달리하여 여러 가지 사이즈로 제작 가능하기 때문이다.
예컨대, 반도체 소자의 디자인 룰의 축소로 인하여 패키지의 폭이 점차 얇아지는 경향에 있다. 패키지의 전체 폭 사이즈가 작아지면, 상하 패키지를 연결하는 인터커넥터의 상하 사이즈도 작아지게 마련인데, 본 발명의 도전 볼은 이러한 사이즈 변경에 능동적으로 대응할 수 있다.
다만, 도전 볼의 사이즈를 자유롭게 변경할 수 있지만, 그 형상을 변경하기 곤란하다. 도전 볼의 사이즈를 파인 피치에 대응되게 작게 설계하면, 형상 변경의 한계로 인하여 상하 패키지 사이를 다 연결하지 못하는 경우가 있다. 가령, 패키지의 두께가 폭 사이즈에 대응되게 작아지면 패키지의 내구성이 약화되어 폭 사이즈가 축소되더라도 높이 사이즈는 그대로 유지할 필요가 있다. 이때, 희생 패드(Mp)의 높이를 다양하게 설계하여 높이를 해결할 수 있다.
예컨대, 도전 볼의 사이즈가 작아지면, 상대적으로 희생 패드(Mp)의 높이를 크게 설계할 있다. 희생 패드(Mp)는 RDL 공정을 통하여 자유롭게 설계 가능하다. 이와 같이 희생 패드(Mp)를 높게 설계하면, 그라인딩 공정에도 불구하고 일부 패드나 남아 도전 볼의 일부 높이를 보충할 수 있게 된다.
특히 희생 패드(Mp) 상에는 접착 기능이나 보호 기능을 가지는 UBM(Under Bump Metallurgy) 기능이 더 형성되어, 상기한 패드와 도전 볼 사이에 신뢰할만한 전기적 기계적 인터페이스를 제공할 수 있다.
도 7을 참조하면, 반도체 기판(110)의 상면에는 방열 패드(112)가 더 포함될 수 있다. 본 발명의 다른 실시예에 있어서는, 전술한 희생 패드(Mp)를 재배선 공정을 통하여 형성할 때, 방열 패드(112)를 함께 패턴닝할 수 있다. 방열 패드(112)는 희생 패드(Mp)와 동일한 재질로 형성되어 열전도 특성이 우수하며, 방열 패드(112)를 통하여 반도체 칩(110)으로부터 발생되는 열을 효과적으로 발산할 수 있다.
방열 패드(112)는 희생 패드(Mp)의 두께와 같거나 혹은 이보다 클 수 있다. 특히 본 발명의 반도체 팬 아웃 웨이퍼 레벨 패키지에 따르면, 패키지의 백사이드를 그라인딩 공정을 통하여 일부 제거하여 패키지의 두께를 저감하는 박막 공정에 의하여 방열 패드(112)는 노출되도록 한다.
본 발명의 실시예에 의하면, 전술한 그라인딩 공정을 통하여 반도체 패키지의 두께가 얇아지고, 방열 패드(112)를 별도로 구비하지 않는 경우 반도체 칩(110)이 직접 외부에 노출되고 별도의 몰딩부재가 도포되지 않기 때문에, 통상의 휨(Warpage) 현상이 크게 완화된다.
즉, 반도체 칩(110)의 백사이드 부분이 직접 외부에 노출되어 방열 되는 동시에 노출되는 부분에 몰딩부재가 없기 때문에 열팽창 계수의 차이로 인한 휨 현상이 억제되는 이중 효과를 기대할 수 있다.
도 8을 참조하면, 희생 기판(M) 상에 재배선 공정을 통하여 RDL을 형성하고, 희생 패드(Mp)의 높이를 조절하는 다양한 패턴닝 공정을 실시함에 있어서 방열 패드(112)의 패턴닝 공정과 함께 일체로 수행하게 되면, 전체 패키지의 두께를 줄이면서 패턴닝 공정을 크게 단축할 수 있다.
따라서 본 발명의 다른 실시예에 의한 팬 아웃 웨이퍼 레벨 패키지(100)는 재배선층(RDL), 제1표면이 스터드 콘택(102)을 통해 재배선층(RDL)과 전기적으로 연결되는 반도체 칩(110), 반도체 칩(110)의 측면을 보호하는 보호부재(130), 및 반도체 칩(110)의 제2표면에 부착되는 방열 패드(112), 방열 패드(112)와 실질적으로 동일한 평면에 위치하는 희생 패드(Mp), 반도체 칩(110)의 외곽에 배치되고, 하부는 재배선층(RDL)과 연결되고, 상부는 희생 패드(Mp)와 연결되는 인터커넥터(120)를 포함할 수 있다.
이와 같은 방열 패드(112)는, 희생 패드(Mp)와 동일한 공정에 의하여 동일한 재질로 형성되지만, 그 두께는 희생 패드(Mp)의 두께보다 같거나 혹은 크게 형성될 수 있다.
도 9를 참조하면, 본 발명의 팬 아웃 POP 패키지(200)는, 일방 패키지가 타방 패키지 상부에 적층되는 패키지 온 패키지(Package On Package) 타입이다. 이러한 POP 패키지(200)는, 팬 아웃 하부 패키지(100a), 팬 아웃 상부 패키지(100b), 및 하부 패키지(100a)의 외곽에 구비되어 한 쌍의 패키지(100a,100b)를 연결하는 상하부 인터커넥터(120)를 포함한다.
본 발명은 인터커넥터(120)가 비아 공정(via process)을 통하여 형성되지 않는 것이 특징이다. 본 발명의 인터커넥터(120)는 메탈 코어 솔더 볼 공정을 통하여 형성될 수 있다.
하부 패키지(100a)는, 재배선층(RDL), 재배선층(RDL) 상에 스터드 콘택(102)을 통하여 부착되는 하부 반도체 칩(110a), 하부 반도체 칩(110a)을 보호하는 하부 보호부재(130a), 및 하부 접속부재(140a)를 포함한다.
상부 패키지(100b)는, 상부 기판(F), 상부 접속부재(140b)와 와이어 본딩되는 하나 이상의 상부 반도체 칩(110b), 및 상부 반도체 칩(110b)을 보호하는 상부 보호부재(130b)를 포함할 수 있다. 상부 접속부재(140b)는 인터커넥터(120)와 직접 접속할 수 있다.
하부 반도체 칩(100a)은 로직(logic) 반도체를 포함할 수 있고, 상부 반도체 칩(100b)은 메모리(memory) 반도체를 포함할 수 있다.
전술한 바와 같이 본 발명의 상하부 패키지 연결용 인터커넥터(120)는 하부 패키지(100a) 공정 시 형성되는 특징이 있다.
한편, 하부 반도체 칩(110a)과 재배선층(RDL)은 스터드 콘택(102)에 의하여 전기적으로 연결되는데 스터드 콘택(102)은 스터드 범프 공정, 구리(Cu) 기타 메탈 필터 공정, 혹은 솔더 볼 공정을 통하여 형성될 수 있다.
이하, 본 발명에 의한 팬 아웃 패키지 온 패키지(POP)의 제조 방법을 도면을 참조하여 설명한다.
도 10a 내지 도 10d 그리고 도 12를 참조하여, 반도체 칩 제조 공정을 설명한다.
반도체 기판을 준비하는 단계(S10);
도 10a를 참조하면, 반도체 기판(S)을 준비한다. 이때 반도체 기판(S)은 스트립 형태(strip-type)의 웨이퍼(wafer)를 포함한다. 반도체 기판(S)(혹은 웨이퍼라 한다.)의 일면에 반도체 패드(Sp)(혹은 웨이퍼 패드라 한다.)를 형성한다. 패드(Sp)는 재배선 공정을 통하여 형성될 수 있다.
반도체 기판의 일면에 접착테이프를 라미네이팅 하는 단계(S12);
도 10b를 참조하면, 다이 접착용 필름 기타 접착테이프(Die Attached Film: DAF)를 일정한 두께로 도포하고 라미네이팅(lamination process) 한다.
반도체 패드 상에 콘택 메탈을 본딩하는 단계(S14);
도 10c를 참조하면, 메탈 스터드 범프 본딩 공정(metal stud bump bonding process)이나 솔더 볼 공정(solder ball process)을 통하여 반도체 패드(Sp) 상에 콘택 메탈(Sc)을 형성한다. 콘택 메탈(Sc)은 후술하는 노출 공정을 거쳐 스터드 콘택(102)을 형성하게 된다.
반도체 기판을 절단하여 개별 반도체 칩으로 분리하는 단계(S16);
도 10d를 참조하면, 싱귤레이션 공정(singulation process)을 통하여 반도체 기판(S)을 개별 반도체 칩(110)으로 절단하는 공정이 실시될 수 있다. 이로써, 반도체 패드(Sp) 상에 콘택 메탈(Sc)이 본딩되는 개별 반도체 칩(도 4의 110)이 준비된다.
도 11a 내지 도 11g 그리고 도 12를 참조하여, 팬 아웃 패키지 제조 공정을 설명한다.
희생 기판을 준비하는 단계(S20);
도 11a를 참조하면, 희생 기판(M)은 미러 웨이퍼(mirror wafer)를 포함할 수 있다. 희생 기판(M)을 준비하고 희생 기판(M)의 일면에 희생 패드(Mp)를 형성한다. 희생 패드(Mp)는 재배선 공정을 통하여 형성될 수 있다. 본 발명의 패키지 공정은 반도체 칩(110)이 희생 기판(M) 상에 형성되기 때문에, 고온 공정 시 열팽창에 따른 휨(warpage) 현상이 최소화되는 효과가 있다.
한편, 본 발명의 실시예에 따르면, 희생 기판(M) 상에 패드(Mp)를 형성함에 있어서 패드(Mp)와 대응되는 희생 기판(M) 상에 씨드(Seed)를 형성하고, 씨드(Seed)를 이용하여 패드(Mp)를 형성할 수 있다.
희생 패드 상에 인터커넥터 메탈을 본딩하는 단계(S22);
도 11b를 참조하면, 솔더 볼 공정이나 메탈 포스트 공정을 통하여 희생 패드(Mp) 상에 인터커넥터 메탈(Mc)을 형성한다. 인터커넥터 메탈(Mc)을 후술하는 솔더 볼 공정을 거쳐 비아 성형 공정 및 비아 충진 공정을 대신하는 상하부 인터커넥터(도 4의 120)를 형성하게 된다.
반도체 패드 상에 콘택 메탈이 구비된 개별 반도체 칩을 희생 패드 상에 인터커넥터 메탈이 구비된 희생 기판에 페이스 업(face up) 형태로 마운트 하는 단계(S30);
도 11c를 참조하면, 접착테이프(DAF)를 이용하여 각 반도체 칩(110)을 희생 기판(M) 상에 고정할 수 있다. 이때 접착테이프(DAF)에 의하여 희생 기판(M) 상에 고정된 반도체 칩(110)은 후술하는 몰딩 공정 혹은 평면화 공정에 의하더라도 움직이지 않고 고정되어 후술하는 재배선 공정 시 수율 감소를 최소화 할 수 있다.
희생 기판 상에 보호부재를 몰딩하는 단계(S32);
도 11d를 참조하면, 반도체 패드(Sp)에 본딩되는 콘택 메탈(Sc)과, 희생 패드(Mp)에 본딩되는 인터커넥터 메탈(Mc) 상에 에폭시 몰딩 컴파운드(EMC)를 증착한다. 에폭시 몰딩 컴파운드(EMC)는 콘택 메탈(Sc)과 인터커넥터 메탈(Mc)이 커버될 정도로 보호부재(130)가 도포될 수 있다.
보호부재를 그라인딩 하여 평면화 하는 단계(S34);
도 11e를 참조하면, 콘택 메탈(Sc)과 인터커넥터 메탈(Mc)이 노출될 때까지 평면화 공정을 계속하여 실시한다. 이와 같은 평면화 공정을 통하여 노출된 콘택 메탈(Sc)과 인터커넥터 메탈(Mc)은 결과적으로 스터드 콘택(도 4의 102)과 인터커넥터(도 4의 120)를 형성하게 된다.
스터드 콘택과 인터커넥터를 외부와 전기적으로 연결하는 재배선 단계(S40);
도 11f를 참조하면, 탑 사이드 재배선 공정 결과, 인터커넥터(120)를 통하여 타 패키지(도 9의 100b)를 외부와 전기적으로 연결하고, 스터드 콘택(102)을 통하여 반도체 칩(도 9의 110a)을 외부와 전기적으로 연결하는 재배선(RDL)을 설치한다. 그리고 재배선 접속부재(140)를 형성한다.
희생 기판을 반도체 칩으로부터 제거하는 단계(S42);
도 11g를 참조하면, 희생 기판(M)을 그라인딩 하여 희생 기판(M)을 보호부재(130)에서 제거한다. 그라인딩 공정을 통하여 희생 패드(Mp)와 접착테이프(DAF)가 제거됨으로써, 반도체 칩(110)과 인터커넥터 메탈(Mc)이 노출되어 타 패키지(도 9의 100b)와 전기적으로 연결될 수 있다. 상기 그라인딩 공정을 통하여 반도체 칩(110)의 두께를 150 마이크로미터 이하가 될 수 있다.
이때 희생 기판(M)을 제거할 때, 희생 패드(Mp)가 방열 패드(112)의 두께만큼 잔존할 수 있지만, 방열 패드(112)의 두께가 희생 패드(Mp)의 두께보다 두꺼워 희생 패드(Mp)는 모두 제거되고, 방열 패드(112)만 그대로 잔존할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 팬 아웃 패키지 온 패키지에서 상하부 패키지를 연결하는 인터커넥터를 도전 볼로 형성하고, 도전 볼을 몰딩 공정 후 비아 형성 및 충진 공정을 이용하지 않고 메탈 코어 솔더 볼 공정을 이용하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
100: 팬 아웃 웨이퍼 레벨 패키지
102: 스터드 콘택 110: 반도체 칩
112: 방열 패드 120: 인터커넥터
120a: 메탈 코어 120b: 솔더 더미
130: 보호부재 140: 접속부재
M: 희생 기판 Mp: 희생 패드
200: 팬 아웃 POP 패키지

Claims (13)

  1. 반도체 패드 상에 콘택 메탈이 본딩되는 개별 반도체 칩을 준비하는 단계;
    실리콘 희생 기판을 준비하는 단계;
    상기 희생 기판 상에 직접 희생 패드를 형성하는 단계;
    상기 희생 패드 상에 메탈 코어 솔더 볼 인터커넥터를 마운트 하는 단계;
    상기 희생 기판 상에 상기 콘택 메탈이 형성된 상기 반도체 칩을 페이스 업(face up) 형태로 마운트 하는 단계;
    상기 희생 기판 상에 보호부재를 몰딩하는 단계;
    상기 보호부재 상면 일부를 그라인딩 하여 적어도 상기 인터커넥터와 상기 콘택 메탈이 노출될 때까지 제1차 평면화 하는 단계;
    노출되는 상기 콘택 메탈과 상기 인터커넥터 상에 재배선층을 형성하는 단계; 및
    적어도 상기 희생 기판을 제거하는 제2차 평면화 하되, 상기 희생 패드는 잔존하는 단계를 포함하고,
    상기 콘택 메탈은 메탈 스터드 범프 본딩 공정(metal stud bump bonding process)을 통하여 상기 반도체 칩의 상기 반도체 패드 상에 형성되고,
    상기 콘택 메탈의 노출 공정을 통해 스터드 콘택으로 제공되어 상기 재배선층과 전기적으로 연결되며,
    상기 콘택 메탈의 노출 공정은 상기 인터커넥터의 노출 공정과 동시에 진행됨으로써 공정 단축이 기대되는 것을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 메탈 코어 솔더 볼 인터커넥터를 마운트 하는 단계는,
    상기 메탈 코어 솔더 볼을 상기 희생 패드 상에 드롭 하는 단계; 및
    상기 메탈 코어 솔더 볼을 리플로우 하는 단계를 포함하여 구성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 메탈 코어 솔더 볼은 중심의 메탈 코어 및 주변의 솔더 버퍼를 포함하여 구성되고, 상기 솔더 버퍼의 리플로우 공정에도 불구하고 상기 메탈 코어가 노출되지 않는 것을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 메탈 코어는 구리(Cu) 또는 니켈(Ni)로 형성되고, 상기 솔더 버퍼는 주석(Sn) 솔더로 형성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1차 평면화 하는 단계는,
    상기 보호부재 상에 포함되는 상기 메탈 코어 솔더 볼 내부의 코어 메탈이 노출됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제2차 평면화 하는 단계는,
    상기 희생 기판을 상기 보호부재로부터 제거하되, 상기 희생 기판과 상기 반도체 칩 사이의 접착테이프를 함께 제거하여 상기 반도체 칩의 배면 및 상기 메탈 코어 솔더 볼이 노출되는 단계를 포함하여 구성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제2차 평면화 하는 단계는,
    그라인딩 공정을 통해 상기 희생 패드를 제거하여, 상기 메탈 코어 솔더 볼이 노출되는 단계를 포함하여 구성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제2차 평면화 하는 단계는,
    상기 그라인딩 공정을 통하여 상기 반도체 칩의 두께를 150 마이크로미터 이하가 되도록 하는 것을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제2차 평면화 단계는,
    상기 희생 패드의 일부가 잔존하여 상기 메탈 코어 솔더 볼이 노출되지 않는 단계를 포함하여 구성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  10. 희생 기판 상에 희생 패드를 형성하고, 동시 혹은 이시에 상기 희생 기판의 동일면에 방열 패드를 형성하는 단계;
    상기 희생 패드 상에 도전 볼을 마운트 하는 단계;
    상기 방열 패드 상에 반도체 칩을 마운트 하는 단계;
    상기 희생 기판 상에 보호부재를 몰딩하는 단계;
    상기 보호부재를 제거하여 상기 도전 볼의 노출될 때까지 1차 평면화 하는 단계;
    상기 도전 볼을 평면화의 결과로서 형성되는 인터커넥터 상에 재배선층을 형성하는 단계; 및
    상기 희생 기판을 제거하여 상기 희생 패드 및 상기 방열 패드가 노출되도록 제2차 평면화 하는 단계를 포함하고,
    상기 희생 패드와 상기 방열 패드는 동일 재질, 동일 공정으로 형성하여 구성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 제2차 평면화 하는 단계는,
    상기 희생 패드가 상기 방열 패드의 두께만큼 잔존하는 단계를 포함하여 구성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제2차 평면화 하는 단계는,
    상기 방열 패드의 두께가 상기 희생 패드의 두께보다 두꺼워 상기 희생 패드가 모두 제거되고, 상기 방열 패드의 일부는 잔존하는 단계를 포함하여 구성됨을 특징으로 하는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법.
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