KR101766553B1 - 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템 및 방법 - Google Patents

양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템 및 방법 Download PDF

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Abstract

본 발명에서는 양자-코히어런트 초전도 회로에 플럭스(flux)를 인가하기 위한 방법들 및 시스템들이 제공된다. 일 실시예에서, 본 시스템은 롱-조셉슨 접합(LJJ), LJJ에 결합되고 양자-코히어런트 초전도 회로에 유도적으로 결합되는 유도성 루프, 및 단일 플럭스 양자(SFQ) 제어기를 포함하며, 상기 SFQ 제어기는 SFQ 펄스를 상기 LJJ의 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 SFQ 펄스를 상기 LJJ의 제 2 단부로 전파함 ―, 또한 플럭스 양자를 유도성 루프에 인가하여 제어 플럭스의 제 1 값이 양자-코히어런트 초전도 회로에 인가되게 하도록 구성된다.

Description

양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템 및 방법{SYSTEMS AND METHODS FOR APPLYING FLUX TO A QUANTUM-COHERENT SUPERCONDUCTING CIRCUIT}
본 발명은 미국 정부의 에이전시(agency)와의 계약 하에 완성되었으며, 계약번호는 W911NF-11-C-0069이다.
본 출원은 U.S. Serial 2012년 08월 14일에 제출되고, 그 전체 내용들이 본원에 참조로서 통합되어 있는 미국 특허 출원 제 2013-585467에 대해 우선권을 주장한다.
본 발명은 전반적으로 초전도 회로들과 관련되어 있으며, 보다 자세하게는 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템 및 방법에 관한 것이다.
양자 컴퓨터에 있어서, 양자 알고리즘은 각각의 펄스 시퀀스가 양자 게이트를 실현하도록 일련의 펄스들을 다수의 큐비트들 및 결합 엘리먼트들로 인가함으로써 실행된다. (위상(phase), 플럭스(flux) 및 트랜스몬 큐비트(transmon qubit) 기반 아키텍처들과 같은) 많은 초전도 구현들에 있어서, 이러한 제어 펄스들(control pulses)은 큐비트들에 인가되는 마그네틱 플럭스의 형태를 취한다. 이러한 제어 펄스들은 통상적으로 상온의 전자들에 의하여 발생되고, 동축 라인들을 통하여 극저온 패키지(cryogenic package)로 도입된다. 그러나, 동축 라인 솔루션은 유용한 양자 프로세서에서 요구되는 정도로 확장가능하지 않다. 원하는 레벨의 집적(integration)을 달성하기 위하여 큐비트 크리오패키지(cryopackage) 내에서, 그리고 바람직하게는 큐비트들로서 동일한 칩 상에 제어 회로망을 집적시키는 것이 필요하다. 초전도 단일-플럭스-양자(SFQ) 디지털 기술은 집적된 제어 회로망을 구현하기 위한 자연스러운 선택이다.
그러나, SFQ 디지털 제어를 양자-코히어런트 초전도 회로로 인터페이싱하는 것에는 여러가지 어려움들이 있다. 첫째로, SFQ 로직에 일반적으로 적용되는 션트 저항들은 큐비트들에게 소실적(dissipative) 환경을 제공할 수 있다. 둘째로, SFQ 펄스들은 일반적으로 몇 피코 초(picoseconds) 정도의 매우 빠른 상승시간을 가지며, 몇 기가 헤르츠(GHz)의 동작 주파수를 갖는 큐비트에 직접적으로 SFQ 펄스들을 인가하는 것은 큐비트에 원치않는 전환(transition)들을 유도함으로서 충실도(fidelity)의 상당한 손실을 야기할 것이다. 예를 들어, 10GHz에서 작동하는 큐비트에 있어서, SFQ 펄스들의 상승시간은 제어 단열을 유지하기 위해 나노 초(nanosecond) 정도로 증가될 것이다. SFQ 펄스들을 이용하는 큐비트의 단열적 제어는 그러므로 제어 펄스들을 발생시키는 접합들의 상당한 댐핑(damping), 또는 SFQ 펄스들의 상당한 저역-통과 필터링을 요구한다. 필터 설계 분야에서 통상의 지식을 가진 자는 임의의 저역 통과 필터가 적어도 따로따로 종료되어야 함을 인식할 것이며, 그에 따라, SFQ펄스들의 필터링은 또한 상당한 댐핑을 수반한다. 큐비트의 소실되는 전원과의 임의의 결합은 그것의 코히어런스를 상당히 저하시키기 때문에, 큐비트와 제어 회로망 사이의 결합은 극히 작아야 하고, 따라서 효율적으로 SFQ 소스로부터의 제어 플럭스를 코히어런트 큐비트 회로에 인가하는 것은 과제로 남아있다.
본 발명의 일 실시예에 따르면, 본 발명은 양자-코히어런트 초전도 회로에 플럭스(flux)를 인가하기 위한 시스템을 제공한다. 본 시스템은 롱-조셉슨 접합(long-Josephson junction, LJJ), 상기 LJJ에 결합(couple)되고 상기 양자-코히어런트 초전도 회로에 유도적으로 결합되는 유도성 루프 및 단일 플럭스 양자(single flux quantum, SFQ) 제어기를 포함하며, 상기 SFQ 제어기는 SFQ 펄스를 상기 LJJ의 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 SFQ 펄스를 상기 LJJ의 제 2 단부로 전파함 ―, 또한 플럭스 양자를 유도성 루프에 인가하여 제어 플럭스의 제 1 값이 양자-코히어런트 초전도 회로에 인가되게 하도록 구성된다.
본 발명의 또 다른 실시예에 의하면, 본 발명은 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템을 제공한다. 본 시스템은 LJJ, 상기 LJJ의 중간지점(midpoint)에서 상기 LJJ와 결합되고 상기 양자-코히런트 초전도 회로에 유도적으로 결되하는 유도성 루프, 및 제어 플럭스의 제 1값이 양자-코히어런트 초전도 회로에 인가되도록 초기에 순환의 제 1 방향에 있는 상기 유도성 루프 내의 쌍-안정(bi-stable) 지속적(persistent) 전류를 확립(establish)하기 위해 상기 루프로 플럭스 양자의 절반 플럭스 바이어스를 제공하도록 유도성 결합 루프에 유도적으로 결합되는 DC 소스(DC source)를 포함한다. 상기 시스템은 추가적으로 포지티브(positive) SFQ 펄스를 상기 LJJ의 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 포지티브 SFQ 펄스를 상기 LJJ의 제 2 단부에서 매칭된 부하(matched load)로 전파함 ―, 또한 플럭스 양자를 상기 유도성 루프로 인가하여 상기 유도성 루프의 쌍-안정 지속적 전류가 순환의 제 1 방향으로부터 순환의 제 2 방향으로 스위칭하게 하여 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하도록 구성되는 SFQ 제어기를 포함한다.
본 발명의 또 다른 실시예에 의하면, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법이 제공된다. 본 방법은 LJJ의 중간지점에의 롱-조셉슨 접합(LJJ)에 결합하고, 상기 양자-코히런트 초전도 회로에 유도적으로 결합하는 유도성 루프를 제공하는 단계를 포함한다. 또한 본 방법은 초기에 제 1 방향에 있는 상기 유도성 루프 내의 쌍-안정(bi-stable) 지속적(persistent) 전류를 확립(establish)하는 플럭스 양자의 절반 플러스 바이어스를 확립하기 위해 DC 플럭스 바이어스를 상기 유도성 루프로 인가하는 단계; 및 포지티브 SFQ 펄스를 LJJ 어레이의 제 1 단부로 인가하면서 ― 상기 LJJ 어레이의 상기 제 1 단부는 상기 포지티브 SFQ 펄스를 상기 LJJ 어레이의 제 2 단부에서 매칭된 부하(matched load)로 전파함 ―, 또한 플럭스 양자를 상기 유도성 루프로 인가하여 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하는 단계를 포함한다. 상기 방법은 네거티브(negative) SFQ 펄스를 LJJ 어레이의 제 1 단부로 인가하면서 ― 상기 LJJ 어레이의 상기 제 1 단부는 상기 네거티브 SFQ 펄스를 상기 LJJ 어레이의 제 2 단부에서 매칭된 부하로 전파함 ―, 또한 상기 유도성 루프에 의해 둘러싸이는 플럭스를 초기 값으로 리셋하여 상기 양자-코히어런트 초전도 회로에 인가되는 제어 플럭스를 초기 값으로 리셋시키는 단계를 포함한다.
도 1은 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템의 일 실시예의 기능적 블록 다이어그램을 도시함.
도 2는 롱-조셉슨-접합 제한 배열 내의 조셉슨 전파 라인(JTL)의 부분의 예시적인 회로도를 도시함.
도 3은 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템의 일 실시예의 부분의 회로도를 도시함.
도 4는 최적화되어 시뮬레이션 된 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 예시적인 시스템을 보여줌.
도 5는 도 4에 도시된 회로의 SPICE 시뮬레이션의 결과를 보여줌.
도 6은 N-bit DAC 내의 본 발명의 적용의 예시적인 실시예를 나타냄.
도 7은 플럭스-튜닝가능 결합기(flux-tunable coupler)를 작동시키는 본 발명의 예시적인 적용을 나타냄.
도 8은 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법의 순서도를 나타냄.
도 1은 양자-코히어런트 초전도 회로 18 에 플럭스를 인가하기 위한 시스템 10의 일 실시예의 기능적 블록 다이어그램을 도시한다. 시스템 10은 상대적으로 큰 결합 효율, 느린 펄스 상승-시간들을 가지며 그리고 양자 회로의 코히어런스를 저하시키지 않고 양자 코히어런트 초전도 회로 18와 SFQ 제어기 12의 결합(coupling)을 가능하게 하도록 구성된다. 도 1의 예에서, 양자 코히어런트 초전도 회로 18 는 큐비트이다. 그러나, 본 시스템 10 은 상기 양자 회로의 코히어런스를 저하시키지 않고 다양한 다른 양자 코히어런트 초전도 회로들로 플럭스를 인가할 수 있다.
시스템 10 은 롱 조셉슨 접합(long Josepshon junction, LJJ)을 이용한다. LJJ는 입력 인덕턴스와 출력 인덕턴스 사이에서 결합되고, 접합 기술에 특징이 있는 접합(junction)과 병렬로 분포된 커패시턴스(distributed capacitance)를 가지는 단일 폭(wide) 조셉슨 접합(예를 들어, 200-500㎛ 길이에 의한 2㎛ 폭(wide)) 배열(arrangement)일 수 있다. 대안적으로, LJJ는 롱-조셉슨-접합 제한 배열(long-Josephson-junction limit arrangement)의 조셉슨 접합 어레이로서 구현될 수 있으며, 롱-조셉슨-접합 제한 배열은 언-션트(un-shunted) 조셉슨 접합들의 병렬 어레이(즉, 조셉슨 접합들과 병렬인 션트 저항이 없음)이다. 롱 접합 제한 배열 내의 조셉슨 접합 어레이는 약 600㎛로부터 약 1000㎛의 길이 범위에 있을 수 있는 LJJ 배열에 대하여 직렬 인덕터들(예를 들어, 약 30㎛ 길이)과 함께 조셉슨 접합들(예를 들어, 약 3㎛×약3㎛)을 포함할 수 있다. 언-션트 조셉슨 접합들의 병렬 어레이는 작은 인덕터들을 통해 단단히 결합되어 있으며, 롱-조셉슨-접합 제한 배열(LJJ 배열 14) 내의 패시브(passive) 조셉슨 전파 라인(JTL: Josephson transmission line)을 형성한다. LJJ 14는 SFQ 제어기 12를 큐비트 18에 결합하는데 협력하도록 유도성 루프와 병렬적으로 결합된다. LJJ는 DC로부터 큐비트 주파수의 수 배까지의 광대역에 걸쳐 매칭된 부하 26 및 SFQ 제어기 12에 있는 소실(dissipation) 소스들로부터 큐비트 18의 필요한 전기적 차단(electrical isolation)을 제공한다.
이러한 LJJ 배열 40의 일례가 도 2에 도시된 조셉슨 접합 전파 라인(JTL) 회로에서 도시된다. LJJ 배열 40은 롱 JTL 또는 LJJ 배열을 형성하는 커패시터들 C와 병렬적으로 연결되는, 언-션트 조셉슨 접합들(인덕턱스 LJ를 갖음)의 병렬 어레이를 포함한다. 어레이 내에서 반복되는 셀들은 직렬 인덕터들 L 에 의해 상호 연결되어있다. LJJ 배열 40은 LJJ를 기술하는 사인-고든 수식(sine-Gordon equation)의 플럭슨들-솔리톤(fluxons - soliton) 솔루션들로서 SFQ 펄스들의 전파를 허용한다. LJJ는 큐비트의 주파수 범위보다 여러 배 높을 수 있는 차단 주파수(cutoff frequency)를 가지는 작은-진동(small oscillation) 모드들을 위한 멀티-섹션 고역통과 필터로서 동작하며, SFQ 제어기 12 와 연관되는 소실 엘리먼트들로부터 큐비트를 효과적으로 차단시킨다.
"롱 접합 제한" 은 JTL에서 조셉슨 접합의 인덕턴스(LJ=h/2eI0, 여기서 I0는 접합 임계 전류임)가 직렬 인덕턴스 L 보다 큰 경우를 지칭한다. 도 1에 도시된 바와 같이 "LJJ" 는 병렬로 연결되는 롱 접합 제한 어레이 배열에 있는 JTL의 여러 개의 스테이지들로 구성된다(예를 들어, 도 2는 3개의 이러한 스테이지들을 도시한다). LJJ 내의 SFQ는 여러 스테이지들에 걸쳐 확산되고, 전형적으로 이러한 수는 LJ/L의 제곱근이고, LJJ는 적어도 JTL의 그러한 많은 스테이지들을 가질 것이다. 도 4에 도시된 회로에서, 은 대략적으로 4인 반면에, LJJ의 길이는 26개의 JTL 스테이지들의 총합이다.
다시 도 1을 살피면, LJJ 14의 제 1 LJJ 부분 20 및 LJJ 14의 제 2 LJJ 부분 22의 중간지점 24에서, 큐비트 18로의 인터페이스는 인턱턴스 Lb 를 갖는 유도성 루프 16를 LJJ 14 와 병렬로 연결시킴으로써 확립된다. 플럭스 양자의 절반의 DC 플럭스 바이어스(도 3에 도시됨)는 큐비트의 인덕터 L2에 상호 결합된 인턱터 L1을 갖는 유도성 루프 16로 외부에서 공급된다. DC 플럭스 바이어스는 외부에서 인가된 플럭스를 차단하는 초기에 순환 전류 28인 유도성 루프 16 내의 쌍-안정 지속적 전류를 확립하며, 그 결과 유도성 루프 16에 의해 둘러싸인 총 플럭스는 0이 된다. 순환 전류 28는 예컨대 제 1 공진 주파수에서 큐비트를 설정하기 위해 큐비트로 제어 플럭스의 제 1 값을 제공하는 상호 인덕턴스 M으로 인해 큐비트 내에서 마그네틱 플럭스를 유도한다.
LJJ를 따라 이동하는 포지티브(positive) 플럭손(fluxon) 32은 유도성 루프 16를 통과할 것이고, 유도성 루프 16에 의해 둘러싸인 총 플럭스는 전체 플럭스 양자에 의해 변할 것이고, 그리하여, 유도성 루프 16 내의 지속 전류 30의 순환 방향을 반전시키고, 상호 인턱턴스 M을 통해 큐비트 18와 결합되는 마그네틱 플럭스의 변화에도 영향을 미칠 것이다. 이것은 예컨대 제 2 공진 주파수에서 큐비트를 설정하기 위해 제어 플럭스의 제 2 값을 큐비트로 제공한다. 포지티브 플럭손 32은 임의의 가능한 반사들을 완화시키기 위해 매칭된 부하 임피던스 26 내에서 종료한다. 대안적으로, 네거티브(negative) 플럭손은 제 2 단부로부터 LJJ 14의 제 1단부로 전달될 수 있고, 제 1 단부로부터 LJJ 14의 제 2 단부로 이동하는 포지티브 플럭손 32과 같은 효과를 가질 수 있다.
도 3은 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템 50의 일 실시예의 부분의 회로도를 도시한다. 도 3은 큐비트 56와 LJJ 54의 부분 사이의 유도성 루프 52를 상세히 묘사한다. 큐비트는 상호 인덕턴스 M을 통해 인덕턴스 Lb를 갖는 유도성 루프 52에 결합되고 ― 여기서, Lb >> LJJ 54의 L 임―, 유도성 루프는 LJJ 어레이의 중간지점 55에서 병렬적으로 연결된다. 인덕턴스 Lb를 갖는 유도성 루프 52 및 LJJ 54로부터의 조셉슨 접합들 J1 및 J2의 병렬 조합은 RF-SQUID로 알려진 장치를 형성한다 ― RF-SQUID는 플럭스 양자 절반의 DC 플럭스 바이어스, 인덕터들 L3 및 L4를 통한 DC 플럭스 바이어스 라인 58으로부터의 Φ0/2에 의해 스레드(thread) 됨―. 그리하여 바이어스된, RF-SQUID는 쌍-안정성이고, 루프 내의 총 플럭스는 0(루프 내의 지속 전류들은 외부에서 인가되는 플럭스 바이어스를 차단함)이거나, 또는 하나의 플럭스 양자(루프 내의 지속 전류들은 외부에서 인가되는 플럭스 바이어스를 더함)이다. RF-SQUID는 2π만큼 접합들 J1 및 J2의 위상을 전진(advance)시킴으로써 일 상태(0 플럭스)로부터 다른 상태(하나의 플럭스 양자)로 스위칭될 수 있다 ― 이러한 위상의 전진은 접합들 J1 및 J2 모두를 거쳐 도 3의 LJJ 54를 통해 왼쪽으로부터 오른쪽으로 단일 플럭손을 이동시킴으로써 성취됨―.
유도성 루프 52 에 의하여 둘러싸인 총 플럭스는 LJJ 54를 통해 오른쪽으로부터 왼쪽으로 단일 플럭손을 이동시킴으로써, 또는 대안적으로 LJJ 어레이 54를 통해 왼쪽으로부터 오른쪽으로 안티-플럭손(anti-fluxon)을 이동시킴으로써 0으로 리셋될 수 있다. 도 3에 도시된 예시를 살피면, 쌍-안정의 지속 전류는 처음에 시계방향 전류 62이고, LJJ 어레이 54를 통해 왼쪽으로부터 오른쪽으로 이동하는 안티-플럭손 60은 시계방향인 지속 전류를 반시계방향 전류 64로 반전시킨다. 결합 루프 52 내의 쌍-안정성의 지속 전류 Ip 는 큐비트 56 내에 크기가 ±MIp 인 플럭스를 유도한다. 따라서, 큐비트에 인가되는 플럭스 스윙은 Φq=2MIp 이고, LJJ 어레이 54 에서 전파되는 플럭손의 속도에 의하여 결정되는 상승시간을 가지고, 사인-고든 솔리톤의 일반적인 펄스 형상을 갖는다.
이상적으로, 플럭손의 전파 속도는 임의적으로 작게 만들어질 수 있고, 큐비트에서 플럭스 펄스의 상승시간이 임의적으로 길게 만들어질 수 있도록 제시할 수 있다. 그러나, 느린 플럭손들은 LJJ 어레이 내의 불균등성(inhomogeniety)들에 의하여 분산(scattering) 및 트래핑(trapping)에 영향을 받기 쉬우며, 이는 사용될 수 있는 플럭손 속도들의 가능한 범위에 대한 실제적인 제한들을 가하게 된다. 1㎱ 정도의 상승-시간들은 전류 기술에서 현실적으로 고려될 수 있는 범위 내이다.
도 4는 시뮬레이션되고 최적화된 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 예시적인 시스템 70을 보여준다. 성분 값들은 특정한 제조 공정을 위해 주어지게 되며, 성분 값들은 어플리케이션 및 프로세스 요구사항들에서 기초하여 임의로 정해진 구현에서 상이할 수 있다는 것이 이해되어야 한다. 큐비트 72는 26 접합 어레이 70의 중앙 지점에서 결합되고, 어레이 70의 각각의 셀은 그림에서 10㎂(첫번째 셀 및 마지막 셀은 경계 효과(boundary effect)를 보상하기 위해 더 높은 임계전류들을 갖을 수 있음)의 임계 전류, 및 0.5㎊ 커패시터에 의해 션트된 각각의 접합을 가지는 2개의 조셉슨 접합들을 갖는 정사각형으로 묘사된다. 접합들 각각에 연결되는 커패시터들의 목적은 이중적이다 : 1) 플럭슨들의 전파 속도를 줄이는 것, 및 2) 열잡음에 적게 영향받도록 플럭손들의 유효질량을 증가시키는 것이다. 셀들의 각각은 추가적으로 도 2에 도시된 바와 같이 하나의 접합을 다음 접합에 연결시키는 L=1.83pH인 두 개의 인덕터들을 포함한다.
LJJ의 균일성을 향상시키고, 큐비트에 연결된 셀의 플럭손들의 분산을 방지하기 위하여, 어레이 70 내의 각각의 다른 셀 78(도 4에서 실선의 정사각형으로 도시됨)은 병렬로 어레이 70에 연결되고, Φ0/2 의 외부 플럭스를 둘러싸는 Lb=350 pH의 인덕터(그러나, 상기 인덕터는 큐비트에 연결되지 않음)를 가지고 있다. 어레이 70의 다른 셀들 80(점선의 정사각형)은 플럭스 바이어스되지 않고, 그들에 연결되는 추가적인 인덕터를 가지지 않는다. 어레이 70 는 추가적으로 SFQ 펄스 발생기 72 및 어레이 70 사이에 있는 소스 터미네이션 74 및 매칭된 부하 터미네이션 76 에서 종결된다. 소스 터미네이션 74이 대신에 SFQ 생성기 72의 일 부분으로서 포함될 수 있다는 것을 유의하도록 한다. 추가적으로, 부하 터미네이션은 대신에, LJJ의 상태를 모니터할 수 있거나 또는 추가적인 디지털 공정을 위해 발생하는 플럭손을 사용할 수 있는, 추가적인 회로, 예컨대 수신기의 일부일 수 있다는 것을 이해해야 할 것이다. 소스 및 부하 터미네이션들의 값들은 플럭손 속도에 의하여, 대략적으로 R=Lv를 통해, 결정되며, 여기서 v는 속도이고 L은 단위 길이당 어레이 내의 직렬 인덕턴스이다. LJJ는 0.5 ㎱의 폭의 SFQ 제어기 72 로부터 크게 댐핑된 SFQ 펄스들 및 포지티브 또는 네거티브 극성을 공급받는다.
도 5는 도 4에 도시된 회로의 SPICE 시뮬레이션의 결과들을 보여준다. 패널 (a)는 어레이를 통하여 이동하는 솔리톤 파형을 보여준다. 패널 (b)는 큐비트로 잘 제어된 플럭스 시그널을 0.5㎱의 상승시간으로 인가하는데 있어 장치의 작동을 보여준다. 다른 시뮬레이션에서, 큐비트의 성질 계수(quality factor)에 대한 소스 및 부하 터미네이팅 저항들의 효과들이 조사되었다. 결합 루프에 대한 큐비트의 주어진 상호 인턱턴스 M에 있어서, 큐비트에 의해 보여지는 유효 어드미턴스(effective admittance)의 실수부가 계산되고, 이것으로부터 큐비트 완화 시간(relaxation time) T1 및 위상이완 시간(dephasing time) TΦ가 계산된다. 시뮬레이션들은 M=45pH(10%에 접근하는 결합 효율)를 이용하여 완화 및 위상이완 시간들이 각각 10㎲ 및 500㎲를 초과함을 보여주며, 이는 터미네이팅 저항들로부터의 효율적인 광대역 차단을 보여준다.
LJJ에 있는 접합들의 수를 증가시킴으로써 더 많은 차단을 얻는 것이 가능하다. 그러나, 큐비트로부터 LJJ로의 파라시틱 커패시티브 커플링(parasitic capacitive coupling)은 실제적으로 차단을 제한할 수 있다. 도 4의 예에서, 큐비트-결합된 셀의 양 측면 상의 13개의 접합들은 접합 카운트를 증가시키는데 대한 수확 체감(diminishing returns)과 함께 충분한 차단을 제공한다. 게다가, 도 4에 도시된 설계는 공정 프로세스 임계 전류 밀도에서의 전체적 변동에 대하여 견고한(robust) 것으로 결정되었고, 장치를 통과하는 접합 임계 전류의 불균일성에 대하여 ±20%의 작동 마진을 갖는다.
도 6은 큐비트 126 를 제어하는 N-bit DAC 100에서 본 발명을 적용하는 예시적인 실시예를 나타낸다. N-bit DAC 100는 쉬프트 레지스터 120 및 큐비트 126에 결합되는 N개의 시스템들 10을 포함할 수 있다. 상이한 N개의 시스템들 10 각각은 큐비트 126에 대하여 상이한 결합 효율(coupling efficiency)들을 가지며, 이들 각각은 N-비트 DAC 100의 연관된 비트의 중요도(significance)와 연관된다. N은 양의 정수이다. DAC 100의 각각의 비트는 LJJ 124 를 통해 큐비트 126와 결합되고, 각각의 LJJ 124의 결합 효율은 최상위비트에서의 k의 최대값으로부터 최하위비트에 대한 k/2n의 값으로 변화하며, n은 비트들의 수이다. DAC 쉬프트 레지스터 120는 순차적으로 '데이터 입력' 포트를 통해 저속도로 공급받을 수 있고, 고속으로 병렬적으로 데이터가 큐비트로 인가되며, DAC 코드의 각각의 업데이트는 '업데이트' 포트에서 SFQ 펄스에 의해 트리거된다. 업데이트 펄스들은, 예를 들어, 프로그램 카운터 타임-아웃 컨디션에 응답하거나, 또는 양자 프로세서 내의 다른 큐비트의 측정 결과에 조건적으로 기초하여 발생한 인터럽트(interrupt)에 응답하여 생성될 수 있다. DAC 쉬프트 레지스터 120는 파괴성 판독(destructive-readout) 타입, 또는 비-파괴성 판독타입일 수 있거나, 또는 어드레싱가능한 프로그램 메모리 레지스터들로서 구현될 수 있다. LJJ들은 도 6에 도시한 바와 같이, 각각의 DAC 비트를 큐비트 126 에 직접적으로 결합시킬 수 있거나, 또는 직접 상호 결합 및 하나 이상의 플럭스 변환기들을 통한 결합의 임의의 조합(combination)을 통해 결합될 수 있음을 이해해야 할 것이다.
도 7은 플럭스-튜닝가능 결합기(flux-tunable coupler) 146를 작동시키기 위한 본 발명의 예시적인 적용을 나타낸다. 큐비트 QA 및 QB 는 모두 RF-SQUID에 결합되고, 그 결과 두 개의 큐비트들 간의 유효한 상호 인덕턴스는 RF-SQUID에 인가되는 플럭스의 함수이다. 데이터는 SFQ 드라이버 144에 의해 LJJ들 144을 거쳐 플럭스 튜닝가능 결합기 146에 제공된다. 본 적용에 있어서, 소실로부터의 회로의 차단은 직접적인 큐비트 제어에서만큼 중요하나, 제어 펄스의 상승 시간에 대한 요구사항들은 덜 엄격하다.
위에서 설명된 전술한 구조적 및 기능적 특징들의 관점에서 살피면, 예시적인 방법론은 도 8을 참조하여 이해될 것이다. 설명의 단순화를 위하여, 도 8의 방법론은 순차적으로 실행하는 것으로 도시되고 설명되지만, 몇몇 동작들은 다른 예들에서 상이한 순서들로 발생할 수 있고 그리고/또는 여기에서 도시되고 설명된 동작과 동시에 발생할 수 있기 때문에, 본 발명은 도시된 순서에 의해 제안되지 않는다는 것을 이해해야 할 것이다.
도 8은 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법의 순서도를 도시한다. 본 방법은 유도성 루프를 제공하는 단계인 202 단계에서부터 시작하며, 유도성 루프는 중간지점에서 롱-조셉슨 접합(LJJ) 또는 롱-조셉슨-접합 제한 배열 내의 조젭슨 접합 어레이에 결합되고, 양자-코히어런트 초전도 회로에 유도적으로 결합된다. 그 다음에 상기 방법은 204 단계로 진행하며, 여기서 DC 플럭스 바이어스는 초기에 제 1방향(예를 들어, 반시계 방향)에 있는 유도성 루프 내의 쌍-안정 지속적 전류를 확립하는 플럭스 양자의 절반을 확립하기 위해 유도성 루프에 인가되고, 그로 인해 제어 플럭스의 제 1값이 상기 양자-코히어런트 회로에 인가된다. 206 단계에서, 포지티브 단일 플럭스 양자(SFQ) 펄스가 상기 LJJ의 제 1 단부로 인가되면서 ― 상기 LJJ의 상기 제 1 단부는 상기 포지티브 SFQ 펄스를 상기 LJJ의 제 2 단부에서 매칭된 부하로 전파함 ―, 또한 플럭스 양자를 상기 유도성 루프로 인가하여 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가된다. 양자-코히어런트 초전도 회로에 인가되는 제어 플럭스의 제 2값은 포지티브 SFQ의 통과에 의해 유도되는 유도성 루프 내의 쌍-안정 지속적 전류의 순환의 방향의 반전(예를 들어, 시계 방향)에 기인한다. 그 다음에 상기 방법은 208 단계로 진행한다.
208단계에서는, 리셋된(reset) SFQ 펄스가 LJJ로 제공되고, 이는 유도성 루프로부터 플럭스 양자를 제거하며, 그 결과 제 1방향(예를 들어, 반시계 방향)으로 재변경되는 유도성 루프 내의 쌍-안정 지속적 전류에 기인하여 양자-코히어런트 초전도 회로에 인가되는 제어 플럭스가 그것의 초기 제 1 값으로 리셋된다. 리셋된 SFQ 펄스는 네거티브 SFQ 펄스를 LJJ 어레이의 제 2단부에서의 매칭된 로드에 전파하도록 네거티브 SFQ 펄스를 LJJ 어레이의 제 1단부로 인가하는 것이거나, 또는 LJJ 어레이의 제 1단부로 전파하도록 포지티브 SFQ 펄스를 LJJ의 제 2단부로 인가하는 것일 수 있다.
위에서 설명된 것은 본 발명의 예시들이다. 물론, 본 발명을 설명하기 위한 목적으로 모든 착안가능한 구성들 또는 방법들의 조합을 설명하는 것은 가능하지 않으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 많은 추가적인 조합들 및 치환들이 가능하다는 것을 이해할 것이다. 그에 따라, 본 발명은 첨부된 청구항들을 포함하는 본 출원의 범위 내에 있는 모든 이러한 변경들, 수정들 및 변형들을 포함하도록 의도된다.

Claims (20)

  1. 양자-코히어런트 초전도 회로에 플럭스(flux)를 인가하기 위한 시스템으로서,
    롱-조셉슨 접합(long-Josephson junction, LJJ);
    상기 LJJ의 중간지점(midpoint)에 결합(couple)되고, 상기 양자-코히어런트 초전도 회로에 유도적으로 결합되는 유도성 루프; 및
    상기 유도성 루프의 플럭스 양자를 상기 양자-코히어런트 초전도 회로로 인가되는 제어 플럭스의 제 1 값 및 제어 플럭스의 제 2 값으로 각각 설정하기 위해 상기 LJJ의 제 1 단부 및 상기 LJJ의 제 2 단부 중 적어도 하나에 대하여 포지티브 단일 플럭스 양자(SFQ: single flux quantum) 펄스 및 네거티브 SFQ 펄스의 조합(combination)을 인가하도록 구성되는 SFQ 제어기를 포함하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  2. 제 1항에 있어서,
    상기 포지티브 SFQ 펄스 및 상기 네거티브 SFQ 펄스의 조합을 인가하는 것은,
    상기 포지티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 포지티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부에서 매칭된 부하(matched load)로 전파함 ―, 또한 상기 제어 플럭스의 제 1 값을 설정하기 위해 상기 플럭스 양자를 상기 유도성 루프로 인가하는 것; 및
    상기 포지티브 SFQ 펄스를 상기 제 1 단부에 인가한 후에, 상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부에서 상기 매칭된 부하로 전파함 ―, 또한 상기 유도성 루프로부터 상기 플럭스 양자를 제거하여 상기 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하는 것을 포함하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  3. 제 1항에 있어서,
    상기 포지티브 SFQ 펄스 및 상기 네거티브 SFQ 펄스의 조합을 인가하는 것은,
    상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부로 인가하면서 ― 상기 LJJ의 상기 제 2 단부는 상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 전파함 ―, 또한 상기 제어 플럭스의 제 1 값을 설정하기 위해 상기 플럭스 양자를 상기 유도성 루프로 인가하는 것; 및
    상기 네거티브 SFQ 펄스를 상기 제 2 단부에 인가한 후에, 상기 포지티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부로 인가하면서 ― 상기 LJJ의 상기 제 2 단부는 상기 포지티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 전파함 ―, 또한 상기 유도성 루프로부터 상기 플럭스 양자를 제거하여 상기 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하는 것을 포함하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  4. 삭제
  5. 제 1항에 있어서,
    상기 유도성 루프는, 초기에 제 1 방향에 있는 상기 유도성 루프 내의 쌍-안정(bi-stable) 지속적(persistent) 전류를 확립(establish)하는 플럭스 양자의 절반을 확립하기 위해 DC 플럭스 바이어스되는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  6. 제 5항에 있어서,
    상기 포지티브 SFQ 펄스를 이용하여 상기 유도성 루프로 상기 플럭스 양자를 인가하는 것은, 상기 제어 플럭스의 제 1 값이 상기 양자-코히어런트 초전도 회로에 인가되도록 하며, 상기 제 1 방향과 반대되는 상기 유도성 루프 내의 제 2 방향으로 변경되는 상기 유도성 루프 내의 상기 쌍-안정 지속적 전류의 변경에 기인하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  7. 삭제
  8. 제 1항에 있어서,
    상기 양자 코히어런트 초전도 회로는 큐비트(qubit)인, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  9. 제 1항의 시스템을 N개 포함하는 N-비트 디지털-대-아날로그 컨버터로서,
    N개의 시스템들은 쉬프트 레지스터와 큐비트 사이에 결합되고,
    상이한 N개의 시스템들 각각은 상기 큐비트에 대하여 상이한 결합 효율(coupling efficiency)들을 가지며, 상기 상이한 결합 효율들 각각은 상기 N-비트 디지털-대-아날로그 컨버터의 연관된 비트의 중요도(significance)와 연관되며, N은 양의 정수인,
    N-비트 디지털-대-아날로그 컨버터.
  10. 제 1항에 있어서,
    상기 LJJ는 롱-조셉슨-접합 제한 배열(long-Josephson-junction limit arrangement)의 조셉슨 접합 어레이 및 단일 폭 조셉슨 접합 배열(single wide Josephson junction arrangement) 중 하나로서 구현되는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  11. 제 1항의 시스템을 포함하는 플럭스-튜닝가능 결합기(flux-tunable coupler)를 작동시키기 위한 시스템으로서,
    상기 플럭스-튜닝가능 결합기를 작동시키기 위한 시스템은 제 1 큐비트 및 제 2 큐비트에 결합되는 플럭스-튜닝가능 결합기와 결합되는, 플럭스-튜닝가능 결합기를 작동시키기 위한 시스템.
  12. 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템으로서,
    롱-조셉슨-접합 제한 배열(long-Josephson-junction limit arrangement)의 조셉슨 접합 어레이로서 구현되는 롱-조셉슨 접합(LJJ);
    상기 LJJ의 중간지점에서 상기 LJJ에 결합되고, 상기 양자-코히어런트 초전도 회로에 유도적으로 결합되는 유도성 루프;
    초기에 제 1 방향에 있는 상기 유도성 루프 내의 쌍-안정(bi-stable) 지속적(persistent) 전류를 확립(establish)하는 플럭스 양자의 절반을 확립하기 위해 DC 플럭스 바이어스를 제공하도록 상기 유도성 루프에 유도적으로 결합되는 DC 소스(DC source); 및
    포지티브 단일 플럭스 양자(SFQ) 펄스를 상기 LJJ의 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 포지티브 SFQ 펄스를 상기 LJJ의 제 2 단부에서 매칭된 부하(matched load)로 전파함 ―, 또한 플럭스 양자를 상기 유도성 루프로 인가하여 제어 플럭스의 제 1 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하도록 구성되는 SFQ 제어기를 포함하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  13. 제 12항에 있어서,
    상기 SFQ 제어기는, 포지티브 SFQ 펄스를 상기 제 1 단부에 인가한 후에, 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부에서 상기 매칭된 부하로 전파함 ―, 또한 상기 유도성 루프로부터 플럭스 양자를 제거하여 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하도록 구성되는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  14. 제 12항에 있어서,
    상기 포지티브 SFQ 펄스를 이용하여 상기 유도성 루프로 플럭스 양자를 인가하여 제어 플럭스의 제 1 값이 상기 양자-코히어런트 초전도 회로에 인가되도록 하는 것은, 상기 유도성 루프 내의 제 2 방향으로 변경되는 상기 유도성 루프 내의 상기 쌍-안정 지속적 전류의 변경에 기인하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  15. 제 14항에 있어서,
    포지티브 SFQ 펄스를 상기 제 1 단부에 인가한 후에, 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 인가하는 것은 ― 상기 LJJ의 상기 제 1 단부는 상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부에서 상기 매칭된 부하로 전파함 ― 또한, 상기 제 1 방향으로 재변경되는 상기 유도성 루프 내의 상기 쌍-안정 지속적 전류의 변경에 기인하여 상기 유도성 루프로부터 플럭스 양자를 제거하여 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 시스템.
  16. 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법으로서,
    롱-조셉슨 접합(LJJ)의 중간지점에서 상기 LJJ에 결합되고 상기 양자-코히어런트 초전도 회로에 유도적으로 결합되는 유도성 루프를 제공하는 단계;
    초기에 제 1 방향에 있는 상기 유도성 루프 내의 쌍-안정(bi-stable) 지속적(persistent) 전류를 확립(establish)하는 플럭스 양자의 절반을 확립하기 위해 DC 플럭스 바이어스를 상기 유도성 루프로 인가하는 단계; 및
    포지티브 단일 플럭스 양자(SFQ) 펄스를 상기 LJJ의 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 포지티브 SFQ 펄스를 상기 LJJ의 제 2 단부에서 매칭된 부하(matched load)로 전파함 ―, 또한 플럭스 양자를 상기 유도성 루프로 인가하여 제어 플럭스의 제 1 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하는 단계를 포함하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법.
  17. 제 16항에 있어서,
    포지티브 SFQ 펄스를 상기 제 1 단부에 인가한 후에, 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 인가하면서 ― 상기 LJJ의 상기 제 1 단부는 상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부에서 상기 매칭된 부하로 전파함 ―, 또한 상기 유도성 루프로부터 플럭스 양자를 제거하여 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하는 단계를 더 포함하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법.
  18. 제 17항에 있어서,
    상기 포지티브 SFQ 펄스를 이용하여 상기 유도성 루프로 플럭스 양자를 인가하여 제어 플럭스의 제 1 값이 상기 양자-코히어런트 초전도 회로에 인가되도록 하는 것은, 상기 제 1 방향에 반대인 제 2 방향으로 변경되는 상기 유도성 루프 내의 상기 쌍-안정 지속적 전류의 변경에 기인하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법.
  19. 제 18항에 있어서,
    포지티브 SFQ 펄스를 상기 제 1 단부에 인가한 후에, 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 1 단부로 인가하는 것은 ― 상기 LJJ의 상기 제 1 단부는 상기 네거티브 SFQ 펄스를 상기 LJJ의 상기 제 2 단부에서 상기 매칭된 부하로 전파함 ― 또한, 상기 제 1 방향으로 재변경되는 상기 유도성 루프 내의 상기 쌍-안정 지속적 전류의 변경에 기인하여 상기 유도성 루프로부터 플럭스 양자를 제거하여 제어 플럭스의 제 2 값이 상기 양자-코히어런트 초전도 회로에 인가되게 하는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법.
  20. 제 16항에 있어서,
    상기 LJJ는 롱-조셉슨-접합 제한 배열의 조셉슨 접합 어레이 및 단일 폭 조셉슨 접합 배열 중 하나로서 구현되는, 양자-코히어런트 초전도 회로에 플럭스를 인가하기 위한 방법.
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