KR101895877B1 - 큐비트 판독을 위한 상호 양자 로직 비교기 - Google Patents
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- 239000002096 quantum dot Substances 0.000 title claims abstract description 136
- 230000004044 response Effects 0.000 claims abstract description 39
- 230000001960 triggered effect Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 30
- 230000008878 coupling Effects 0.000 claims description 13
- 238000010168 coupling process Methods 0.000 claims description 13
- 238000005859 coupling reaction Methods 0.000 claims description 13
- 230000001939 inductive effect Effects 0.000 claims description 9
- 230000001902 propagating effect Effects 0.000 claims description 4
- 230000004907 flux Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000007689 inspection Methods 0.000 claims 1
- 230000000644 propagated effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
- G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
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- G06N99/002—
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract
본 발명의 일 양상은 상호 양자 로직(RQL) 판독 시스템을 포함한다. 시스템은, 판독 펄스가 제공되는 입력 스테이지 및 출력 펄스를 전파하도록 구성되는 출력 스테이지를 포함한다. 시스템은 또한, 큐비트에 커플링되는 제 1 조세프슨 접합 RQL 및 제 2 조세프슨 접합을 포함하는 RQL 비교기를 포함한다. 바이어스 전류는, 큐비트의 제 1 양자 상태에서의 제 1 조세프슨 접합과 큐비트의 제 2 양자 상태에서의 제 2 조세프슨 접합 사이에서 스위칭한다. 제 1 조세프슨 접합은, 판독 펄스에 대한 응답으로 제 1 양자 상태에서 출력 스테이지 상에 출력 펄스를 제공하도록 트리거링하고, 제 2 조세프슨 접합은, 판독 펄스에 대한 응답으로 제 2 양자 상태에서 출력 스테이지 상에 어떠한 출력 펄스도 제공하지 않도록 트리거링한다.
Description
본 발명은, 약정 제 W911NF 11-C-0069호, 프로젝트 제 36545호 하의 정부 지원으로 행해졌다. 정부가 본 발명에 대한 특정 권리들을 갖는다.
관련 출원
본 출원은, 2014년 3월 10일에 출원된 미국 특허 출원 제 14/202724호에 대한 우선권을 주장하며, 상기 출원의 요지는 그 전체가 참조로 본원에 통합된다.
기술 분야
본 발명은 일반적으로 양자 및 클래식 디지털 초전도 회로들에 관한 것이고, 구체적으로는 큐비트(qubit) 판독을 위한 상호 양자 로직(RQL; reciprocal quantum logic) 비교기에 관한 것이다.
초전도 디지털 기술은, 전례없는 높은 속도, 낮은 전력 소모 및 낮은 동작 온도의 이익을 갖는 컴퓨팅 및/또는 통신 자원들을 제공해 왔다. 초전도 회로의 구현에서 통상적인 목적은, 매우 전력 효율적이고 온도를 통한 손실을 최소화하는 방식으로, 데이터를 초고속(예를 들어, 수십 기가헤르쯔) 조작하는 것이다. 초전도 기술은 양자 정보를 저장하기 위해 큐비트들을 구현할 수 있다. 큐비트의 일례는 페이즈 큐비트이고, 이는, 예를 들어, 조세프슨 접합(Josephson junction)을 션트시키는 인덕터로부터 형성되는 LC 공진기로서 구성될 수 있다. 페이즈 큐비트에 기록하기 위해 제어 회로가 이용될 수 있고, 페이즈 큐비트로부터 양자 상태를 판독하기 위해 판독 회로가 이용될 수 있다.
본 발명은 큐비트(qubit) 판독을 위한 상호 양자 로직(RQL; reciprocal quantum logic) 비교기를 제시한다.
본 발명의 일 양상은 상호 양자 로직(RQL) 판독 시스템을 포함한다. 시스템은, 판독 펄스가 제공되는 입력 스테이지 및 출력 펄스를 전파하도록 구성되는 출력 스테이지를 포함한다. 시스템은 또한, 큐비트에 커플링되는 제 1 조세프슨 접합 및 제 2 조세프슨 접합을 포함하는 RQL 비교기를 포함한다. 바이어스 전류는, 큐비트의 제 1 양자 상태에서의 제 1 조세프슨 접합과 큐비트의 제 2 양자 상태에서의 제 2 조세프슨 접합 사이에서 스위칭한다. 제 1 조세프슨 접합은, 판독 펄스에 대한 응답으로 제 1 양자 상태에서 출력 스테이지 상에 출력 펄스를 제공하도록 트리거링하고, 제 2 조세프슨 접합은, 판독 펄스에 대한 응답으로 제 2 양자 상태에서 출력 스테이지 상에 어떠한 출력 펄스도 제공하지 않도록 트리거링한다.
본 발명의 다른 양상은, 페이즈 큐비트의 양자 상태를 판독하기 위한 방법을 포함한다. 방법은, 페이즈 큐비트의 제 1 양자 상태에서는 제 1 방향으로 그리고 페이즈 큐비트의 제 2 양자 상태에서는 제 2 방향으로 제 1 조세프슨 접합 및 제 2 조세프슨 접합을 통해 바이어스 전류를 제공하는 단계를 포함한다. 방법은 또한 RQL 클럭 신호의 제 1 사이클에서 판독 펄스를 인가하는 단계를 포함하고, 판독 펄스는 입력 스테이지 상에서 제 1 및 제 2 조세프슨 접합들에 전파된다. 방법은, 제 1 방향 및 판독 펄스에서 제공되는 바이어스 전류에 기초하여 제 1 조세프슨 접합이 트리거링하는 것에 대한 응답으로 출력 스테이지에서 출력 펄스를 수신하는 것에 기초하여 페이즈 큐비트가 제 1 양자 상태인지, 또는 제 2 방향 및 판독 펄스에서 제공되는 바이어스 전류에 기초하여 제 2 조세프슨 접합이 트리거링하는 것에 대한 응답으로 출력 스테이지에서 출력 펄스를 수신하지 않는 것에 기초하여 페이즈 큐비트가 제 2 양자 상태인지 여부를 결정하는 단계를 더 포함한다.
본 발명의 다른 양상은 RQL 판독 시스템을 포함한다. 시스템은, RQL 클럭 신호를 생성하도록 구성되는 RQL 클럭 및 입력 스테이지를 포함하고, 입력 스테이지를 따라 판독 펄스는 적어도 하나의 입력 조세프슨 접합을 통해 전파된다. 판독 펄스는 RQL 클럭 신호의 제 1 사이클에서 제공될 수 있다. 시스템은 또한, RQL 클럭 신호의 제 1 사이클 동안 적어도 하나의 출력 조세프슨 접합을 통해 출력 펄스를 전파하도록 구성되는 출력 스테이지를 포함한다. 시스템은, 페이즈 큐비트에 유도적으로 커플링되는 제 1 조세프슨 접합 RQL 및 제 2 조세프슨 접합을 포함하는 RQL 비교기를 더 포함한다. 제 1 및 제 2 조세프슨 접합들 각각과 연관된 상대적 임계치는, 페이즈 큐비트의 제 2 양자 상태에 비해 페이즈 큐비트의 제 1 양자 상태에서 변경되어, 판독 펄스에 대한 응답으로 제 1 양자 상태에서는 출력 스테이지 상에 출력 펄스를 제공하고, 판독 펄스에 대한 응답으로 제 2 양자 상태에서는 출력 스테이지 상에 어떠한 출력 펄스도 제공하지 않는다.
도 1은, RQL 판독 시스템의 예를 예시한다.
도 2는, RQL 판독 회로의 예를 예시한다.
도 3은, 타이밍도의 예를 예시한다.
도 4는, 페이즈 큐비트의 양자 상태를 판독하기 위한 방법의 예를 예시한다.
도 2는, RQL 판독 회로의 예를 예시한다.
도 3은, 타이밍도의 예를 예시한다.
도 4는, 페이즈 큐비트의 양자 상태를 판독하기 위한 방법의 예를 예시한다.
본 발명은 일반적으로 양자 및 클래식 디지털 초전도 회로들에 관한 것이고, 구체적으로는 큐비트(qubit) 판독을 위한 상호 양자 로직(RQL; reciprocal quantum logic) 비교기에 관한 것이다. RQL 판독 시스템은, 판독 펄스가 제공되는 입력 스테이지를 포함할 수 있다. 입력 스테이지는, 판독 펄스가 전파될 수 있는 적어도 하나의 입력 조세프슨 접합을 포함할 수 있다. 판독 펄스는, 페이즈 큐비트의 양자 상태를 결정하기 위해, 예를 들어, 외부 RQL 회로로부터 제공될 수 있다. RQL 판독 시스템은 또한, 판독 펄스에 대한 응답으로 페이즈 큐비트의 제 1 양자 상태에서 출력 펄스를 전파하도록 구성되는 출력 스테이지를 포함할 수 있다. 페이즈 큐비트가 제 2 양자 상태이면, 출력 펄스는 판독 펄스에 대한 응답으로 출력 스테이지 상에 제공되지 않는다. RQL 판독 시스템은 또한, 페이즈 큐비트에 커플링되는 제 1 조세프슨 접합 RQL 및 제 2 조세프슨 접합을 포함하는 RQL 비교기를 포함한다. 페이즈 큐비트의 양자 상태는, 제 1 및 제 2 조세프슨 접합들 각각과 연관된 상대적 임계치를 설정할 수 있다. 일례로서, 페이즈 큐비트는 RQL 비교기에 유도적으로 커플링되어, 페이즈 큐비트의 양자 상태에 따라 조세프슨 접합을 통해 제 1 방향 또는 제 2 방향으로 바이어스 전류 흐름을 제공할 수 있다. 따라서, 제 1 및 제 2 조세프슨 접합들 중 하나는, 각각 제 1 및 제 2 조세프슨 접합들을 통한 바이어스 전류의 전류 흐름의 방향에 기초하여 판독 펄스에 추가되거나 판독 펄스로부터 감산되는 바이어스 전류에 기초하여 판독 펄스에 대한 응답으로 트리거링하여, 출력 스테이지 상에 출력 펄스를 제공하거나 제공하지 않을 수 있다.
RQL 판독 시스템은 또한, 입력 스테이지, 출력 스테이지 및 RQL 비교기 각각에 RQL 클럭 신호를 제공하는 RQL 클럭을 포함한다. 페이즈 큐비트가 RQL 비교기에 유도적으로 커플링될 수 있기 때문에, 페이즈 큐비트는 RQL 클럭 및 연관된 션트 저항기들로부터 효과적으로 분리될 수 있다. 그 결과, 페이즈 큐비트는 잠재적인 잡음원들로부터 디커플링되어, 페이즈 큐비트의 코히어런스 시간의 악화를 실질적으로 방지한다. RQL 클럭 신호는, 입력 스테이지, 출력 스테이지 및 RQL 비교기의 조세프슨 접합들의 임계치들에 영향을 미쳐, RQL 클럭 신호의 제 1 사이클(예를 들어, 포지티브 사이클)에 판독 펄스가 제공될 수 있도록 조세프슨 접합들의 트리거링을 용이하게 할 수 있다. RQL 클럭 신호의 제 2 사이클(예를 들어, 네거티브 사이클) 동안, 각각의 조세프슨 접합들을 리셋하기 위해 네거티브 펄스가 제공되어, 페이즈 큐비트의 양자 상태의 후속 판독을 허용할 수 있다.
도 1은, RQL 판독 시스템(10)의 예를 예시한다. RQL 판독 시스템(10)은, 초전도 큐비트(12)로부터 양자 상태를 판독하기 위해 다양한 양자 및 클래식 컴퓨팅 환경들에서 구현될 수 있다. 일례로서, RQL 판독 시스템(10)의 적어도 일부는 초전도 환경에서 집적 회로(IC) 상에 구현될 수 있다. 도 1의 예에서, 큐비트(12)는 페이즈 큐비트로서 구성된다. 예를 들어, 페이즈 큐비트(12)는, 초전도 루프(예를 들어, 인덕터)에 임베딩된 조세프슨 접합으로서 배열될 수 있다. 따라서, 페이즈 큐비트(12)의 "1" 및 "0" 양자 상태들은, 페이즈 큐비트(12)의 인덕터에서 하나의 플럭스 양자의 존재 또는 부존재에 의해 상이할 수 있다(예를 들어, 대략 3㎂ 이하의 전류 차이를 가짐).
RQL 판독 시스템(10)은 또한 입력 스테이지(14), 출력 스테이지(16) 및 RQL 비교기(18)를 포함한다. 입력 스테이지(14)는, 예를 들어, 판독 동작 동안, 페이즈 큐비트(12)의 양자 상태를 판독하기 위해 제공되는 판독 펄스 RD_PLS를 전파하도록 구성된다. 일례로서, 판독 펄스 RD_PLS는 외부 회로로부터 생성될 수 있고, 예를 들어, 입력 스테이지(14)는, 판독 펄스 RD_PLS를 전파하기 위해 순차적으로 트리거링할 수 있는 적어도 하나의 입력 조세프슨 접합을 포함할 수 있다. 유사하게, 출력 스테이지(16)는, 페이즈 큐비트(12)의 제 1 양자 상태에서 판독 펄스 RD_PLS에 대한 응답으로 생성되는 출력 펄스 OUT을 전파하도록 구성된다. 예를 들어, 출력 스테이지(16)는, 페이즈 큐비트(12)가 제 1 양자 상태인 것을 표시하기 위해 출력 펄스 OUT을 전파하도록 순차적으로 트리거링할 수 있는 적어도 하나의 출력 조세프슨 접합을 포함할 수 있다. 반대로, 페이즈 큐비트(12)가 제 2 양자 상태이면, 어떠한 출력 펄스 OUT도 생성되지 않는다. 따라서, 출력 펄스 OUT은, 페이즈 큐비트(12)가 제 2 양자 상태인 경우, 판독 펄스 RD_PLS에 대한 응답으로 출력 스테이지(16)에서 전파되지 않는다.
RQL 비교기(18)는, 판독 펄스 RD_PLS에 대한 응답으로 페이즈 큐비트(12)의 양자 상태를 결정하고, 페이즈 큐비트(12)가 제 1 양자 상태이면 출력 펄스 OUT을 생성하도록 구성된다. 따라서, 페이즈 큐비트(12)의 양자 상태는 다른 양자 또는 클래식 회로들에 표시될 수 있다. 예를 들어, 출력 펄스 OUT은, 양자 에러 정정 또는 다양한 다른 양자 또는 클래식 프로세싱 애플리케이션들에 대해 구현될 수 있다. 도 1의 예에서, 페이즈 큐비트(12)는 RQL 비교기(18)에 대칭적으로 커플링된 것으로 예시되어, 바이어스 전류 IQ는 RQL 비교기(18)를 통해 흐를 수 있다. 바이어스 전류 IQ의 흐름 방향은, 페이즈 큐비트(12)의 양자 상태에 기초할 수 있다. 예를 들어, 페이즈 큐비트(12)는 RQL 비교기(18)에 유도적으로 커플링될 수 있어서, 바이어스 전류 IQ는 RQL 비교기(18)를 통해 흐르도록 자기적으로 유도될 수 있다. 본원에서 설명되는 바와 같이, "유도적 커플링"은 각각의 인덕터들 사이의 자기적 커플링을 지칭하여, 하나의 인덕터를 통한 전류 흐름은, 각각의 인덕터들의 공통 코어를 통한 자기장에 기초하여 다른 인덕터를 통한 전류 흐름을 유도한다.
도 1의 예에서, RQL 비교기(18)는, 페이즈 큐비트(12)에 대해 대칭적으로 배열될 수 있는 조세프슨 접합들(20)을 포함한다. 일례로서, RQL 비교기(18)는 제 1 조세프슨 접합들(20) 및 제 2 조세프슨 접합들(20)을 포함할 수 있고, 이들을 통해 바이어스 전류 IQ 부분들이 흐르고, 조세프슨 접합들은 출력 스테이지(16)에 각각 커플링된다. 따라서, 판독 펄스 RD_PLS에 대한 응답으로 제 1 및 제 2 조세프슨 접합들(20) 중 하나를 선택적으로 트리거링하기 위해, 전류 루프에서 바이어스 전류 IQ의 방향은, 제 1 및 제 2 조세프슨 접합들(20) 각각의 임계치에 불균형하게 영향을 미칠 수 있다. 그 결과, 페이즈 큐비트(12)의 제 1 양자 상태에서, 제 1 조세프슨 접합은 출력 펄스 OUT를 제공하도록 트리거링할 수 있다. 일례로서, 제 1 조세프슨 접합들(20)을 통해 흐르는 바이어스 전류 IQ는 판독 펄스 RD_PLS에 추가되어, 제 1 조세프슨 접합들(20)의 임계치를 초과할 수 있고, 따라서 출력 펄스 OUT를 생성하도록 제 1 조세프슨 접합들(20)을 트리거링할 수 있다. 반대로, 페이즈 큐비트(12)의 제 2 양자 상태에서, 제 2 조세프슨 접합은, 출력 펄스 OUT이 출력 스테이지(16) 상에서 전파되는 것을 방지하도록 트리거링할 수 있다. 일례로서, 제 1 조세프슨 접합들(20)을 통해 흐르는 바이어스 전류 IQ는 판독 펄스 RD_PLS로부터 감산되어, 제 1 조세프슨 접합들(20)의 임계치에 도달하지 않고, 제 1 조세프슨 접합들(20)을 트리거링하지 않을 수 있지만, 그 대신, 제 2 조세프슨 접합들(20)을 트리거링하여, 출력 펄스 OUT의 어떠한 생성도 도출하지 않는다.
RQL 판독 시스템(10)은 또한, RQL 클럭 신호 CLK를 생성하도록 구성되는 RQL 클럭(22)을 포함한다. 일례로서, RQL 클럭 신호 CLK는, 예를 들어, 매우 높은 주파수(예를 들어, 수십 기가헤르쯔)를 갖는 4 위상(예를 들어, 직교(quadrature)) 클럭 신호일 수 있다. 도 1의 예에서, RQL 클럭 신호 CLK는, 입력 스테이지(14), 출력 스테이지(16) 및 RQL 비교기(18)에 제공되는 것으로 예시된다. 판독 펄스 RD_PLS는 RQL 클럭 신호 CLK와 결합되는 경우, 입력 스테이지의 입력 조세프슨 접합들, 출력 스테이지의 출력 조세프슨 접합들 및 RQL 비교기(18)의 조세프슨 접합들(20) 중 적어도 일부의 임계치들을 초과하여, 각각의 조세프슨 접합들의 트리거링을 용이하게 할 수 있다. 예를 들어, 판독 펄스는 RQL 클럭 신호 CLK의 제 1 사이클(예를 들어, 포지티브 사이클)에 제공될 수 있고, RQL 클럭 신호 CLK의 제 2 사이클(예를 들어, 네거티브 사이클) 동안, 각각의 조세프슨 접합들을 리셋하기 위해 네거티브 펄스가 제공될 수 있다. 일례로서, RQL 클럭 신호 CLK가 공통-모드 접속에서 RQL 비교기(18)에 제공되어, 조세프슨 접합들(20)은 RQL 클럭 신호 CLK에 대해 대칭적으로 배열될 수 있다. 따라서, 입력 스테이지(14), 출력 스테이지(16) 및 RQL 비교기(18)에서, RQL 클럭 신호 CLK의 균형적 접속에 기초하여, RQL 클럭 신호 CLK 및 연관된 션트 저항기들은 바이어스 전류 IQ를 불균형하게 하지 않는다. 추가적으로, RQL 비교기(18)에 대한 페이즈 큐비트(12)의 유도적 커플링으로 인해, RQL 클럭 신호 CLK는 페이즈 큐비트(12)로부터 효과적으로 분리된다.
따라서, RQL 판독 시스템(10)은, 실질적으로 완화된 디코히어런스(decoherence)를 갖는 매우 신속한 방식으로 페이즈 큐비트(12)의 양자 상태를 판독하기 위한 방식을 제공한다. RQL 판독 시스템(10)은 RQL-기반 양자 로직을 구현하기 때문에, RQL 판독 시스템(10)은, 실질적으로 최소의 손실들 및 생성된 열(예를 들어, 국부적 가열을 초래함이 없이 대략 20mK의 온도들에서 동작함)로 매우 신속한 데이터 레이트들(예를 들어, 1 나노초 미만에서 양자 상태를 판독함)에서 페이즈 큐비트(12)의 양자 상태의 판독을 제공하도록 구성될 수 있다. 추가적으로, 조세프슨 접합들(20)의 배열에 대한 RQL 비교기(18)의 균형적 제조 및 바이어스 전류 IQ와의 각각의 상호작용에 기초하여, RQL 판독 시스템(10)은, 예를 들어, 대략 3㎂ 미만의 전류 진폭 변경들을 구별할 수 있고, 따라서 매우 높은 감도를 달성할 수 있다. 게다가, RQL 클럭 신호 CLK로부터 페이즈 큐비트(12)의 분리에 기초하여, 그리고 RQL 클럭 신호 CLK의 균형적 배열에 기초하여, RQL 판독 시스템(10)은 페이즈 큐비트(12)의 양자 상태의 디코히어런스를 실질적으로 완화시킬 수 있다.
RQL 판독 시스템(10)은 극단적으로 단순하게 예시되어, RQL 판독 시스템(10)은, RQL 판독 시스템(10)의 컴포넌트들에 상호접속하고 그리고/또는 포함되는 하나 이상의 회로 디바이스들을 포함할 수 있음을 이해해야 한다. 예를 들어, 본원에서 설명되는 바와 같이, 용어 "커플링된"은, 연관된 양자 회로에서 하나 이상의 회로 디바이스들(예를 들어, 인덕터)을 통한 전기적 커플링을 지칭할 수 있어서, 전류 및/또는 전류 펄스들은 하나 이상의 인덕터들 또는 다른 디바이스들을 통해 커플링된 컴포넌트들 사이에서 흐를 수 있다. 따라서, RQL 판독 시스템(10)의 디바이스들 사이의 커플링은 인덕터들 및/또는 다른 회로 디바이스들을 통한 커플링을 포함할 수 있다.
도 2는, RQL 판독 회로(50)의 예를 예시한다. RQL 판독 회로(50)은 도 1의 예의 RQL 판독 시스템(10)에 대응할 수 있다. 따라서, RQL 판독 회로(50)는, 페이즈 큐비트(52)로부터 양자 상태를 판독하기 위해 다양한 양자 및 클래식 컴퓨팅 환경들에서 구현될 수 있다. 일례로서, RQL 판독 회로(50)의 적어도 일부는 초전도 환경에서 (예를 들어, 매우 낮은 온도에서) IC 상에 구현될 수 있다.
RQL 판독 회로(50)는 또한 입력 스테이지(54), 출력 스테이지(56) 및 RQL 비교기(58)를 포함한다. 입력 스테이지(54)는, 예를 들어, 판독 동작 동안, 페이즈 큐비트(52)의 양자 상태를 판독하기 위해 제공되는 판독 펄스 RD_PLS를 전파하도록 구성된다. 일례로서, 판독 펄스 RD_PLS는 외부 회로로부터 생성될 수 있고, 예를 들어, 입력 스테이지(54)는, 판독 펄스 RD_PLS를 전파하기 위해 순차적으로 트리거링할 수 있는 적어도 하나의 입력 조세프슨 접합을 포함할 수 있다. 입력 스테이지(54)는 판독 펄스 RD_PLS가 제공되는 인덕터들의 세트를 포함한다. 도 2의 예에서, 입력 스테이지(54)는 제 1 인덕터 L1, 제 2 인덕터 L2, 제 3 인덕터 L3 및 제 4 인덕터 L4를 포함한다. 입력 스테이지(54)는 또한, 제 1 및 제 2 인덕터들 L1 및 L2에 그리고 저전압 레일(예를 들어, 접지)에 커플링되는 제 1 조세프슨 접합 J1을 포함하고, 제 3 및 제 4 인덕터들 L3 및 L4에 그리고 저전압 레일에 커플링되는 제 2 조세프슨 접합 J2를 포함한다.
제 1 및 제 2 조세프슨 접합들 J1 및 J2는, 제 2, 제 3 및 제 4 인덕터들 L2, L3 및 L4를 통해 입력 스테이지(54)를 따라 판독 펄스 RD_PLS를 전파하기 위해 순차적으로 트리거링하도록 구성된다. 도 2의 예에서, RQL 판독 회로(50)는, 유도적 커플링(61)(예를 들어, 변환기) 및 인덕터 LC1을 통해 제 2 및 제 3 인덕터들 L2 및 L3 사이에서 입력 스테이지(54)에 제공되는 RQL 클럭 신호 CLK를 생성하도록 구성되는 RQL 클럭(60)을 포함한다. 따라서, RQL 클럭 신호 CLK는 제 1 및 제 2 조세프슨 접합들 J1 및 J2의 트리거링을 용이하게 한다. 일례로서, 판독 펄스 RD_PLS는 RQL 클럭 신호 CLK의 포지티브 사이클과 실질적으로 동시에 제공될 수 있어서, 제 1 및 제 2 조세프슨 접합들 J1 및 J2는 판독 펄스 RD_PLS에 대한 응답으로 트리거링할 충분한 전류를 가질 수 있다. 도 2의 예에서, RQL 클럭 신호 CLK는 인덕터 LC2 및 저항기 R1을 통해 접지로 션트된다. 입력 스테이지(54)의 배열에서, 저항기 R1은 또한, 제 1 및 제 2 조세프슨 접합들 J1 및 J2에 대한 공통 션트 저항기로서 제공된다. 그 결과, 인덕터 L3은 페이즈 큐비트(52)에 대한 저항기 R1의 추가적인 유도적 분리를 제공하여, 예를 들어, 페이즈 큐비트(52)의 큐비트 코히어런스 시간에 대한 저항기 잡음의 영향들을 추가로 완화시킬 수 있다.
RQL 비교기(58)는, 판독 펄스 RD_PLS에 대한 응답으로 페이즈 큐비트(52)의 양자 상태를 결정하고, 페이즈 큐비트(52)가 제 1 양자 상태이면 출력 펄스 OUT을 생성하도록 구성된다. 도 2의 예에서, 페이즈 큐비트(52)의 인덕터 LPQ1은, (예를 들어, 전류 IQ에 작용하는 인덕턴스를 실질적으로 완화시키기 위해) 유도적 공통 모드 쵸크(choke)로서 배열되는 변환기(62)를 통해 그리고 인덕터 LPQ2를 통해 페이즈 큐비트(52)의 양자 상태에 기초하여 전류 IQ를 유도하도록 인덕터 LPQ2에 유도적으로 커플링되는 것으로 예시된다. 도 2의 예에서, 전류 IQ는 반대 방향들로 흐르는 전류들 IQ1 및 IQ2로서 예시된다. 그러나, 전류 IQ1 및 IQ2는 페이즈 큐비트(52)의 양자 상태에 따라 반대 방향들로 흐르는 전류 IQ에 대응함을 이해해야 한다. 예를 들어, 전류 IQ1은 제 1 양자 상태를 갖는 페이즈 큐비트(52)에 기초하여 제 1 방향에서 흐르는 전류 IQ에 대응할 수 있고, 전류 IQ2는 제 2 양자 상태를 갖는 페이즈 큐비트(52)에 기초하여 제 2 방향에서 흐르는 전류 IQ에 대응할 수 있다. 따라서, 전류들 IQ1 및 IQ2는 실질적으로 동일한 크기 및 페이즈 큐비트(52)의 양자 상태에 기초한 방향이다.
페이즈 큐비트(52)는 인덕터 LPQ2, 변환기(62), 입력 스테이지(54)에 커플링되는 인덕터 LI1 및 출력 스테이지(54)에 커플링되는 인덕터 LO1을 통해 RQL 비교기(58)에 유도적으로 커플링된다. RQL 비교기(58)는, 노드(64)에서 인덕터 LI1에 각각 커플링되는 조세프슨 접합들 J3 및 J4, 및 노드(66)에서 인덕터 LO1에 각각 커플링되는 조세프슨 접합들 J5 및 J6을 포함한다. 조세프슨 접합들 J4 및 J5는 인덕터들 LRQ1 및 LRQ2를 통해 커플링되고, 조세프슨 접합들 J3 및 J6은 접지에 커플링된다. 추가적으로, RQL 클럭 신호 CLK는 유도적 커플링(68)(예를 들어, 변환기) 및 한 쌍의 인덕터들 LC3 및 LC4를 통해 인덕터들 LRQ1 및 LRQ2 사이에서 공통 모드 방식으로 제공되고, 션트 저항기 R2는 인덕터들 LC3 및 LC4를 접지에 상호접속시킨다. 따라서, 페이즈 큐비트(52)는 RQL 비교기(58)에 대칭적으로 커플링되고, RQL 비교기(58)는 여기서의 회로 컴포넌트들에 대해 대칭적이다. 앞서 설명된 것과 유사하게, RQL 클럭 신호 CLK는 여기서의 조세프슨 접합들의 트리거링을 용이하게 한다. 일례로서, 판독 펄스 RD_PLS는 RQL 클럭 신호 CLK의 포지티브 사이클과 실질적으로 동시에 제공될 수 있어서, 조세프슨 접합 J3은 판독 펄스 RD_PLS를 조세프슨 접합들 J5 및 J6에 전파할 수 있고, 조세프슨 접합들 J5 및 J6 중 하나는 판독 펄스 RD_PLS에 대한 응답으로 트리거링할 충분한 전류를 가질 수 있다. 도 2의 예에서, 주어진 회로의 각각의 개별적인 조세프슨 접합과 병렬로 션트 저항기들이 제공되는 통상적인 초전도 회로 애플리케이션들과는 반대로, 저항기 R2는, 조세프슨 접합들 J3, J4, J5 및 J6에 대한 공통 션트 저항기로서 페이즈 큐비트(52)에 대해 대칭적으로 배열된다. 따라서, 저항기 R2의 대칭적 공통 션트 배열은, 페이즈 큐비트(52)의 코히어런스 시간을 악화시킬 수 있는 잡음의 존재를 실질적으로 완화시킨다.
앞서 설명된 바와 같이, 바이어스 전류 IQ의 흐름의 방향은 페이즈 큐비트(52)의 양자 상태에 기초할 수 있고, 따라서, 전류 IQ1로서 인덕터 LO1을 통해 노드(66)로 흐르거나 또는 전류 IQ2로서 노드(66)로부터 인덕터 LO1을 통해 흐른다. 도 2의 예에서, 전류 IQ1은 노드(66)에서 분리되는 것으로 예시되어, 전류 IQ1의 제 1 부분(전류 IJ51로 예시됨)은 조세프슨 접합 J5를 통해 인덕터 LRQ2로 흐르고, 전류 IQ1의 제 2 부분(전류 IJ61로 예시됨)은 조세프슨 접합 J6을 통해 접지로 흐른다. 유사하게, 전류 IQ2는 노드(66)에서 결합되는 것으로 예시되어, 전류 IQ2의 제 1 부분(전류 IJ52로 예시됨)은 조세프슨 접합 J5를 통해 노드(66)로 흐르고, 전류 IQ2의 제 2 부분(전류 IJ62로 예시됨)은 접지로부터 조세프슨 접합 J6을 통해 노드(66)로 흐른다. 따라서, 전류 IJ51 및 IJ61은 전류 IQ1 및 그에 따라 페이즈 큐비트(52)의 제 1 양자 상태에 대응하고, 전류 IJ52 및 IJ62는 전류 IQ2 및 그에 따라 페이즈 큐비트(52)의 제 2 양자 상태에 대응한다. 따라서, 전류 IJ51 및 IJ61 및 전류 IJ52 및 IJ62는 판독 펄스 RD_PLS에 대해 조세프슨 접합들 J5 및 J6의 상대적 임계치를 변경한다.
판독 동작 동안, 판독 펄스 RD_PLS는 입력 스테이지(54)를 통해(예를 들어, 조세프슨 접합들 J1 및 J2를 경유하여 인덕터들 L1, L2, L3 및 L4를 통해) 그리고 인덕터 LI1을 통해 전파되어 조세프슨 접합 J3을 트리거링한다. 따라서, 판독 펄스 RD_PLS는 인덕터들 LRQ1 및 LRQ2를 통해 조세프슨 접합들 J5 및 J6으로 전파된다. 따라서, 바이어스 전류 IQ는 페이즈 큐비트(52)의 양자 상태에 기초하여 조세프슨 접합들 J5 및 J6에 대해 판독 펄스 RD_PLS에 추가되거나 그로부터 감산된다.
예를 들어, 페이즈 큐비트(52)의 제 1 양자 상태에서, 전류 IQ1은 노드(66)으로 흐르고, 따라서 전류 IJ51은 노드(66)으로부터 조세프슨 접합 J5를 통해 흐르고, 전류 IJ61은 노드(66)로부터 조세프슨 접합 J6을 통해 흐른다. 전류 IJ51은 조세프슨 접합 J3으로부터 인덕터들 LRQ1 및 LRQ2를 통해 전파된 판독 펄스 RD_PLS에 대해 반대로 흐르기 때문에, 전류 IJ51은 판독 전류 RD_PLS로부터 감산된다(예를 들어, 조세프슨 접합 J5의 임계치를 증가시킨다). 따라서, 조세프슨 접합 J5는 페이즈 큐비트(52)의 제 1 양자 상태를 트리거링하지 않는다. 그러나, 전류 IJ61은 조세프슨 접합 J3으로부터 인덕터들 LRQ1 및 LRQ2를 통해 전파된 판독 펄스 RD_PLS와 동일한 방향으로 흐르기 때문에, 전류 IJ61은 판독 전류 RD_PLS에 추가된다(예를 들어, 조세프슨 접합 J6의 임계치를 감소시킨다). 따라서, 조세프슨 접합 J6은 페이즈 큐비트(52)의 제 1 양자 상태를 트리거링한다.
다른 예로, 페이즈 큐비트(52)의 제 2 양자 상태에서, 전류 IQ2는 노드(66)로부터 흐르고, 따라서 전류 IJ52는 조세프슨 접합 J5를 통해 노드(66)로 흐르고, 전류 IJ62는 조세프슨 접합 J6을 통해 노드(66)로 흐른다. 전류 IJ52는 조세프슨 접합 J3으로부터 인덕터들 LRQ1 및 LRQ2를 통해 전파된 판독 펄스 RD_PLS와 동일한 방향으로 흐르기 때문에, 전류 IJ52는 판독 전류 RD_PLS에 추가된다(예를 들어, 조세프슨 접합 J5의 임계치를 감소시킨다). 따라서, 조세프슨 접합 J5는 페이즈 큐비트(52)의 제 2 양자 상태를 트리거링한다. 그러나, 전류 IJ62는 조세프슨 접합 J3으로부터 인덕터들 LRQ1 및 LRQ2를 통해 전파된 판독 펄스 RD_PLS와 반대 방향으로 흐르기 때문에, 전류 IJ62는 판독 전류 RD_PLS로부터 감산된다(예를 들어, 조세프슨 접합 J6의 임계치를 증가시킨다). 따라서, 조세프슨 접합 J6은 페이즈 큐비트(52)의 제 2 양자 상태를 트리거링하지 않는다.
출력 스테이지(56)는, 조세프슨 접합 J6의 트리거링에 대한 응답으로, 및 그에 따라 페이즈 큐비트(52)의 제 1 양자 상태에서 생성되는 출력 펄스 OUT을 전파하도록 구성된다. 출력 스테이지(56)는, 입력 스테이지(54)에 대해 실질적으로 유사하게(예를 들어, 대칭으로) 배열되는 것으로 도 2의 예에 예시된다. 도 2의 예에서, 출력 스테이지(56)는 인덕터들의 세트를 포함하고, 인덕터들의 세트를 통해, 출력 펄스 OUT은 조세프슨 접합 J6으로부터 인덕터 LO1을 통해 전파된다. 도 2의 예에서, 출력 스테이지(56)는 제 1 인덕터 L5, 제 2 인덕터 L6, 제 3 인덕터 L7 및 제 4 인덕터 L8을 포함한다. 출력 스테이지(56)는 또한, 제 3 및 제 4 인덕터들 L7 및 L8에 그리고 접지에 커플링되는 제 1 조세프슨 접합 J7을 포함하고, 제 1 및 제 2 인덕터들 L5 및 L6에 그리고 접지에 커플링되는 제 2 조세프슨 접합 J8을 포함한다. 제 1 및 제 2 조세프슨 접합들 J7 및 J8은, 제 2, 제 3 및 제 4 인덕터들 L6, L7 및 L8을 통해 출력 스테이지(56)를 따라 출력 펄스 OUT을 전파하기 위해 순차적으로 트리거링하도록 구성된다. 도 2의 예에서, RQL 클럭 신호 CLK는 유도적 커플링(70)(예를 들어, 변환기) 및 인덕터 LC5를 통해 제 2 및 제 3 인덕터들 L6과 L7 사이에서 출력 스테이지(56)에 제공되고, 인덕터 LC6 및 저항기 R3을 통해 접지로 션트된다. 출력 스테이지(56)의 배열에서, 저항기 R3은 또한, 제 1 및 제 2 조세프슨 접합들 J7 및 J8에 대한 공통 션트 저항기로서 제공된다. 그 결과, 인덕터 L6은 페이즈 큐비트(52)에 대한 저항기 R3의 추가적인 유도적 분리를 제공하여, 예를 들어, 페이즈 큐비트(52)의 큐비트 코히어런스 시간에 대한 저항기 잡음의 영향들을 추가로 완화시킬 수 있다.
따라서, RQL 클럭 신호 CLK는 제 1 및 제 2 조세프슨 접합들 J7 및 J8의 트리거링을 용이하게 한다. 따라서, 페이즈 큐비트(52)의 제 1 양자 상태에서 판독 펄스 RD_PLS에 대해 응답하는 조세프슨 접합 J6의 트리거링에 대한 응답으로, 출력 펄스 OUT는 출력 스테이지(56)에 제공되어 페이즈 큐비트(52)의 제 1 양자 상태를 표시한다. 반대로, 페이즈 큐비트(52)의 제 2 양자 상태에서 판독 펄스 RD_PLS에 대해 응답하는 조세프슨 접합 J6 대신 조세프슨 접합 J5의 트리거링에 대한 응답으로, 출력 펄스 OUT는 출력 스테이지(56)에 제공되지 않아서 페이즈 큐비트(52)의 제 2 양자 상태를 표시한다.
RQL 판독 회로(50)는 도 2의 예로 제한되지 않음을 이해해야 한다. 일례로서, 입력 스테이지(54) 및 출력 스테이지(56)는 도 2의 예에서 예시되는 바와 같이 제한되는 것이 아니라, 하나 이상의 추가적인 조세프슨 접합들 및/또는 하나 이상의 추가적인 인덕터들과 같은 추가적인 회로 컴포넌트들을 포함할 수 있다. 추가적으로, 본원에서 설명되는 판독 동작은 페이즈 큐비트(52)의 판독으로 제한되는 것이 아니라, 전류 흐름 방향에 기초하는 로직 또는 양자 상태들을 갖는 다양한 다른 큐비트들 또는 회로 디바이스들이 RQL 판독 회로(50)에서 구현될 수 있다. 따라서, RQL 판독 회로(50)는 다양한 방식으로 구성될 수 있다.
도 3은, 타이밍도(100)의 예를 예시한다. 타이밍도(100)는 RQL 판독 회로(50)의 타이밍에 대응할 수 있다. 따라서, 도 3의 예의 하기 설명에서는 도 2의 예가 참조된다. 타이밍도(100)는, 전류 IQ1을 예시하여, 전류 IQ1의 포지티브 크기는, 전류 IQ가 페이즈 큐비트(52)의 제 1 양자 상태에서 전류 IQ1로서 제공되는 것을 예시하고, 전류 IQ1의 네거티브 크기는, 전류 IQ가 페이즈 큐비트(52)의 제 2 양자 상태에서 전류 IQ2로서 제공되는 것을 예시한다. 타이밍도(100)는 또한 판독 펄스 RD_PLS, 전류 IJ51, 전류 IJ61 및 출력 펄스 OUT를 예시한다. 전류 IJ51은, 전류 IQ가 제 2 양자 상태에서 전류 IQ2로서 제공되는 경우 네거티브 크기를 갖는 것으로 예시되고, 전류 IQ가 제 1 양자 상태에서 전류 IQ1로서 제공되는 경우 전류 IJ52에 대응하는 포지티브 크기를 갖는 것으로 예시된다. 유사하게, 전류 IJ61은 마찬가지로, 전류 IQ가 제 2 양자 상태에서 전류 IQ1로서 제공되는 경우 네거티브 크기를 갖는 것으로 예시되고, 전류 IQ가 제 1 양자 상태에서 전류 IQ2로서 제공되는 경우 전류 IJ62에 대응하는 포지티브 크기를 갖는 것으로 예시된다.
시간 T0에, 전류 IQ1은 네거티브여서, 페이즈 큐비트(52)는 제 2 양자 상태이다. 판독 펄스 RD_PLS는, 예를 들어, RQL 클럭 신호 CLK의 포지티브 사이클과 동시에 입력 스테이지(54)에 제공된다. 전류 IJ51은 시간 T0에서 네거티브이고, 따라서, 조세프슨 접합 J5에 대해 판독 펄스 RD_PLS에 추가된다. 전류 IJ61은 또한 네거티브이고, 따라서, 조세프슨 접합 J6에 대해 판독 펄스 RD_PLS로부터 감산된다. 따라서, 조세프슨 접합 J5는 트리거링하고 조세프슨 접합 J6은 트리거링하지 않는다. 그 결과, 출력 펄스 OUT는 출력 스테이지(56)를 따라 생성 및 전파되지 않는다. 따라서, 출력 스테이지(56)는, 페이즈 큐비트(52)가 제 2 양자 상태에 있음을 표시한다. 시간 T1에, 판독 펄스 RD_PLS는 예를 들어, RQL 클럭 신호 CLK의 네거티브 사이클과 실질적으로 동시에 네거티브 펄스로서 제공되어, RQL 판독 회로(50)의 조세프슨 접합들을 리셋한다. 시간 T2에, 판독 펄스 RD_PLS가 다시 제공되어, 앞서 설명된 바와 같이, 페이즈 큐비트(52)가 다시 제 2 양자 상태에 있다는 표시를 도출한다. 시간 T3에, 판독 펄스 RD_PLS가 다시 네거티브 펄스로서 제공되어, RQL 판독 회로(50)의 조세프슨 접합들을 리셋한다.
시간 T4에, 전류 IQ1은 포지티브여서, 페이즈 큐비트(52)는 제 1 양자 상태이다. 판독 펄스 RD_PLS가 입력 스테이지(54)에서 제공되고, 전류 IJ51은 포지티브이고, 따라서 조세프슨 접합 J5에 대해 판독 펄스 RD_PLS로부터 감산된다. 전류 IJ61은 마찬가지로 포지티브이고, 따라서, 조세프슨 접합 J6에 대해 판독 펄스 RD_PLS에 추가된다. 따라서, 조세프슨 접합 J5는 트리거링하지 않고 조세프슨 접합 J6은 트리거링한다. 그 결과, 출력 펄스 OUT는 출력 스테이지(56)를 따라 생성 및 전파된다. 따라서, 출력 스테이지(56)는, 페이즈 큐비트(52)가 제 1 양자 상태에 있음을 표시한다. 시간 T5에, 판독 펄스 RD_PLS가 네거티브 펄스로서 제공되어, RQL 판독 회로(50)의 조세프슨 접합들을 리셋한다. 시간 T6에, 판독 펄스 RD_PLS가 다시 제공되어, 앞서 설명된 바와 같이, 페이즈 큐비트(52)가 다시 제 1 양자 상태에 있다는 표시를 도출한다. 시간 T7에, 판독 펄스 RD_PLS가 다시 네거티브 펄스로서 제공되어, RQL 판독 회로(50)의 조세프슨 접합들을 리셋한다.
앞서 설명된 전술된 구조적 및 기능적 특징들의 관점에서, 본 발명의 다양한 양상들에 따른 방법은 도 4를 참조하여 더 양호하게 인식될 것이다. 설명의 단순화를 위해, 도 4의 방법은 직렬적으로 실행되는 것으로 도시 및 설명되지만, 본 발명에 따르면 일부 양상들은 상이한 순서로 발생할 수 있고 그리고/또는 본원에 도시 및 설명된 것과는 다른 양상들과 동시에 발생할 수 있기 때문에, 본 발명이 예시된 순서에 의해 제한되는 것은 아님을 이해하고 인식해야 한다. 아울러, 본 발명의 양상에 따른 방법을 구현하기 위해 모든 예시된 특징들이 요구되는 것은 아닐 수 있다.
도 4는, 페이즈 큐비트(예를 들어, 페이즈 큐비트(12))의 양자 상태를 판독하기 위한 방법(150)의 예를 예시한다. 152에서, 바이어스 전류(예를 들어, 바이어스 전류 IQ)는, 페이즈 큐비트의 제 1 양자 상태에서는 제 1 방향으로(예를 들어, 바이어스 전류 IQ1) 및 페이즈 큐비트의 제 2 양자 상태에서는 제 2 방향으로(예를 들어, 바이어스 전류 IQ2) 제 1 조세프슨 접합(예를 들어, 조세프슨 접합 J6) 및 제 2 조세프슨 접합(예를 들어, 조세프슨 접합 J5)을 통해 제공된다. 154에서, 판독 펄스(예를 들어, 판독 펄스 RD_PLS)는 RQL 클럭 신호(예를 들어, RQL 클럭 신호 CLK)의 제 1 사이클에서 인가되고, 판독 펄스는 입력 스테이지(예를 들어, 입력 스테이지(14)) 상에서 제 1 및 제 2 조세프슨 접합들로 전파된다. 156에서, 페이즈 큐비트는, 제 1 방향 및 판독 펄스에서 제공되는 바이어스 전류에 기초하여 제 1 조세프슨 접합이 트리거링하는 것에 대한 응답으로 출력 스테이지(예를 들어, 출력 스테이지(16))에서 출력 펄스(예를 들어, 출력 펄스 OUT)를 수신하는 것에 기초하여 제 1 양자 상태인 것으로, 또는 제 2 방향 및 판독 펄스에서 제공되는 바이어스 전류에 기초하여 제 2 조세프슨 접합이 트리거링하는 것에 대한 응답으로 출력 스테이지에서 출력 펄스를 수신하지 않는 것에 기초하여 페이즈 큐비트가 제 2 양자 상태인 것으로 결정된다.
앞서 설명된 것은 본 발명의 예시들이다. 물론, 본 발명을 설명하기 위해, 컴포넌트들 또는 방법들의 모든 착안가능한 결합을 설명하는 것이 가능하지는 않지만, 본 기술분야의 당업자는, 본 발명의 많은 추가적인 결합들 및 치환들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들을 포함하는, 본 출원의 범주 내에 속하는 모든 이러한 변경들, 변형들 및 변화들을 포함하는 것으로 의도된다.
Claims (15)
- 큐비트(qubit)의 양자 상태를 판독하도록 구성된 판독 시스템으로서,
판독 펄스가 제공되는 입력 스테이지;
출력 스테이지; 및
상기 큐비트의 제1 양자 상태를 표시하기 위하여 상기 판독 펄스에 대한 응답으로 상기 출력 스테이지 상에 출력 단일 플럭스 양자(single flux quantum (SFQ)) 펄스를 제공하고, 상기 큐비트의 제2 양자 상태를 표시하기 위하여 상기 판독 펄스에 대한 응답으로 상기 출력 스테이지 상에 상기 출력 SFQ 펄스를 제공하지 않도록 구성되고 상기 큐비트와 커플링된 비교기 회로를 포함하는,
판독 시스템. - 제1항에 있어서,
상기 비교기 회로는 상기 큐비트의 상기 제1 및 제2 양자 상태들 중의 하나와 대응하는 특성을 가지는 상기 비교기 회로에 제공되는 바이어스 전류에 기초하여 상기 큐비트의 상기 제1 양자 상태를 표시하기 위하여 상기 판독 펄스에 대한 응답으로 상기 출력 스테이지 상에 출력 펄스를 제공하고, 상기 큐비트의 상기 제2 양자 상태를 표시하기 위하여 상기 판독 펄스에 대한 응답으로 상기 출력 스테이지 상에 상기 출력 펄스를 제공하지 않도록 구성되는,
판독 시스템. - 제2항에 있어서,
상기 바이어스 전류의 상기 특성은 전류의 방향이고, 상기 바이어스 전류는 상기 큐비트의 상기 제1 양자 상태에 기초한 제1 전류 방향을 가지고, 상기 큐비트의 상기 제2 양자 상태에 기초한 상기 제1 전류 방향의 반대인 제2 전류 방향을 가지는,
판독 시스템. - 제2항에 있어서,
상기 비교기 회로는 상기 출력 스테이지와 커플링되는 제1 조세프슨 접합(Josephson junction) 및 제2 조세프슨 접합을 포함하고, 상기 판독 펄스는 상기 제1 조세프슨 접합이 상기 큐비트의 상기 제1 양자 상태에 기초한 상기 바이어스 전류에 대한 응답으로 상기 출력 스테이지상에 상기 출력 펄스를 제공하도록 트리거링하고, 상기 판독 펄스는 상기 제2 조세프슨 접합이 상기 큐비트의 상기 제2 양자 상태에 기초한 상기 바이어스 전류에 대한 응답으로 상기 출력 스테이지상에 어떠한 출력 펄스도 제공하지 않도록 트리거링하는,
판독 시스템. - 제1항에 있어서,
상기 입력 스테이지를 통해 상기 판독 펄스를 전파하고, 상기 판독 펄스에 대한 응답으로 상기 비교기 회로를 활성화하고, 상기 큐비트의 상기 제1 양자 상태의 표시에 대한 응답으로 상기 출력 스테이지를 통해 상기 출력 펄스를 전파하도록 구성되는 RQL 클럭 신호를 생성하도록 구성되는 RQL 클록을 더 포함하는,
판독 시스템. - 제5항에 있어서,
상기 RQL 클록 신호는 대칭적 방식으로 상기 입력 스테이지, 상기 출력 스테이지, 및 상기 비교기 회로에 제공되고, 상기 큐비트는 적어도 하나의 유도적 커플링을 통해 상기 RQL 클록 신호로부터 실질적으로 분리되는,
판독 시스템. - 제1항에 있어서,
상기 큐비트는 상기 제1 양자 상태에서는 제 1 방향으로 그리고 상기 제2 양자 상태에서는 제 2 방향으로 상기 비교기 회로와 연관된 제 1 조세프슨 접합 및 상기 비교기 회로와 연관된 제 2 조세프슨 접합의 각각을 통해 흐르는 바이어스 전류를 생성하기 위해 상기 비교기 회로에 유도적으로 커플링되고, 상기 바이어스 전류는 상기 판독 펄스에 대해 상기 제 1 및 제 2 조세프슨 접합들 각각과 연관된 상대적 임계치를 변경하도록 제공되는,
판독 시스템. - 제7항에 있어서,
상기 제 1 방향으로의 상기 제 1 조세프슨 접합을 통한 상기 바이어스 전류는 상기 판독 펄스에 추가되어 상기 출력 펄스를 생성하도록 상기 제 1 조세프슨 접합을 트리거링하고, 상기 제 1 방향으로의 상기 제 2 조세프슨 접합을 통한 상기 바이어스 전류는 상기 판독 펄스로부터 감산되어 상기 제 2 조세프슨 접합이 트리거링하는 것을 방지하고, 상기 제 2 방향으로의 상기 제 1 조세프슨 접합을 통한 상기 바이어스 전류는 상기 판독 펄스로부터 감산되어 상기 제1 조세프슨 접합의 트리거링을 방지하고, 상기 제 2 방향으로의 상기 제 2 조세프슨 접합을 통한 상기 바이어스 전류는 상기 판독 펄스에 추가되어 상기 제 2 조세프슨 접합을 트리거링하는,
판독 시스템. - 제7항에 있어서,
상기 비교기 회로는 제 3 조세프슨 접합 및 제 4 조세프슨 접합을 더 포함하고, 상기 제 1 및 제 2 조세프슨 접합들은 상기 출력 스테이지에 커플링되고, 상기 제 3 및 제 4 조세프슨 접합들은 상기 입력 스테이지에 커플링되어, 상기 비교기 회로를 실질적으로 밸런싱(balancing)하고, 상기 큐비트는 상기 입력 스테이지 및 상기 출력 스테이지에 유도적으로 커플링되어, 상기 제 1 양자 상태에서는 제 1 방향으로 그리고 상기 제 2 양자 상태에서는 제 2 방향으로 상기 제 1, 제 2, 제 3 및 제 4 조세프슨 접합들을 통한 상기 바이어스 전류를 생성하는,
판독 시스템. - 제1항에 있어서,
상기 비교기 회로는 RQL 클럭 신호와 상기 비교기 회로를 대칭적으로 상호접속시키는 션트(shunt) 저항기를 포함하고, 상기 션트 저항기는 상기 큐비트에 대해 대칭적으로 배열되는,
판독 시스템. - 페이즈 큐비트 (phase qubit)의 양자 상태를 판독하기 위한 방법으로서,
상기 페이즈 큐비트의 제1 양자 상태에 대한 응답으로 제1 방향으로 그리고 상기 페이즈 큐비트의 제2 양자 상태에 대한 응답으로 제2 방향으로 바이어스 전류를 제공하는 단계;
입력 스테이지에 판독 펄스를 인가하는 단계;
상기 제1 방향으로 제공되는 상기 바이어스 전류에 기초하여 상기 판독 펄스에 대한 응답으로 비교기 회로로부터 출력 스테이지에 출력 펄스를 제공하는 단계; 및
상기 제2 방향으로 제공되는 상기 바이어스 전류에 기초하여 상기 판독 펄스에 대한 응답으로 상기 비교기 회로로부터 상기 출력 스테이지에 상기 출력 펄스를 제공하지 않는 단계;를 포함하는,
페이즈 큐비트의 양자 상태를 판독하기 위한 방법. - 제11항에 있어서,
상기 바이어스 전류를 제공하는 단계는 상기 페이즈 큐비트의 제1 양자 상태에서 각각의 제1 방향으로 그리고 상기 페이즈 큐비트의 제2 양자 상태에서 각각의 제2 방향으로 제1 조세프슨 접합 및 제2 조세프슨 접합 각각을 통해 상기 바이어스 전류를 제공하는 단계를 포함하고,
상기 페이즈 큐비트가 상기 제1 양자 상태에 있는 것으로 결정하는 단계는 상기 제1 조세프슨 접합을 통해 상기 제1 방향으로 제공되는 상기 바이어스 전류에 기초한 상기 제1 조세프슨 접합 트리거링에 대한 응답으로 상기 페이즈 큐비트가 상기 제1 양자 상태에 있는 것으로 결정하는 단계를 포함하고, 상기 페이즈 큐비트가 상기 제2 양자 상태에 있는 것으로 결정하는 단계는 상기 제2 조세프슨 접합을 통해 상기 제2 방향으로 제공되는 상기 바이어스 전류에 기초한 상기 제2 조세프슨 접합 트리거링에 대한 응답으로 상기 페이즈 큐비트가 상기 제2 양자 상태에 있는 것으로 결정하는 단계를 포함하는,
페이즈 큐비트의 양자 상태를 판독하기 위한 방법. - 제12항에 있어서,
상기 바이어스 전류를 제공하는 단계는,
상기 제 2 조세프슨 접합에 비해 상기 제 1 조세프슨 접합의 임계치를 감소시키기 위해 상기 제 1 방향으로 상기 바이어스 전류를 제공하는 단계; 및
상기 제 1 조세프슨 접합에 비해 상기 제 2 조세프슨 접합의 임계치를 감소시키기 위해 상기 제 2 방향으로 상기 바이어스 전류를 제공하는 단계를 포함하는,
페이즈 큐비트의 양자 상태를 판독하기 위한 방법. - 제11항에 있어서,
상기 판독 펄스를 전파하기 위한 적어도 하나의 입력 조세프슨 접합의 트리거링을 용이하게 하기 위해 상기 입력 스테이지에 RQL 클럭 신호를 제공하는 단계;
상기 페이즈 큐비트의 상기 제 1 양자 상태에서 상기 판독 펄스에 대한 응답으로 상기 출력 펄스를 전파하기 위한 적어도 하나의 출력 조세프슨 접합의 트리거링을 용이하게 하기 위해 상기 출력 스테이지에 상기 RQL 클럭 신호를 제공하는 단계; 및
상기 페이즈 큐비트의 상기 제 1 및 제 2 양자 상태들 중 각각의 상태에 기초하여 상기 출력 펄스를 제공하거나 또는 제공하지 않기 위한 상기 판독 펄스에 대한 응답으로 적어도 하나의 조세프슨 접합의 트리거링을 용이하게 하기 위해 상기 비교기 회로에 상기 RQL 클럭 신호를 제공하는 단계를 더 포함하는,
페이즈 큐비트의 양자 상태를 판독하기 위한 방법. - 제11항에 있어서,
상기 바이어스 전류를 제공하는 단계는 상기 비교기 회로에 대한 상기 페이즈 큐비트의 유도적 커플링에 기초하여 상기 바이어스 전류를 제공하는 단계를 포함하는,
페이즈 큐비트의 양자 상태를 판독하기 위한 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/202,724 | 2014-03-10 | ||
| US14/202,724 US9355364B2 (en) | 2014-03-10 | 2014-03-10 | Reciprocal quantum logic comparator for qubit readout |
| PCT/US2015/018956 WO2015178999A2 (en) | 2014-03-10 | 2015-03-05 | Reciprocal quantum logic comparator for qubit readout |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167028010A Division KR101828732B1 (ko) | 2014-03-10 | 2015-03-05 | 큐비트 판독을 위한 상호 양자 로직 비교기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180018826A KR20180018826A (ko) | 2018-02-21 |
| KR101895877B1 true KR101895877B1 (ko) | 2018-09-07 |
Family
ID=54017696
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187003518A KR101895877B1 (ko) | 2014-03-10 | 2015-03-05 | 큐비트 판독을 위한 상호 양자 로직 비교기 |
| KR1020167028010A KR101828732B1 (ko) | 2014-03-10 | 2015-03-05 | 큐비트 판독을 위한 상호 양자 로직 비교기 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167028010A KR101828732B1 (ko) | 2014-03-10 | 2015-03-05 | 큐비트 판독을 위한 상호 양자 로직 비교기 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9355364B2 (ko) |
| EP (1) | EP3117522B1 (ko) |
| JP (2) | JP6243550B2 (ko) |
| KR (2) | KR101895877B1 (ko) |
| AU (2) | AU2015264772B2 (ko) |
| CA (1) | CA2941268C (ko) |
| WO (1) | WO2015178999A2 (ko) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10038497B2 (en) | 2013-12-18 | 2018-07-31 | Northrup Grumman Systems Corporation | Optical transceiver with variable data rate and sensitivity control |
| US10650319B2 (en) | 2015-02-06 | 2020-05-12 | Northrop Grumman Systems Corporation | Flux control of qubit under resonant excitation |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
| US9614532B1 (en) * | 2015-12-17 | 2017-04-04 | International Business Machines Corporation | Single-flux-quantum probabilistic digitizer |
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| US10050630B2 (en) | 2016-08-19 | 2018-08-14 | Rigetti & Co, Inc. | Flux-tunable qubit device with multiple Josephson junctions |
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| US10491178B2 (en) | 2017-10-31 | 2019-11-26 | Northrop Grumman Systems Corporation | Parametric amplifier system |
| US10756712B2 (en) | 2017-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | RQL phase-mode flip-flop |
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-
2014
- 2014-03-10 US US14/202,724 patent/US9355364B2/en active Active
-
2015
- 2015-03-05 KR KR1020187003518A patent/KR101895877B1/ko active IP Right Grant
- 2015-03-05 CA CA2941268A patent/CA2941268C/en active Active
- 2015-03-05 KR KR1020167028010A patent/KR101828732B1/ko active IP Right Grant
- 2015-03-05 AU AU2015264772A patent/AU2015264772B2/en active Active
- 2015-03-05 JP JP2016556785A patent/JP6243550B2/ja active Active
- 2015-03-05 WO PCT/US2015/018956 patent/WO2015178999A2/en active Application Filing
- 2015-03-05 EP EP15762791.0A patent/EP3117522B1/en active Active
-
2016
- 2016-01-27 US US15/008,022 patent/US9595969B2/en active Active
-
2017
- 2017-11-09 JP JP2017216411A patent/JP6476267B2/ja active Active
-
2018
- 2018-09-11 AU AU2018229427A patent/AU2018229427B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090319757A1 (en) * | 2007-04-25 | 2009-12-24 | Andrew Joseph Berkley | Architecture for local programming of quantum processor elements using latching qubits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6243550B2 (ja) | 2017-12-06 |
| JP6476267B2 (ja) | 2019-02-27 |
| KR20160148526A (ko) | 2016-12-26 |
| US9355364B2 (en) | 2016-05-31 |
| US9595969B2 (en) | 2017-03-14 |
| CA2941268A1 (en) | 2015-11-26 |
| CA2941268C (en) | 2019-07-16 |
| JP2017516182A (ja) | 2017-06-15 |
| KR101828732B1 (ko) | 2018-02-12 |
| US20160156357A1 (en) | 2016-06-02 |
| AU2018229427B2 (en) | 2019-08-29 |
| JP2018077849A (ja) | 2018-05-17 |
| WO2015178999A3 (en) | 2016-05-26 |
| AU2015264772A1 (en) | 2016-09-15 |
| KR20180018826A (ko) | 2018-02-21 |
| EP3117522B1 (en) | 2019-09-25 |
| AU2015264772B2 (en) | 2018-06-14 |
| US20150254571A1 (en) | 2015-09-10 |
| WO2015178999A2 (en) | 2015-11-26 |
| EP3117522A2 (en) | 2017-01-18 |
| AU2018229427A1 (en) | 2018-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |