KR101747680B1 - 반도체 소자를 제조하기 위한 방법 및 이를 위한 구조 - Google Patents

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제임스 피. 주니어 레터맨
로버트 엘. 마르퀴스
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

본 발명은 가용성(wetable) 리드프레임 리드 표면들을 갖는 반도체 소자 및 그 제조방법에 관한 것이다. 리드프레임 리드들을 갖는 리드프레임은 몰드 복합체 내에 매립된다. 적어도 하나의 리드프레임 리드의 부분은 노출되고 전기적으로 도전성의 물질이 그 노출된 부분 위에 형성된다. 그 몰드 복합체는 싱귤레이트된(singulated) 반도체 소자들을 형성하기 위하여 분리된다.

Description

반도체 소자를 제조하기 위한 방법 및 이를 위한 구조{METHOD FOR MANUFACTURING A SEMICONDUCTOR COMPONENT AND STRUCTURE THEREFOR}
본 발명은 일반적으로 반도체 소자들에 관한 것이고, 보다 구체적으로는, 반도체 소자 지지 구조들에 관한 것이다.
반도체 장치들은 전형적으로 반도체 웨이퍼로부터 제조된다. 웨이퍼는 칩들 또는 다이스(dice)를 형성하기 위하여 절단되고, 이것은 리드프레임과 같이 기판에 장착된다. 그리고, 리드프레임은 몰드 내에 배치되고, 그 리드프레임의 일부는 몰드 복합체 내에서 캡슐화되고, 반면 리드프레임의 다른 부분은 캡슐화되지 않은 채로 남아 있다. 리드프레임 리드들은 주석으로 도금되고, 그 기판을 개별 반도체 소자들로 분리하기 위해 컷팅된다. 이러한 접근법의 단점은 리드프레임 리드들의 컷팅이 리드프레임 물질의 부분들을 노출된 채로 남겨둔다는 점이다. 그 노출된 부분들은 자동차 엔진실 안에서와 같은 극한의 대기 조건들 동안에 부식 크립(creep)을 야기하는 표면 장착 과정들 동안에 젖지 않을 수 있다. 또한, 그 리드프레임들의 그 노출된 부분들은 신뢰할 수 없는 솔더 접속(joint)들을 형성할 수 있다.
따라서, 본 발명은 개선된 가용성(wetability)을 갖는 리드프레임 리드들을 갖는 반도체 소자 및 그 반도체 소자를 제조하기 위한 방법을 제공하는 것을 목적으로 한다. 또한, 반도체 소자를 비용 효과적으로 제조하는 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일 실시예에 따른 제조 동안의 반도체 소자의 등축도(isometric view).
도 2는 이후 제조 단계에서의 도 1의 반도체 소자의 등축도.
도 3은 도 2의 절단선 3-3을 따른 도 2의 반도체 소자의 단면도.
도 4는 본 발명의 다른 실시예에 따른 제조 동안의 복수의 반도체 소자들의 상부 평면도.
도 5는 이후 제조 단계에서의 도 4의 복수의 반도체 소자들의 하부 평면도.
도 6은 이후 제조 단계에서의 절단선 6-6을 따른 도 5의 복수의 반도체 소자들의 단면도.
도 7은 이후 제조 단계에서의 도 6의 복수의 반도체 소자들의 단면도.
도 8은 이후 제조 단계에서의 도 7의 복수의 반도체 소자들의 단면도.
도 9는 이후 제조 단계에서의 도 8의 복수의 반도체 소자들의 측면도.
도 10은 본 발명의 또다른 실시예에 따른 제조 동안의 복수의 반도체 소자들의 상부 평면도.
도 11은 이후 제조 단계에서의 절단선 11-11을 따른 도 10의 복수의 반도체 소자의 단면도.
도 12는 이후 제조 단계에서의 도 11의 복수의 반도체 소자들의 단면도.
도 13은 이후 제조 단계에서의 도 12의 복수의 반도체 소자들의 단면도.
도 14는 이후 제조 단계에서의 도 13의 복수의 반도체 소자들의 단면도.
도 15는 본 발명의 또다른 실시예에 따른 제조 동안의 복수의 반도체 소자들의 상부 평면도.
도 16은 이후 제조 단계에서의 도 15의 복수의 반도체 소자들의 하부 평면도.
도 17은 이후 제조 단계에서의 절단선 17-17을 따른 도 16의 복수의 반도체 소자들의 단면도.
도 18은 이후 제조 단계에서의 도 17의 복수의 반도체 소자들의 단면도.
도 19는 이후 제조 단계에서의 도 18의 복수의 반도체 소자들의 단면도.
도 20은 이후 제조 단계에서의 도 19의 복수의 반도체 소자들의 측면도.
도 21은 본 발명의 또다른 실시예에 따른 반도체 소자의 단면도.
본 발명은 첨부의 도면들과 관련하여 기재된 다음의 상세한 설명을 통해서 보다 잘 이해될 것이고, 도면에서 유사한 참조 번호는 유사한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 제조 동안의 반도체 소자(10)의 등축도(isometric view)이다. 도 1에 도시된 것은 측면들(20 및 21)과 에지들 또는 측면들(22)을 갖는 몰드 복합체(18) 내에 부분적으로 매립된 리드프레임(16)의 리드프레임 리드들(12)과 리드프레임 플래그(14)이다. 리드프레임 리드들(12) 및 리드프레임 플래그(14)는 측면(20)으로부터 돌출되거나 연장된다. 바람직하게는, 리드프레임(16)은 구리이다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 리드프레임(16)을 위한 다른 적절한 재료들은 구리 합금들, 강철(steel), 철(iron) 등을 포함한다. 리드프레임 리드들(12)은 면들(24)과 말단 면들(26 및 28)을 갖는 직육면체로서 도시되었다. 리드프레임 플래그(14)는 측면들(30), 말단 면들(32) 및 말단면들(32)로부터 연장하는 연장부들(34)을 갖는 직육면체이다. 리드프레임 플래그와 리드프레임 리드들의 형상들은 직육면체 형상을 갖는 것으로 제한되지 않는다. 리드프레임 플래그와 리드프레임 리드들을 위한 다른 형상들은 원형, 타원형, 사각형, 삼각형, 오각형 또는 다른 기하학 형상을 포함한다. 연장부들(34)은 말단 면들(38)을 갖는다. 전기적으로 도전성의 물질(40)의 층이 리드프레임 리드들(12)과 플래그(14) 위에 형성된다. 전기적으로 도전성의 물질(40)은 주석, 납, 땜납(solder), 주석과 납의 화합물 등이 될 수 있다. 전기적으로 도전성의 물질(40)은 리드프레임 리드들(12)의 말단 면들(26)과 연장부들(34)의 말단 면들(38)에는 존재하지 않는다. 따라서, 말단 면들(26 및 38)은 리드프레임 리드들(12)의 노출된 영역들이다. 리드프레임(16)이 구리인 경우, 말단 면들(26 및 38)은 구리의 노출된 영역들이다. 예시로서, 말단 면들(26 및 38)은 반도체 소자(10)가 리드프레임 스트립(미도시)으로부터 싱귤레이트되거나(singulated) 분리될 때 노출된다.
이제 도 2를 참조하면, 예를들어, 배럴(barrel) 도금 과정을 이용하여, 전기적으로 도전성의 물질(42)이 전기적으로 도전성의 층(40) 위에 그리고 말단 면들(26 및 38) 위에 형성된다. 층들(40 및 42)은 도 3에 더 도시되어 있다. 일 실시예에 따라, 전기적으로 도전성의 층(42)의 물질은 주석이다. 다만, 전기적으로 도전성의 층(42)의 물질이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(42)을 위한 다른 적절한 물질들은 납; 땜납; 주석과 납의 화합물; 은; 니켈; 니켈, 납 및 금의 화합물 등을 포함한다. 유사하게, 전기적으로 도전성의 층(42)을 형성하기 위한 방법이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(42)을 형성하기 위한 다른 적절한 방법들은 전기도금, 무전해 도금, 웨이브 솔더링(wave soldering), 핫 솔더 딥(hot solder dip), 진공 증착, 스퍼터 증착 등을 포함한다. 전기적으로 도전성의 물질(42)의 층은 표면들(26 및 38)을 커버하거나 부분적으로 커버할 수 있다. 전기적으로 도전성의 물질(42)의 층들을 형성하는 것의 장점은 그것이 표면들(26 및 38) 상에 가용성의 물질을 형성하는 것이다.
도 3은 도 2의 절단선 3-3을 따른 반도체 소자(10)의 단면도이다. 도 3은 리드프레임 리드들(12), 플래그(14) 및 전기적으로 도전성의 층들(40 및 42)을 도시한다. 완벽을 기하기 위해, 반도체 칩(62)은 다이 접착 물질(63)을 통해 리드프레임 플래그(14)에 장착된 것으로 도시하였다.
도 4는 반도체 소자들(50)(도 9에 도시됨)의 제조에 사용되는, 장치 또는 소자 수납 영역들(52), 상호접속 구조들(54), 구조적 지지 부재들(56, 56A 및 57) 및 대향 면들(58 및 60)(대향 면(60)은 도 5에 도시됨)을 갖는 전기적으로 도전성의 지지부(51)의 일부의 상부 평면도이다. 상호접속 구조들(54)은 또한 전기적인 상호접속구조들 또는 전기적으로 도전성의 상호접속 구조들로도 언급된다. "상부 평면도"라는 용어는 명확성을 위해 사용되었으며, 하나 또는 그 이상의 능동 회로 소자들 또는 하나 또는 그 이상의 수동 회로 소자들이 장착되는 전기적으로 도전성의 지지부(51)의 면과 구분하기 위해 사용되었음에 유의하여야 한다. 일 실시예에 따라, 전기적으로 도전성의 지지부(51)는 리드프레임이고, 상호접속 구조물들(52)은 플래그들이고, 상호접속 구조물들(54)은 리드프레임 리드들이고, 지지 부재들(56 및 56A)은 타이(tie) 바(bar)들이고, 지지 부재들(57)은 레일들이다. 예시로서, 반도체 칩들 또는 다이스(62)는 다이 접착 물질(63)(도 6에 도시됨)을 통하여 리드프레임(51)의 면(58)에 결합된다. 보다 구체적으로, 반도체 칩(62)은 다이 접착 물질을 통해 각각의 플래그(52)에 장착된다. 반도체 칩들(62)은 본드 와이어들(68)을 통해 대응하는 리드프레임 리드들(54)에 결합되는 본드 패드들(66)을 갖는다. 본드 와이어들은 또한 와이어본드들로서 언급된다. 플래그들 및 리드프레임 리드들의 수와 그들의 형상이 본 발명을 제한하는 것은 아니다. 반도체 칩들(62)이 플래그들(52)에 장착되는 것으로 도시되었으나, 실시예들이 이러한 측면으로 제한되는 것은 아니다. 트랜지스터들을 포함하는 반도체 칩들과 같은 능동 회로 소자들은 물론 저항기들, 인덕터들, 및 커패시터들과 같은 수동 회로 소자들은 반도체 칩들(62)을 대신하거나 또는 그에 부가하여 리드프레임(51)에 결합되거나 리드프레임(51) 위에 장착될 수 있다.
이제 도 5를 참조하면, 몰딩된 리드프레임 스트립(72)을 형성하기 위하여 몰드 복합체(70)가 반도체 칩들(62) 및 와이어본드들(68) 위에 형성된 이후의 리드프레임(51)의 부분의 하부 평면도가 도시된다. 몰드 복합체(70)는 면(60)에는 실질적으로 몰드 복합체를 남기지 않으면서, 면(58), 즉 상부 면 위에 형성되고, 도 5는 리드프레임(51)의 하부 평면도임을 이해하여야 한다. 또한, 상부 평면도 및 하부 평면도와 같은 도면을 참조하는 것과 상부 평면도 또는 하부 평면도로서의 도면의 칭호는 본 발명의 실시예들의 설명을 단순히 용이하게 하기 위한 것임을 이해하여야 한다. 점선들(79)은 리드프레임 리드들(54)의 부분들이 분리되고 노출되는 위치를 나타낸다. 점선들(79)은 또한, 타이 바들(56)이 제거되는 영역들을 나타낸다. 리드프레임 리드들(54)의 분리와 노출 그리고 타이 바들(56)의 제거 동작들에 대해서는 도 7을 참조하여 더 설명하기로 한다.
도 6은 도 5의 절단선 6-6을 따른 몰딩된 리드프레임 스트립(72)의 단면도이다. 도 6은 리드프레임 플래그들(52), 리드프레임 리드들(54), 다이 접착 물질(63) 및 반도체 칩들(62)의 부분들을 도시한다.
도 7은 이후 제조 단계에서의 도 6에 도시된 몰딩된 리드프레임 스트립(72)의 단면도이다. 도 7에서 도시된 것은 부분들이 제거된 이후의 리드프레임(51)이다. 보다 구체적으로, 리드프레임 리드들(54) 및 타이 바들(56)의 부분들은 측벽들(78)을 갖는 캐버티들(76)을 형성하기 위해 제거된다. 예시로서, 리드프레임 리드들(54) 및 타이 바들(56)의 부분들은 리드프레임 리드들(54) 및 타이 바들(56)을 부분적으로 쏘잉(sawing)함으로써 제거된다. 바람직하게는, 제거되는 리드프레임 리드들(54)과 타이 바들(56)의 두께는 리드프레임 리드들(54)과 타이 바들(56)의 두께의 약 50%로부터 약 100%의 범위이다. 그러나, 제거되는 리드프레임 리드들(54)과 타이 바들(56)의 두께는 그들의 두께의 50% 미만 그리고 100%와 동일하거나 100% 보다 클 수도 있다. 일 실시예에 따라, 리드프레임 리드들(54)과 타이 바들(56)의 두께의 약 3/4이 제거된다. 리드프레임 리드들(54)의 부분들을 제거하기 위한 적절한 기술들은 쏘잉, 컷팅, 에칭, 스탬핑(stamping), 펀칭 등을 포함한다. 리드프레임 리드들(54) 및 타이 바들(56)의 부분들이 제거되는 영역들이 도 5에 도시되었고 점선들(79)에 의해 식별된다.
이제 도 8을 참조하면, 약 0.5 마이크로인치(12.7 나노미터)로부터 약 3000 마이크로인치(76.2 마이크로미터) 영역의 두께를 갖는 전기적으로 도전성의 물질(80)의 층이 캐버티들(76) 내의 리드프레임 리드들(54)의 부분들을 포함하여 리드프레임 리드들(54) 위에 형성된다. 일 실시예에 따라, 전기적으로 도전성의 물질(80)은 전기도금 과정에 의해 형성된 주석이다. 전기적으로 도전성의 물질의 유형 및 그 전기적으로 도전성의 물질을 형성하기 위한 방법이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(80)을 위한 다른 적절한 물질들은 은; 니켈; 니켈, 납 및 금의 화합물 등을 포함한다. 유사하게, 전기적으로 도전성의 층(80)을 형성하기 위한 방법이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(80)을 형성하기 위한 다른 적절한 방법들은 전기도금, 무전해도금, 웨이브 솔더링, 핫 솔더 딥, 진공 증착, 스퍼터 증착 등을 포함한다.
전기적으로 도전성의 층(80)을 위한 물질에 대한 예들이 금속들이었으나, 본 발명이 이에 제한되는 것은 아니다. 예를들어, 층(80)은 도전성 에폭시일 수 있다. 대안적으로, 산화방지 코팅 또는 산화방지제가 리드프레임 리드들(54) 상부와 리드프레임 리드들(54)의 노출된 부분들 위에 형성될 수 있다. 이들 코팅들의 유형들은 실온에서 구리와 같은 금속들의 산화를 방지하는 전기적으로 비도전성의 물질들이다. 리드프레임 리드들(54) 상부의 솔더의 형성 동안에, 산화방지 코팅은 리드프레임 리드들(54)의 노출된 부분들 상에 솔더가 형성되도록 허용하면서 증발한다. 산화방지 코팅은 그것이 증발된 이후에 솔더가 접착할 수 있는 클린(clean) 가용(wetable) 구리 표면을 남긴다.
이제 도 9를 참조하면, 캐버티들(76) 내에 남아있는 리드프레임 리드들(54)과 타이 바들(56)의 부분들이 리드프레임 리드들(54)의 측벽 부분들(82)과 몰드 복합체(70)의 부분들을 노출하며, 그리고, 몰딩된 리드프레임 스트립(72)을 개별 반도체 소자들(50)로 싱귤레이팅(singulating)하면서 제거된다. 캐버티들(76)이 쏘잉 과정들을 이용하여 형성되고, 몰딩된 리드프레임 스트립(72)이 쏘잉 과정을 이용하여 싱귤레이트되는 실시예들에서, 바람직하게는, 몰딩된 리드프레임 스트립(72)을 싱귤레이트하기 위해 이용되는 쏘잉 블래이드(saw blade)의 폭은 캐버티들(76)을 형성하는 데 이용되는 쏘잉 블래이드의 폭보다 작다. 전기적으로 도전성의 층(80)의 나머지 부분들은 리드프레임 리드들(54)의 표면들의 부분들 위에 가용성 물질을 제공한다.
도 10은 플래그들(52), 리드프레임 리드들(54), 타이 바들(56 및 56A), 및 대향 면들(58 및 60)을 갖는 리드프레임(51)의 상부 평면도이다. 리드프레임 리드들(54)은 리드프레임 리드들(54A-1, 54B-1, 54A-2, 54B-2, 54A-3, 54B-3, 54A-4, 54B-4)을 포함하고, 여기서, 리드프레임 리드들(54A-1, 54B-1)은 타이 바들(56)의 대향 면들 위에 직접 놓이고, 리드프레임 리드들(54A-2, 54B-2)은 타이 바들(56)의 대향 면들 위에 직접 놓이고, 리드프레임 리드들(54A-3, 54B-3)은 타이 바들(56)의 대향 면들 위에 직접 놓이고, 리드프레임 리드들(54A-4, 54B-4)은 타이 바들(56)의 대향 면들 위에 직접 놓인다. 반도체 칩들 또는 다이스(62)는 다이 접착 물질(63)을 통하여 리드프레임(51)의 면(58)에 결합된다. 보다 구체적으로는, 반도체 칩(62)은 다이 접착 물질(63)을 통하여 각각의 플래그(52)에 장착된다. 반도체 칩들(62)은 본드 와이어들(68)을 통해 대응하는 리드프레임 리드들(54)에 결합되는 본드 패드들(66)을 갖는다. 본드 와이어들은 또한 와이어본드들로서 언급된다. 리드프레임 마다의 플래그들(52) 및 리드프레임 리드들(54)의 수가 본 발명을 제한하는 것은 아니다.
와이어본드들(100-1, 100-2, 100-3, 100-4)은 리드프레임 리드들(54A-1, 54A-2, 54A-3, 54A-4)을 리드프레임 리드들(54B-1, 54B-2, 54B-3, 54B-4)과 개별적으로 전기적으로 연결하기 위하여 형성된다. 와이어본드들(102)은 리드프레임 리드들(54A-1, 54A-2, 54A-3, 54A-4)을 서로 전기적으로 연결하기 위해 형성되고, 와이어본드들(104)은 리드프레임 리드들(54A-1, 54A-2, 54A-3, 54A-4, 54B-1, 54B-2, 54B-3, 54B-4)을 레일들(57) 중 적어도 하나에 전기적으로 연결하기 위해 형성된다. 대안적으로, 와이어본드들(102)은 리드프레임 리드들(54B-1, 54B-2, 54B-3, 54B-4)을 서로 전기적으로 연결하기 위해 형성될 수 있다. 와이어본드들(100-1, 100-2, 100-3, 100-4, 102 및 104)은 도금 과정 동안 리드프레임 리드들(54)과 레일들(57) 사이에서 전기적인 연결들을 형성한다. 리드프레임 리드들(54), 타이 바들(56), 및 레일들(57)의 전기적인 연결을 위한 와이어본드들의 사용이 본 발명을 제한하는 것은 아니다. 예를들어, 도전성 클립들이 리드프레임 리드들(54), 타이 바들(56), 및 레일들(57)을 전기적으로 연결하기 위해 사용될 수 있다.
반도체 소자들(10 및 50)과 유사하게, 몰드 복합체(70)(도 11 내지 14에 도시됨)가 몰딩된 리드프레임 스트립(72)과 유사한 몰딩된 리드프레임 스트립(72A)(도 11 내지 13에 도시됨)을 형성하기 위하여, 반도체 칩들(62) 및 와이어본드들(68, 100-1, 100-2, 100-3, 100-4, 102, 104) 위에 형성된다. 반도체 소자(150)용 몰딩된 리드프레임 스트립의 하부 평면도는 도 5에 도시된 몰딩된 리드프레임 스트립(72)의 하부 평면도와 유사하다는 점을 유의하여야 한다. 몰딩된 리드프레임 스트립의 하부 평면도는 도 5에 도시된 하부 평면도와 유사하다. 전술한 바와 같이, 상부 평면도 및 하부 평면도와 같은 도면을 참조하는 것과 상부 평면도 또는 하부 평면도로서의 도면의 칭호는 본 발명의 실시예들의 설명을 단순히 용이하게 하기 위한 것이다.
도 11은 도 10에 도시된 단계보다 이후의 단계에서 도 10의 절단선 11-11에 의해 보여지는 영역을 따른 몰딩된 리드프레임 스트립(72A)의 단면도이다. 도 11은 리드프레임 플래그들(52), 리드프레임 리드들(54), 다이 접착 물질(63), 반도체 칩들(62) 및 와이어본드들(100-3)의 부분들을 도시한다.
도 12는 도 11에 도시된 몰딩된 리드프레임 스트립보다 이후의 제조 단계에서의 도 11에 도시된 몰딩된 리드프레임 스트립(72A)의 단면도이다. 도 12에 도시된 것은 리드프레임(51)과 몰드 복합체(70)의 부분들이 제거된 이후의 몰딩된 리드프레임 스트립(72A)이다. 보다 구체적으로는, 리드프레임 리드들(54)과 몰드 복합체(70)의 부분들이 측벽들(78A)을 갖는 캐버티들(76A)을 형성하기 위해 제거된다. 예시로서, 리드프레임 리드들(54)의 부분들은 리드프레임 리드들(54), 타이 바들(56) 및 몰드 복합체(70)를 쏘잉함으로써 제거된다. 리드프레임 리드들(54), 타이 바들(56) 및 몰드 복합체(70)를 제거하기 위한 방법이 본 발명을 제한하는 것은 아니다. 리드프레임 리드들(54)의 부분들을 제거하기 위한 다른 적절한 기술은 쏘잉, 컷팅, 에칭, 스탬핑, 펀칭 등을 포함한다. 리드프레임 리드들(54), 타이 바들(56) 및 레일들(57)의 부분들이 제거되는 영역들은 도 10에서 점선들(79)에 의해 식별된다.
이제 도 13을 참조하면, 약 0.5 마이크로인치(12.7 나노미터)로부터 약 3000 마이크로인치(76.2 마이크로미터) 영역의 두께를 갖는 전기적으로 도전성의 물질(80)의 층이 캐버티들(76A) 내의 리드프레임 리드들(54)의 부분들을 포함하여 리드프레임 리드들(54) 위에 형성된다. 일 실시예에 따라, 전기적으로 도전성의 물질(80)은 전기도금 과정에 의해 형성된 주석이다. 전기적으로 도전성의 물질의 유형 및 그 전기적으로 도전성의 물질을 형성하기 위한 방법이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(80)을 위한 다른 적절한 물질들은 은; 니켈; 니켈, 납 및 금의 화합물 등을 포함한다. 유사하게, 전기적으로 도전성의 층(80)을 형성하기 위한 방법이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(80)을 형성하기 위한 다른 적절한 방법들은 전기도금, 무전해도금, 웨이브 솔더링, 핫 솔더 딥, 진공 증착, 스퍼터 증착 등을 포함한다.
전술한 바와 같이, 전기적으로 도전성의 층(80)은 금속으로 제한되지 않으며, 리드프레임 리드들(54)의 상부에 형성되고 리드프레임 리드들(54)의 노출된 부분들 위에 형성되는 도전성 에폭시 또는 산화방지 코팅 또는 산화방지제가 될 수 있다. 이들 코팅들의 유형들은 실온에서 구리와 같은 금속들의 산화를 방지하는 전기적으로 비도전성 물질들이다. 리드프레임 리드들(54) 상부의 솔더의 형성 동안에, 산화방지 코팅은 리드프레임 리드들(54)의 노출된 부분들 상에 솔더가 형성되도록 허용하면서 증발한다. 산화방지 코팅은 그것이 증발된 이후에 솔더가 접착할 수 있는 클린(clean) 가용(wetable) 구리 표면을 남긴다.
이제 도 14를 참조하면, 캐버티들(76A) 내에 남아있는 리드프레임 리드들(54) 및 타이 바들(56)의 부분들 및 몰드 복합체(70)의 부분들은 몰드 복합체(70)로부터 측벽들을 형성하면서, 그리고 몰딩된 리드프레임 스트립(72A)을 개별 반도체 소자들(150)로 싱귤레이트하면서 제거되는데, 즉, 리드프레임 리드들(54)과 타이 바들(56)의 부분들을 제거함으로써 노출된 몰드 복합체(70)의 부분들이 몰딩된 리드프레임 스트립(72A)을 개별 반도체 소자들(150)로 싱귤레이트하기 위해 제거된다. 또한, 와이어 본드들(100-1, 100-2, 100-3, 100-4, 102, 104)은 컷팅되거나, 오픈되거나 또는 분리된다. 와이어 본드들(102, 104)이 쏘잉 또는 컷팅 과정을 이용하여 오픈되는 실시예들에서, 와이어 본드들(102, 104)은 와이어 본드들(100-1, 100-2, 100-3, 100-4)에 실질적으로 수직인 방향으로 컷팅되는 점에 유의하여야 한다. 전기적으로 도전성 층(80)의 나머지 부분들은 리드프레임 리드들(54)의 표면들 상부에 가용성 물질을 제공한다.
도 15는 반도체 소자들(200)(도 20에 도시됨)의 제조에 사용되는, 플래그(52), 리드프레임 리드들(54), 타이 바들(56, 56A) 레일들(57) 및 대향 면들(58 및 60(대향 면(60)은 도 16에 도시됨))을 갖는 리드프레임(51A)의 부분의 상부 평면도이다. 리드프레임(51A)은 딤플들(152)이 타이 바들(56) 내에 형성된다는 점을 제외하고 도 4를 참조하여 설명된 리드프레임(51)과 유사하다. 이러한 차이점 때문에, 참조번호의 문자 "A"가 참조번호의 문자(51) 뒤에 부가되었다. 딤플들(152)은 리드프레임(51A)의 타이 바들을 스탬핑함으로써 형성될 수 있다. 딤플들(152)의 위치들은 도 14의 점선들(154)로 도시되었다. 딤플들(152)은 도 17 내지 20에 도시되었다. 반도체 칩들 또는 다이스(62)는 리드프레임(51A)의 면(58)에 결합되고 본드 패드들(66)은 도 4를 참조하여 설명된 바와 같이 본드 와이어들(68)을 통하여 대응하는 리드프레임 리드들(54)에 연결된다. 대안적으로, 도 3을 참조하여 설명된 바와 같이, 저항기들, 커패시터들 및 인덕터들과 같은 수동 회로 소자들 또는 다른 능동 회로 소자들이 반도체 칩들(62)을 대신하거나 이에 부가하여 리드프레임(51A)에 결합되거나 리드프레임(51A) 위에 장작될 수 있다.
이제 도 16을 참조하면, 몰드 복합체(70)가 몰딩된 리드프레임 스트립(72B)을 형성하기 위해 반도체 칩들(62) 및 와이어본드들(68) 상부에 형성된 이후의 리드프레임(51)의 부분의 하부 평면도이다. 점선들(154)은 딤플들(152)이 리드프레임(51A) 내에서 형성되는 위치를 나타낸다. 몰드 복합체(70)는 면(60)에 실질적으로 몰드 복합체를 남기지 않으면서 면(58), 즉 상부 면의 위에 형성되고, 도 16은 리드프레임(51A)의 하부 평면도임을 이해하여야 한다. 또한, 상부 평면도 및 하부 평면도와 같은 도면을 참조하는 것과 상부 평면도 또는 하부 평면도로서의 도면의 칭호는 본 발명의 실시예들의 설명을 단순히 용이하게 하기 위한 것임을 이해하여야 한다. 점선들(79)은 리드프레임 리드들(54)의 부분들이 분리되고 노출되는 위치를 나타낸다. 점선들(79)은 또한, 리드프레임 리드들(54)의 부분들이 분리되고 노출되는 영역들을 나타낸다. 점선들(79)은 또한 타이 바들(56)이 제거되는 영역을 나타낸다. 리드프레임 리드들(54)의 분리와 노출 그리고 타이 바들(56)의 제거 동작들에 대해서는 도 18을 참조하여 더 설명하기로 한다.
몰드 복합체(70)는 도 5를 참조하여 설명된 바와 같이 몰딩된 리드프레임 스트립(72B)을 형성하기 위하여 반도체 칩들(62)과 와이어본드들(68) 상부에 형성된다. 도 5와 유사하게, 도 16은 몰딩된 리드프레임 스트립(72B)의 하부 평면도이다. 딤플들(152)의 위치들은 점선들(154)로 도시되었다. 전술한 바와 같이, 딤플들(152)은 도 17 내지 20을 참조로하여 도시된다. 점선들(79)은 리드프레임 리드들(54)의 부분들 또는 영역들이 분리되고 노출되는 위치를 나타낸다.
도 17은 도 16의 절단선 17-17을 따른 몰딩된 리드프레임 스트립(72B)의 단면도이다. 도 17은 리드프레임 플래그들(52), 리드프레임 리드들(54), 다이 접착 물질(63), 반도체 칩들(62) 및 딤플들(152)의 부분들을 도시한다.
도 18은 이후의 제조 단계에서 도 17에 도시된 몰딩된 리드프레임 스트립(72B)의 단면도이다. 도 18에 도시된 것은 측벽들(78C)을 갖는 캐버티들(76C)을 형성하기 위해 리드프레임(51A)의 부분들이 제거된 이후의 몰딩된 리드프레임 스트립(72B)이다. 예시로서, 리드프레임 리드들(54)의 부분들은 리드프레임 리드들(54)과 타이 바들(56)을 부분적인 쏘잉함으로써 제거된다. 바람직하게, 제거되는 리드프레임 리드들(54)과 타이 바들(56)의 두께는 리드프레임 리드들(54)의 두께의 약 100% 미만이다. 일 실시예에 따라, 리드프레임 리드들(54)과 타이 바들(56)의 두께의 약 3/4이 제거된다. 리드프레임 리드들(54)의 부분들을 제거하기 위한 적당한 기술들은 쏘잉, 컷팅, 에칭, 스탬핑, 펀칭 등을 포함한다. 리드프레임 리드들(54), 타이 바들(56) 및 레일들(57)의 부분들이 제거되는 영역은 도 15 및 16에서 점선들(79)에 의해 식별된다.
이제 도 19를 참조하면, 약 0.5 마이크로인치(12.7 나노미터)로부터 약 3000 마이크로인치(76.2 마이크로미터) 영역의 두께를 갖는 전기적으로 도전성의 물질(80)의 층이 캐버티들(76) 내의 리드프레임 리드들(54)의 부분들을 포함하여 리드프레임 리드들(54) 위에 형성된다. 일 실시예에 따라, 전기적으로 도전성의 물질(80)은 전기도금 과정에 의해 형성된 주석이다. 전기적으로 도전성의 물질의 유형 및 그 전기적으로 도전성의 물질을 형성하기 위한 방법이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(80)을 위한 다른 적절한 물질들은 은; 니켈; 니켈, 납 및 금의 화합물 등을 포함한다. 유사하게, 전기적으로 도전성의 층(80)을 형성하기 위한 방법이 본 발명을 제한하는 것은 아니다. 전기적으로 도전성의 층(80)을 형성하기 위한 다른 적절한 방법들은 전기도금, 무전해도금, 웨이브 솔더링, 핫 솔더 딥, 진공 증착, 스퍼터 증착 등을 포함한다.
전술한 바와 같이, 전기적으로 도전성의 층(80)은 금속으로 제한되는 것은 아니며, 리드프레임 리드들(54) 상부에 형성되고 리드프레임 리드들(54)의 노출된 부분들 위에 형성되는 도전성 에폭시 또는 산화방지 코팅 또는 산화방지제가 될 수 있다. 이들 코팅들의 유형들은 실온에서 구리와 같은 금속들의 산화를 방지하는 전기적으로 비도전성의 물질들이다. 리드프레임 리드들(54) 상부의 솔더의 형성 동안에, 산화방지 코팅은 리드프레임 리드들(54)의 노출된 부분들 상에 솔더가 형성되도록 허용하면서 증발한다. 산화방지 코팅은 그것이 증발된 이후에 솔더가 접착할 수 있는 클린(clean) 가용(wetable) 구리 표면을 남긴다.
이제 도 20을 참조하면, 캐버티들(76) 내에 남아있는 리드프레임 리드들(54)과 타이 바들(56)의 부분들이 전기적으로 도전성의 층(80)의 측벽 부분들과, 리드프레임 리드들(54)의 측벽 부분들(82A)과, 몰드 복합체(70)의 부분들을 노출하며, 그리고, 몰딩된 리드프레임 스트립(72B)을 개별 반도체 소자들(200)로 싱귤레이팅(singulating)하면서 제거된다. 캐버티들(76C)이 쏘잉 과정들을 이용하여 형성되고, 몰딩된 리드프레임 스트립(72B)이 쏘잉 과정을 이용하여 싱귤레이트되는 실시예들에서, 바람직하게는, 몰딩된 리드프레임 스트립(72B)을 싱귤레이트하기 위해 이용되는 쏘잉 블래이드(saw blade)의 폭은 캐버티들(76C)을 형성하는 데 이용되는 쏘잉 블래이드의 폭보다 작다. 전기적으로 도전성의 층(80)의 나머지 부분들은 리드프레임 리드들(54)의 표면들 위에 가용성 물질을 제공한다.
이제 도 21을 참조하면, 반도체 소자(225)의 단면도가 도시된다. 반도체 소자(225)는 리드프레임 리드들(232)에 장착되고 몰드 복합체(70)에 의해 보호되는 본드 패드들(230)을 갖는 반도체 칩(228)을 포함한다. 물질(236)은 싱귤레이션(singulation) 이후에 노출되는 리드프레임 리드들(232)의 에지들(234) 상에 형성된다. 물질(236)은 전기적으로 도전성 물질이거나 산화방지 물질일 수 있다. 비록 물질(236)이 에지들(234) 모두를 커버하는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 물질(236)은 에지들(234)의 전체보다 덜 커버할 수도 있다. 플래그들이 반도체 소자(225)에 존재하지 않음을 유의하여야 한다.
임의의 바람직한 실시예들과 방법들이 여기 설명되었으나, 전술한 설명들로부터 본 발명의 정신이나 범위를 벗어나지 않고 그러한 실시예들과 방법들의 변형 및 수정들이 만들어질 수 있음은 당업자에게 자명하다. 예를들어, 전기적으로 도전성의 지지 구조들은 플래그 없는 구조일 수 있다. 본 발명은 오직 첨부된 청구범위와 적용가능한 법의 원리 및 규정들에 의해서만 제한되는 것으로 의도된다.

Claims (5)

  1. 몰드 복합체 내에 부분적으로 매립되는 리드프레임을 제공하는 단계로서, 상기 리드프레임은 제 1 주면 및 상기 제 1 주면에 대향하는 제 2 주면을 갖고, 상기 리드프레임은 복수의 플래그들, 복수의 리드프레임 리드들, 및 타이바(tiebar)를 포함하고, 상기 복수의 리드프레임 리드들은 상기 제 1 주면으로부터 상기 제 2 주면까지의 제 1 거리와 같은 두께를 갖는, 상기 리드프레임을 제공하는 단계;
    제 1 에지를 노출시키는 단계로서, 상기 제 1 에지는 상기 제 2 주면으로부터 상기 제 1 주면을 향해 제 2 거리 연장하고, 상기 제 2 거리는 상기 리드프레임의 두께보다 작고 상기 리드프레임의 두께의 50%보다 큰, 상기 제 1 에지를 노출시키는 단계;
    상기 제 1 에지의 부분 위에 제1 물질을 형성하는 단계;
    상기 리드프레임을 적어도 2개의 부분들로 분리하는 단계; 및
    상기 몰드 복합체를 적어도 두개의 부분들로 분리하는 단계를 포함하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 에지의 상기 부분 위에 상기 제1 물질을 형성하는 단계는, 상기 제 1 에지의 상기 부분 위에 상기 제1 물질을 배럴(barrel) 도금하는 단계를 포함하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  3. 몰드 복합체 내에 부분적으로 매립되는 리드프레임을 제공하는 단계로서, 상기 리드프레임은 제 1 주면 및 상기 제 1 주면에 대향하는 제 2 주면을 갖고, 상기 리드프레임은 복수의 플래그들, 복수의 리드프레임 리드들, 및 타이바를 포함하고, 반도체 장치는 제 1 플래그의 상기 제 1 주면에 결합되고 상기 복수의 리드프레임 리드들은 상기 제 1 주면으로부터 상기 제 2 주면까지의 거리와 같은 두께를 갖는, 상기 리드프레임을 제공하는 단계;
    상기 복수의 리드프레임 리드들 중 적어도 하나의 리드프레임 리드의 제 1 에지를 노출시키는 단계로서, 상기 제 1 에지는 상기 제 2 주면으로부터 상기 제 1 주면을 향해 제 1 거리 연장하고, 상기 제 1 거리는 상기 리드프레임의 두께보다 작고 상기 리드프레임의 두께의 50%보다 큰, 상기 제 1 에지를 노출시키는 단계; 및
    상기 복수의 리드프레임 리드들 중 상기 적어도 하나의 리드프레임 리드의 상기 노출된 부분의 적어도 서브-부위 위에 도전성의 물질의 제1 층을 형성하는 단계를 포함하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 적어도 하나의 리드프레임 리드의 상기 노출된 부분 위에 전기적으로 도전성의 물질의 제2층을 형성하고, 이어서 상기 적어도 하나의 리드프레임 리드의 상기 부분을 노출시키는 단계를 더 포함하며,
    상기 복수의 리드프레임 리드들 중 상기 적어도 하나의 리드프레임 리드의 상기 부분을 노출시키는 단계는 상기 리드프레임의 쏘잉(sawing), 상기 리드프레임의 에칭, 상기 리드프레임의 스탬핑, 및 상기 리드프레임의 니킹(nicking)을 포함하는 방법들의 그룹으로부터 선택된 하나의 방법을 이용하는 단계를 포함하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  5. 상호 전기 접속 구조물에 결합되는 반도체 장치로서, 상기 반도체 장치는 몰드 복합체 내에 매립되고 상기 상호 전기 접속 구조물은 상기 몰드 복합체 내에 부분적으로 매립되고, 상기 상호 전기 접속 구조물은 제 1 주면, 제 2 주면을 갖고, 복수의 리드프레임 리드들을 포함하고, 각각의 리드프레임 리드는 외측 에지, 및 상기 제 1 주면으로부터 상기 제 2 주면까지의 거리와 같은 두께를 갖는, 상기 반도체 장치; 및
    상기 복수의 리드프레임 리드들 중 적어도 하나의 상기 외측 에지의 일부분 위의 물질로서, 상기 물질은 상기 복수의 리드프레임 리드들 중 적어도 하나의 상기 외측 에지의 두께의 50% 이상 상기 복수의 리드프레임 리드들 중 적어도 하나의 상기 외측 에지의 두께의 100% 미만으로 형성되는, 상기 물질을 포함하는 것을 특징으로 하는, 반도체 소자.
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