KR101737130B1 - 압전 응력 재료를 포함하는 ｓｔｔ-ｍｒａｍ 셀 구조 - Google Patents

Abstract

압전 재료(102)를 포함하는 자기 메모리 셀(104, 106, 108)과 이 메모리 셀을 동작시키는 방법이 제공된다. 이 메모리 셀은 스택을 포함하며, 압전 재료는 이 스택 내의 층으로서 형성될 수 있고 또는 이 셀 스택의 층들에 인접하여 형성될 수 있다. 압전 재료는 메모리 셀의 임계 스위칭 전류를 감소시키기 위해 메모리 셀의 프로그래밍 중에 과도 응력을 유도하는데 이용될 수 있다.

Description

압전 응력 재료를 포함하는 ＳＴＴ-ＭＲＡＭ 셀 구조{STT-MRAM CELL STRUCTURE INCORPORATING PIEZOELECTRIC STRESS MATERIAL}

본 발명은 일반적으로 자기 랜덤 액세스 메모리에 관한 것으로, 특히 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM)에 관한 것이다.

본 절은 다음에서 설명되고 그리고/또는 권리주장되는 본 발명의 여러 가지 양상에 관련될 수 있는 여러 가지 기술 양상을 소개하기 위한 것이다. 본 절에서의 설명은 본 발명의 여러 가지 양상을 더 잘 이해할 수 있도록 하는 배경 정보를 제공하는데 도움을 줄 것으로 생각한다. 따라서 이 설명은 이러한 관점에서 이해하여야 하며 종래 기술을 인정하는 것으로 이해해서는 않된다.

자기 랜덤 액세스 메모리(MRAM)는 자기저항(magnetoresistance)에 기초한 불휘발성 컴퓨터 메모리 기술이다. MRAM은 몇 가지 면에서 휘발성 랜덤 액세스 메모리(RAM)와 다르다. MRAM은 불휘발성이기 때문에 전력이 공급되지 않아도 그 메모리 내용을 유지할 수 있다. 불휘발성 RAM은 통상적으로 휘발성 RAM보다 속도가 느리지만 MRAM은 휘발성 RAM과 비슷한 정도의 읽기 및 쓰기 응답 시간을 갖고 있다. 데이터를 전기 전하로서 저장하는 통상의 RAM 기술과는 달리 MRAM 데이터는 자기저항 소자에 의해 저장된다. 일반적으로 자기저항 소자는 각각이 자화를 유지하고 있는 2개의 자성층으로 구성되어 있다. 한 쪽 층("고정층(pinned layer)")의 자화는 그 자기 배향이 고정되어 있고, 다른 쪽 층("자유층(free layer)")의 자화는 프로그래밍 전류에 의해 발생된 외부 자기장에 따라 변화될 수 있다. 따라서 프로그래밍 전류의 자기장에 의해 이 2개 자성층의 자기 배향이 평행하게 되어 이 층들의 전기 저항이 더 작아질 수 있고("0" 상태), 또는 역평행(antiparallel)하게 되어 이 층들의 전기 저항이 더 커질 수 있다("1" 상태). 자유층의 자기 배향의 전환과 그 결과 생기는 자성층들의 고저항 또는 저저항 상태에 따라서 통상의 MRAM 셀은 쓰기 및 읽기 동작을 수행하게 된다.

MRAM 기술은 불휘발성과 빠른 응답 시간을 제공하지만 MRAM 셀은 확장성(scalability)이 제한되어 있으며 쓰기 교란(write disturbance)에 민감하다. MRAM 자성층들의 고저항 상태와 저저항 상태 간의 전환에 이용되는 프로그래밍 전류는 통상적으로 높다. 따라서 MRAM 어레이에 복수의 셀이 배열되어 있는 경우에, 한 메모리 셀로 향하는 프로그래밍 전류는 인접 셀의 자유층에서 자기장 변화를 유도할 수가 있다. 이러한 쓰기 교란 가능성은 "하프 실렉트(half-select) 문제"라고도 하는데 스핀 토크 전달(spin torque transfer) 기법을 이용하여 해결될 수 있다.

종래의 스핀 토크 전달 MRAM(STT-MRAM) 셀은, 2개의 자성층(고정층과 자유층)과 이 자성층들 사이에 개재된 절연층을 포함하는 자기저항 데이터 저장 소자인 자기 터널 접합부(MTJ), 비트 라인, 워드 라인, 소스 라인 및 액세스 트랜지스터를 포함한다. 프로그래밍 전류는 통상적으로 액세스 트랜지스터와 MTJ를 통해 흐른다. 고정층은 프로그래밍 전류의 전자 스핀을 편극시키며, 스핀 편극 전류가 MTJ를 통과함에 따라 토크가 발생한다. 이 스핀 편극 전자 전류는 자유층에 토크를 가함으로써 자유층과 상호작용한다. MTJ를 통과하는 스핀 편극 전자 전류의 토크가 임계 스위칭 전류 밀도(J_c)보다 크면, 스핀 편극 전자 전류에 의해 생기는 토크는 자유층의 자화를 전환시키기에 충분하다. 따라서 자유층의 자화가 고정층에 평행하게 또는 역평행하게 정렬될 수 있고, MTJ의 저항 상태가 변한다.

STT-MRAM은 스핀 편극 전자 전류로 인해 외부 자기장이 자기저항 소자에서 자유층을 전환할 필요가 없기 때문에 MRAM에 비해 유리한 특성을 갖고 있다. 더욱이, 셀 크기를 감소시키면 프로그래밍 전류도 감소하기 때문에 확장성이 개선되며, 쓰기 교란과 하프 실렉트 문제도 해결된다. 그 외에도 STT-MRAM 기술에 의하면 터널 자기저항비가 높아질 수 있는데, 이는 고저항 상태와 저저항 상태 간의 비율이 높아져 자기 영역에서의 읽기 동작이 개선됨을 의미한다.

그러나 STT-MRAM 셀을 통한 높은 프로그래밍 전류 밀도는, 자성층을 통한 높은 전류 밀도가 셀의 에너지 소모와 층의 열 프로파일을 증가시켜 셀의 무결성과 신뢰성에 영향을 미치기 때문에 여전히 문제가 있다. 또한 자성층을 통한 전류 밀도가 높으면 각 셀의 실리콘 면적이 커질 수 있다.

하기의 상세한 설명에서는 첨부도면을 참조로 특정 실시예들에 대해서 설명한다.
도 1은 본 발명의 실시예에 따른 프로세서 기반 시스템의 블록도.
도 2는 본 발명의 실시예에 따라 제조된 메모리 셀을 가진 메모리 어레이의 일부의 개략도.
도 3A, 3B, 4A 및 4B는 본 발명의 실시예에 따른, 압전층이 내장된 STT-MRAM 셀 스택을 도시한 도.
도 5는 본 발명의 실시예에 따른, 압전 스페이서를 포함하는 STT-MRAM 셀 스택을 도시한 도.
도 6은 본 발명의 실시예에 따른, 절연 압전 재료를 포함하는 2개의 STT-MRAM 셀 스택을 도시한 도.
도 7은 본 발명의 실시예에 따른, STT-MRAM 셀 내의 압전 재료의 가능한 구현을 도시한 도.

전술한 바와 같이 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM) 셀은 셀의 자기 터널 접합부(MTJ)의 자유층의 자화를 전환함으로써 프로그래밍된다. 메모리 셀을 통과하는 전류 밀도가 임계 스위칭 전류 밀도보다 클 때에 전환이 일어난다. 따라서 셀을 프로그래밍하기 위해서는 프로그래밍 전류 밀도가 임계 스위칭 전류 밀도보다 약간 높기만 하면 된다. 통과하는 스위칭 전류가 증가하면 MTJ의 에너지 소모와 열 프로파일이 증가하여 셀의 무결성과 신뢰성에 영향을 미치므로 셀의 열적 안정성에 영향을 미치지 않으면서 임계 스위칭 전류를 증가시키는 것이 바람직하다. 임계 스위칭 전류를 감소시키면 셀 프로그래밍 시 자유층을 전환시키는 전류가 작아질 수 있다. 하기의 설명은 본 발명의 실시예들에 따른 시스템 및 장치와 그러한 시스템 및 장치의 동작에 관한 것이다.

도 1은 도면부호 10으로 총괄 지시된 프로세서 기반 시스템을 도시한 것이다. 후술하겠지만, 시스템(10)은 본 발명의 실시예들에 따라 제조된 여러 가지 전자 장치를 포함할 수 있다. 시스템(10)은 컴퓨터, 페이저, 셀룰러폰, 전자 수첩(personal organizer), 제어 회로 등과 같이 다양한 형태를 가질 수 있다. 통상의 프로세서 기반 시스템에서 마이크로프로세서와 같은 하나 이상의 프로세서(12)는 시스템(10)에서의 시스템 기능과 요구의 처리를 제어한다. 후술하겠지만, 시스템(10)의 프로세서(12)와 기타 다른 하위 소자들은 본 발명의 실시예에 따라 제조된 저항성 메모리 장치를 포함할 수 있다.

시스템(10)은 통상적으로 전원 장치(14)를 포함한다. 예컨대 시스템(10)이 휴대형 시스템이면 전원 장치(14)는 바람직하게는 연료 전지, 전력 소기(power scavenging) 장치, 영구(permanent) 배터리, 교체식(replaceable) 배터리 및/또는 충전식 배터리를 포함할 수 있다. 전원 장치(14)는 AC 어댑터도 포함할 수 있으며, 따라서 시스템(10)은 예컨대 콘센트에 꽂을 수 있다. 전원 장치(14)는 DC 어댑터도 포함할 수 있으며, 따라서 시스템(10)은 예컨대 차량 담배 라이터에 꽂을 수 있다.

시스템(10)이 수행하는 기능에 따라서는 다른 여러 가지 장치들이 프로세서(12)에 연결될 수 있다. 예컨대 사용자 인터페이스(16)가 프로세서(12)에 연결될 수 있다. 사용자 인터페이스(16)는 예컨대 버튼, 스위치, 키보드, 라이트 펜, 마우스, 디지타이저 및 스타일러스(digitizer and stylus) 및/또는 음성 인식 시스템을 포함할 수 있다. 프로세서(12)에는 디스플레이(18)도 연결될 수 있다. 디스플레이(18)는 예컨대 LCD, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED 및/또는 오디오 디스플레이를 포함할 수 있다. 더욱이 프로세서(12)에는 RF 서브시스템/베이스밴드 프로세서(20)도 연결될 수 있다. RF 서브시스템/베이스밴드 프로세서(20)는 RF 수신기와 RF 송신기(미도시)에 연결된 안테나를 포함할 수 있다. 프로세서(12)에는 하나 이상의 통신 포트(22)도 연결될 수 있다. 통신 포트(22)는 예컨대 모뎀, 프린터, 컴퓨터와 같은 하나 이상의 주변 장치들(24), 또는 근거리 통신망(local area network), 원거리 통신망(remote area network), 인트라넷 또는 인터넷과 같은 네트워크에 연결되도록 구성될 수 있다.

프로세서(12)는 일반적으로 메모리에 저장된 소프트웨어 프로그램을 실행함으로써 시스템(10)을 제어한다. 이 소프트웨어 프로그램은 예컨대 운영 체제, 데이터베이스 소프트웨어, 제도(drafting) 소프트웨어, 워드 프로세싱 소프트웨어 및/또는 비디오, 사진 또는 음향 편집 소프트웨어를 포함할 수 있다. 메모리는 프로세서(12)에 작용적으로 연결되어 각종 프로그램을 저장하고 그 실행을 가능하게 한다. 예컨대 프로세서(12)는 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM), 자기 랜덤 액세스 메모리(MRAM), 다이나믹 랜덤 액세스 메모리(DRAM) 및/또는 스태틱 랜덤 액세스 메모리(SRAM)를 포함할 수 있는 시스템 메모리(26)에 연결될 수 있다. 시스템 메모리(26)는 휘발성 메모리, 불휘발성 메모리 또는 그 조합을 포함할 수 있다. 시스템 메모리(26)는 통상적으로 동적으로 로드된 애플리케이션과 데이터를 저장할 수 있을 정도로 크다. 일부 실시예에서 시스템 메모리(26)는 후에 더 자세히 설명하는 것과 같은 STT-MRAM 장치를 포함할 수 있다.

프로세서(12)는 불휘발성 메모리(28)에도 연결될 수 있는데, 이는 시스템 메모리(26)가 반드시 휘발성이지 않아도 된다는 것을 뜻한다. 불휘발성 메모리(28)는 시스템 메모리(26)와 함께 사용될 STT-MRAM, MRAM, ROM(read-only memory)(예컨대 EPROM이나 저항성 ROM(RROM)) 및/또는 플래시 메모리를 포함할 수 있다. ROM의 크기는 통상적으로 필요한 운영 체제, 애플리케이션 프로그램 및 고정 데이터를 저장하기 충분히 크게 선택된다. 그 외에도 불휘발성 메모리(28)는 예컨대 테이프나 디스크 드라이브 메모리, 저항성 메모리를 포함하는 하이브리드 드라이브와 같은 고용량 메모리, 기타 다른 형태의 불휘발성 고체 메모리를 포함할 수 있다. 뒤에 더 자세히 설명하겠지만, 불휘발성 메모리(28)는 본 발명의 실시예에 따라 제조된 STT-MRAM 장치를 포함할 수 있다.

도 2는 시스템 요구 사항과 제조 기술에 따라서 많은 행과 열을 포함하는 격자 패턴이나 기타 다른 구성의 메모리 셀 어레이를 구성하도록 제조될 수 있는 STT-MRAM 셀(50)을 보여준다. 메모리 셀의 구성은 도 1에 도시된 시스템 메모리(26) 또는 휘발성 메모리(28)에서 구현될 수 있다.

STT-MRAM 셀(50)은 스택(52), 액세스 트랜지스터(54), 버스 라인(56), 워드 라인(58), 소스 라인(60), 읽기/쓰기 회로(62), 비트 라인 기준(64) 및 센스 증폭기(66)를 포함한다. 스택(52)은 자유층 및 고정층을 포함하는 자기 터널 접합부(MTJ)를 포함할 수 있다. 뒤에 도 3A, 3B, 4A, 4B 및 5 내지 7을 참조로 더 자세히 설명하겠지만, 스택(52)은 본 발명의 실시예에 따라서 압전 재료와 비자성층을 더 포함할 수 있다. 후술하는 여러 가지 실시예에서 스택(52)의 압전 재료는 스택(52)의 MTJ 상이나 그 아래에 배치된 압전층일 수 있으며(도 3A, 3B, 4A 및 4B), 또는 압전 재료는 스택(52)의 MTJ에 인접하여 스페이서(도 5)나 인접 셀들 간의 절연 재료(도 6)로서 형성될 수 있다.

여기서 사용된 STT-MRAM 셀(50)은 일반적으로 "자기 셀 구조"를 포함한다. 자기 셀 구조는 스택(52)의 자유층과 고정층 사이의 비자성층이 절연성을 갖고 있다면 전술한 바와 같이 MTJ일 수 있다. 또는, 자기 셀 구조는 자유층과 고정층 사이의 비자성층이 도전성을 갖고 있다면 스핀 밸브일 수 있다. 본 명세서에서 사용된 용어 "스택"은 본 발명의 실시예에 따른, 메모리 셀 스택, 자기 셀 스택, STT-MRAM 셀 스택, 또는 층과 재료를 포함할 수 있는 메모리 셀의 구성 요소를 말할 수 있다. 더욱이 압전 재료는 이 재료가 MTJ 위에 또는 아래에 MTJ의 층과 평행하게 형성된 경우에는 "층"이라고 할 수 있다. 압전 재료가 MTJ의 일부와 동일 평면에 형성되는 경우에는 압전 재료가 MTJ에 "인접"하다고 말한다. 횡단면으로 보았을 때에 압전 재료가 MTJ의 양측면에 스페이서를 구성하는 경우, 또는 압전 재료가 인접 셀들 간의 절연재로서 이용되는 경우에는 이 압전 재료는 MTJ에 인접할 수 있다. 당업자라면 층으로서 구성되는 압전 재료와 MTJ에 인접하게 형성되는 압전 재료 간의 차이를 잘 알 것이며 본 출원의 청구범위는 이러한 차이를 염두에 두고 파악되어야 한다.

또한, 여기서 사용된 바와 같이, 어떤 층이 다른 층 상에 "형성" 또는 "배치"되어 있다고 하는 경우에는 이들 층 간에 중간층이 형성 또는 배치되어 있을 수 있다는 것을 알아야 한다. 마찬가지로, 재료가 다른 재료에 "인접"하다고 하는 경우에는 이들 사이에 중간 재료가 있을 수 있다. 반대로, 층 또는 재료가 다른 층 또는 재료 상에 "바로 형성", "바로 배치" 또는 형성/배치되고, 또는 다른 층 또는 재료에 "바로 인접" 또는 "바로 접촉"한다고 하는 경우에는 이들 재료 또는 층들 사이에 중간 재료 또는 층이 없다는 것이다.

STT-MRAM 셀(50)이 프로그래밍되도록 선택되면 프로그래밍 전류가 그 셀에 인가되고, 이 전류는 고정층에 의해 스핀 편극되고 자유층에 토크를 발생시켜 자유층의 자화를 셀에 "쓰거나" 셀을 "프로그램하도록" 전환시킨다. STT-MRAM 셀(50)의 읽기 동작 시에는 전류를 이용하여 메모리 셀 스택(52)의 저항 상태를 검출한다. 뒤에 더 자세히 설명하겠지만, 스택(52)의 압전층은 자유층의 자화를 전환시키는데 필요한 임계 스위칭 전류를 감소시킬 수 있으며, 따라서 STT-MRAM 셀(50)을 쓰는 프로그래밍 전류가 더 작아질 수가 있다.

전술한 바와 같이, 프로그래밍 전류는 STT-MRAM 셀(50)의 쓰기 동작에 적용된다. 프로그래밍 전류를 개시하기 위해서 읽기/쓰기 회로(62)는 비트 라인(56)과 소스 라인(60)에 쓰기 전류를 발생할 수 있다. 비트 라인(56)과 소스 라인(60) 간의 전압의 극성은 스택(52)의 자유층의 자화 시의 스위치를 결정한다. 프로그래밍 전류의 스핀 극성에 따라서 자유층이 자화되면 프로그래밍된 상태가 STT-MRAM 셀(50)에 쓰여진다.

STT-MRAM 셀(50)을 읽기 위해서 읽기/쓰기 회로(62)는 스택(52)과 트랜지스터(54)를 통해 비트 라인(56)과 소스 라인(60)에 읽기 전류를 발생한다. STT-MRAM 셀(50)의 프로그래밍된 상태는 비트 라인(56)과 소스 라인(60) 간의 전압차에 의해 정해질 수 있는 스택(52)의 저항에 따라 다르다. 일부 실시예에서 이 전압차는 기준(64)과 비교되고 센스 증폭기(66)에 의해 증폭될 수 있다.

본 발명의 일 실시예에서, 압전 재료를 STT-MRAM 셀에 포함시키는 것이 도 3A에 나타나 있다. 여기서 압전층(102)은 STT-MRAM 셀의 메모리 셀 스택(100)에 포함되어 임계 스위칭 전류를 감소시킨다. 도면에 도시된 스택들 각각은 도 2에 도시된 STT-MRAM 셀(50)에 포함될 수 있다. 도 3A의 예시된 실시예에서 압전층(102)은 자유층(104) 상단에 배치된다. 자유층(104)과 고정층(106)은 비자성층(108)에 의해 분리되며, 따라서 비자성층(108)이 도전성을 갖고 있는지 여부에 따라서 MTJ이나 스핀 밸브를 구성한다.

메모리 셀은 메모리 셀 스택(100)의 자유층의 자화를 전환함으로써 프로그래밍될 수 있고, 이 셀은 자유층(104)과 고정층(106)의 저항을 결정함으로써 읽어질 수 있다. 층들(104, 106)은 예컨대 Co, Fe, Ni 또는 이들의 합금인 NiFe, CoFe, CoNiFe, 또는 도핑된 합금인 CoX, CoNiFeX, CoFeX(X=B, Cu, Re, Ru, Rh, Hf, Pd, Pt, C)와 같은 강자성 재료, 또는 Fe₃O₄, CrO₂, NiMnSb, PtMnSb 및 BiFeO와 같은 반금속성(half-metallic) 강자성 재료를 포함할 수 있다. 고정층(106)은 고정된(fixed 또는 pinned) 바람직한 배향을 가진 고정 자화를 갖기 때문에 그렇게 이름이 지어진 것이며, 이 배향은 고정층(106)에 나타낸 단방향 화살표로 나타낸다. 고정층(106) 아래에는 반강자성(antiferromagnetic) 재료층이 추가 배치되어 교환 커플링을 통해 고정(pinning)을 달성한다. 자유층(104)에 나타낸 양방향 화살표는 자유층(104)이 고정층(106)에 평행한 방향으로 자화되거나(이는 저항을 낮춤) 고정층(106)에 역평행한 방향으로 자화될 수 있음(이는 저항을 높임)을 나타낸다. 또한 스택(100)은 자유층(104)과 고정층(106) 사이에, 이 둘 층(104, 106) 간의 절연체로서 작용하는 비자성층(108)을 포함할 수 있다. 이 비자성층(108)은 Al_xO_y, MgO, AlN, SiN, CaO_x, NiO_x, Hf_xO_y, Ta_xO_y, Zr_xO_y, NiMnO_x, Mg_xF_y, SiC, SiO₂, SiO_xN_y, 또는 이들의 조합을 포함할 수 있다.

메모리 셀을 통과한 전류 밀도가 임계 스위칭 전류 밀도보다 클 때에 자유층(104)의 전환이 일어난다. 일 실시예에서 압전층(102)은 스택(100)의 자유층(104) 바로 위에 배치된다. 압전층(102)은 자유층(104)의 유효 자기장에 영향을 미치는 과도적인 응력을 발생함으로써 자유층의 자기 반전(magnetic reversal)에 영향을 미치며, 이에 따라서 임계 스위칭 전류 밀도를 감소시키고 자유층을 전환시키고 셀을 프로그래밍하는 전류가 더 작아 질 수 있다. 특히 메모리 셀이 프로그래밍되도록 선택되면, 메모리 셀 스택(100)에 전압이 인가될 수 있다. 이 스택(100)에 전압이 인가되면, 압전층(102)은 전환이 가능하도록 자유층(104)에 과도적인 응력을 발생한다. 이 과도 응력은 자기 탄성(magnetoelastic) 효과를 통해 이방성 자기장 H_k에 영향을 미쳐 자화 반전을 위한 에너지 장벽을 낮춘다.

하기 수학식은 임계 스위칭 전류 밀도 J_c를 나타낸다. 이 수학식에서 α는 감쇠 상수, M_s 자화, t_F는 자유층 두께, H_k는 자유층의 이방성 자기장을 나타낸다.

임계 스위칭 전류 밀도는 자유층 두께(t_F)와 이방성 자기장(H_k)에 따라 다르다. 입전층(102)이 스택(100)에 배치되면 과도적인 유도 응력이 자유층(104)에 발생하여 등가 자기장 성분 H_σ를 발생시킴으로써 자유층(104)의 이방성 자기장에 영향을 미쳐 임계 스위칭 전류를 감소시킨다. 여기서 σ는 과도 유도(induced) 응력이다. 하기 수학식은 이 과도 유도 응력(σ)과 자기장 성분(H_σ) 간의 관계를 나타낸다.

압전층(102)에 의해 발생된 과도 유도 응력은 임계 스위칭 전류 밀도(J_c)가, 따라서 에너지 장벽이 감소하도록 이방성 자기장(H_k)을 감소시킬 수 있다. 게다가, 이 과도 응력은 자유층(104)의 특정 강자성 재료의 스핀업(spin-up) 및 스핀 다운(spin-down)의 정렬을 변화시켜 그 자화(M_s)를 조절하고 임계 스위칭 전류를 더 감소시킨다.

이 과도 응력 효과는 에너지 장벽을 감소시키고 메모리 셀의 자유층(104)을 전환시키는 전류 밀도를 작게 만드는 것 이외에도 데이터 유지에 필요한 열적 안정성을 보존할 수 있다. 압전층(102)에 의해 발생된 응력은 메모리 셀이 프로그래밍되고 있는 경우에만 전압이 인가되고 응력이 유도된다는 점에서 과도적이다. 메모리 셀이 프로그래밍되고 있지 않은 경우에는 응력이 유도되지 않을 것이다. 인가된 응력이 과도적이기 때문에 셀은 전환 후에 더 안정적일 수 있다.

일부 실시예에서 압전층(102)은 (TaSe4)2I, 다층 AlxGa1-xAs/GaAs, BaTiO3/VGCF/CPE 합성물과 같은 도전성 압전 재료, 또는 다른 압전성/도전성 재료 합성물로 구성될 수 있다. 다른 실시예에서 압전층(102)은 베르리나이트(AlPO₄), 석영, 갈륨 오르토 인산염(GaPO₄) 또는 랑가사이트(La₃Ga₅SiO₁₄)와 같은 절연 재료, 티탄산 바륨(BaTiO₃), SrTiO₃, 비스무쓰 페라이트(BiFeO₃), 지르코늄산염 티탄산염 납(Pb[Zr_xTi_1-x]O₃, 0<x<1), Pb₂KNb₅O₁₅, 티탄산염 납(PbTiO₃), 탄탈산염 리튬(LiTaO₃), 텅스텐산염 나트륨(Na_xWO₃), 니오브산염 칼륨(KNbO₃), 니오브산염 리튬(LiNbO₃), 또는 Ba₂NaNb₅O₅과 같은 페로브스카이트 또는 텅스텐-브론즈 구조를 가진 세라믹, 그리고 ZnO, AlN, 폴리비닐리덴 불화물(PVDF), 란타늄 갈륨 실리케이트, 칼륨 나트륨 타르타르산염이나 나트륨 칼륨 니오브산염(KNN)과 같은 다른 재료일 수 있다. 압전층(102)의 두께는 이 층을 통한 전류 터널링이 가능하도록 얇다(예컨대 약 5Å 내지 약 20Å 범위이다). 더욱이, 비자성층(108)은 도전성이나 비도전성일 수 있다. 도전성 비자성층(108)은 Cu, Au, Ta, Ag, CuPt, CuMn 이나 기타 다른 비자성 전이 금속, 또는 상기 비자성 도전성 재료의 조합을 포함할 수 있다. 비도전성 자성층은 Al_xO_y, MgO, AlN, SiN, CaO_x, NiO_x, Hf_xO_y, Ta_xO_y, Zr_xO_y, NiMnO_x, Mg_xF_y, SiC, SiO₂, SiO_xN_y 또는 상기 비자성 비도전성 재료의 조합을 포함할 수 있다.

도 3B는 STT-MRAM 셀의 스택(150)이 압전층(102), 자유층(104), 고정층(106), 비자성층(108), 그리고 압전층(102)과 자유층(104) 사이에 배치되어 버퍼층으로서 작용하여 직접적인 물리적 접촉없이 압전층(102)으로부터 자유층(104)으로 응력을 전달할 수 있는 추가 비자성층(110)을 포함하는 다른 실시예를 도시한 것이다. 비자성층(110)은 압전 재료(102)에 이용된 재료가 자유층(104)에 사용된 재료와 양립하지 못하는 경우에(이는 압전층(102)의 효과를 저해할 수 있음) 계면 효과를 없앨 수 있으며 메모리 셀 제조 시의 난점들을 해결할 수도 있다. 비자성층(110)은 도전층이거나 비도전층일 수 있다. 도전성 비자성층(110)은 Cu, Au, Ta, Ag, CuPt, CuMn 이나 기타 다른 비자성 전이 금속, 또는 상기 비자성 도전성 재료의 조합을 포함할 수 있다. 비도전성 자성층(110)은 Al_xO_y, MgO, AlN, SiN, CaO_x, NiO_x, Hf_xO_y, Ta_xO_y, Zr_xO_y, NiMnO_x, Mg_xF_y, SiC, SiO₂, SiO_xN_y 또는 상기 비자성 비도전성 재료의 조합을 포함할 수 있다.

도 4A는 압전층을 포함하는 스택의 다른 실시예를 도시한 것이다. 이 실시예에서 STT-MRAM 셀은 압전층(210)과 추가 MTJ 소자(222)를 가진 메모리 셀 스택(200)을 포함하며, 이 MTJ 소자(222)는 정자기 결합 자유 감지층(202)을 갖고 있다. 이 메모리 셀은 메모리 셀의 스택(200)의 프로그래밍 자유층(214)의 자화를 전환시킴으로써 프로그래밍될 수 있다. 고정층(218)은 고정 자화를 갖고 있으며, 이는 고정층(218)에 예시된 단방향 화살표로 나타낸다. 프로그래밍 자유층(214)에 예시된 단방향 화살표는 프로그래밍 자유층(214)이 고정층(218)에 평행한 방향으로 자화되거나(이는 저항을 낮춤) 고정층(218)에 역평행한 방향으로 자화될 수 있음(이는 저항을 높임)을 나타낸다. 또한 스택(200)은 프로그래밍 자유층(214)과 고정층(218) 사이에, 이 둘 층(214, 218) 간의 절연체로서 작용하는 비자성층(216)을 포함할 수 있다. 스택(200)에는 압전층(210)이 배치되어 있으며, 일부 실시예에서 비자성층(212)은 전술한 바와 같이 프로그래밍 자유층(214)으로부터 압전층(210)을 분리시킨다. 비자성층(212)은 압전 재료(210)에 이용된 재료가 프로그래밍 자유층(214)에 사용된 재료와 양립하지 못하는 경우에(이는 압전층(210)의 효과를 저해할 수 있음) 계면 효과를 없앨 수 있으며 메모리 셀 제조 시의 난점들을 해결할 수도 있다.

전술한 바와 같이, 압전층(210)은 과도 응력을 발생하여 에너지 장벽을 감소시킬 수 있으며, 따라서 메모리 셀의 프로그래밍 자유층(214)을 전환시키는 전류 밀도를 작게 할 수 있고 데이터 유지에 필요한 열적 안정성을 보존할 수 있다. 스택(200)에는 반강자성층(220)이 추가되어 고정층(218)의 고정을 돕고, 고정층(218)의 자화를 유지하고, 셀 안정성을 보존할 수 있다.

그 외에도, 본 실시예에서 스택(200)은 감지 자유층(202)과 고정층(206)을 포함하는 추가 MTJ 소자(222)를 포함할 수 있다. 이 추가 소자는, 프로그래밍 자유층(214)의 자화를 변화시키면 감지 자유층(202)의 자화가 변화되도록 원래의 스택 소자(224)에 정자기적으로 결합된다(이는 도 3A 및 3B를 참조로 설명하였음). 추가 MTJ 소자(222)의 감지 자유층(202)은 자화 시에 역평행하게 되도록 프로그래밍 자유층(214)에 정자기적으로 결합되어, 2개의 프로그램된 상태간의 감지 여유 및 저항비를 향상시킬 수 있다. 감지 자유층(202)과 고정층(206) 간의 비자성 장벽층(204)은 저항비를 향상시킬 수도 있다. 더욱이 추가 MTJ 소자(222)는 비자성층(208)에 의해 원래의 스택 소자(224)로부터 떨어져 있을 수 있다.

도 4B는 메모리 셀의 스택(250)이 압전층(260)과 추가 MTJ 소자(256)를 포함하고, 이 추가 MTJ 소자(256)가 원래의 스택 소자(258)의 프로그래밍 자유층(254)에 정자기적으로 결합된 감지 자유층(252)을 갖고 있는 다른 실시예를 도시한 것이다. 이 실시예에서 감지 자유층(252)은 프로그래밍 자유층(254)에 더 가까이 배치되어 있으며, 양 자유층(252, 254)은 압전층(260)에 의해 발생된 과도 응력 효과에 영향을 받는다.

도 5는 STT-MRAM 셀이 메모리 셀 스택에 인접하여 배치된 압전 재료를 가진 스택을 포함하는 본 발명의 다른 실시예를 도시한 것이다. 구체적으로 압전 스페이서(310)가 자유층(302)에 인접하여 배치될 수 있다. 이 메모리 셀은 메모리 셀의 스택(300)의 자유층(302)의 자화를 전환시킴으로써 프로그래밍될 수 있다. 고정층(306)은 고정 자화를 갖고 있으며, 이는 고정층(306)에 예시된 단방향 화살표로 나타낸다. 자유층(302)에 예시된 양방향 화살표는 자유층(302)이 고정층(306)에 평행한 방향으로 또는 역평행한 방향으로 자화될 수 있음을 나타낸다. 또한 스택(300)은 자유층(302)과 고정층(306) 사이에 비자성층(304)을 포함할 수 있다. 그 외에도, 스택(300)에는 반강자성층(308)이 추가되어 고정층(306)의 고정을 돕고, 고정층(306)의 자화를 유지하고, 셀의 안정성을 유지할 수 있다.

셀이 프로그래밍되도록 선택되면, 셀에 전압이 인가될 수 있다. 이 전압은 선택된 셀과 선택되지 않은 인접한 셀에서 강하하여 선택된 셀에 인가된 전압으로부터 기생 전기장을 발생한다. 이에 의해서 그 선택된 셀 상의 압전 스페이서(310)가 활성화되고 자유층(302)에 그 전환을 가능하게 하는 과도 응력이 유도된다. 전술한 바와 같이, 과도 응력은 임계 스위칭 전류 밀도를 감소시키고, 자유층(302)을 전환시키고 메모리 셀을 프로그래밍하는 에너지 장벽을 낮춘다. 전압이 인가되지 않으면 압전 스페이서(310)에 의해 응력이 인가되지 않으며 메모리 셀은 그 열적 안정성을 유지한다. 더욱이, 전술한 실시예에서처럼 열적 응력 효과를 발생시키기 위해 전류가 압전층을 통과할 필요가 없기 때문에 다른 실시예에서 압전 스페이서(310)는 절연 재료를 포함할 수 있다. 이에 대해서는 도 6에서 자세히 설명하기로 한다. 압전 스페이서(310)는 압전 스페이서(310)가 스택에 직접적으로 접촉하지 않도록 절연 스페이서(312)에 의해 스택(300)으로부터 분리될 수 있다.

도 6은 본 발명의 또 다른 실시예로서 도시한 것으로, 여기서는 2개의 인접한 STT-MRAM 셀의 메모리 셀 스택이 도시되어 있고, 자기 셀 스택들 사이에 압전 재료가 인접하여 형성되어 있다. 선택된 셀을 프로그래밍하는 과정을 설명하기 위해 선택된 셀 스택(400)과 선택되지 않은 인접 셀 스택(450)이 도시되어 있다. 이 실시예에서는 압전 스페이서 대신에 이 2개의 인접 셀(400, 450) 사이에 절연성 압전 재료(410)가 절연 재료로서 사용될 수 있다. 절연성 압전 재료(410)는 때로는 STT-MRAM 제조 시에 스페이서가 형성될 필요가 없기 때문애 유리할 수 있다. 전술한 바와 같이 셀이 프로그래밍되도록 선택될 때에 이 선택된 셀(400)에 전압이 인가될 수 있다. 그러면 이 전압은 선택된 셀(400)과 선택되지 않은 인접한 셀(450)에서 강하하여 선택된 셀(400)에 인가된 전압으로부터 기생 전기장을 발생한다. 이에 의해서 절연성 압전 재료(410)가 활성화되고 선택된 셀(400)의 자유층(402)에 그 전환을 가능하게 하는 과도 응력이 유도된다. 절연성 압전 재료(410)에 의해 발생된 과도 응력은 임계 스위칭 전류 밀도를 감소시키고, 자유층(402)을 전환시키고 메모리 셀을 프로그래밍하는 에너지 장벽을 낮춘다. 전압이 인가되지 않으면 절연성 압전 재료(410)에 의해 응력이 인가되지 않으며 메모리 셀은 그 열적 안정성을 유지한다. 그 외에, 스택(400, 450) 각각에는 반강자성층(408)이 추가되어 고정층(406)의 고정을 돕고, 고정층(406)의 자화를 유지하고, 셀의 안정성을 유지할 수 있다. 일부 실시예에서 절연성 압전 재료(410)는 절연성 압전 재료(410)가 스택에 직접적으로 접촉하지 않도록 절연 스페이서(412)에 의해 이 2개의 인접 셀(400, 450)로부터 분리될 수 있다. 더욱이 자유층(402) 만이 압전 재료(410)의 효과에 의해 영향을 받고 셀의 나머지 부분은 절연되도록 이 2개의 인접 셀(400, 450) 사이에서 유전 재료(414)가 절연성 압전 재료(410)와 재료와 결합될 수 있다.

전술한 실시예 모두와 대안 실시예에서 STT-MRAM 셀에 포함된 압전 소자는 층, 스페이서 또는 절연 재료 전체에 걸쳐 압전 재료와 연속적일 수 있으며, 또는 이 압전 소자는 압전 재료와 비자성 재료의 조합을 포함할 수 있다. 비자성 재료는 도전성을 향상시키거나 전자 터널링을 개선하기 위해 포함할 수 있다. STT-MRAM 셀의 압전 소자의 여러 가지 구현의 예는 도 7에 도시되어 있다. 예컨대 압전 재료는 원형이나 타원형일 수 있으며, 실질적인 압전 재료, 비자성 재료의 코어 주위의 압전 재료의 고리, 또는 압전 재료의 코어 주위의 비자성 재료의 고리, 또는 압전 재료와 비자성 재료의 조합을 포함할 수 있다. 이러한 조합의 예는 원형 또는 타원형 단면(500)으로 도시되어 있으며, 여기서 음영 부분은 압전 재료를, 비음영 부분은 비자성 재료를 나타낸다. 더욱이, 압전 재료는 정방형이나 직사각형 층을 포함하여 여러 가지 형태로 구성될 수 있으며 실질적인 압전 재료, 압전 재료와 비자성 재료의 교호하는 띠, 비자성 재료로 둘러싸인 압전 재료, 압전 재료로 둘러싸인 비자성 재료, 또는 압전 재료와 비자성 재료의 다른 임의의 조합을 포함할 수 있다. 이 조합의 예는 정방형 또는 직사각형 단면(502)으로 도시되어 있으며, 여기서 음영 부분은 압전 재료를, 비음영 부분은 비자성 재료를 나타낸다.

본 발명은 여러 가지 형태로 변형 또는 대체될 수 있지만 특정 실시예들이 도면에서 예시적으로 도시되었고 여기서 자세히 설명하였다. 그러나 본 발명은 개시된 특정 형태에 한정되는 것은 아님은 물론이다. 본 발명은 다음의 첨부된 청구범위에서 정해지는 본 발명의 본질과 범위 내에 있는 모든 변형, 등가물 및 대체를 포함하는 것이다.

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13. 메모리 셀로서,
    고정 강자성층;
    상기 고정 강자성층 상에 형성된 비자성층;
    상기 비자성층 상에 형성된 자유 강자성층; 및
    상기 자유 강자성층 상에 직접적으로 형성된 압전층
    을 포함하고,
    상기 고정 강자성층, 상기 비자성층 및 상기 자유 강자성층은 제1 자기 셀 스택 소자를 구성하고, 상기 메모리 셀은 상기 제1 자기 셀 스택 소자 상에 형성된 제2 자기 터널 접합 스택 소자를 더 포함하는 메모리 셀.
14. 제13항에 있어서,
    상기 압전층은 상기 제1 자기 셀 스택 소자와 상기 제2 자기 터널 접합 스택 소자 사이에 형성된 메모리 셀.
15. 제14항에 있어서,
    상기 제1 자기 셀 스택 소자의 상기 자유 강자성층은 프로그래밍 자유층을 포함하고, 상기 제2 자기 터널 접합 스택 소자는 감지 자유층을 포함하는 메모리 셀.
16. 제15항에 있어서,
    상기 프로그래밍 자유층은, 상기 프로그래밍 자유층의 자화를 변화시키면 상기 감지 자유층의 자화가 변화되도록 상기 감지 자유층에 정자기적으로(magnetostatically) 결합된 메모리 셀.
17. 제15항에 있어서,
    상기 제2 자기 터널 접합 스택 소자는 자화 시에 상기 프로그래밍 자유층에 대해 역평행하도록 상기 프로그래밍 자유층에 정자기적으로 결합된 감지 자유층을 포함하는 메모리 셀.
18. 제15항에 있어서,
    상기 압전층과 상기 제2 자기 터널 접합 스택 소자 사이에 배치된 제2 비자성층을 포함하는 메모리 셀.
19. 제18항에 있어서,
    상기 감지 자유층은 상기 제2 비자성층에 직접적으로 결합되고, 상기 제2 비자성층은 상기 압전층에 직접적으로 결합된 메모리 셀.
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