KR101731452B1 - 고전압 적층 세라믹 커패시터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 고전압 적층 세라믹 커패시터 및 그의 제조방법에 관한 것으로, 적층 세라믹 소성체와; 적층 세라믹 소성체의 내측에 제1방향의 일측의 끝단이 적층 세라믹 소성체의 제1방향의 일측의 끝단으로 각각 노출되도록 형성되는 다수개의 제1내부전극층과; 적층 세라믹 소성체의 내측에 제1방향의 타측의 끝단이 적층 세라믹 소성체의 제1방향의 타측의 끝단으로 각각 노출되며 다수개의 제1내부전극층과 각각 교호되도록 형성되는 다수개의 제2내부전극층과; 다수개의 제1내부전극층과 각각 연결되도록 적층 세라믹 소성체의 제1방향의 일측의 끝단을 감싸도록 형성되는 제1외부전극과; 다수개의 제2내부전극층과 각각 연결되도록 적층 세라믹 소성체의 제1방향의 타측의 끝단을 감싸도록 형성되는 제2외부전극과; 다수개의 제1내부전극층과 각각 동일한 평면에 배치되며 제1내부전극층과 이격되어 제1내부전극층을 감싸도록 적층 세라믹 소성체의 내측에 형성되는 다수개의 제1아크 쉴드 패턴(arc sheild pattern)층과; 다수개의 제2내부전극층과 각각 동일한 평면에 배치되며 제2내부전극층과 이격되어 제2내부전극층을 감싸도록 적층 세라믹 소성체의 내측에 형성되는 다수개의 제2아크 쉴드 패턴층으로 구성되는 것을 특징으로 한다.

Description

고전압 적층 세라믹 커패시터 및 그의 제조방법{Multi layer ceramic capacitor for high voltage and manufacturing method thereof}
본 발명은 고전압 적층 세라믹 커패시터 및 그의 제조방법에 관한 것으로, 특히 고전압 적층 세라믹 커패시터의 전면에서 발생될 수 있는 표면 아크 발생 현상(surface arc-over)을 차폐할 수 있는 고전압 적층 세라믹 커패시터에 관한 것이다.
고전압 적층 세라믹 커패시터는 수 백 볼트(volt) 이상의 직류 전압에서 사용됨에 의해 강한 전계에 의해 표면에서 아크가 발생될 수 있다. 이러한 아크는 고전압 적층 세라믹 커패시터의 일측과 타측에 구비된 외부전극이 서로 전기적으로 연결되도록 하여 외부전극 사이의 절연 파괴현상을 발생시킬 수 있다. 즉, 고전압 적층 세라믹 커패시터는 강한 전계에 의해 표면 아크 발생 현상(surface arc-over)이 발생되어 절연 파괴현상이 발생될 수 있으며, 이러한 현상을 해결하기 위한 기술이 한국등록특허공보 제10-1498098호(특허문헌 1)에 공개되어 있다.
한국등록특허공보 제10-1498098호는 고전압 성능을 가지는 고 커패시턴스 다층 레이어에 관한 것으로, 제1 내부 전도체들, 제2 내부 전도체들, 제1 탭들, 제2 탭들, 제1 외부 종단, 제2 외부 종단 및 적어도 하나의 차폐층으로 이루어진다.
제1 내부 전도체들은 제1 극성을 가지고 제2 내부 전도체들은 반대 극성을 가지며, 제1 내부 전도체 각각과 제2 내부 전도체 각각은 벌크 영역, 2차 영역 및 3차 영역을 포함하고, 2차 영역 및 3차 영역은 벌크 영역보다 더 좁고 벌크 영역의 반대 측들에 위치한다. 제1 탭들은 각각은 제1 내부 전도체들 중 하나와 동일 평면상에 있고 반대 극성이며, 제1 이격 거리만큼 동일 평면상의 제1 내부 전도체로부터 이격되고, 벌크 영역보다 더 좁다. 제2 탭들은 각각은 제2 내부 전도체들 중 하나와 동일 평면상에 있고 반대 극성이며, 제1 이격 거리만큼 동일 평면상의 제2 내부 전도체로부터 이격 되고, 벌크 영역보다 더 좁다. 제1 외부 종단은 제1 내부 전도체 각각의 하나의 2차 영역에서 제1 내부 전도체들과 전기적으로 접촉된 제1 외부 종단으로서, 제1 외부 종단과 수직으로 있으며, 커패시터의 측면을 따라 제1 일정 거리만큼 연속적으로 연장한 제1 측면 연장부를 갖는다. 제2 외부 종단은 제2 내부 전도체 각각의 하나의 2차 영역에서 제2 내부 전도체들과 전기적으로 접촉된 제2 외부종단으로서, 제2 외부 종단과 수직으로 있으며, 커패시터의 측면을 따라 제2 일정 거리만큼 연속적으로 연장한 제2 측면 연장부를 갖는다. 적어도 하나의 차폐층은 제1 외부 종단과 전기적으로 접촉된 제1 차폐 전도체와 제2 외부 종단과 전기적으로 접촉되고 제1 차폐 전도체와 동일 평면상에 있는 제2 차폐 전도체를 포함한다. 즉, 제1 내부 전도체들은 제2 외부 종단으로부터 이격 간격까지 제2 외부 종단을 향해 연장되고, 제1 차폐 전도체와 제2 차폐 전도체는 제2 이격 거리만큼 이격되고, 제1 이격거리와 제2 이격거리는 동일하도록 구성된다.
한국등록특허공보 제10-1498098호에 공개된 종래의 고전압 적층 세라믹 커패시터는 제1 및 제2 차폐 전도체에 의해 내부전극패턴이 적층되는 방향 즉, 수직방향의 일면과 타면은 차폐할 수 있으나 수직방향과 직교되는 적층 세라믹 커패시터의 일측이나 타측의 측면에서 발생되는 표면 아크 발생 현상(surface arc-over)을 차폐할 수 없는 문제점이 있다.
: 한국등록특허공보 제10-1498098호
본 발명의 목적은 전술한 문제점을 해결하기 위한 것으로, 고전압 적층 세라믹 커패시터의 전면에서 발생될 수 있는 표면 아크 발생 현상(surface arc-over)을 차폐할 수 있는 고전압 적층 세라믹 커패시터를 제공함에 있다.
본 발명의 다른 목적은 고전압 적층 세라믹 커패시터의 전면에서 발생될 수 있는 표면 아크 발생 현상(surface arc-over)을 차폐할 수 있도록 함으로써 제품의 신뢰성을 개선시킬 수 있는 고전압 적층 세라믹 커패시터를 제공함에 있다.
본 발명의 고전압 적층 세라믹 커패시터는 적층 세라믹 소성체와; 상기 적층 세라믹 소성체의 내측에 제1방향의 일측의 끝단이 적층 세라믹 소성체의 제1방향의 일측의 끝단으로 각각 노출되도록 형성되는 다수개의 제1내부전극층과; 상기 적층 세라믹 소성체의 내측에 제1방향의 타측의 끝단이 적층 세라믹 소성체의 제1방향의 타측의 끝단으로 각각 노출되며 상기 다수개의 제1내부전극층과 각각 교호되도록 형성되는 다수개의 제2내부전극층과; 상기 다수개의 제1내부전극층과 각각 연결되도록 상기 적층 세라믹 소성체의 제1방향의 일측의 끝단을 감싸도록 형성되는 제1외부전극과; 상기 다수개의 제2내부전극층과 각각 연결되도록 상기 적층 세라믹 소성체의 제1방향의 타측의 끝단을 감싸도록 형성되는 제2외부전극과; 상기 다수개의 제1내부전극층과 각각 동일한 평면에 배치되며 제1내부전극층과 이격되어 제1내부전극층을 감싸도록 적층 세라믹 소성체의 내측에 형성되는 다수개의 제1아크 쉴드 패턴(arc sheild pattern)층과; 상기 다수개의 제2내부전극층과 각각 동일한 평면에 배치되며 제2내부전극층과 이격되어 제2내부전극층을 감싸도록 적층 세라믹 소성체의 내측에 형성되는 다수개의 제2아크 쉴드 패턴층으로 구성되는 것을 특징으로 한다.
본 발명의 고전압 적층 세라믹 커패시터의 제조방법은 각각의 상부에 제1내부전극층 패턴과 제1내부전극층 패턴과 이격되며 상기 제1내부전극 패턴을 감싸도록 제1아크 쉴드 패턴이 형성된 다수개의 제1그린시트를 준비하는 단계와; 각각의 상부에 상기 제1내부전극층 패턴과 부분적으로 중첩되는 위치에 제2내부전극층 패턴과 제2내부전극층 패턴과 이격되며 제2내부전극 패턴을 감싸도록 제2아크 쉴드 패턴이 형성된 다수개의 제2그린시트를 준비하는 단계와; 상기 제1내부전극층 패턴과 상기 제2내부전극층 패턴의 각각의 일분가 서로 중첩되어 교호되도록 상기 다수개의 제1그린시트와 상기 다수개의 제2그린시트를 적층한 후 압착하여 그린시트 적층체를 형성하는 단계와; 상기 그린시트 적층체를 상기 제1내부전극층 패턴, 상기 제2내부전극층 패턴, 상기 제1아크 쉴드 패턴 및 상기 제2아크 쉴드 패턴이 제1방향의 일측이나 타측의 끝단으로 외부로 노출되며, 제1아크 쉴드 패턴이나 상기 제2아크 쉴드 패턴의 각각의 제1방향과 직교되는 제2방향의 일측이나 타측의 끝단이 노출되지 않도록 절단하여 세라믹 적층체로 분리하는 단계와; 상기 세라믹 적층체를 소성하여 세라믹 소성체를 형성하는 단계와; 상기 세라믹 소성체를 연마한 후 세라믹 소성체의 제1방향의 일측이나 타측의 끝단을 감싸도록 제1외부전극과 제2외부전극을 형성하는 단계로 구성되는 것을 특징으로 한다.
본 발명의 고전압 적층 세라믹 커패시터 및 그의 제조방법은 고전압 적층 세라믹 커패시터의 전면에서 발생될 수 있는 표면 아크 발생 현상(surface arc-over)을 차폐할 수 있도록 함으로써 제품의 신뢰성을 개선시킬 수 있는 이점이 있다.
도 1은 본 발명의 고전압 적층 세라믹 커패시터의 사시도,
도 2는 도 1에 도시된 적층 세라믹 소성체의 분해 조립 사시도,
도 3은 도 1에 도시된 A-A선 확대 단면도,
도 4는 도 1에 도시된 B-B선 확대 단면도,
도 5는 도 4에 도시된 제1 및 제2아크 쉴드 패턴층의 다른 실시예를 나타낸 단면도,
도 6은 도 4에 도시된 제1 및 제2아크 쉴드 패턴층의 또 다른 실시예를 나타낸 단면도,
도 7은 도 4에 도시된 제2아크 쉴드 패턴층의 평면도,
도 8은 도 5에 도시된 제2아크 쉴드 패턴층의 평면도,
도 9는 도 7에 도시된 제2아크 쉴드 패턴층의 다른 실시예를 나타낸 평면도,
도 10은 도 8에 도시된 제2아크 쉴드 패턴층의 다른 실시예를 나타낸 평면도,
도 11은 도 6에 도시된 아크 쉴드 차폐판의 평면도,
도 12는 본 발명의 고전압 적층 세라믹 커패시터의 제조방법을 나타낸 공정 흐름도,
도 13은 다수개의 제1그린시트와 다수개의 제2그린시트가 교호된 상태로 분리된 상태를 나타낸 사시도,
도 14는 도 13에 도시된 다수개의 제1그린시트와 다수개의 제2그린시트를 적층한 후 압착된 상태를 나타낸 사시도.
이하, 본 발명의 고전압 적층 세라믹 커패시터 및 그의 제조방법의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1 내지 도 4에 도시된 바와 같이 본 발명의 고전압 적층 세라믹 커패시터는 적층 세라믹 소성체(10), 다수개의 제1내부전극층(20), 다수개의 제2내부전극층(30), 제1외부전극(40), 제2외부전극(50), 다수개의 제1아크 쉴드 패턴층(arc sheild pattern layer)(60) 및 다수개의 제2아크 쉴드 패턴층(70)으로 구성된다.
적층 세라믹 소성체(10)는 제1외부전극(40), 제2외부전극(50), 다수개의 제1아크 쉴드 패턴층(60) 및 다수개의 제2아크 쉴드 패턴층(70)이 내측에 형성되며, 다수개의 제1내부전극층(20)은 각각 적층 세라믹 소성체(10)의 내측에 제1방향(X)의 일측의 끝단이 적층 세라믹 소성체(10)의 제1방향(X)의 일측의 끝단으로 각각 노출되도록 형성된다. 다수개의 제2내부전극층(30)은 각각 적층 세라믹 소성체(10)의 내측에 제1방향(X)의 타측의 끝단이 적층 세라믹 소성체(10)의 제1방향(X)의 타측의 끝단으로 각각 노출되며 다수개의 제1내부전극층(20)과 각각 교호되도록 형성된다. 제1외부전극(40)은 다수개의 제1내부전극층(20)과 각각 연결되도록 적층 세라믹 소성체(10)의 제1방향(X)의 일측의 끝단을 감싸도록 형성되며, 제2외부전극(50)은 다수개의 제2내부전극층(30)과 각각 연결되도록 적층 세라믹 소성체(10)의 제1방향(X)의 타측의 끝단을 감싸도록 형성된다. 다수개의 제1아크 쉴드 패턴층(60)은 각각 다수개의 제1내부전극층(20)과 동일한 평면에 배치되며, 제1내부전극층(20)과 이격되어 제1내부전극층(20)을 감싸도록 적층 세라믹 소성체(10)의 내측에 형성되고, 다수개의 제2아크 쉴드 패턴층(70)은 각각 다수개의 제2내부전극층(30)과 동일한 평면에 배치되며, 제2내부전극층(30)과 이격되어 제2내부전극층(30)을 감싸도록 적층 세라믹 소성체(10)의 내측에 형성되어 본 발명의 고전압 적층 세라믹 커패시터의 전면에서 발생될 수 있는 표면 아크 발생 현상(surface arc-over)을 차폐한다.
본 발명의 고전압 적층 세라믹 커패시터의 구성을 보다 상세히 설명하면 다음과 같다.
적층 세라믹 소성체(10)는 도 1 내지 도 3에서와 같이 종래의 적층 세라믹 커패시터 제조 기술인 소정 공정이 완료된 상태를 나타내며, 내측에는 제1외부전극(40), 제2외부전극(50), 다수개의 제1아크 쉴드 패턴층(60) 및 다수개의 제2아크 쉴드 패턴층(70)이 각각 형성된다.
다수개의 제1내부전극층(20)은 각각 도 2 및 도 3에서와 같이 적층 세라믹 소성체(10)의 내측에 제1방향(X)의 일측의 끝단이 적층 세라믹 소성체(10)의 제1방향(X)의 일측의 끝단으로 각각 노출되도록 형성되며, 다수개의 제2내부전극층(30)은 각각 도 2 및 도 3에서와 같이 적층 세라믹 소성체(10)의 내측에 제1방향(X)의 타측의 끝단이 적층 세라믹 소성체(10)의 제1방향(X)의 타측의 끝단으로 각각 노출되며 다수개의 제1내부전극층(20)과 각각 교호되도록 형성된다. 이러한 다수개의 제1내부전극층(20)과 다수개의 제2내부전극층(30)의 각각의 두께(T3)는 0.5 내지 5㎛가 되도록 박막으로 형성되며, 다수개의 제1내부전극층(20)과 다수개의 제2내부전극층(30)의 개수의 합은 300개 이상이다. 즉, 다수개의 제1내부전극층(20)이 150개 이상으로 구비되면 다수개의 제2내부전극층(30) 또한 150개 이상으로 구비하여 전체적으로 300개 이상이 적층되도록 한다.
제1외부전극(40)은 도 1 및 도 3에서와 같이 다수개의 제1내부전극층(20)과 각각 연결되도록 적층 세라믹 소성체(10)의 제1방향(X)의 일측의 끝단을 감싸도록 형성되며, 제2외부전극(50)은 도 1 및 도 3에서와 같이 다수개의 제2내부전극층(30)과 각각 연결되도록 적층 세라믹 소성체(10)의 제1방향(X)의 타측의 끝단을 감싸도록 형성된다. 이러한 제1외부전극(40)과 제2외부전극(50)의 두께(T4)는 각각 30㎛ 이상이며, 각각의 사이의 거리(DL)는 1.9㎜이상이 되도록 형성된다.
다수개의 제1아크 쉴드 패턴층(60)은 각각 도 2 및 도 2에서와 같이 다수개의 제1내부전극층(20)과 동일한 평면에 배치되며, 제1내부전극층(20)과 이격되어 제1내부전극층(20)을 감싸도록 적층 세라믹 소성체(10)의 내측에 형성된다. 다수개의 제2아크 쉴드 패턴층(70)은 각각 도 1 내지 도 3에서와 같이 다수개의 제2내부전극층(30)과 동일한 평면에 배치되며, 제2내부전극층(30)과 이격되어 제2내부전극층(30)을 감싸도록 적층 세라믹 소성체(10)의 내측에 형성되어 본 발명의 고전압 적층 세라믹 커패시터의 전면에서 발생될 수 있는 표면 아크 발생 현상(surface arc-over)을 차폐한다. 즉, 다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)은 각각 제1내부전극층(20)과 제2내부전극층(30)을 동일한 평면상태에서 감싸도록 형성됨으로써 제1내부전극층(20)과 제2내부전극층(30)의 각각 가장자리를 통해 흐르는 전류에 의해 발생되는 강한 전계에 의해 표면 아크 발생 현상(surface arc-over)을 차폐함으로써 본 발명의 적층 세라믹 커패시터는 전면에서 표면 아크 발생 현상을 차폐할 수 있게 된다.
다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)은 각각 도 2 및 도 7 내지 도 10에서와 같이 'ㄷ'형상으로 형성되며, 두께(T1,T2)는 제1내부전극층(20)이나 제2내부전극층(30)의 두께(T3)와 동일하게 형성되며, 폭(W1,W2)은 30 내지 100㎛가 되도록 형성된다. 이러한 다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)은 금속 재질로 형성되거나 반도전성 재질로 형성되며, 금속 재질은 Ni, Cu, Zn, Al 및 Ag 중 하나나 둘 이상의 혼합물 사용되며, 반도전성 재질은 제1물질과 제2물질의 혼합물이 사용되며, 제1물질은 BaTiO3나 (BaCa)TiO3가 사용되며, 제2물질은 PbO, NiO, Cr2O3, Co2O3, MnO, SrO, SiO2 및 MgO 중 하나나 둘 이상의 혼합물이 사용된다. 여기서, PbO, NiO, Cr2O3, Co2O3, MnO, SrO, SiO2 및 MgO는 각각 내환성 소결에 의해 반도성을 갖는다.
다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)은 각각 도 4에서와 같이 서로 동일하게 구성됨으로 다수개의 제2아크 쉴드 패턴층(70)을 이용해 다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)의 상세한 구성을 설명하면 다음과 같다. 다수개의 제2아크 쉴드 패턴층(70)은 각각 도 4, 도 7 및 도 8에서와 같이 제1직선 아크 쉴드 부재(61), 제2직선 아크 쉴드 부재(62) 및 제3직선 아크 쉴드 부재(63)로 이루어진다.
제1직선 아크 쉴드 부재(61)는 적층 세라믹 소성체(10)의 내측에 제1내부전극층(20)이나 제2내부전극층(30)의 제1방향(X)과 직교되는 제2방향(Y)의 일측에 제1내부전극층(20)이나 제2내부전극층(30)과 이격되도록 형성되며, 제2직선 아크 쉴드 부재(62)는 적층 세라믹 소성체(10)의 내측에 제1내부전극층(20)이나 제2내부전극층(30)의 제1방향(X)과 직교되는 제2방향(Y)의 타측에 제1내부전극층(20)이나 제2내부전극층(30)과 이격되도록 형성된다. 제3직선 아크 쉴드 부재(63)는 적층 세라믹 소성체(10)의 내측에 제1직선 아크 쉴드 부재(61)와 제2직선 아크 쉴드 부재(62)의 각각의 제1방향(X)의 일측이나 타측에 연결되도록 형성된다.
제1직선 아크 쉴드 부재(61), 제2직선 아크 쉴드 부재(62) 및 제3직선 아크 쉴드 부재(63)는 각각 금속 재질로 이용하여 두께(T1,T2)가 제1내부전극층이나 제2내부전극층(30)의 두께(T3)와 동일하도록 형성되고 폭(W1,W2: 도 2에 도시됨)은 30 내지 100㎛가 되도록 형성된다. 이러한 제1직선 아크 쉴드 부재(61)와 제2직선 아크 쉴드 부재(62)는 각각 도 4 및 도 7에서와 같이 제1방향(X)의 일측이나 타측의 끝단이 적층 세라믹 소성체(10)의 제1방향(X)의 일측이나 타측의 끝단으로 노출되어 제1외부전극(40)이나 제2외부전극(50)에 연결되도록 형성되거나 도 5 및 도 8에서와 같이 제1외부전극(40)이나 제2외부전극(50)과 이격되도록 형성되며, 이격의 거리(G1)는 30 내지 70㎛가 되도록 형성된다.
다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)의 다른 실시예가 도 9 및 도 10에 도시되어 있다. 도 8 및 도 10에 도시된 다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)의 다른 실시예는 제2아크 쉴드 패턴층(70)을 도시하고 있으나 제2아크 쉴드 패턴층(70)과 제1아크 쉴드 패턴층(60)은 서로 동일하게 형성됨으로 제2아크 쉴드 패턴층(70)을 이용해 설명하겠다.
다수개의 제2아크 쉴드 패턴층(70)의 다른 실시예는 도 9 및 도 10에서와 같이 다수개의 제1아크 쉴드 블럭(71), 다수개의 제2아크 쉴드 블럭(72) 및 다수개의 제3아크 쉴드 블럭(arc sheild block)(73)으로 이루어진다.
다수개의 제1아크 쉴드 블럭(71)은 각각 적층 세라믹 소성체(10)의 내측에 제1내부전극층(20)이나 제2내부전극층(30)의 제1방향(X)과 직교되는 제2방향(Y)의 일측에 제1내부전극층(20)이나 제2내부전극층(30)과 이격되며 서로 제1갭(gap)(G2)을 두고 이격되어 제1방향(X)으로 일렬로 배열되도록 형성된다. 다수개의 제2아크 쉴드 블럭(72)은 각각 적층 세라믹 소성체(10)의 내측에 제1내부전극층(20)이나 제2내부전극층(30)의 제1방향(X)과 직교되는 제2방향(Y)의 타측에 제1내부전극층(20)이나 제2내부전극층(30)과 이격되며 서로 제1갭(G2)을 두고 이격되어 제1방향(X)으로 일렬로 배열되도록 형성된다. 다수개의 제3아크 쉴드 블럭(73)은 적층 세라믹 소성체(10)의 내측에 다수개의 제1아크 쉴드 블럭(71) 중 제1방향(X)의 일측에 위치된 제1아크 쉴드 블럭(71)과 다수개의 제2아크 쉴드 블럭(72) 중 제1방향(X)의 일측에 위치된 제2아크 쉴드 블럭(72)의 각각의 제1방향(X)의 일측에 제2갭(G3)을 두고 이격되며, 서로 제1갭(G2)을 두고 이격되어 제2방향(Y)으로 일렬로 배열되도록 형성된다. 여기서, 제1갭(G2)이나 제2갭(G3)은 각각 30 내지 70㎛가 되도록 형성된다.
이러한 다수개의 제1아크 쉴드 블럭(71), 다수개의 제2아크 쉴드 블럭(72) 및 다수개의 제3아크 쉴드 블럭(73)은 각각 금속 재질로 이용하여 두께(T1,T2: 도 2에 도시됨)가 제1내부전극층(20)이나 제2내부전극층(30)의 두께(T3)와 동일하도록 형성되고 폭(W1,W2: 도 2에 도시됨)은 30 내지 100㎛가 되도록 형성된다.
다수개의 제1아크 쉴드 블럭(71)과 다수개의 제2아크 쉴드 블럭(72) 중 제1방향(X)의 일측이나 타측에 배치되는 하나의 제1아크 쉴드 블럭(71)이나 제2아크 쉴드 블럭(72)은 각각 도 9에서와 같이 제1방향(X)의 일측이나 타측의 끝단이 적층 세라믹 소성체(10)의 제1방향(X)의 일측이나 타측의 끝단으로 노출되어 제1외부전극(40)이나 제2외부전극(50)에 연결되도록 형성되거나 도 10에서와 같이 제1외부전극(40)이나 제2외부전극(50)과 제1갭(G2)을 두고 이격되도록 형성된다.
이와 같이 본 발명이 고전압 적층 세라믹 커패시터는 다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)을 'ㄷ'형상으로 형성하여 제1내부전극층(20)과 제2내부전극층(30)의 형성시 동시에 형성할 수 있도록 함으로써 고전압 적층 세라믹 커패시터의 제조 공정 시간 및 원가를 절감할 수 있다.
다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)의 다른 실시예가 도 6 및 도 11에 도시되어 있다. 도 6 및 도 11에 도시된 적층 세라믹 소성체(10)는 하측과 상부에 각각 한 쌍의 아크 쉴드 차폐판(80,81)과 한 쌍의 아크 쉴드 차폐판(80.81)을 감싸도록 제1아크 쉴드 패턴층(60)과 제2아크 쉴드 패턴층(70)이 형성된다.
한 쌍의 아크 쉴드 차폐판(80,81)은 서로 이격되어 형성되며 각각의 제1방향(X)의 일측이나 타측의 끝단이 적층 세라믹 소성체(10)의 제1방향(X)의 일측이나 타측의 끝단으로 노출되도록 형성되며, 제1아크 쉴드 패턴층(60)은 한 쌍의 아크 쉴드 차폐판(80,81) 중 하나를 감싸도록 형성되며, 제2아크 쉴드 패턴층(70)은 다른 하나를 감싸도록 형성된다. 이러한 한 쌍의 아크 쉴드 차폐판(80,81)의 두께와 재질은 각각 제1아크 쉴드 패턴층(60)이나 제2아크 쉴드 패턴층(70)과 동일하도록 형성된다.
본 발명의 고전압 적층 세라믹 커패시터는 다수개의 제1아크 쉴드 패턴층(60)과 다수개의 제2아크 쉴드 패턴층(70)이 적용됨으로써 500Vdc 내지 2KVdc (직류 전압) 범위 내에서 사용된다.
전술한 구성을 갖는 본 발명의 고전압 적층 세라믹 커패시터의 제조 방법을 도 12 내지 도 14를 참조하여 설명하면 다음과 같다.
도 12 내지 도 14에서와 같이 본 발명의 고전압 적층 세라믹 커패시터의 제조 방법은 먼저, 각각의 상부에 제1내부전극층 패턴(20a)과 제1내부전극층 패턴(20a)과 이격되며 제1내부전극 패턴(20a)을 감싸도록 제1아크 쉴드 패턴(60a)이 형성된 다수개의 제1그린시트(100a)를 준비한다(S10). 각각의 상부에 제1내부전극층 패턴(20a)과 부분적으로 중첩되는 위치에 제2내부전극층 패턴(30a)과 제2내부전극층 패턴(30a)과 이격되며 제2내부전극 패턴(30a)을 감싸도록 제2아크 쉴드 패턴(70a)이 형성된 다수개의 제2그린시트(100b)를 준비한다(S20). 여기서, 다수개의 제1그린시트(100a)와 다수개의 제2그린시트(100b)의 준비 시 실크 인쇄방법을 이용해 제1그린시트(100a)에 제1내부전극 패턴(20a)과 제2내부전극층 패턴(30a)을 동시에 형성하며, 제2그린시트(100b)에 제1아크 쉴드 패턴(60a)과 제2아크 쉴드 패턴(70a)을 동시에 형성하여 본 발명의 고전압 적층 세라믹 커패시터의 제조 공정 시간을 절감할 수 있게 된다.
다수개의 제1그린시트(100a)와 다수개의 제2그린시트(100b)의 준비 시 다수개의 제1그린시트(100a)와 다수개의 제2그린시트(100b)의 합의 개수는 500개 이상이며, 제1그린시트(100a)와 제2그린시트(100b)의 각각의 두께는 2 내지 50㎛이고, 제1내부전극 패턴(20a), 제2내부전극층 패턴(30a), 제1아크 쉴드 패턴(60a) 및 제2아크 쉴드 패턴(70a)의 두께(T1,T2,T3,T4)는 각각 0.5 내지 5㎛이며, 제1아크 쉴드 패턴(60a)과 제2아크 쉴드 패턴(70a)의 각각의 폭(W1,W2)은 각각 30 내지 100㎛가 되도록 형성된다.
다수개의 제1그린시트(100a)와 다수개의 제2그린시트(100b)가 각각 준비되면 제1내부전극층 패턴(20a)과 제2내부전극층 패턴(30a)의 각각의 일분가 서로 중첩되어 교호되도록 다수개의 제1그린시트(100a)와 다수개의 제2그린시트(100b)를 적층한 후 압착하여 그린시트 적층체(100)를 형성한다(S30).
그린시트 적층체(100)가 형성되면 그린시트 적층체(100)를 제1내부전극층 패턴(20a), 제2내부전극층 패턴(30a), 제1아크 쉴드 패턴(60a) 및 제2아크 쉴드 패턴(70a)이 제1방향(X)의 일측이나 타측의 끝단으로 외부로 노출되며, 제1아크 쉴드 패턴(60a)이나 제2아크 쉴드 패턴(70a)의 각각의 제1방향(X)과 직교되는 제2방향(Y)의 일측이나 타측의 끝단이 노출되지 않도록 절단하여 세라믹 적층체(도시 않음)로 분리한다(S40).
세라믹 적층체로 분리 작업 시 그린시트 적층체(100)에 표시된 절단선(101)을 따라 절단하여 제1내부전극층 패턴(20a), 제2내부전극층 패턴(30a), 제1아크 쉴드 패턴(60a) 및 제2아크 쉴드 패턴(70a)이 제1방향(X)의 일측이나 타측의 끝단으로 외부로 노출되며, 제1아크 쉴드 패턴(60a)이나 제2아크 쉴드 패턴(70a)의 각각의 제1방향(X)과 직교되는 제2방향(Y)의 일측이나 타측의 끝단이 노출되지 않도록 절단하여 제1내부전극층(20), 제2내부전극층(30), 제1아크 쉴드 패턴층(60) 및 제1아크 쉴드 패턴층(60)이 형성되도록 한다. 여기서 분리기술은 공지된 기술이 적용됨으로 설명을 생략한다.
세라믹 적층체로 분리되면 세라믹 적층체를 소성하여 적층 세라믹 소성체(10: 도 1에 도시됨)를 형성한다. 소성 공정은 공지된 기술이 적용됨으로 설명을 생략한다.
세라믹 적층체가 소성되어 적층 세라믹 소성체(10)로 형성되면 적층 세라믹 소성체(10)를 연마한 후 적층 세라믹 소성체(10)의 제1방향(X)의 일측이나 타측의 끝단을 감싸도록 제1외부전극(40)과 제2외부전극(50)을 형성한다(S50). 여기서, 제1외부전극(40)과 제2외부전극(50)을 형성하는 기술은 공지된 기술이 적용됨으로 설명을 생략한다. 이상의 설명 중 제1방향(X)은 제1내부전극층(20)이나 제2내부전극층(30)과 수평이 되며 제1외부전극(40)과 제2외부전극(50)이 서로 마주대하는 방향이고, 제2방향(Y)은 제1방향(X)과 직교하는 방향이며, 제3방향(Z)은 제1내부전극층(20)이나 제2내부전극층(30)이 적층되는 수직방향을 나타낸다.
이상에서 설명한 바와 같이 본 발명의 고전압 적층 세라믹 커패시터 및 그의 제조방법은 고전압 적층 세라믹 커패시터의 전면에서 발생될 수 있는 표면 아크 발생 현상(surface arc-over)을 차폐할 수 있도록 함으로써 제품의 신뢰성을 개선시킬 수 있다.
본 발명의 고전압 적층 세라믹 커패시터 및 그의 제조방법은 적층 세라믹 커패시터의 제조산업 분야에 적용할 수 있다.
10: 적층 세라믹 소성체 20: 제1내부전극층
30: 제2내부전극층 40: 제1외부전극
50: 제2외부전극 60: 제1아크 쉴드 패턴층
70: 제2아크 쉴드 패턴층

Claims (14)

  1. 적층 세라믹 소성체와;
    상기 적층 세라믹 소성체의 내측에 제1방향의 일측의 끝단이 적층 세라믹 소성체의 제1방향의 일측의 끝단으로 각각 노출되도록 형성되는 다수개의 제1내부전극층과;
    상기 적층 세라믹 소성체의 내측에 제1방향의 타측의 끝단이 적층 세라믹 소성체의 제1방향의 타측의 끝단으로 각각 노출되며 상기 다수개의 제1내부전극층과 각각 교호되도록 형성되는 다수개의 제2내부전극층과;
    상기 다수개의 제1내부전극층과 각각 연결되도록 상기 적층 세라믹 소성체의 제1방향의 일측의 끝단을 감싸도록 형성되는 제1외부전극과;
    상기 다수개의 제2내부전극층과 각각 연결되도록 상기 적층 세라믹 소성체의 제1방향의 타측의 끝단을 감싸도록 형성되는 제2외부전극과;
    상기 다수개의 제1내부전극층과 각각 동일한 평면에 배치되며 제1내부전극층과 이격되어 제1내부전극층을 감싸도록 적층 세라믹 소성체의 내측에 형성되는 다수개의 제1아크 쉴드 패턴(arc sheild pattern)층과;
    상기 다수개의 제2내부전극층과 각각 동일한 평면에 배치되며 제2내부전극층과 이격되어 제2내부전극층을 감싸도록 적층 세라믹 소성체의 내측에 형성되는 다수개의 제2아크 쉴드 패턴층으로 구성되며,
    상기 다수개의 제1아크 쉴드 패턴층과 상기 다수개의 제2아크 쉴드 패턴층은 각각 상기 적층 세라믹 소성체의 내측에 제1내부전극층이나 상기 제2내부전극층의 제1방향과 직교되는 제2방향의 일측에 제1내부전극층이나 제2내부전극층과 이격되며 서로 제1갭(gap)을 두고 이격되어 제1방향으로 일렬로 배열되도록 형성되는 다수개의 제1아크 쉴드 블럭과, 상기 적층 세라믹 소성체의 내측에 제1내부전극층이나 상기 제2내부전극층의 제1방향과 직교되는 제2방향의 타측에 제1내부전극층이나 제2내부전극층과 이격되며 서로 제1갭을 두고 이격되어 제1방향으로 일렬로 배열되도록 형성되는 다수개의 제2아크 쉴드 블럭과, 상기 적층 세라믹 소성체의 내측에 상기 다수개의 제1아크 쉴드 블럭 중 제1방향의 일측에 위치된 제1아크 쉴드 블럭과 상기 다수개의 제2아크 쉴드 블럭 중 제1방향의 일측에 위치된 제2아크 쉴드 블럭의 각각의 제1방향의 일측에 제2갭을 두고 이격되며, 서로 제1갭을 두고 이격되어 제2방향으로 일렬로 배열되도록 형성되는 다수개의 제3아크 쉴드 블럭으로 이루어지며, 상기 제1갭이나 상기 제2갭은 각각 30 내지 70㎛인 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 다수개의 제1아크 쉴드 패턴층과 상기 다수개의 제2아크 쉴드 패턴층은 금속 재질로 형성되거나 반도전성 재질로 형성되며, 상기 금속 재질은 Ni, Cu, Zn, Al 및 Ag 중 하나나 둘 이상의 혼합물 사용되며, 상기 반도전성 재질은 제1물질과 제2물질의 혼합물이 사용되며, 상기 제1물질은 BaTiO3나 (BaCa)TiO3가 사용되며, 상기 제2물질은 내환성 소결에서 반도성을 얻을 수 있는 PbO, NiO, Cr2O3, Co2O3, MnO, SrO, SiO2 및 MgO 중 하나나 둘 이상의 혼합물이 사용되는 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 다수개의 제1내부전극층과 상기 다수개의 제2내부전극층의 각각의 두께는 0.5 내지 5㎛이며, 다수개의 제1내부전극층과 다수개의 제2내부전극층의 개수의 합은 300개 이상인 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1외부전극과 상기 제2외부전극의 두께는 각각 30㎛ 이상이며, 각각의 사이의 거리는 1.9㎜이상인 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 다수개의 제1아크 쉴드 패턴층과 상기 다수개의 제2아크 쉴드 패턴층은 각각 'ㄷ'형상으로 형성되며, 두께는 제1내부전극층이나 제2내부전극층과 동일하게 형성되며, 폭은 30 내지 100㎛인 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 다수개의 제1아크 쉴드 패턴층과 상기 다수개의 제2아크 쉴드 패턴층은 각각
    상기 적층 세라믹 소성체의 내측에 제1내부전극층이나 상기 제2내부전극층의 제1방향과 직교되는 제2방향의 일측에 제1내부전극층이나 제2내부전극층과 이격되도록 형성되는 제1직선 아크 쉴드 부재와;
    상기 적층 세라믹 소성체의 내측에 제1내부전극층이나 상기 제2내부전극층의 제1방향과 직교되는 제2방향의 타측에 제1내부전극층이나 제2내부전극층과 이격되도록 형성되는 제2직선 아크 쉴드 부재와;
    상기 적층 세라믹 소성체의 내측에 상기 제1직선 아크 쉴드 부재와 상기 제2직선 아크 쉴드 부재의 각각의 제1방향의 일측이나 타측에 연결되도록 형성되는 제3직선 아크 쉴드 부재로 이루어지는 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 제1직선 아크 쉴드 부재, 상기 제2직선 아크 쉴드 부재 및 상기 제3직선 아크 쉴드 부재는 각각 금속 재질로 이용하여 두께가 제1내부전극층이나 제2내부전극층의 두께와 동일하도록 형성되고 폭은 30 내지 100㎛가 되도록 형성되며, 상기 제1직선 아크 쉴드 부재와 상기 제2직선 아크 쉴드 부재는 각각 제1방향의 일측이나 타측의 끝단이 적층 세라믹 소성체의 제1방향의 일측이나 타측의 끝단으로 노출되어 제1외부전극이나 제2외부전극에 연결되도록 형성되거나 제1외부전극이나 제2외부전극과 이격되도록 형성되며, 상기 이격의 거리는 30 내지 70㎛인 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  8. 삭제
  9. 제1항에 있어서,
    상기 다수개의 제1아크 쉴드 블럭, 상기 다수개의 제2아크 쉴드 블럭 및 상기 다수개의 제3아크 쉴드 블럭은 각각 금속 재질로 이용하여 두께가 제1내부전극층이나 제2내부전극층의 두께와 동일하도록 형성되고 폭은 30 내지 100㎛가 되도록 형성되며, 상기 다수개의 제1아크 쉴드 블럭이나 상기 다수개의 제2아크 쉴드 블럭 중 제1방향의 일측이나 타측에 배치되는 하나의 제1아크 쉴드 블럭이나 제2아크 쉴드 블럭은 각각 제1방향의 일측이나 타측의 끝단이 적층 세라믹 소성체의 제1방향의 일측이나 타측의 끝단으로 노출되어 제1외부전극이나 제2외부전극에 연결되도록 형성되거나 제1외부전극이나 제2외부전극과 제1갭을 두고 이격되도록 형성되는 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 고전압 적층 세라믹 커패시터는 500Vdc 내지 2KVdc 범위내에서 사용되는 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 적층 세라믹 소성체는 하측과 상부에 각각 한 쌍의 아크 쉴드 차폐판과 상기 한 쌍의 아크 쉴드 차폐판을 감싸도록 제1아크 쉴드 패턴층과 제2아크 쉴드 패턴층이 형성되며, 상기 한 쌍의 아크 쉴드 차폐판은 서로 이격되어 형성되며 각각의 제1방향의 일측이나 타측의 끝단이 적층 세라믹 소성체의 제1방향의 일측이나 타측의 끝단으로 노출되도록 형성되며, 상기 제1아크 쉴드 패턴층은 한 쌍의 아크 쉴드 차폐판 중 하나를 감싸도록 형성되며, 상기 제2아크 쉴드 패턴층은 다른 하나를 감싸도록 형성되며, 상기 한 쌍의 아크 쉴드 차폐판의 두께와 재질은 각각 제1아크 쉴드 패턴층이나 제2아크 쉴드 패턴층과 동일한 것을 특징으로 하는 고전압 적층 세라믹 커패시터.
  12. 삭제
  13. 삭제
  14. 삭제
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