KR101730454B1 - 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

질화막 식각 조성물은 인산, 실리콘-불소 결합(Si-F 결합)을 포함하는 실리콘-불소 화합물, 술포닐이미드계 흡착 방지제, 고분자계 흡착 방지제 및 물을 포함한다.

Description

질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법{ETCHANT COMPOSITIONS FOR NITRIDE LAYERS AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는 산 성분 및 첨가제를 포함하는 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
예를 들면, 반도체 장치의 제조에 있어서, 실리콘 산화막, 실리콘 질화막과 같은 다양한 절연막들이 적층될 수 있다. 상기 반도체 장치에 포함되는 다양한 패턴 형성의 필요에 따라, 상기 실리콘 질화막의 선택적 식각 공정이 요구될 수 있다.
상기 실리콘 질화막은 예를 들면, 인산을 포함하는 식각액 또는 식각 조성물을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
특허문헌 1에서는 인산 및 불산을 포함하는 반도체 소자의 질화막 식각액을 개시하고 있다. 그러나, 불산이 식각액에 포함되는 경우 실리콘 산화막도 함께 제거되어 산화막 대비 질화막의 충분한 식각 선택비가 확보되기 어렵다.
특허문헌 2에서는 인산에 옥심실란을 포함하는 실리콘 질화막 식각용 조성물을 개시하고 있다, 그러나, 상기 조성물은 탈이온수와 같은 용매에 용해도가 낮아 반도체 기판 또는 실리콘 산화막 상에 흡착 잔류물을 생성할 수 있다.
1. 공개특허공보 10-2005-0003163(2005.01.10.) 2. 공개특허공보 10-2011-0037741(2011.04.13.)
본 발명의 일 과제는 향상된 식각 선택비를 가지며, 식각 물질의 재흡착을 방지할 수 있는 질화막 식각 조성물을 제공하는 것이다.
본 발명의 일 과제는 목적은 상기 질화막 식각 조성물을 이용한 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제 달성을 위한, 본 발명의 실시예들에 따른 질화막 식각 조성물은 인산, 실리콘-불소 결합(Si-F 결합)을 포함하는 실리콘-불소 화합물, 아래의 화학식 1로 나타내지는 술포닐이미드계 흡착 방지제, 아래의 화학식 2로 나타내지는 고분자계 흡착 방지제 및 물을 포함한다.
<화학식 1>
Figure 112016084587081-pat00001
(화학식 1에서, R1은 Li, Na 또는 탄소수 1 내지 3의 알킬기를 나타내며, R2, R3 및 R4는 각각 독립적으로, F, Cl 또는 탄소수 1 내지 10의 알킬기를 나타내며, R5, R6 및 R7은 각각 독립적으로, F, Br 또는 탄소수 1 내지 10의 알킬기를 나타낸다.)
<화학식 2>
Figure 112016084587081-pat00002
(화학식 2에서, R1은 -O- 또는 -S-를 나타내며, R2는 F, Cl 또는 히드록시기를 나타내고, n은 자연수를 나타낸다.)
일 실시예에 따르면, 상기 질화막 식각 조성물은, 80 중량% 내지 90 중량%의 인산, 0.01 중량% 내지 0.2 중량%의 상기 실리콘-불소(Si-F) 화합물, 0.001 중량% 내지 0.05 중량%의 상기 술포닐이미드계 흡착 방지제, 0.001 중량% 내지 0.2 중량%의 상기 고분자계 흡착 방지제 및 여분의 물을 포함할 수 있다.
일 실시예에 따르면, 상기 화학식 1에서, R1은 Li을 나타내고, R2, R3, R4, R5, R6 및 R7은 각각 F를 나타낼 수 있다.
일 실시예에 따르면, 상기 화학식 2에서, R1은 -O-를 나타내고, R2는 히드록시기를 나타낼 수 있다.
일 실시예에 따르면, 상기 실리콘-불소 화합물은 암모늄 헥사플루오로실리케이트(ammonium hexafluorosilicate: AHFS), 암모늄 플루오로실리케이트(ammonium fluorosilicate: AFS) 및 소듐 플루오로실리케이트(sodium fluorosilicate: SFS)으로 구성된 그룹에서 선택된 적어도 하나를 포함하 수 있다.
일 실시예에 따르면, 상기 실리콘-불소 화합물은 AHFS를 포함할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 의하면, 질화막 식각 조성물은 인산, 실리콘-불소 화합물, 및 흡착 방지제를 포함할 수 있다. 상기 실리콘-불소 화합물에 의해 질화막에 대한 식각 속도를 촉진함과 동시에, 실리콘 산화막의 손상을 방지할 수 있다. 또한 상기 흡착 방지제와의 상호 작용을 통해 식각 부산물의 식각 대상 구조물로의 재흡착을 방지할 수 있다.
따라서, 상기 식각 조성물을 사용하여 높은 산화막 대비 질화막의 식각 선택비를 확보하면서, 상기 식각 대상 구조물의 손상 없이 고해상도의 식각 공정이 구현될 수 있다.
도 1 내지 도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
질화막 식각 조성물
예시적인 실시예들에 따른 질화막 식각 조성물은 인산, 실리콘-불소(Si-F) 화합물, 술포닐이미드계 흡착 방지제, 고분자계 흡착 방지제 및 여분의 물을 포함할 수 있다.
상기 질화막 식각 조성물은 산화막 및 질화막을 동시에 포함하는 구조물 상에 공급되어 상기 산화막은 실질적으로 손상시키지 않으면서 상기 질화막만을 고선택비로 식각하기 위해 사용될 수 있다. 또한, 상기 흡착 방지제에 의해 식각 공정에서 발생되는 실리콘 부산물의 재흡착을 방지할 수 있다.
예를 들면, 상기 질화막 식각 조성물은 반도체 장치의 제조 공정에 있어서, 실리콘 질화막을 선택적으로 식각하기 위해 사용될 수 있다
인산은 예를 들면, H3PO4의 화학식으로 표시될 수 있으며, 질화막 식각을 위한 주 식각 성분으로 작용할 수 있다. 예시적인 실시예들에 따르면, 상기 질화막 식각 조성물은 상기 조성물의 총 중량 대비 중량 퍼센트로 표시하여 약 80 중량% 내지 약 90 중량%의 인산을 포함할 수 있다.
인산의 함량이 약 80 중량% 미만인 경우, 전체적인 식각 속도가 저하될 수 있다. 인산의 함량이 약 90 중량%를 초과하는 경우 질화막 뿐만 아니라, 산화막 또는 금속막과 같은 도전막의 식각 속도가 함께 증가하여 질화막에 대한 식각 선택비가 감소될 수 있다.
상기 실리콘-불소 화합물은 하나의 분자 내에 Si-F 결합을 갖는 화합물을 포함할 수 있다. 실리콘 원자에 불소 원자가 결합됨에 따라, 상기 조성물 또는 인산 용액에의 용해도가 향상될 수 있다. 또한, 불소가 포함됨에 따라, 식각 속도가 향상될 수 있다. 예시적인 실시예들에 있어서, 상기 실리콘 원자는 상기 불소 원자에 결합되어 불소 성분에 의해 산화막의 식각 속도가 상승되는 것을 차단 혹은 완충하는 역할을 수행할 수 있다.
그러므로, 상기 질화막 식각 조성물에 상기 실리콘-불소 화합물이 포함됨에 따라, 산화막의 식각 속도가 억제되면서 질화막의 식각 속도가 향상될 수 있다. 이에 따라, 상기 질화막 식각 조성물을 사용하여 습식 식각 공정을 수행하는 경우 산화막 대비 질화막의 식각 선택비가 현저히 향상될 수 있다.
예시적인 실시예들에 따르면, 상기 질화막 식각 조성물은 상기 조성물의 총 중량 대비 약 0.01 중량% 내지 약 0.2 중량%의 상기 실리콘-불소 화합물을 포함할 수 있으며, 바람직하게, 약 0.01 중량% 내지 약 0.05 중량%의 상기 실리콘-불소 화합물을 포함할 수 있다.
상기 실리콘-불소 화합물의 함량이 약 0.01 중량% 미만인 경우, 전체적인 식각 속도가 저하될 수 있다. 상기 실리콘-불소 화합물의 함량이 약 0.2 중량%를 초과하는 경우, 불소 성분의 증가로 인해 오히려 질화막에 대한 식각 선택비가 감소할 수 있다.
예시적인 실시예들에 따르면, 상기 실리콘-불소 화합물은 암모늄 헥사플루오로실리케이트(ammonium hexafluorosilicate: AHFS), 암모늄 플루오로실리케이트(ammonium fluorosilicate: AFS) 또는 소듐 플루오로실리케이트(sodium fluorosilicate: SFS)을 포함할 수 있다, 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
바람직하게, 상기 실리콘-불소 화합물로서 AHFS를 사용할 수 있다. AHFS는 6개의 불소 원자가 결합된 암모늄 계열 화합물로서 다른 실리콘-불소 화합물 대비 질화막에 대해 높은 식각 속도를 나타낼 수 있다.
상기 흡착 방지제는 상기 질화막 식각 조성물에 미량으로 첨가되어 식각 공정에서 발생된 상기 실리콘 부산물의 식각 대상 구조물로의 재흡착 또는 역흡착을 방지할 수 있다.
상기 흡착 방지제는 예를 들면, 대전 방지제로서 제공될 수 있다. 예를 들면, 상기 흡착 방지제 의해 상기 식각 대상 구조물의 표면 또는 상기 실리콘 부산물에 포함된 전하가 제거 또는 중화될 수 있다. 따라서, 상기 실리콘 부산물이 상기 식각 대상 구조물의 표면에 재흡착되는 것을 차단할 수 있다.
본 발명의 일 실시예에 따르면, 상기 술포닐이미드계 흡착 방지제는 아래의 화학식 1로 나타내지는 화합물을 포함할 수 있다.
<화학식 1>
Figure 112016084587081-pat00003
(화학식 1에서, R1은 Li, Na 또는 탄소수 1 내지 3의 알킬기를 나타내며, R2, R3 및 R4는 각각 독립적으로, F, Cl 또는 탄소수 1 내지 10의 알킬기를 나타내며, R5, R6 및 R7은 각각 독립적으로, F, Br 또는 탄소수 1 내지 10의 알킬기를 나타낸다.)
바람직하게, 상기 화학식 1에서, R1은 Li을 나타내고, R2, R3, R4, R5, R6 및 R7은 각각 F를 나타낼 수 있다.
예시적인 실시예들에 따르면, 상기 질화막 식각 조성물은 상기 조성물의 총 중량 대비 약 0.001 중량% 내지 약 0.05 중량%의 상기 술포닐이미드계 흡착 방지제를 포함할 수 있다.
상기 흡착 방지제의 함량이 약 0.001 중량% 미만인 경우, 상기 실리콘 부산물의 충분한 재흡착 방지 효과가 구현되지 않을 수 있다. 상기 흡착 방지제의 함량이 약 0.05 중량%를 초과하는 경우, 상기 질화막 식각 조성물의 다른 성분들의 식각 작용이 저지되어 식각 속도 또는 식각 선택비가 저하될 수 있다. 바람직하게, 상기 술포닐이미드계 흡착 방지제의 함량은 0.001 중량% 내지 0.02 중량% 일 수 있으며, 보다 바람직하게 0.001 중량% 내지 0.01 중량%일 수 있다.
상기 고분자계 흡착 방지제는, 아래의 화학식 1로 나타내지는 화합물을 포함할 수 있다.
<화학식 2>
Figure 112016084587081-pat00004
(화학식 2에서, R1은 -O- 또는 -S-를 나타내며, R2는 F, Cl 또는 히드록시기를 나타내고, n은 자연수를 나타낸다)
예를 들어, 상기 고분자계 흡착 방지제의 수평균 분자량은 100 내지 10,000일 수 있으며, 바람직하게 100 내지 5,000 일 수 있다.
바람직하게, 상기 화학식 2에서, R1은 -O-를 나타내며, R2는 히드록시기를 나타낼 수 있다.
예시적인 실시예들에 따르면, 상기 질화막 식각 조성물은 상기 조성물의 총 중량 대비 약 0.001 중량% 내지 약 0.2 중량%의 상기 고분자계 흡착 방지제를 포함할 수 있으며, 바람직하게 약 0.002 중량% 내지 약 0.1 중량%의 상기 고분자계 흡착 방지제를 포함할 수 있다.
상기 질화막 식각 조성물에 포함되는 여분의 물은 예를 들면, 증류수 또는 탈이온수(deionized water: DIW)를 포함하며, 상기 조성물의 잔량으로 포함될 수 있다.
예시적인 실시예들에 따르면, 상기 질화막 식각 조성물은 불산, 불화 암모늄과 같은 추가적인 불소 함유 식각 성분들을 포함하지 않을 수 있다. 따라서, 산화막에 대한 식각이 억제되어 질화막에 대한 높은 식각 선택비가 구현될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 질화막 식각 조성물은 상기 실리콘-불소 화합물에 의해 질화막에 대한 높은 식각 선택비를 확보할 수 있다. 또한, 상기 술포닐이미드계 흡착 방지제 및 상기 고분자계 흡착 방지제의 상호작용에 의해 식각 공정으로부터 발생되는 상기 실리콘 부산물의 재흡착을 방지하면서 제거할 수 있다.
반도체 장치의 제조 방법
도 1 내지 도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 2 및 도 9는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 1, 도 3 내지 도 8, 및 도 10 내지 도 15는 도 2 및 도 9에 표시된 I-I'라인을 따라 제1 방향을 따라 절단한 단면도들이다.
예를 들면, 도 1 내지 도 15는 기판 상면에 대해 수직한 채널을 갖는 수직형 메모리 장치의 제조 방법을 도시하고 있다.
도 1 내지 도 15에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다.
도 1을 참조하면, 기판(100) 상에 복수의 층간 절연막들(102, 예를 들면, 102a 내지 102g) 및 희생막들(104, 예를 들면 104a 내지 104f)을 교대로 반복적으로 적층하여 몰드 구조물(105)을 형성할 수 있다.
기판(100)으로서 단결정 실리콘 기판, 단결정 게르마늄 기판과 같은 반도체 기판을 사용할 수 있다. 일부 실시예들에 있어서, 기판(100)은 상기 반도체 장치의 p형 웰(well)로서 제공될 수 있다.
예시적인 실시예들에 따르면, 층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 높은 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연막(102) 및 희생막(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅(Spin Coating) 공정 등을 통해 형성될 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 기판(100)의 상기 상면을 열산화시켜 형성될 수도 있다.
희생막들(104)은 후속 공정을 통해 제거되어 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line:　SSL)이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다.
예를 들면, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성될 수 있다. 이 경우, 희생막들(104)은 모두 6개의 층으로 적층되며 층간 절연막들(102)은 모두 7개의 층으로 적층될 수 있다.
그러나, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 특별히 한정되는 것은 아니다. 예를 들어, 상기 GSL 및/또는 SSL은 각각 2개의 층으로 형성될 수 있다. 또한, 상기 워드 라인은 4개, 8개 혹은 16개의 층으로 형성될 수 있다. 상기 워드 라인은 16개 이상의 층으로, 예를 들면 2 x n개 층으로(n은 8 이상의 정수) 형성될 수도 있다.
도 2 및 도 3을 참조하면, 몰드 구조물(105)을 관통하여 기판(100) 상면을 노출시키는 채널 홀들(110)을 형성할 수 있다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102g) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 채널 홀들(110)을 형성할 수 있다.
상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다. 채널 홀(110) 형성 후 상기 하드 마스크는 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 2에 도시된 바와 같이, 상기 제3 방향을 따라 복수의 채널 홀들(110)이 형성되어 채널 홀 열(column)이 형성될 수 있다. 또한, 상기 제2 방향을 따라, 복수의 상기 채널 홀 열들이 형성될 수 있다.
상기 채널 홀 열들은 상기 제2 방향 및/또는 상기 제3 방향을 따라 채널 홀들(110)이 지그-재그(zig-zag) 형태로 배치되도록 형성될 수 있다. 이에 따라, 기판(100)의 단위 면적당 형성되는 채널 홀(110)의 밀집도를 증가시킬 수 있다.
소정의 개수의 상기 채널 홀 열들이 하나의 채널 홀 그룹을 형성할 수 있다. 예를 들면, 도 2에 도시된 4개의 채널 홀 열들이 하나의 상기 채널 홀 그룹을 정의할 수 있다. 도 2에서는 하나의 상기 채널 홀 그룹만이 도시되었으나, 상기 제2 방향을 따라 복수의 상기 채널 홀 그룹들이 형성될 수 있다.
도 4를 참조하면, 채널 홀들(110)의 측벽 및 저면들과 최상층의 층간 절연막(102g) 상면을 따라 유전막(115)을 형성할 수 있다.
예를 들면, 유전막(115)은 구체적으로 도시하지는 않았으나, 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다.
상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예를 들어, 유전막(115)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정, 원자층 증착(Atomic Layer Deposition: ALD 공정) 등을 통해 형성될 수 있다.
도 5를 참조하면, 유전막(115)을 부분적으로 제거하여 유전막 구조물(120)을 형성할 수 있다.
예를 들면, 에치-백(etch-back) 공정을 통해 유전막(115)의 상부 및 저부를 부분적으로 제거할 수 있다. 이에 따라, 유전막(115)의 최상층의 층간 절연막(102g) 상기 상면 및 기판(100)의 상기 상면 상에 형성된 부분들이 실질적으로 제거되어 유전막 구조물(120)이 형성될 수 있다.
유전막 구조물(120)은 채널 홀(110) 내부에 형성될 수 있다. 예를 들면, 유전막 구조물(120)은 채널 홀(110)의 측벽 상에 형성되며, 실질적으로 스트로우(straw) 형상 또는 실린더 쉘(shell) 형상을 가질 수 있다. 유전막 구조물(120)이 형성됨에 따라 기판(100)의 상기 상면이 다시 노출될 수 있다.
도 6을 참조하면, 최상층의 층간 절연막(102g) 및 유전막 구조물(120)의 표면들, 및 기판(100)의 상기 상면을 따라 채널막(125)을 형성하고, 채널막(125) 상에 채널 홀(110) 나머지 부분을 채우는 제1 매립막(127)을 형성할 수 있다.
예시적인 실시예들에 따르면, 채널막(125)은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있다. 제1 매립막(127)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함하도록 형성될 수 있다. 채널막(125) 및 제1 매립막(127)은 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다.
일 실시예에 따르면, 채널막(125)은 채널 홀(110) 내부를 완전히 채우도록 형성될 수도 있다. 이 경우, 제1 매립막(127)의 형성은 생략될 수 있다.
도 7을 참조하면, 최상층의 층간 절연막(102g)이 노출될 때까지 제1 매립막(127) 및 채널막(125)을 평탄화하여 유전막 구조물(120)의 측벽으로부터 순차적으로 적층되어 채널 홀(110) 내부를 채우는 채널(130) 및 제1 매립 패턴(135)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 및/또는 에치-백 공정을 포함할 수 있다.
채널(130)은 실질적으로 컵 형상을 가지며, 채널 홀(110)에 의해 노출된 기판(100)의 상기 상면과 접촉될 수 있다. 제1 매립 패턴(135)은 실질적으로 필라(pillar) 혹은 속이 찬 원기둥 형상을 가질 수 있다. 일 실시예에 있어서, 채널막(125)이 채널 홀(110) 내부를 완전히 채우도록 형성되는 경우, 제1 매립 패턴(135)의 형성은 생략되며, 채널(130)은 실질적으로 필라(pillar) 혹은 속이 찬 원기둥 형상을 가질 수 있다.
한편, 채널 홀(110) 마다 채널(130)이 형성됨에 따라, 상술한 채널 홀 열의 배열 형태에 대응되는 채널 열이 형성될 수 있다. 또한, 예를 들면 4개의 채널 열이 하나의 채널 그룹을 형성할 수 있다.
일 실시예에 있어서, 유전막 구조물(120) 및 채널(130)을 형성하기 전에 채널 홀(110) 저부를 채우는 반도체 패턴(도시되지 않음)을 더 형성할 수도 있다. 예를 들면, 상기 반도체 패턴은 기판(100) 상면을 씨드로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성될 수 있다. 상기 반도체 패턴은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
도 8을 참조하면, 채널 홀(110) 상부를 채우는 패드(140)를 형성할 수 있다.
예를 들면, 도 8에 도시된 바와 같이, 유전막 구조물(120), 채널(130) 및 제1 매립 패턴(135)의 상부를 에치-백 공정을 통해 제거하여 리세스(137)를 형성한다. 이후, 리세스(137)를 채우는 패드막을 제1 매립 패턴(135), 채널(130), 유전막 구조물(120) 및 최상층의 층간 절연막(102g) 상에 형성하고, 최상층의 층간 절연막(102g의 상면이 노출될 때까지 상기 패드막의 상부를 예를 들면, CMP 공정을 통해 평탄화하여 패드(140)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다.
도 9 및 도 10을 참조하면, 몰드 구조물(105)을 부분적으로 식각하여 개구부(150)를 형성할 수 있다.
예를 들면, 패드들(140)을 커버하며 상기 제2 방향으로 인접하는 일부 상기 채널 열들 사이의 최상층의 층간 절연막(102g)을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 식각하여 개구부(150)를 형성할 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성될 수 있다. 또한 상기 하드 마스크는 개구부(150) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
개구부(150)는 상기 제1 방향을 따라 몰드 구조물(105)을 관통하여 기판(100) 상면을 노출시킬 수 있다. 또한, 개구부(150)는 상기 제3 방향을 따라 연장되며, 복수의 개구부들(150)이 상기 제2 방향을 따라 형성될 수 있다.
개구부(150)는 게이트 라인 컷(cut) 영역으로 제공될 수 있다. 제2 방향을 따라 이웃하는 개구부들(150)에 의해 상기 채널 그룹이 정의될 수 있다. 일 실시예에 있어서, 소정의 개수, 예를 들면 4개의 상기 채널 열들이 이웃하는 개구부들(150)에 의해 그룹화될 수 있다.
한편, 개구부들(150)이 형성됨에 따라, 층간 절연막들(102) 및 희생막들(104)은 각각 층간 절연 패턴들(106, 예를 들면, 106a 내지 106g) 및 희생 패턴들(108, 예를 들면, 108a 내지 108f)로 변환될 수 있다. 층간 절연 패턴(106) 및 희생 패턴(108)은 상기 채널 그룹을 감싸며 연장하는 라인 형상 또는 플레이트 형상을 가질 수 있다.
도 11을 참조하면, 개구부(150)에 의해 측벽이 노출된 희생 패턴들(108)을 제거할 수 있다. 희생 패턴들(108)이 제거되면, 각 층의 층간 절연 패턴들(106) 사이에 갭(gap)(160)이 형성되며, 갭(160)에 의해 유전막 구조물(120)의 외측벽이 일부 노출될 수 있다.
상술한 바와 같이, 희생 패턴(108) 및 층간 절연 패턴(106)은 각각 질화물 계열 물질 및 산화물 계열 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 희생 패턴(108) 및 층간 절연 패턴(106)은 각각 실리콘 질화물(Si3N4) 및 실리콘 산화물(SiO2)을 포함할 수 있다.
이에 따라, 희생 패턴(108)은 상술한 예시적인 실시예들에 따른 질화막 식각 조성물을 사용한 습식 식각 공정을 통해 제거될 수 있다.
상기 질화막 식각 조성물은 인산, 실리콘-불소(Si-F) 화합물, 술포닐이미드계 흡착 방지제, 고분자계 흡착 방지제 및 여분의 물을 포함할 수 있다. 예를 들어, 상기 질화막 식각 조성물은, 80 중량% 내지 90 중량%의 인산, 0.01 중량% 내지 0.2 중량%의 실리콘-불소(Si-F) 화합물, 0.001 중량% 내지 0.05 중량%의 술포닐이미드계 흡착 방지제, 0.001 중량% 내지 0.2 중량%의 고분자계 흡착 방지제 및 여분의 물을 포함할 수 있다.
상기 질화막 식각 조성물에 의해 희생 패턴(108)은 층간 절연 패턴(106)에 대해 적어도 약 200의 식각 선택비를 가지고 식각되어 제거될 수 있으며, 바람직하게, 약 400 이상의 식각 선택비로 제거될 수 있다.
도 10에 도시된 바와 같이 층간 절연 패턴(106) 및 희생 패턴(108)이 교대로 반복 적층되거나, 3차원으로 적층되는 경우에는 식각액이 질화물에 대한 소정의 식각 선택비를 갖는다고 하더라도, 층간 절연 패턴(108)이 손상될 수 있다. 이 경우, 후속 공정에 의해 갭(160) 내부에 게이트 라인을 형성 시, 인접하는 층들에 형성된 상기 게이트 라인들이 완전히 분리되지 않아 반도체 장치의 동작 신뢰성을 저하시킬 수 있다.
또한, 층간 절연 패턴(106)이 소량이라도 상기 습식 식각 공정에 의해 식각되는 경우, 예를 들면 실리콘 산화물을 포함하는 식각 부산물이 기판(100) 또는 다른 구조물에 흡착되는 문제가 발생할 수 있다. 또한, 상기 습식 식각 공정으로부터 발생되는 각종 실리콘 부산물이 재흡착될 수 있다.
그러나, 상기 질화막 식각 조성물의 경우, 상기 실리콘-불소 화합물에 의해 실리콘 질화물을 포함하는 희생 패턴(108)에 대한 높은 식각 선택비를 확보할 수 있다. 또한, 상기 흡착 방지제들의 상호작용에 의해 식각 공정으로부터 발생되는 상기 실리콘 부산물의 재흡착을 방지하면서 제거할 수 있다. 예를 들면, 상기 흡착 방지제들에 의해 개구부(150)의 측벽이 표면 처리되어 상기 실리콘 부산물의 재흡착이 억제될 수 있다.
따라서, 고 식각 선택비로 상기 희생 패턴들(108)을 제거할 수 있다.
도 12를 참조하면, 갭들(160)을 채우는 게이트 전극막(165)을 형성할 수 있다.
예시적인 실시예들에 따르면, 노출된 유전막 구조물(120)의 상기 외측벽들, 층간 절연 패턴들(106)의 표면들, 노출된 기판(100)의 상면 및 패드(140)의 상면을 따라 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 갭들(160)을 완전히 채우며, 제2 개구부(150)를 부분적으로 채우도록 형성될 수 있다.
게이트 전극막(165)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(165)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항 및 일함수가 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(165)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 게이트 전극막(165)은 CVD 공정, PECVD 공정, ALD 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 또는 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다.
일 실시예에 있어서, 게이트 전극막(165)을 형성하기 전에 갭들(160)의 내벽들 및 층간 절연 패턴들(106)의 상기 표면들을 따라, 예를 들면 실리콘 산화물 혹은 금속 산화물을 사용하여 인터페이스 막(도시되지 않음)을 더 형성할 수 있다.
도 13을 참조하면, 게이트 전극막(165)을 부분적으로 제거하여 각 층의 갭(160) 내부에 게이트 라인(170, 예를 들면 170a 내지 170f)을 형성할 수 있다.
예를 들면, 게이트 전극막(165)의 상부를 예를 들면, CMP 공정을 통해 최상층의 층간 절연막 패턴(106g)이 노출될 때까지 평탄화할 수 있다. 이후, 개구부(150) 내부 및 기판(100)의 상기 상면 상에 형성된 게이트 전극막(165) 부분을 식각함으로써 게이트 라인들(170)을 형성할 수 있다. 게이트 전극막(165)은 예를 들면, 과산화수소(H2O2)를 포함하는 습식 식각 공정을 통해 부분적으로 식각될 수 있다.
게이트 라인들(170)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(170a)은 상기 GSL로 제공될 수 있다. 상기 GSL 상부의 4층의 게이트 라인들(170b, 170c, 170d, 170e)은 상기 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 최상층의 게이트 라인(170f)은 상기 SSL로 제공될 수 있다. 그러나, 상기 GSL, 워드 라인 및 SSL의 개수가 특별히 한정되는 것은 아니며, 상기 수직형 메모리 장치의 회로 설계 및 집적도에 따라 변화될 수 있다.
각 층의 게이트 라인(170)은 유전막 구조물(120) 및 채널(130)을 감싸며 상기 제3 방향으로 연장되도록 형성될 수 있다. 또한, 각 층의 게이트 라인(170)은, 소정의 개수의 상기 채널 열들, 예를 들면 4개의 채널 열들을 포함하는 상기 채널 그룹을 감싸며 연장될 수 있다. 따라서, 상기 채널 그룹을 감싸고 상기 제3 방향으로 연장하며, 상기 제1 방향으로 적층된 게이트 라인들(170)에 의해 게이트 라인 구조체가 정의될 수 있다.
도 14를 참조하면, 개구부(150)에 의해 노출된 기판(100) 상부에 불순물 영역(101)을 형성하고, 개구부(150)를 채우는 제2 매립 패턴(175)을 형성할 수 있다.
예를 들면, 패드(140) 상면을 커버하는 이온 주입 마스크(도시되지 않음)를 형성하고 상기 이온 주입 마스크를 이용하여 예를 들면, 인(P) 또는 비소(As)와 같은 n형 불순물을 주입함으로써 불순물 영역(101)을 형성할 수 있다.
불순물 영역(101)은 예를 들면, 상기 제3 방향으로 연장되며 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. 일 실시예에 있어서, 불순물 영역(101) 상에, 니켈 실리사이드 패턴 또는 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴(도시되지 않음)을 더 형성할 수도 있다. 이에 따라, 불순물 영역(101)과 예를 들면, CSL 콘택(도시되지 않음) 사이의 저항을 감소시킬 수 있다.
이후, 기판(100), 최상층의 층간 절연막 패턴(106g) 및 패드(140) 상에 개구부(150)를 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(106g)이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화 함으로써 제2 매립 패턴(175)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 형성될 수 있다.
도 15를 참조하면, 최상층의 층간 절연 패턴(106g), 제2 매립 패턴(175) 및 패드(140) 상에 상부 절연막(180)을 형성할 수 있다. 상부 절연막(180) 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(180)을 관통하여 패드(140)와 접촉하는 비트 라인 콘택(185)을 형성할 수 있다. 이어서, 비트 라인 콘택(185)과 전기적으로 연결되는 비트 라인(190)을 상부 절연막(180) 상에 형성할 수 있다. 비트 라인 콘택(185) 및 비트 라인(190)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 PVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
비트 라인 콘택(185)은 패드(140)와 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있다. 또한, 비트 라인(190)은 예를 들면, 상기 제2 방향으로 연장하며, 복수의 패드들(140)과 전기적으로 연결되며 연장될 수 있다. 또한, 복수의 비트 라인들(190) 상기 제3 방향으로 배열될 수 있다.
이하에서는, 구체적인 실험예를 통해 예시적인 실시예들에 따른 질화막 식각 조성물의 식각 특성에 대해 설명한다.
실험예
아래의 표 1에 따라, 인산, 실리콘-불소 화합물, 술포닐이미드 흡착방지제, 고분자 흡착방지제 및 물을 조합하여 식각 조성물들을 준비하였다. 물의 함량은 100중량%의 여분에 해당한다. 술포닐이미드계 흡착 방지제로는 아래의 화학식 1의 화합물을 사용하였으며, 화학식 1에서, R1은 Li, R2, R3, R4, R5, R6 및 R7은 각각 F를 나타낸다.
<화학식 1>
Figure 112016084587081-pat00005
고분자계 흡착 방지제로는, 아래의 화학식 2의 화합물을 사용하였으며, 화학식 2에서, R1은 -O-, R2은 히드록시기를 나타내며, 수평균 분자량은 약 500이었다.
<화학식 2>
Figure 112016084587081-pat00006
[표 1]
Figure 112016084587081-pat00007
각 조성물들을 사용하여 실리콘 질화막(Si3N4) 및 열산화막(SiO2)에 대한 식각속도(Å/min)를 160 oC에서 측정하고, 이에 따라 산화막 대비 질화막의 식각 선택비를 계산하였다. 또한, 식각 공정 후 식각 부산물의 재흡착 발생여부를 관찰하였다.
실험 결과는 아래의 표 2에 나타낸다.
[표 2]
Figure 112016084587081-pat00008
표 2를 참조하면, 흡착방지제를 포함하지 않는 비교예 1 내지 비교예 8의 조성물들의 경우, 식각 부산물의 재흡착 현상이 관찰된 반면, 흡착방지제를 포함시킨 실시예 1 내지 16의 조성물들의 경우, 식각 부산물의 재흡착이 관찰되지 않았다.
또한, 실시예 5 내지 16과 같이, 상기 실리콘-불소 화합물로서 AHFS를 사용한 경우, 질화막에 대하여 높은 식각 속도 및 400 이상의 식각 선택비가 획득되었음을 확인할 수 있다.
상기 실험예를 통해, 상기 식각 조성물 내에 상기 실리콘 화합물 및 상기 흡착 방지제가 함께 첨가됨으로써 질화막에 대한 식각 속도가 향상되고, 산화막이 보호되어 식각 선택비가 향상됨을 확인할 수 있다. 또한, 식각 부산물이 감소되며, 상기 식각 대상물의 재흡착이 차단됨을 확인할 수 있다.
본 발명에 실시예들에 따른 질화막 식각액 조성물을 사용하여, 식각 부산물의 흡착 및 산화막의 손상없이 실질적으로 질화막만을 선택적으로 제거할 수 있다. 따라서, 상기 질화막 식각액 조성물을 사용하여 고집적도 및 미세 임계치수를 갖는 수직형 메모리 장치 제조 공정에 있어서, 실리콘 질화물을 포함하는 희생막을 효과적으로 제거할 수 있다. 또한, 상기 식각액 조성물은 질화막 식각이 필요한 다양한 반도체 장치의 제조 공정에 활용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 불순물 영역
102: 층간 절연막 104: 희생막
106: 층간 절연 패턴 108: 희생 패턴
105: 몰드 구조물 110: 채널 홀
115: 유전막 120: 유전막 구조물
125: 채널막 127: 제1 매립막
130: 채널 135: 제1 매립막 패턴
137: 리세스 140: 패드
150: 개구부 160: 갭
165: 게이트 전극막 170: 게이트 라인
175: 제2 매립막 패턴 180: 상부 절연막
185: 비트 라인 콘택 190: 비트 라인

Claims (8)

  1. 인산;
    실리콘-불소 결합(Si-F 결합)을 포함하는 실리콘-불소 화합물;
    아래의 화학식 1로 나타내지는 술포닐이미드계 흡착 방지제;
    아래의 화학식 2로 나타내지며, 수평균 분자량이 100 내지 10,000인 고분자계 흡착 방지제; 및
    물을 포함하는 질화막 식각 조성물.
    <화학식 1>
    Figure 112016118590713-pat00009

    (화학식 1에서, R1은 Li, Na 또는 탄소수 1 내지 3의 알킬기를 나타내며, R2, R3 및 R4는 각각 독립적으로, F, Cl 또는 탄소수 1 내지 10의 알킬기를 나타내며, R5, R6 및 R7은 각각 독립적으로, F, Br 또는 탄소수 1 내지 10의 알킬기를 나타낸다.)
    <화학식 2>
    Figure 112016118590713-pat00010

    (화학식 2에서, R1은 -O- 또는 -S-를 나타내며, R2는 F, Cl 또는 히드록시기를 나타내고, n은 자연수를 나타낸다.)
  2. 제1항에 있어서, 80 중량% 내지 90 중량%의 인산, 0.01 중량% 내지 0.2 중량%의 상기 실리콘-불소(Si-F) 화합물, 0.001 중량% 내지 0.05 중량%의 상기 술포닐이미드계 흡착 방지제, 0.001 중량% 내지 0.2 중량%의 상기 고분자계 흡착 방지제 및 여분의 물을 포함하는 것을 특징으로 하는 질화막 식각 조성물.
  3. 제2항에 있어서, 상기 화학식 1에서, R1은 Li을 나타내고, R2, R3, R4, R5, R6 및 R7은 각각 F를 나타내는 것을 특징으로 하는 질화막 식각 조성물.
  4. 제2항에 있어서, 상기 화학식 2에서, R1은 -O-를 나타내고, R2는 히드록시기를 나타내는 것을 특징으로 하는 질화막 식각 조성물.
  5. 제2항에 있어서, 상기 실리콘-불소 화합물은 암모늄 헥사플루오로실리케이트(ammonium hexafluorosilicate: AHFS), 암모늄 플루오로실리케이트(ammonium fluorosilicate: AFS) 및 소듐 플루오로실리케이트(sodium fluorosilicate: SFS)로 구성된 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 질화막 식각 조성물.
  6. 제2항에 있어서, 상기 실리콘-불소 화합물은 AHFS를 포함하는 것을 특징으로 하는 질화막 식각 조성물.
  7. 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 관통하는 복수의 채널들을 형성하는 단계;
    인접하는 일부의 상기 채널들 사이의 상기 층간 절연막들 및 상기 희생막들 부분을 식각하여 개구부를 형성하는 단계;
    인산, 실리콘-불소 결합(Si-F 결합)을 포함하는 실리콘-불소 화합물, 아래의 화학식 1로 나타내지는 술포닐이미드계 흡착 방지제, 아래의 화학식 2로 나타내지며, 수평균 분자량이 100 내지 10,000인 고분자계 흡착 방지제 및 물을 포함하는 질화막 식각 조성물을 사용하여 상기 개구부에 의해 노출된 상기 희생막들을 제거하는 단계; 및
    상기 희생막들이 제거된 공간 각각에 게이트 라인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
    <화학식 1>
    Figure 112016118590713-pat00011

    (화학식 1에서, R1은 Li, Na 또는 탄소수 1 내지 3의 알킬기를 나타내며, R2, R3 및 R4는 각각 독립적으로, F, Cl 또는 탄소수 1 내지 10의 알킬기를 나타내며, R5, R6 및 R7은 각각 독립적으로, F, Br 또는 탄소수 1 내지 10의 알킬기를 나타낸다.)
    <화학식 2>
    Figure 112016118590713-pat00012

    (화학식 2에서, R1은 -O- 또는 -S-를 나타내며, R2는 F, Cl 또는 히드록시기를 나타내고, n은 자연수를 나타낸다.)
  8. 제7항에 있어서, 상기 질화막 식각 조성물은 80 중량% 내지 90 중량%의 인산, 0.01 중량% 내지 0.2 중량%의 상기 실리콘-불소(Si-F) 화합물, 0.001 중량% 내지 0.05 중량%의 상기 술포닐이미드계 흡착 방지제, 0.001 중량% 내지 0.2 중량%의 상기 고분자계 흡착 방지제 및 여분의 물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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