KR101712255B1 - 박형 웨이퍼 크랙을 막기 위한 구조물 및 방법 - Google Patents

박형 웨이퍼 크랙을 막기 위한 구조물 및 방법 Download PDF

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Abstract

반도체 구조물 및 제조 방법이 제공된다. 집적 회로 다이와 같은 디바이스가 또 다른 다이, 패키징 기판, 인터포저 등과 같은 기판 상에 실장되고, 스크라이브 라인을 따라 기판에 리세스가 형성된다. 하나 이상의 몰딩 컴파운드 층들이 리세스에 그리고 인접한 다이들 사이에 형성된다. 리세스 내의 몰딩 컴파운드를 노출시키도록 후면 박형화 프로세스가 수행될 수 있다. 리세스 내의 몰딩 컴파운드 층에서 개별화 프로세스가 수행된다. 실시예에서, 제1 몰딩 컴파운드 층이 리세스에 형성되고, 제2 몰딩 컴파운드가 제1 몰딩 컴파운드 층 위에 그리고 인접한 다이들 사이에 형성된다. 디바이스는 리세스를 형성하기 전이나 후에 기판 상에 배치될 수 있다.

Description

박형 웨이퍼 크랙을 막기 위한 구조물 및 접근{STRUCTURE AND APPROACH TO PREVENT THIN WAFER CRACK}
우선권 주장 및 상호 참조
본 출원은, 2014년 1월 28일 출원되고 발명의 명칭이 "Structure and Approach To Prevent Thin Wafer Crack"인 미국 가출원 번호 제61/932,498호의 우선권을 주장한다.
반도체 디바이스 형성 프로세스에 있어서, 디바이스 다이들이 웨이퍼에 본딩될 수 있다. 통상적으로, 웨이퍼에 다이들의 본딩 후에, 디바이스 다이들 및 웨이퍼를 봉지하도록(encapsulate) 몰딩 컴파운드가 도포된다. 몰딩 컴파운드가 도포된 후에, 웨이퍼 및 디바이스 다이들을 패키지들로 쏘잉(sawing)하도록 다이 쏘잉이 수행되며, 패키지들 각각은 웨이퍼에서의 디바이스 다이들 중의 하나와 칩들 중의 하나를 포함할 수 있다. 다이 쏘잉은 통상적으로 블레이드를 사용하여 수행되며, 이는 웨이퍼의 스크라이브 라인을 통해 컷팅한다.
칩 온 웨이퍼(chip on wafer) 어셈블리 동안 웨이퍼 몰딩 프로세스는 몰딩 컴파운드 수축 그리고 예를 들어 실리콘 기판과 몰딩 컴파운드 사이의 열팽창 계수(CTE; coefficient of thermal expansion) 미스매치를 유도할 수 있으며, 그 결과 받아들일 수 없는 웨이퍼 레벨 왜곡(warpage)을 일으킬 수 있다. 웨이퍼 왜곡은 어셈블리 내의 TSV(through substrate vias) 및 로우 k 유전체에 손상을 야기할 수 있다. 형성 프로세스 동안 유도된 응력으로 인해 몰딩된 웨이퍼 상의 얇은 실리콘 크랙을 갖기 쉽다. 또한, 기판 및 몰딩 컴파운드의 혼합 재료 구조물에 대해 다이 쏘잉을 수행하는 것이 어렵다.
반도체 구조물 및 제조 방법이 제공된다. 집적 회로 다이와 같은 디바이스가 또 다른 다이, 패키징 기판, 인터포저 등과 같은 기판 상에 실장되고, 스크라이브 라인을 따라 기판에 리세스가 형성된다. 하나 이상의 몰딩 컴파운드 층들이 리세스에 그리고 인접한 다이들 사이에 형성된다. 리세스 내의 몰딩 컴파운드를 노출시키도록 후면 박형화 프로세스가 수행될 수 있다. 리세스 내의 몰딩 컴파운드 층에서 개별화 프로세스가 수행된다. 실시예에서, 제1 몰딩 컴파운드 층이 리세스에 형성되고, 제2 몰딩 컴파운드가 제1 몰딩 컴파운드 층 위에 그리고 인접한 다이들 사이에 형성된다. 디바이스는 리세스를 형성하기 전이나 후에 기판 상에 배치될 수 있다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 예시된 특징부들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 도 7은 일부 실시예에 따라 반도체 디바이스를 형성하는 다양한 중간 단계들을 예시한다.
도 8 및 도 9는 일부 실시예에 따라 반도체 디바이스를 형성하는 다양한 중간 단계들을 예시한다.
도 10 및 도 11은 일부 실시예에 따라 반도체 디바이스를 형성하는 다양한 중간 단계들을 예시한다.
도 12는 일부 실시예에 따라 개별화(singulation) 전의 웨이퍼의 평면도이다.
도 13 및 도 14는 일부 실시예에 따라 반도체 디바이스를 형성하는 다양한 중간 단계들을 예시한다.
도 15a 내지 도 18b는 일부 실시예에 따라 또다른 기판 상에 실장된 복수의 기판을 갖는 다양한 실시예를 예시한다.
도 19 및 도 20은 일부 실시예에 따라 반도체 디바이스를 형성하는 다양한 중간 단계들을 예시한다.
도 21은 일부 실시예에 따라 반도체 패키지를 형성하는 방법을 예시한 흐름도이다.
다음의 개시는 제공하는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에도 사용시 또는 동작시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나, 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 그에 따라 마찬가지로 해석될 수 있다.
여기에서 설명되는 실시예는 특정 상황으로, 즉 칩 온 웨이퍼(CoW; chip on wafer) 구조물을 다이싱함으로써 3차원 집적 회로(3DIC; three-dimensional integrated circuit) 패키지 구조물을 형성하는 것에 대해 기재된다. 예를 들어, 집적 회로가 그 위에 형성되어 있는 프로세싱된 웨이퍼(processed wafer)와 같은 기판 상에 복수의 다이들이 배치된다. 기판은 적층형 집적 회로, 예를 들어 3DIC 구조물을 제공하도록 개별화된다. 그러나, 이들 실시예는 단지 설명을 위한 목적으로만 제공된 것이며, 본 개시의 양상이 다른 실시예에 사용될 수 있다. 예를 들어, 여기에 개시된 바와 같은 실시예는 패키징 기판, 인터포저 등과 같은 다른 유형의 기판과 함께 이용될 수 있다. 또한, 여기에 기재된 프로세스는 단순화되고 단지 예시적인 것이며, 청구항의 범위 또는 실시예를 한정하지 않고, 이들 예는 실시예의 설명 및 이해를 위해 제시된다.
도 1 내지 도 7은 일부 실시예에 따라 반도체 디바이스의 제조에 있어서의 다양한 중간 단계들의 단면도를 예시한다. 먼저 도 1을 참조하면, 제2 기판(104) 상에 실장된 복수의 제1 기판(1021 및 1022)(제1 기판(102)으로 총칭됨)이 도시되어 있다. 제1 기판(102)은 그 위에 전기 회로를 갖는 하나 이상의 집적 회로 다이를 나타낼 수 있다. 예를 들어, 제1 기판(102)은 각각 벌크 실리콘, 도핑 또는 미도핑 또는 SOI(semiconductor-on-insulator) 기판 등과 같은 임의의 적합한 기판을 포함할 수 있다. 제1 기판(102) 상에 포함된 전기 회로는 특정 응용에 적합한 임의의 유형의 회로일 수 있다. 예를 들어, 전기 회로는 하나 이상의 기능을 수행하도록 상호접속된 트랜지스터, 커패시터, 저항, 다이오드, 포토 다이오드, 퓨즈 등과 같은 다양한 N 타입 금속-산화물-반도체(NMOS) 및/또는 P 타입 금속-산화물-반도체(PMOS) 디바이스를 포함할 수 있다. 기능은 예를 들어, 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 상기 예는 일부 예시적인 실시예의 응용을 더 설명하기 위해 예시를 위한 목적으로만 제공된 것이며, 어떠한 방식으로든 본 개시를 한정하는 것을 의미하지 않는다. 주어진 응용에 대하여 적합한 바에 따라 다른 회로가 사용될 수 있다. 또한, 제1 기판(102)은 유사하거나 상이한 회로를 포함할 수 있다
제1 기판(102)은 그 위에 형성된 전기 회로에 외부 전기적 접속을 제공하기 위한 제1 전기적 컨택(106)을 더 포함한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 제1 기판(102)이 많은 다른 특징부들을 포함할 수 있다는 것을 알 수 있을 것이다. 예를 들어, 제1 기판(102)은 다양한 금속화 층/유전체 층, 비아, 컨택, 쓰루-기판 비아, 패시베이션 층, 포스트 패시베이션 상호접속, 라이너, 접착/배리어 층, 재배선 층, 언더 범프 금속화 층, 및/또는 기타를 포함할 수 있다. 상기 설명된 구조물을 형성하는데 임의의 적합한 프로세스가 사용될 수 있고, 여기에서는 더 상세하게 설명되지 않을 것이다.
일부 실시예에서, 제2 기판(104)은 제1 기판(102)에 대하여 기재된 바와 유사한 재료 및/또는 디바이스를 포함할 수 있다. 예를 들어, 제2 기판(104)은 복수의 다이(도 1에서 다이(1041-1042)로 표시됨)를 갖는 프로세싱된 웨이퍼를 포함할 수 있다. 도 1은 설명을 위한 목적으로 스크라이브 라인(124)에 의해 분리된 2개의 다이(1041-1042)를 예시하고, 다른 실시예는 임의의 수의 다이를 가질 수 있다. 일부 실시예에서, 제1 기판(102) 및 제2 기판(104)은 동일하거나 상이한 기능을 갖는 다이들을 나타낼 수 있다. 예를 들어, 일부 실시예에서, 제1 기판(102)은 메모리 다이일 수 있고. 제2 기판(104)은 로직 다이일 수 있다. 다른 실시예에서, 제2 기판(104)은 다른 구조를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제2 기판(104)은 인터포저, 패키징 기판, 또는 그 위에 제1 기판(102)이 실장되는 기타 유형의 기판을 포함할 수 있고, 그 위에 형성된 능동 반도체 디바이스를 포함하거나 또는 포함하지 않을 수 있다.
일부 실시예에서, 제2 기판(104)은 다이(1041-1042)의 상부 표면 근방에 배치된 재배선 층(108)을 포함한다. 재배선 층(108)은 전도성 라인(도시되지 않음) 및 그 안에 배치된 비아(도시되지 않음)를 갖는 절연 재료(112)를 포함한다. 제2 전기적 컨택(114)은 제2 기판(104) 상에 형성된 전기적 회로에 전기적 접속을 제공한다.
제2 전기적 컨택(114)은 쓰루 비아(116)에 전기적 접속을 더 제공할 수 있다. 일반적으로, 쓰루 비아(116)는 기판의 일면으로부터 기판의 다른 면으로의 전기적 접속이 이루어질 수 있게 한다. 예를 들어, 아래에 더 상세하게 설명된 바와 같이, 쓰루 비아(116)는 제2 기판(104)의 제1 면 상의 제1 기판(102)과, 제2 기판(104)의 반대 면에 접속될 수 있는 또다른 기판(도시되지 않음) 사이에 전기적 접속을 제공할 수 있다. 쓰루 비아는 또한, 제2 기판(104)의 제1 면 상에 형성된 전기적 회로와, 제2 기판(104)의 반대의 제2 면에 접속된 디바이스 사이에 전기적 접속을 제공할 수 있다.
제1 기판(102) 상의 제1 전기적 컨택(106)은 전기적 접속(120)에 의해 제2 전기적 컨택(114)에 전기적으로 연결될 수 있다. 전기적 접속(120)은 직접 금속-금속 본딩, 유전체-유전체 본딩, 하이브리드 본딩 등과 같은 임의의 적합한 방법에 의해 형성될 수 있다. 도 1에 예시된 바와 같은 일부 실시예에서, 전기적 접속(120)은 금속 범프를 포함한다. 일부 실시예에서, 금속 범프는 솔더를 포함할 수 있고, 마이크로범프를 포함할 수 있다. 범프는 다른 재료를 포함할 수 있다.
제1 전기적 컨택(106) 및/또는 제2 전기적 컨택(114)은, 니켈, 금, 플래티늄, 팔라듐, 구리, 및 이들 합금을 포함하여 그리고 "ENIG"(electroless nickel immersion gold), "ENEPIG"(electroless nickel electroless palladium immersion gold) 등과 같은 처리를 포함하여, 접착력을 증가시키고 확산 배리어를 제공하고 산화를 방지하고 납땜성을 증가시키도록 다양한 도금 처리를 받을 수 있다.
선택적인 언더필(underfill) 재료(122)가 제1 기판(102)과 제2 기판(104) 사이의 공간에 주입되거나 달리 형성될 수 있다. 언더핑 재료(122)는 예를 들어, 제1 기판(102)과 제2 기판(104) 사이에 디스펜싱된 다음, 굳어지도록 경화되는 액상 에폭시를 포함한다. 언더필 재료(122)는 무엇보다도, 전기적 접속(120)에 크랙이 형성되는 것을 막도록 사용되며, 크랙은 통상적으로 열 응력에 의해 야기된다.
대안으로서, 전기적 접속(120) 내에 크랙이 발생하는 것을 막는 것을 돕기 위해, 변형가능한 겔(gel) 또는 실리콘 고무가 제1 기판(102)과 제2 기판(104) 사이에 형성될 수 있다. 이 겔 또는 실리콘 고무는 제1 기판(102)과 제2 기판(104) 사이에 겔 또는 고무를 주입하거나 달리 배치시킴으로써 형성될 수 있다. 변형가능한 겔 또는 실리콘 고무는 더 큰 응력 완화를 제공할 수 있다 .
아래에 더 상세하게 설명되는 바와 같이, 제2 기판(104), 및 그에 부착된 제1 기판(102)은 봉지되고 개별화(singulated)됨으로써, 3DIC 패키지와 같은 집적 회로 패키지를 형성할 것이다. 몰딩 컴파운드의 재료 및 제2 기판의 재료와 같은 다양한 재료들 간의 CTE 차이는 제2 웨이퍼를 왜곡시킬 수 있다. 기판의 왜곡은 이어서, 쓰루 비아와 같은 기판 상의 컴포넌트, 기판 상의 다양한 층(예를 들어, 금속화 층의 로우 k 유전체 재료) 등에 손상을 입힐 수 있다. 왜곡은 또한, 왜곡에 의해 야기된 응력으로 인해 실리콘 기판과 같은 박형 기판에 크랙을 야기할 수 있다.
따라서, 아래에 더 상세하게 설명되는 바와 같이, 본 개시의 실시예는 제조 동안 제2 기판(104)의 왜곡을 감소시키는 방법을 제공한다. 예시 목적을 위해, 참조 번호 124는 스크라이브 라인을 표시하며, 제2 기판(104)은 개별화되기 위한 것이다. 도 1은 각각의 패키지가 단일의 제1 기판(102)을 포함하는 것인 실시예를 예시한다. 다른 실시예에서, 패키지는 단일 기판에 실장된 둘 이상의 제1 기판(102)을 가질 수 있다.
이제 도 2를 참조하면, 일부 실시예에 따라 스크라이브 라인(124)을 따른 리세스(220)의 형성이 도시되어 있다. 아래에 더 상세하게 설명되는 바와 같이, 몰딩 컴파운드가 제2 기판(104) 위에 그리고 리세스(220)에 형성될 것이다. 리세스(220)를 형성하고 리세스 내에 몰딩 컴파운드를 배치하는 것은 제2 기판(104) 상의 응력을 감소시키고 CTE 차이로 인한 왜곡을 감소시킨다.
리세스(220)는 예를 들어 쏘잉을 사용하여 형성될 수 있지만, 다른 기술이 리세스(220)를 만드는데 사용될 수 있다. 예를 들어, 다른 실시예에서, 레이저, 에칭 프로세스 등이 리세스(220)를 만드는데 사용될 수 있다.
일부 실시예에서, 리세스(220)는 금속화 층을 통해 그리고 아래의 기판, 예를 들어 실리콘 기판 안으로 연장한다. 실시예에서, 리세스(220)는 약 1 ㎛ 내지 약 500 ㎛의 폭 W1을 갖고, 약 1 ㎛ 내지 약 800 ㎛의 깊이 D1를 갖는다.
도 3은 일부 실시예에 따라, 환경 및 외부 오염물로부터 컴포넌트를 보호하도록 제1 기판(102) 위에 그리고 리세스(220)(도 2 참조)에 형성되는 몰딩 컴파운드(330)를 예시한다. 몰딩 컴파운드(330)는 압축 몰딩을 포함할 수 있고, 일부 실시예에서 에폭시, 고무, 또는 폴리이미드(PI)를 포함할 수 있지만, 몰딩 컴파운드(330)는 다른 재료를 포함할 수 있다. 일부 실시예에서, 몰딩 컴파운드(330)는 액상 또는 필름 유형의 재료이다. 몰딩 컴파운드(330)는 제1 기판들(102) 사이의 공간을 채우고 리세스(220)를 채운다.
몰딩 컴파운드(330)가 경화된 후에, 도 3에 예시된 바와 같이 몰딩 컴파운드(330)는 제1 기판(102)의 상부 표면을 노출시키도록 상부 그라인딩 동작에서 부분적으로 제거될 수 있다. 제1 기판(102)의 상부 표면은, 예를 들어 열 방산을 돕기 위해 노출될 수 있다. 예를 들어, 실시예에서, 제1 기판(102)의 냉각을 돕도록 히트 싱크 또는 히트 스프레더가 제1 기판(102)의 상부 표면에 부착될 수 있다.
도 4a 및 도 4b는 제2 기판(104) 안으로 연장하는 상호접속부, 예를 들어 쓰루 비아(116)를 노출시키도록 수행될 수 있는 후면 박형화 프로세스를 예시한다. 후면 박형화는 제1 기판(102)과 반대인 면에 대해 수행된다. 도 4a에 도시된 바와 같이, 박형화는, 상호접속 쓰루 비아(116)가 제2 기판(104)의 하부 표면 상에 노출될 때까지, 물리적 그라인딩, 화학적 에칭, 이들의 조합 등을 통해 수행될 수 있다. 후면 박형화 동작에 따라, 제2 기판(104)은 예를 들어 약 5 ㎛ 내지 약 500 ㎛ 사이의 두께로 박형화될 수 있다.
박형화 프로세스 후에 제2 기판(104)의 후면의 평면도인 도 4b에 도시된 바와 같이, 일부 실시예에서 박형화 프로세스는 리세스(220) 내의 몰딩 컴파운드(330)가 노출될 때까지 수행될 수 있다.
도 5는 일부 실시예에 따라, 제2 기판(104)의 후면을 따라 형성되는 전기적 접속(550)을 예시한다. 도 5에 예시된 실시예에서, 전기적 접속(550)은 컨택 패드(552) 위에 형성된 범프 또는 솔더 볼을 포함하지만, 다른 유형의 전기적 접속이 이용될 수 있다. 예를 들어, 제2 기판(104)이 회로 보드 또는 카드, 웨이퍼, 패키징 기판, 다른 인터포저 등에 실장될 때 외부 또는 시스템 접속을 형성하도록 C4 솔더 범프 또는 솔더 볼이 제2 기판(104)의 대향 또는 접속면 상에 형성될 수 있다. 솔더 볼 배치에 있어서 유연성을 제공하기 위해, 제2 기판(104)의 하부 표면은, 수평으로 이어지며 솔더 볼들을 상이한 쓰루 비아들(116)에 매핑시키는 접속을 형성하는 재배선 층("RDL", redistribution layer)을 가질 수 있다. 솔더는 납 기반의 또는 무연 솔더일 수 있고, 타겟 시스템의 마더 보드, 시스템 보드 등에 인터포저 어셈블리를 실장하도록 나중에 사용될 솔더 리플로우 프로세스에 적합하다. 컨택 패드(552)는, 니켈, 금, 플래티늄, 팔라듐, 구리, 및 이들의 합금을 포함하여 그리고 "ENIG", "ENEPIG" 등과 같은 처리를 포함하여, 접착력을 증가시키고 확산 배리어를 제공하고 산화를 막으며 납땜성을 증가시키도록 다양한 도금 처리를 받을 수 있다.
도 6에 예시된 바와 같이, 일부 실시예에 따라, 캐리어 또는 다이싱 테이프(660)와 같은 캐리어 상에 어셈블리가 실장된다. 일부 실시예에서, 캐리어 테이프(660)는 몰딩 컴파운드(330) 및 제1 기판(102)에 부착하는데 사용되는 접착 표면을 갖는다. 다른 유형의 캐리어 멤브레인이 사용될 수 있다.
그 후에, 도 7에 예시된 바와 같이, 개별 멀티다이 패키지들과 같은 개별 패키지들을 형성하도록 개별화 프로세스가 수행될 수 있다. 일부 실시예에서, 개별화 프로세스는 몰딩 컴파운드(330)를 통한 다이싱에 의해 수행된다. 상기 설명된 바와 같이, 몰딩 컴파운드(330)는 제2 기판(104)의 후면을 따라 노출된다. 개별화 프로세스 동안, 다이싱 프로세스가 리세스의 폭 W1보다 작은 폭을 사용한다면, 개별화 프로세스는 제2 기판(104) 자체를 통해 쏘잉 또는 다이싱할 필요 없이 몰딩 컴파운드(330)를 통해 수행될 수 있으며, 제2 기판(104)에의 손상 위험을 감소시킬 수 있다. 이와 같은 실시예에서, 몰딩 컴파운드(330)는 참조 번호 710으로 나타낸 바와 같이 개별화 후에 제2 기판(104)의 측벽을 따라 연장한다. 개별화 프로세스는 쏘잉, 레이징, 에칭 등에 의해 수행될 수 있다.
도 8 및 도 9는 일부 실시예에 따라 반도체 디바이스의 제조에 있어서의 다양한 중간 단계들의 단면도를 예시한다. 도 8 및 도 9에서 인용된 다양한 요소들은 도 1 내지 도 7에 관련하여 상기 설명한 바와 동일하거나 유사한 요소들을 인용할 수 있으며, 유사한 참조 번호는 유사한 요소를 지칭한다.
먼저 도 8을 참조하면, 일부 실시예에 따라 제1 기판(102)에 부착하기 전의 제2 기판(104)이 도시되어 있다. 도 8에 예시된 바와 같이, 제1 기판(102)을 제2 기판(104)에 부착하기 전에 리세스(220)가 제2 기판(104)에 형성된다. 리세스(220)는 도 2를 참조하여 상기 기재된 바와 유사한 형상을 가질 수 있고 유사한 방식으로 형성될 수 있다.
이제 도 9를 참조하면, 일부 실시예에 따라 제1 기판(102)이 제2 기판(104)에 부착된다. 그 후에, 멀티다이 패키지를 제조하도록 도 3 내지 도 7을 참조하여 상기 기재된 바와 같은 프로세스가 수행될 수 있다.
도 1 내지 도 9를 참조하여 상기 설명한 실시예는 단일 몰딩 컴파운드 층의 사용을 예시한다. 일부 실시예에서, 복수의 몰딩 컴파운드 층들이 이용될 수 있다. 예를 들어, 도 10 및 도 11은 2개의 몰딩 컴파운드 층, 예를 들어 제1 몰딩 컴파운드 층(3301) 및 제2 몰딩 컴파운드 층(3302)(몰딩 컴파운드 층(330)으로 총칭됨)이 이용되는 실시예를 예시한다. 이 예에서, 제1 몰딩 컴파운드 층(3301)은 리세스(220)(예를 들어, 도 9 참조) 내에 형성되고, 제2 몰딩 컴파운드 층(3302)은 제1 기판(102) 중 인접한 것들 사이에 형성된다. 제1 몰딩 컴파운드 층(3301)은 도 3을 참조하여 상기 설명한 바와 유사한 프로세스를 사용하여 유사한 재료로 형성될 수 있다. 예를 들어, 제2 몰딩 컴파운드 층은 제1 기판의 상부 표면이 노출되도록 평탄화될 수 있다. 도 8 및 도 9를 참조하여 상기 설명한 제2 실시예에 관련하여, 제1 몰딩 컴파운드 층(3301)은 제2 기판(104)에의 제1 기판(102)의 부착 전에 또는 후에 형성될 수 있다는 것을 유의하여야 한다. 그 후에, 도 4 내지 도 7을 참조하여 상기 설명한 바와 유사한 프로세스가 수행될 수 있다.
도 11은 개별화 프로세스가 수행된 후의 결과적인 단면도를 예시한다. 예시된 바와 같이, 제1 몰딩 컴파운드 층(3301)은 제2 기판(104)의 측벽을 따라 형성되고, 제2 몰딩 컴파운드 층(3302)은 제1 기판(102)의 측벽을 따라 형성된다. 제1 몰딩 컴파운드 층(3301) 및 제2 몰딩 컴파운드 층(3302)의 재료는 동일하거나 상이한 재료일 수 있다.
도 12는 상기 설명한 바와 같은 프로세스가 수행된 후의, 다른 실시예의 평면도를 예시한다. 상기 참조한 도 4b는, 몰딩 컴파운드 층(330)이 스크라이브 라인을 따라 노출되어 있는, 제2 기판(104)의 후면의 평면도를 예시한 것이다. 이 실시예에서는, 몰딩 컴파운드 층(330)이 웨이퍼의 둘레를 따라 연장하지 않았다.
도 12는 리세스(220)가 웨이퍼의 둘레를 따라 연장하고 몰딩 컴파운드로 채워지는 실시예를 예시한다. 이러한 실시예에서, 웨이퍼의 에지는 프로세싱 동안 몰딩 컴파운드 층(330)에 의해 보호될 수 있고, 그리하여 웨이퍼, 예를 들어 제2 기판(104)에 대한 손상을 막거나 감소시킬 수 있다.
도 13 및 도 14는 일부 실시예에 따라 반도체 디바이스의 제조에 있어서의 다양한 중간 단계들의 단면도를 예시한다. 도 13 및 도 14에서 인용된 다양한 요소들은 상기 설명한 바와 동일하거나 유사한 요소들을 인용하며, 유사한 참조 번호는 유사한 요소를 지칭한다.
먼저 도 13을 참조하면, 도 4a에서 상기 설명한 바와 같이 후면 박형화 프로세스를 수행한 후의 구조물이 도시되어 있으며, 후면 박형화 프로세스는 부분적으로 리세스(220)를 향해 수행된다. 특히, 도 13은, 도 1 내지 도 3 또는 도 8 내지 도 10을 참조하여 상기 설명한 바와 같은 프로세스가 수행되었다고 가정하며, 그 다음에 도 4를 참조하여 상기 설명한 바와 같은 후면 박형화 프로세스가 이어진다.
이와 같은 실시예에서, 제2 기판(104)의 후면 박형화 프로세스는 몰딩 컴파운드(330)가 노출되지 않도록 수행된다. 일부 실시예에서, 후면 박형화 프로세스 후에 제2 기판(330)의 두께 T1가 남는다.
그 후에, 개별 패키지를 형성하기 위해 전기적 접속(예를 들어, 전기적 접속(550))을 개별화, 형성하도록 도 5 내지 도 7을 참조하여 상기 설명한 바와 같은 프로세싱이 수행될 수 있다. 이 실시예에서의 개별화 프로세스는 몰딩 컴파운드(330) 뿐만 아니라 제2 기판(104)의 일부를 통해 개별화(예를 들어, 쏘잉)하는 것을 수반하는 반면, 도 7을 참조하여 상기 기재된 개별화 프로세스는 몰딩 컴파운드(330)를 통해 수행되는데, 후면 박형화 프로세스 후에 리세스(220) 그리고 그에 따라 몰딩 컴파운드(330)가 제2 기판(104)을 완전히 관통하여 연장하기 때문이다.
예를 들어, 도 14는 일부 실시예에 따라 도 13에 예시된 구조물에 대해 도 5 내지 도 7을 참조하여 상기 설명한 바와 같은 프로세스를 수행한 후의 결과적인 구조물을 예시한다. 도 14에 예시된 바와 같이, 개별화 후에, 제2 기판(104)의 일부는 하부 표면을 따라 남아 있다.
도 15a 및 도 15b는 일부 실시예에 따른 멀티다이 패키지를 예시한다. 상기 설명한 바와 같은 실시예는 예를 들어 도 7 및 도 11에 예시된 바와 같이 단일 제1 기판(102)이 각각의 패키지에 포함된 실시예를 예시하지만, 다른 실시예는 단일 제2 기판(104) 상에 실장된 복수의 제1 기판을 가질 수 있다. 예를 들어, 도 15a 및 도 15b는 단일 제2 기판(104) 상에 실장된 제1 기판(102A-102D)의 단면도 및 평면도를 각각 예시한다. 특히, 도 15a 및 도 15b는 복수의 제1 다이(102)(예를 들어, 제1 기판(102))를 갖는, 도 1 내지 도 9를 참조하여 상기 기재한 바와 같은 프로세스를 사용하여 형성될 수 있는 구조물을 예시한다. 도 15a 및 도 15b에 예시된 바와 같이, 단일 몰딩 컴파운드 층(330)은 제1 기판(102A-102D) 및 제2 기판(104)의 측벽을 따라 연장한다.
도 16a 및 도 16b는 도 10 및 도 11을 참조하여 상기 설명한 바와 같은 프로세스를 사용하여 단일 제2 기판(102) 상에 실장된 제1 기판(102A-102D)의 단면도 및 평면도를 각각 예시한다. 도 16a 및 도 16b에 예시된 바와 같이, 2개의 몰딩 컴파운드 층, 예를 들어 제1 몰딩 컴파운드 층(3301) 및 제2 몰딩 컴파운드 층(3302)(몰딩 컴파운드 층(330)으로 총칭됨)이 도 10 및 도 11을 참조하여 상기 설명한 바와 같이 이용된다.
도 17a 및 도 17b는 도 13 및 도 14를 참조하여 상기 설명한 바와 같은 프로세스를 사용하여 단일 제2 기판(104) 상에 실장된 제1 기판(102A-102D)의 단면도 및 평면도를 각각 예시한다. 도 17a 및 도 17b에 예시된 바와 같이, 제2 기판(104)의 일부는 도 13 및 도 14를 참조하여 상기 기재된 바와 같이 완성된 패키지의 측벽을 따라 남아있을 수 있다.
도 15a 내지 도 17b는 설명을 위한 목적으로 단일 제2 기판(104) 상에 실장된 4개의 유사한 형상 및 크기의 제1 다이(102A-102D)(예를 들어, 제1 기판(102A-102D))를 예시한다. 다른 실시예에서, 다른 수의 제1 기판(102)이 사용될 수 있고, 제2 기판(102)은 다양한 크기로 이루어질 수 있다. 예를 들어, 도 18a 및 도 18b는 제1 기판(102)의 다양한 크기 및 수를 갖는 다른 실시예의 평면도를 예시한다. 다른 실시예는 다른 구성을 이용할 수 있으며, 2개의 몰딩 컴파운드 층, 예를 들어 제1 몰딩 컴파운드 층(3301) 및 제2 몰딩 컴파운드 층(3302)(몰딩 컴파운드 층(330)으로 총칭됨)이 도 10 및 도 11을 참조하여 상기 설명된 바와 같이 이용된다.
도 19 및 도 20은 일부 실시예에 따라 제2 기판(104)의 후면을 따라 형성된 패시베이션 층을 갖는 구조물을 예시한다. 먼저 도 19를 참조하면, 박형화 프로세스 후에 제2 기판(104)의 후면을 따라 패시베이션 층(1902)을 형성한 후의, 도 4a에 예시된 바와 같은 구조물이 도시되어 있다. 도 19에 예시된 구조물은 추가의 보호를 제공하도록 패시베이션 층(1902)이 추가된, 도 5에 예시된 구조물과 유사하며, 유사한 참조 번호는 유사한 요소를 지칭한다. 도 19는 또한 상기 설명한 바와 같이 컨택 패드(552) 및 전기적 접속(550)의 형성을 예시한다.
일부 실시예에서, 패시베이션 층(1902)은 유기 또는 무기 재료의 하나 이상의 층을 포함할 수 있다. 예를 들어, 패시베이션 층(1902)은 스핀온, CVD, PECVD 등과 같이 임의의 적합한 방법에 의해 증착된, 실리콘 이산화물, USG(undoped silicon glass), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), PSG(phosphosilicate glass), PBO(polybenzoxazole), BCB(benzocyclobutene), 폴리이미드와 같은 폴리머, 이들의 화합물, 이들의 복합체, 이들의 조합 등의 하나 이상의 층으로 형성될 수 있다. 도 19에 예시된 바와 같이, 패시베이션 층(1902)은 제2 기판(104) 및 노출된 몰딩 컴파운드(330) 위로 연장한다.
도 20은 개별화 프로세스를 수행한 후의 패키지를 예시한다. 예시된 바와 같이, 패시베이션 층(1902)은 패키지의 에지를 따라 몰딩 컴파운드(330) 위로 연장한다.
상기 설명한 다양한 실시예에서 추가의 또는 상이한 구조물들이 존재할 수 있고 상이한 재료 및/또는 프로세스가 사용될 수 있다는 것을 유의하여야 한다. 예를 들어, 상이한 UBM(under-bump metallization) 구조물들이 사용될 수 있고, 상이한 패시베이션 구조물이 사용될 수 있는 등이다.
도 21은 일부 실시예에 따라 반도체 패키지를 형성하기 위한 방법의 흐름도이다. 프로세스는 단계 2102 또는 단계 2112에서 시작한다. 단계 2102에서, 하나 이상의 제1 기판이 제2 기판 상에 배치되고, 그 다음 단계 2104에서, 도 1 및 도 2를 참조하여 상기 설명한 바와 유사하게, 제1 기판이 제2 기판에 부착하는 영역들 사이에서 제2 기판이 리세싱된다.
대안으로서, 프로세스는 단계 2112에서 시작할 수 있으며, 제2 기판이 먼저 리세싱되고, 그 다음 단계 2114에서, 도 8 및 도 9를 참조하여 상기 설명한 바와 유사하게, 인접한 리세스들 사이에 하나 이상의 제1 기판이 제2 기판 상에 배치된다.
제2 기판의 리세스는, 도 4b에 예시된 바와 유사하게 인접한 다이들 사이의 스크라이브 라인을 따를 수 있고, 도 12에 예시된 바와 유사하게 웨이퍼의 둘레를 따라 연장할 수 있다.
그 후에, 단계 2120에서 몰딩 컴파운드의 하나 이상의 층이 제2 기판의 리세스에 그리고 제1 기판 중 인접한 것들 사이에 배치된다. 몰딩 컴파운드는 도 3에 예시된 바와 같은 단일 층이거나, 도 10에 예시된 바와 같이 2개 층과 같은 복수의 층일 수 있다.
단계 2122에서, 도 4a에 예시된 바와 유사하게, 제2 웨이퍼의 후면이 박형화된다. 일부 실시예에서, 리세스의 몰딩 컴파운드는 도 4a, 도 4b, 및 도 12에 예시된 바와 유사하게 박형화 프로세스에 의해 노출된다.
도 5를 참조하여 상기 설명된 바와 유사하게, 단계 2124에서 전기적 컨택이 제2 기판의 후면을 따라 형성될 수 있고, 도 6 및 도 7을 참조하여 상기 설명한 바와 유사하게, 단계 2126에서 구조물이 개별화될 수 있다. 일부 실시예에서, 도 7 및 도 11을 참조하여 상기 설명한 바와 유사하게, 개별화 프로세스는 몰딩 컴파운드만을 통해 이루어지며, 제2 기판 및 제1 기판의 측벽을 따라 몰딩 컴파운드의 하나 이상의 층을 남긴다.
실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은, 기판의 제1 면 상에 실장된 제1 다이 및 제2 다이를 제공하는 것을 포함한다. 기판은 제1 다이와 제2 다이 사이에 리세스를 갖는다. 방법은, 몰딩 컴파운드 층들 중 적어도 하나가 제1 다이 및 제2 다이의 측벽을 따라 연장하도록, 리세스에 하나 이상의 몰딩 컴파운드 층들을 형성하는 것을 포함한다. 개별화된 구조물을 형성하도록 기판이 리세스에서 개별화된다. 일부 실시예에서, 개별화 프로세스는, 몰딩 컴파운드 층이 기판의 측벽을 따라 남아 있도록, 리세스의 몰딩 컴파운드 층을 따라 쏘잉함으로써 수행된다.
다른 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 기판을 제공하는 것을 포함하며, 기판의 제1 면은 제1 다이 영역 및 제2 다이 영역을 갖는다. 제1 다이는 기판의 제1 다이 영역 상에 배치되고, 제2 다이는 기판의 제2 다이 영역 상에 배치된다. 제1 다이 영역과 제2 다이 영역 사이의 기판에 리세스가 형성되고, 리세스에 그리고 제1 다이와 제2 다이 사이에 하나 이상의 몰딩 컴파운드 층이 형성된다.
또 다른 실시예에서, 반도체 구조물이 제공된다. 반도체 구조물은 제1 기판 및 제1 기판에 실장된 제2 기판을 포함한다. 제1 몰딩 컴파운드 층은 제1 기판에 나란히 위치되고, 제2 몰딩 컴파운드 층은 제2 기판에 나란히 위치된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판의 제1 면 상에 실장된 제1 다이 및 제2 다이를 제공하는 단계 - 상기 기판은 상기 제1 다이와 상기 제2 다이 사이에 리세스를 가지며, 상기 기판은 복수의 쓰루 비아를 포함하며, 상기 복수의 쓰루 비아는 상기 기판의 제2 면 상에 노출되지 않으며, 상기 복수의 쓰루 비아는 상기 리세스보다 상기 기판으로 더 연장함 - ;
    상기 리세스에 하나 이상의 몰딩 컴파운드 층들을 형성하는 단계 - 상기 몰딩 컴파운드 층들 중 적어도 하나는 상기 제1 다이 및 상기 제2 다이의 측벽을 따라 연장함 - ;
    상기 기판을 박형화(thinning)하는 단계 - 상기 박형화하는 단계는 상기 복수의 쓰루 비아를 노출함 - ; 및
    상기 박형화하는 단계 후에, 개별화된(singulated) 구조물을 형성하도록 상기 리세스에서 상기 기판을 개별화하는 단계;
    를 포함하는 반도체 디바이스의 형성 방법.
  2. 청구항 1에 있어서, 상기 박형화는 상기 리세스 내의 상기 몰딩 컴파운드 층들의 적어도 일부를 노출시키는 것인 반도체 디바이스의 형성 방법.
  3. 청구항 1에 있어서, 상기 개별화하는 단계는 상기 개별화 후에 상기 몰딩 컴파운드 층들의 적어도 일부가 상기 기판의 측벽 상에 남아있도록 수행되는 것인 반도체 디바이스의 형성 방법.
  4. 청구항 1에 있어서, 상기 기판은 프로세싱된 웨이퍼를 포함하고, 상기 개별화의 결과, 적층된 다이 패키지가 되는 것인 반도체 디바이스의 형성 방법.
  5. 청구항 1에 있어서, 상기 제공하는 단계는,
    상기 기판 상에 상기 제1 다이 및 상기 제2 다이를 배치하는 단계; 및
    상기 배치 후에, 상기 제1 다이와 상기 제2 다이 사이의 상기 기판을 리세싱(recessing)함으로써 상기 리세스를 형성하는 단계
    를 포함하는 것인 반도체 디바이스의 형성 방법.
  6. 청구항 1에 있어서, 상기 제공하는 단계는,
    상기 기판을 제공하는 단계;
    상기 기판을 리세싱함으로써 상기 리세스를 형성하는 단계; 및
    상기 리세싱 후에, 상기 리세스의 대향 측들의 상기 기판 상에 상기 제1 다이 및 상기 제2 다이를 배치하는 단계
    를 포함하는 것인 반도체 디바이스의 형성 방법.
  7. 청구항 1에 있어서, 상기 하나 이상의 몰딩 컴파운드 층들을 형성하는 단계는,
    상기 리세스를 제1 몰딩 컴파운드 층으로 채우는 단계; 및
    상기 제1 몰딩 컴파운드 층 위에 제2 몰딩 컴파운드 층을 형성하는 단계
    를 포함하는 것인 반도체 디바이스의 형성 방법.
  8. 청구항 7에 있어서, 상기 제1 다이의 상부 표면이 노출되도록 상기 제2 몰딩 컴파운드 층을 평탄화하는 단계를 더 포함하는 반도체 디바이스의 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판을 제공하는 단계 - 상기 기판의 제1 면은 제1 다이 영역 및 제2 다이 영역을 가짐 - ;
    상기 기판의 제1 다이 영역 상에 제1 다이를 배치하고 상기 기판의 제2 다이 영역 상에 제2 다이를 배치하는 단계;
    상기 제1 다이 영역과 상기 제2 다이 영역 사이의 상기 기판에 리세스를 형성하는 단계 - 상기 기판은 복수의 쓰루 비아를 포함하며, 상기 복수의 쓰루 비아는 상기 기판의 제2 면 상에 노출되지 않으며, 상기 복수의 쓰루 비아는 상기 리세스보다 상기 기판으로 더 연장함 - ;
    상기 리세스에 그리고 상기 제1 다이와 상기 제2 다이 사이에 하나 이상의 몰딩 컴파운드 층들을 형성하는 단계; 및
    상기 기판을 박형화(thinning)하는 단계 - 상기 박형화하는 단계는 상기 복수의 쓰루 비아를 노출함 - ;
    를 포함하는 반도체 디바이스의 형성 방법.
  10. 반도체 구조물에 있어서,
    제1 기판으로서,
    상기 제1 기판의 제1 면에 있는 제1 표면;
    상기 제1 기판의 상기 제1면에 있는 제2 표면 - 상기 제2 표면은 상기 제1 표면보다 하부에 있음 - ; 및
    상기 제1 표면 및 상기 제2 표면과 대향하는 제3 표면
    을 포함하는 제1 기판;
    상기 제1 기판의 상기 제1 표면에 실장된 제2 기판;
    상기 제1 기판의 측벽에 나란한 제1 부분을 포함하는 제1 몰딩 컴파운드 층 - 상기 제1 몰딩 컴파운드 층의 제1 부분은 상기 제1 기판의 상기 제2 표면 위로 연장함 - ; 및
    상기 제2 기판의 측벽에 나란한 제2 몰딩 컴파운드 층을 포함하고,
    상기 제1 기판은 복수의 쓰루 비아를 포함하며, 상기 복수의 쓰루 비아는 상기 기판의 상기 제3 표면 상에 노출되지 않으며, 상기 복수의 쓰루 비아는 상기 제1 기판의 상기 제2 표면보다 하부에 있는 것인, 반도체 구조물.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768066B2 (en) 2014-06-26 2017-09-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive vias by direct via reveal with organic passivation
US9305877B1 (en) 2014-10-30 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package with through substrate vias
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US20170062240A1 (en) * 2015-08-25 2017-03-02 Inotera Memories, Inc. Method for manufacturing a wafer level package
KR20170065397A (ko) 2015-12-03 2017-06-13 삼성전자주식회사 반도체 장치
US10020239B2 (en) * 2016-01-12 2018-07-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9768133B1 (en) * 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10014260B2 (en) 2016-11-10 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
CN108389834B (zh) * 2017-02-03 2020-09-29 中芯国际集成电路制造(上海)有限公司 芯片拾取方法以及封装工艺
US11362044B2 (en) 2017-03-14 2022-06-14 Mediatek Inc. Semiconductor package structure
US10784211B2 (en) 2017-03-14 2020-09-22 Mediatek Inc. Semiconductor package structure
US11171113B2 (en) 2017-03-14 2021-11-09 Mediatek Inc. Semiconductor package structure having an annular frame with truncated corners
US11264337B2 (en) 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US11387176B2 (en) 2017-03-14 2022-07-12 Mediatek Inc. Semiconductor package structure
US10461034B2 (en) * 2017-07-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
US11244918B2 (en) * 2017-08-17 2022-02-08 Semiconductor Components Industries, Llc Molded semiconductor package and related methods
US10468307B2 (en) * 2017-09-18 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
CN107785339A (zh) * 2017-10-13 2018-03-09 中芯长电半导体（江阴）有限公司 3d芯片封装结构及其制备方法
CN107887350B (zh) * 2017-10-13 2024-04-26 盛合晶微半导体(江阴)有限公司 半导体封装结构及其制备方法
KR102525161B1 (ko) 2018-07-16 2023-04-24 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지
JP7240149B2 (ja) * 2018-08-29 2023-03-15 キオクシア株式会社 半導体装置
KR102541564B1 (ko) * 2018-10-04 2023-06-08 삼성전자주식회사 반도체 패키지
EP3709344B1 (en) * 2019-03-14 2024-05-08 MediaTek Inc. Semiconductor package structure
TWI691025B (zh) * 2019-04-18 2020-04-11 矽品精密工業股份有限公司 電子封裝件及其製法與承載結構
US10854553B1 (en) 2019-05-28 2020-12-01 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and a method of manufacturing the same
CN112117195B (zh) * 2019-12-16 2023-06-02 中芯集成电路（宁波）有限公司 封装方法
US11856801B2 (en) 2020-06-16 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Threshold voltage-modulated memory device using variable-capacitance and methods of forming the same
US20220037145A1 (en) * 2020-07-31 2022-02-03 Psiquantum, Corp. Silicon nitride films having reduced interfacial strain
CN112908946B (zh) * 2021-01-18 2023-05-23 上海先方半导体有限公司 一种降低塑封晶圆翘曲的封装结构及其制造方法
CN112908948A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种封装结构及其制造方法
US11824015B2 (en) 2021-08-09 2023-11-21 Apple Inc. Structure and method for sealing a silicon IC
CN116845700A (zh) * 2023-05-26 2023-10-03 武汉敏芯半导体股份有限公司 复合钝化层及其制作方法、光电设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120238057A1 (en) * 2010-10-14 2012-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for Bonding Dies onto Interposers
CN103000537A (zh) * 2011-09-15 2013-03-27 万国半导体股份有限公司 一种晶圆级的封装结构及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US7553752B2 (en) 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
CN101452862B (zh) * 2007-11-28 2011-04-20 南茂科技股份有限公司 晶粒重新配置的封装方法
TWI407540B (zh) 2008-10-02 2013-09-01 矽品精密工業股份有限公司 具矽通道之多晶片堆疊結構及其製法
KR20110105159A (ko) 2010-03-18 2011-09-26 주식회사 하이닉스반도체 적층 반도체 패키지 및 그 형성방법
KR20120032254A (ko) 2010-09-28 2012-04-05 삼성전자주식회사 반도체 적층 패키지 및 이의 제조 방법
KR101692955B1 (ko) * 2010-10-06 2017-01-05 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US8263435B2 (en) * 2010-10-28 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US8642385B2 (en) * 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
US8557684B2 (en) * 2011-08-23 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit (3DIC) formation process
US8643148B2 (en) 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
KR101818507B1 (ko) * 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지
TWI512851B (zh) * 2012-09-01 2015-12-11 Alpha & Omega Semiconductor 帶有厚底部基座的晶圓級封裝器件及其製備方法
US9799590B2 (en) * 2013-03-13 2017-10-24 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using partial wafer singulation for improved wafer level embedded system in package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120238057A1 (en) * 2010-10-14 2012-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for Bonding Dies onto Interposers
CN103000537A (zh) * 2011-09-15 2013-03-27 万国半导体股份有限公司 一种晶圆级的封装结构及其制备方法

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