KR101701599B1 - 디스플레이 패널의 어레이 기판 - Google Patents

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Abstract

디스플레이 패널의 어레이 기판은 기판, 상기 기판 상에 배치된 제 1 및 제 2 트랜지스터들을 포함한다. 상기 제 1 및 제 2 트랜지스터들은 전기적으로 연결되며, 그리고 제 1 측방향 부분, 선회 부분 및 하부 부분을 포함한 반도체 층을 공유한다. 상기 선회 부분은 상기 제 1 측방향 부분에 연결된다. 상기 하부 부분은 상기 선회 부분에 연결된다. 일 실시예에서, 제 1 측방향 부분의 제 1 외부 에지 뻗음 라인, 하부 부분의 제 2 외부 에지 뻗음 라인 및 선회 부분의 제 3 외부 에지는 제 1 영역을 정의한다. 제 1 측방향 부분의 제 1 내부 에지 뻗음 라인, 하부 부분의 제 2 내부 에지 뻗음 라인, 및 선회 부분의 제 3 내부 에지는 제 2 영역을 정의한다. 상기 제 1 영역의 면적은 상기 제 2 영역의 면적보다 작다.

Description

디스플레이 패널의 어레이 기판{ARRAY SUBSTRATE OF DISPLAY PANEL}
본원은 일반적으로 디스플레이 패널의 어레이 기판 (array substrate)에 관한 것으로, 보다 구체적으로 내부 및 외부 에지들의 서로 다른 곡률들을 가진 반도체 층 (semiconducting layer)을 갖춘 어레이 기판에 관한 것이다.
오늘날, 디스플레이들을 가진 전자 제품들, 예를 들면, 스마트 폰들, 태블릿 퍼스널 컴퓨터들 (즉, 태블릿 PC, 플랫 PC, 예시: iPad), 랩탑들, 모니터들, 및 텔레비전들은 일상 생활에서 작업 및 레저에 필요한 도구이다. 액정 디스플레이 (LCD)는 사용시 가장 인기있는 디스플레이이다. 크기가 작아지고, 무게가 가벼워지고, 전력이 절약되며, 그리고 방사선이 없는 LCD들은 사용시에 가장 인기있는 디스플레이들이다. LCD는 플랫 패널 디스플레이, 전자 비주얼 디스플레이 또는 액정들의 광 변조 속성을 사용하는 비디오 디스플레이이다. LCD는 우수한 특징, 예를 들면, 크기의 소형화, 경량화, 휴대의 용이성, 합리적인 가격, 디스플레이의 고품질 및 동작 신뢰성을 가진다. 또한, 시청사의 눈은 LCD를 바라볼 시에 매우 편안함을 느낀다. 구식의 음극선관 (CRT) 모니터들은 LCD로 대체되고 있는 중이다. 현재, LCD들은 소비자에게 크기, 형상 및 해상도에 있어 다방면의 선택을 제공한다.
현재, 액정 디스플레이들 (LCD)은 비정질 실리콘 박막 트랜지스터 (a-Si TFT)-LCD들 및 저온 폴리 Si 박막 트랜지스터 (LTPS TFT)-LCD들로 나뉠 수 있다. LTPS TFT-LCD에서 트랜지스터 내의 캐리어 이동도는 a-Si TFT-LCD에서 보다 100배 높다 (> 100 cm2/V·s). 또한, LTPS는 CMOS 공정이 유리 기판 상에 직접 실행되도록 한다. a-Si TFT-LCD와 비교할 시에, LTPS TFT-LCD는 고속 응답, 고 휘도 및 고 개구율, 고 해상도 및 저 전원 소비의 이점을 가진다. 또한, LTPS TFT는 고-밀도 레이아웃 특징을 가진다. LTPS TFT의 이러한 특징들은 유기 발광 디스플레이 (OLED) 패널들의 적용에 적합하며, 그리고 고 휘도 및 디스플레이의 고 품질을 갖는 OLED 디스플레이 패널이 보다 용이하게 달성될 수 있고, OLED의 수명도 연장될 수 있다.
적격인 디스플레이 패널을 제조하는 중요한 팩터들은 금속 층들 (예시: 전도성 트레이스들) 및 반도체 층들을 파손 없이, 정확한 패턴화 단계들 (예시: 리소그라피 및 에칭) 등의 절차들 내의 세부 사항뿐만 아니라, 제품의 요건들에 충족되는 저항, 전기 용량 등의 전기 성능도 포함함으로써, 신뢰성이 우수한 디스플레이 패널을 만들어 낼 수 있다. 디스플레이 패널의 불완전한 설계는 생산의 수율 및 신뢰성을 감소시킬 것이다.
본원은, 저항을 감소시키기 위해 특별하게 설계된 선회 부분을 가진 반도체를 형성함으로써, 구현된 어레이 기판에 적용된 전기 특징들 및 디스플레이 패널의 신뢰성을 향상시킨 디스플레이 패널의 어레이 기판에 관한 것이다.
본원의 일 실시예에 따르면, 기판, 상기 기판 상에 배치된 제 1 트랜지스터 및 상기 기판 상에 배치된 제 2 트랜지스터를 포함한 어레이 기판이 제공된다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 전기적으로 연결되고 반도체 층을 공유한다. 상기 반도체 층은 제 1 측방향 부분 (lateral portion), 상기 제 1 측방향 부분에 연결된 선회 부분 (turning portion), 및 상기 선회 부분에 연결된 하부 부분을 적어도 포함한다. 또한, 상기 제 1 측방향 부분의 제 1 외부 에지 뻗음 라인, 상기 하부 부분의 제 2 외부 에지 뻗음 라인 및 상기 선회 부분의 제 3 외부 에지는 제 1 영역을 정의하며, 그리고 상기 제 1 측방향 부분의 제 1 내부 에지 뻗음 라인, 상기 하부 부분의 제 2 내부 에지 뻗음 라인 및 상기 선회 부분의 제 3 내부 에지는 제 2 영역을 정의하고, 여기서 상기 제 1 영역의 면적은 상기 제 2 영역의 면적보다 작다.
본원의 일 실시예에 따르면, 기판, 상기 기판 상에 배치된 제 1 트랜지스터 및 상기 기판 상에 배치된 제 2 트랜지스터를 포함한 어레이 기판이 제공된다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 전기적으로 연결되고 반도체 층을 공유한다. 상기 반도체 층은 제 1 측방향 부분, 상기 제 1 측방향 부분에 연결된 선회 부분, 및 상기 선회 부분에 연결된 하부 부분을 적어도 포함한다. 또한, 상기 선회 부분의 제 3 외부 에지는 제 1 곡률 (r1)을 가지고, 상기 선회 부분의 제 3 내부 에지는 제 2 곡률 (r2)을 가지며, 여기서 상기 제 1 곡률 (r1)은 상기 제 2 곡률 (r2)보다 크다.
본원의 상기의 양태 및 다른 양태는 바람직하지만 제한되지 않은 실시예들의 다음의 상세한 설명에 대해 보다 양호하게 이해될 것이다. 다음의 설명은 첨부된 도면들을 참조하여 이루어진다.
도 1은 본원의 실시예에 따른 디스플레이 패널을 도시한다.
도 2는 본원의 실시예에 따른 디스플레이 패널의 어레이 기판의 상면도이다.
도 3은 본원의 실시예에 따른 디스플레이 패널의 어레이 기판의 부분의 저면도이다.
도 4a는 제 1 측방향 부분 및 선회 부분의 관련 에지들을 표시한 도 3의 제 1 트랜지스터의 확대도이다.
도 4b는 제 2 측방향 부분 및 선회 부분의 관련 에지들을 표시한 도 3의 제 1 트랜지스터의 확대도이다.
도 5는 본원의 제 1 실시예에 따른 디스플레이 패널의 어레이 기판의 또 다른 부분의 저면도이다.
도 6은 트랜지스터의 반도체 층의 간단한 도면이다.
도 7은 본원의 제 2 실시예에 따른 디스플레이 패널의 어레이 기판의 일부의 저면도를 도시한다.
도 8은 도 7의 선회 부분의 내부 및 외부 에지들의 곡률들을 측정하는 법을 도시한다.
본원의 실시예에서, 디스플레이 패널의 어레이 기판은 특별하게 설계된 선회 부분을 가진 반도체 층을 형성함으로써, 선회 부분의 저항을 감소시키며 그리고 선회 부분과 비-선회 부분 (선형 부분) 사이의 저항 차이를 감소시킴으로써 제공된다. 본원에 따르면, 저항이 균일한 반도체 층이 얻어질 수 있으며, 그리고 실시예의 반도체 층을 가진 어레이 기판에 적용된 디스플레이 패널은 우수한 전기 특징들을 가져, 디스플레이 패널의 신뢰성 및 전기 성능을 개선시킬 수 있다. 게다가, 특별하게 설계된 선회 부분으로 인해, 실시예의 반도체 층은 오버-에칭되지 않고, 패턴화 절차 이후에도 손쉽게 파손되지 않고, 이로 인해, 생산 수율을 증가시킬 수 있다.
본원의 실시예는 디스플레이 패널의 어레이 기판, 예를 들면 저온 폴리실리콘 (low temperature polysilicon, LTPS) 디스플레이 패널의 어레이 기판 (박막 트랜지스터 기판) (이에 제한되지 않음)에 적용될 수 있다.
실시예들은 첨부된 도면을 참조하여 상세하게 기술된다. 주목해야 하는 바와 같이 실시예들의 상세한 구조들은 예시를 위해 제공될 뿐, 실시예들의 기술된 상세한 설명들에 본원을 제한하기 위한 것은 아니다. 실시예들의 동일 및/또는 유사 요소들은 동일 및/또는 유사 참조 번호로 지칭된다. 주목해야 하는 바와 같이, 본 발명의 실시예들은 모두 도시되지 않는다. 변형 및 변화는 실현 가능한 적용들의 요건들을 충족시키기 위해 본원의 기술 사상으로부터 벗어남 없이 이루어질 수 있다. 이로써, 구체적으로 도시되지 않은 본원의 다른 실시예들이 있을 수 있다. 나아가, 첨부된 도면은 실시예의 명확한 도시를 위해 간단해진다; 도면의 크기 및 비율은 실제 제품들에 직접적으로 비례하는 것이 아니며, 그리고 본원에 제한되는 것으로 해석되지 않아야 한다. 이로써, 명세서 및 도면은 제한적인 의미보다는 오히려 예시적인 의미로 간주되어야 한다.
게다가, 요소를 변경시키기 위해 명세서 및 청구항의 "제 1", "제 2", "제 3" 등과 같은 서수 용어의 사용은 방법 행동이 실행되는 또 다른 또는 일시적인 순서에 비해 일 청구항 요소의 임의의 우선 사항, 우위, 또는 순서를 그 자체로 함축하는 것이 아니라, 특정 명칭을 가진 일 청구항 요소를, 동일한 명칭을 가진 또 다른 요소 (단지 서수 용어의 사용)로부터 구분하여 청구항 요소들을 구별하기 위해 단지 표시된 것으로 사용된다.
도 1은 본원의 실시예에 따른 디스플레이 패널을 도시한다. 디스플레이 패널은 제 1 기판 (11), 제 2 기판 (12), 및 상기 제 1 기판 (11)과 상기 제 2 기판 (12) 사이에 배치된 디스플레이 매개 층 (13)을 포함한다. 제 1 기판 (11) 및 제 2 기판 (12) 각각은 TFT 기판 및 CF 기판일 수 있다. 도 2는 본원의 실시예에 따른 디스플레이 패널의 어레이 기판의 상면도이다. 도 2에서, 어레이 기판은 픽셀들을 정의하기 위해, 교차하는 복수의 게이트 라인들 (GL) 및 데이터 라인들 (DL)을 가진다. 2 개의 인접한 게이트 라인들 (GL) 및 2 개의 인접한 데이터 라인들 (DL)은 하나의 픽셀 (PX)을 정의한다. 일 실시예에서, 각각의 픽셀은 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)를 가지며, 그리고 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2) 중 하나의 드레인 (D)은 적어도 데이터 라인 (DL)에 연결된다.
실시예의 관련된 요소들을 드러내고 기술하기 위해서, 첨부된 도면들은 디스플레이 패널의 어레이 기판 (예를 들면, TFT 기판)의 저면도들로부터 관련 요소들을 도시한다.
도 3은 본원의 실시예에 따른 디스플레이 패널의 어레이 기판의 부분들의 저면도를 도시한다. 실시예의 디스플레이 패널의 어레이 기판은 TFT 기판일 수 있다. 실시예에서, 어레이 기판은 기판 (S1), 상기 기판 상에 직렬로 연결되어 배치된 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)를 포함한다. 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)는 전기적으로 연결된다. 또한, 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)는 반도체 층 (100)을 공유한다. 일 실시예에서, 반도체 층 (100)은 폴리실리콘 층 (polysilicon layer)이다.
제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)의 상대 위치들은 실현 가능한 적용들에서 회로 설계의 요건들에 따라 선택적으로 변경될 수 있다. 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)에 연결되는 반도체 층 (100)의 패턴은 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)의 위치들에 따라 결정될 수 있다. 예를 들어, 반도체 층 (100)은 도 3 등에서 도시된 바와 같이, L-형상 등의 형태로 또는 U-형상 등의 형태로 될 수 있다. 반도체 층 (100)은, 제 1 트랜지스터 (T1)와 제 2 트랜지스터 (T2) 사이의 연결이 달성될 수 있는 한, 다른 형상으로 구성될 수 있다. 본원의 실시예에 따라서, 선회 부분을 가진 반도체 층 (100)은 선회 부분의 저항을 낮춤으로써, 선회 부분과 선형 부분 간의 저항 차를 감소시키도록 특히나 설계된다. 이에 따라서, 반도체 층 (100)의 서로 다른 섹션들의 저항들은 비슷할 수 있으며, 그리고 저항이 균일한 반도체 층 (100)이 획득된다.
일 실시예에서, 반도체 층 (100)은 제 1 트랜지스터 (T1) 또는 제 2 트랜지스터 (T2)부터 뻗어나간 제 1 측방향 부분 (110), 제 1 측방향 부분 (110)에 연결된 선회 부분 (101), 및 선회 부분 (101)에 연결된 하부 부분 (130)을 적어도 포함한다. 도 4a는 도 3의 제 1 트랜지스터의 확대도이고, 상기 도면은 제 1 측방향 부분 (110) 및 선회 부분 (101)의 관련 에지들의 표시들을 나타낸다. 도 3 및 도 4a를 동시에 참조한다.
실시예에 따라서, 제 1 측방향 부분 (110)의 제 1 외부 에지 뻗음 라인 (L1SO), 하부 부분 (130)의 제 2 외부 에지 뻗음 라인 (LBO) 및 선회 부분 (101)의 제 3 외부 에지 (ECO)는 제 1 영역 (A1)을 정의한다. 제 1 측방향 부분 (110)의 제 1 내부 에지 뻗음 라인 (L1SI), 하부 부분 (130)의 제 2 내부 에지 뻗음 라인 (LBI) 및 선회 부분 (101)의 제 3 내부 에지 (ECI)는 도 4a에 도시된 바와 같이, 제 2 영역 (A2)을 정의한다. 실시예에서, 제 1 영역 (A1)의 면적은 제 2 영역 (A2)의 면적보다 작다.
일 실시예에서, 제 2 영역 (A2)의 면적에 대한 제 1 영역 (A1)의 면적의 비는 약 0.2 내지 약 0.7의 범위에 속한다.
게다가, 실시예에 따라서, 선회 부분 (101)의 제 3 내부 에지 (ECI)는 제 1 측방향 부분 (110)의 제 1 내부 에지 (E1SI)와 실질적으로 평행을 이루지 못하며, 그리고 또한 하부 부분 (130)의 제 2 내부 에지 (EBI)와도 평행을 이루지 못한다. 선회 부분 (101)의 제 3 외부 에지 (ECO)는 제 1 측방향 부분 (110)의 제 1 외부 에지 (E1SO)와 실질적으로 평행을 이루지 못하며, 그리고 또한 하부 부분 (130)의 제 2 외부 에지 (EBO)와도 평행을 이루지 못한다.
일 실시예에서, 제 1 측방향 부분 (110)은 하부 부분 (130)에 대해 실질적으로 수직을 이룬다. 도 3에 도시된 바와 같이, 하부 부분 (130)의 제 2 내부 에지 (EBI)는 제 1 측방향 부분 (110)의 제 1 내부 에지 (E1SI)와 실질적으로 수직을 이루며, 그리고 하부 부분 (130)의 제 2 외부 에지 (EBO)는 제 1 측방향 부분 (110)의 제 1 외부 에지 (E1SO)와 실질적으로 수직을 이룬다. 제 1 측방향 부분 (110) 및 하부 부분 (130)의 구성이 실질적으로 L-형상으로 나타나지만, 본원은 이에 제한되지 않는다. 제 1 측방향 부분 (110) 및 하부 부분 (130)은 90 도보다 크거나 또는 작은 각도를 변화시킴으로써, 배치될 수 있다. 제 1 측방향 부분 (110) 및 하부 부분 (130)의 구성은 실현 가능한 적용들에서 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)의 위치들, 및 반도체 층 (100)의 셋팅 조건에 의존하여 선택적으로 변경되고 달라질 수 있다.
추가적으로, 도 3에 도시된 바와 같이, 실시예의 반도체 층 (100)은 제 2 측방향 부분 (120)을 더 포함하며, 그리고 하부 부분 (130)은 제 1 측방향 부분 (110)과 제 2 측방향 부분 (120) 사이에 위치된다. 하부 부분 (130)의 일 측 말단은 선회 부분 (101)에 연결되며, 그리고 하부 부분 (130)의 타 측 말단은 다른 선회 부분 (102)에 의해 제 2 측방향 부분 (120)에 연결된다.
도 4b는 도 3의 제 1 트랜지스터의 확대도이고, 상기 도면은 제 2 측방향 부분 (120) 및 선회 부분 (102)의 관련 에지들의 표시들을 나타낸다. 도 3 및 도 4b를 동시에 참조한다. 선회 부분 (102)의 두 개의 말단들은 제 2 측방향 부분 (120) 및 하부 부분 (130) 각각에 연결된다. 도 3에서, 제 1 측방향 부분 (110), 하부 부분 (130) 및 제 2 측방향 부분 (120)을 포함한 반도체 층 (100)은 실질적으로 U-형상의 형태를 하고 있지만 이에 제한되지 않는다. 도 4b에 도시된 바와 같이, 제 2 측방향 부분 (120)은 제 1 측방향 부분 (110)과 실질적으로 평행을 이룬다. 이에 따라서, 제 2 측방향 부분 (120)의 제 4 내부 에지 (E2SI)는 제 1 측방향 부분 (110)의 제 1 내부 에지 (E1SI)와 실질적으로 평행을 이루며, 그리고 제 2 측방향 부분 (120)의 제 4 외부 에지 (E2SO)는 제 1 측방향 부분 (110)의 제 1 외부 에지 (E1SO)와 실질적으로 평행을 이룬다.
또한, 제 2 측방향 부분 (120)은 하부 부분 (130)과 실질적으로 수직을 이룬다. 하부 부분 (130)의 제 2 내부 에지 (EBI)는 실질적으로 제 2 측방향 부분 (120)의 제 4 내부 에지 (E2SI)와 수직을 이루며, 그리고 하부 부분 (130)의 제 2 외부 에지 (EBO)는 제 2 측방향 부분 (120)의 제 4 외부 에지 (E2SO)와 실질적으로 수직을 이룬다.
이와 유사하게, 제 2 측방향 부분 (120)의 제 4 외부 에지 뻗음 라인 (L2SO), 하부 부분 (130)의 제 2 외부 에지 뻗음 라인 (LBO) 및 선회 부분 (102)의 제 3 외부 에지 (EC'O)는 제 3 영역 (A3)을 정의한다. 제 2 측방향 부분 (120)의 제 4 내부 에지 뻗음 라인 (L2SI), 하부 부분 (130)의 제 2 내부 에지 뻗음 라인 (LBI) 및 선회 부분 (102)의 제 3 내부 에지 (EC'I)는 도 4b에 도시된 바와 같이, 제 4 영역 (A4)을 정의한다. 실시예에서, 제 3 영역 (A3)의 면적은 제 4 영역 (A4)의 면적보다 작다.
일 실시예에서, 제 4 영역 (A4)의 면적에 대한 제 3 영역 (A3)의 면적의 비 (A3/A4)는 약 0.2 내지 약 0.7의 범위에 속한다. 또한, 제 1 영역 (A1)의 면적은 제 3 영역 (A3)의 면적과 동일하거나 동일하지 않을 수 있으며, 그리고 제 2 영역 (A2)의 면적은 제 4 영역 (A4)의 면적과 동일하거나 동일하지 않을 수 있다.
도 5는 본원의 제 1 실시예에 따른 디스플레이 패널의 어레이 기판의 또 다른 부분의 저면도를 도시한다. 도 5 및 도 3의 동일한 요소들은 동일한 참조 번호로 지칭된다. 실시예의 어레이 기판에 적용된 LTPS 디스플레이 패널에 따르면, 제 1 트랜지스터 (T1)는 게이트 전극 (GE)을 가지고, 게이트 전극 (GE) 상의 제 1 측방향 부분 (110)은 제 1 폭 (W1)을 가지며, 그리고 하부 부분 (130)은 제 2 폭 (W2)을 가진다. 일 실시예에서, 제 1 폭 (W1)은 제 2 폭 (W2)보다 작다 (W1 < W2). 주목해야 하는 바와 같이, 적용 가능한 실시예는 도 5에 도시된 구성에 제한되지 않는다. 다른 실시예에서, 제 1 폭 (W1)은 제 2 폭 (W2)보다 클 수 있다 (W1 > W2). 일 실시예에서, 선회 부분 (101)은 제 3 폭 (W3)을 가지며, 그리고 제 3 폭 (W3)은 (제 1 폭 (W1)2 + 제 2 폭 (W2)2)0.5보다 크다 (
Figure 112015029765627-pat00001
).
게다가, 반도체 층 (100)은 확대 부분 (150)을 포함하며, 그리고 확대 부분 (150)은 도 5에 도시된 바와 같이, 제 4 폭 (W4)을 가진다. 일 실시예에서, 확대 부분 (150)은 제 1 트랜지스터 (T1)의 드레인 (D)에 대응한다. 반도체 층 (100)은 제 1 측방향 부분 (110)과 확대 부분 (150) 사이에 위치한 조인트 부분 (joint portion) (160)을 가지며, 그리고 조인트 부분 (160)은 제 5 폭 (W5)을 가진다. 일 실시예에서, 제 5 폭 (W5)은 제 1 폭 (W1)보다 크며 (W5 > W1), 그리고 제 5 폭 (W5)은 제 4 폭 (W4)보다 작다 (W5 < W4).
일 실시예에서, 제 2 금속 층은 비아 (170)를 통하여 반도체 층 (100)의 확대 부분 (150)에 전기적으로 연결될 수 있다. 비아 (170)는 확대 부분 (150)의 상부 표면을 드러낼 수 있거나, 또는 확대 부분 (150)을 관통할 수 있다. 도 5에 도시된 바와 같이, 비아 (170)는 폭 (Wv)을 가지며, 그리고 폭 (Wv)은 확대 부분 (150)의 제 4 폭 (W4)보다 작다 (Wv < W4).
도 6은 트랜지스터의 반도체 층의 간단한 도면이다. 상술된 바와 같이, 제 1 트랜지스터 (T1)의 제 1 측방향 부분 (110)은 제 1 폭 (W1)을 가지며, 그리고 하부 부분 (130)은 제 2 폭 (W2)을 가진다. 제 1 폭 (W1) 및 제 2 폭 (W2)의 2 개의 측면들을 가진 삼각형이 도시된 경우, 가장 긴 측면 (Ws)은 (제 1 폭 (W1)2 + 제 2 폭 (W2)2)0.5과 같다 (
Figure 112015029765627-pat00002
). 일 실시예에서, 선회 부분 (101)의 제 3 폭 (W3)은 (제 1 폭 (W1)2 + 제 2 폭 (W2)2)0.5보다 크다 (
Figure 112015029765627-pat00003
). 실시예에 따라서, 선회 부분 (101)의 제 3 외부 에지 (ECO)는 덜 만곡되는 반면, 선회 부분 (101)의 제 3 내부 에지 (ECI)는 더 만곡된다. 전압이 디스플레이 패널에 인가될 시에, 전류는 가장 짧은 경로 (즉, 내부 에지)를 따라 흐르는 경향이 있다. 선회 부분 (101)의 제 3 내부 에지 (ECI) (더 만곡됨)의 길이가 내부 에지 (EC"I) (즉, 덜 만곡된, 파선에 의해 도시된 모서리)보다 짧기 때문에, 제 3 내부 에지 (ECI)를 가진, 구현된 선회 부분 (101)은 효율적으로 저항을 감소시킨다. 또한, 선회 부분 (101)의 저항은 선형 부분들 (예를 들면, 제 1 측방향 부분 (110) 및 제 2 측방향 부분 (120))의 저항보다 통상적으로 크다. 구현된 선회 부분 (101) (더 만곡된 내부 에지 및 덜 만곡된 외부 에지를 가짐)의 폭은 종래의 선회 부분 (덜 만곡된 내부 및 외부 에지들)의 폭보다 크고, 그 결과 구현된 선회 부분의 저항은 종래의 선회 부분의 저항보다 낮다. 이에 따라서, 구현된 선회 부분과 선형 부분들 (예를 들면, 제 1 측방향 부분 (110) 및 제 2 측방향 부분 (120)) 사이의 저항 차이들은 감소될 수 있고, 이로 인해, 서로 다른 섹션들의 저항들이 보다 균일한 반도체 층 (100)이 얻어진다. 이로써, 실시예의 반도체 층 (100)을 가진 어레이 기판에 적용된 디스플레이 패널은 향상된 전기적 특징들 및 우수한 신뢰성을 가질 수 있다. 추가적으로, 실시예의 반도체 층 (100)을 제조하기 위한 마스크는 반도체 층 (100)의 패턴에 따라 대응되게 설계된다. 마스크 리소그라피 및 에칭을 통해 제조한 후에, 실시예의 반도체 층 (100)이 형성되고, 특히 이때 반도체 층 (100)은 더 만곡된 내부 에지 및 덜 만곡된 외부 에지를 갖춘, 구현된 선회 부분 (101)을 가진다.
도 7은 본원의 제 2 실시예에 따른 디스플레이 패널의 어레이 기판의 일부의 저면도를 도시한다. 실시예의 디스플레이 패널의 어레이 기판은 TFT 기판일 수 있다.도 7 및 도 3의 동일 요소들은 동일한 참조 번호로 지칭된다. 또한, 공지된 바와 같이, 반도체 층 (100)은 첨부된 도면에 도시된 바와 같이, U-형상 구성에 제한되지 않는다. 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)에 연결된 반도체 층 (100)의 패턴은 실현 가능한 적용들의 조건들에 따라 조정되고 변경될 수 있다. 본원은 선회 부분들을 갖는 반도체 층들의 다양한 타입들에 적용될 수 있다.
제 2 실시예에서, 어레이 기판은 유사하게 기판 (S1), 상기 기판 (S1) 상에 직렬로 연결되어 배치된 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)를 포함한다. 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2)는 전기적으로 연결되며, 그리고 반도체 층 (100) (예를 들면, 폴리실리콘 층)을 공유한다. 이와 유사하게, 반도체 층 (100)은 제 1 트랜지스터 (T1) 또는 제 2 트랜지스터 (T2)로부터 뻗어나간 제 1 측방향 부분 (110), 제 1 측방향 부분 (110)에 연결된 선회 부분 (101), 및 선회 부분 (101)에 연결된 하부 부분 (130)을 적어도 포함한다.
제 1 실시예는, 제 2 영역 (A2) (내부 에지들에 의해 정의됨)보다 작은 면적을 가진 제 1 영역 (A1) (외부 에지들에 의해 정의됨)을 형성하기 위해, 제 1 측방향 부분 (110)에 연결된 선회 부분 (101)의 내부 및 외부 에지들의 설계에 관한 것이다. 제 2 실시예는 선회 부분 (101)의 내부 및 외부 에지들의 곡률 설계에 관한 것이다. 이에 따라서, 제 2 실시예의 반도체 층은 저항 감소의 결과를 달성하기 위해, 더 만곡된 내부 에지 및 덜 만곡된 외부 에지를 가진, 구현된 선회 부분 (101)을 가진다.
도 7에 도시된 바와 같이, 선회 부분 (101)의 제 3 외부 에지 (ECO)는 제 1 곡률 (r1) (즉, 제 1 곡률 반경 (R1)의 역수, 1/R1)을 가지고, 선회 부분 (101)의 제 3 내부 에지 (ECI)는 제 2 곡률 (r2) (즉, 제 2 곡률 반경 (R2)의 역수, 1/R2)을 가진다. 제 2 실시예에서, 제 1 곡률 (r1)은 제 2 곡률 (r2)보다 크며, 이는 제 1 곡률 반경 (R1)이 제 2 곡률 반경 (R2)보다 작다는 것을 의미한다 (R1 < R2). 일 실시예에서, 제 2 곡률 (r2)에 대한 제 1 곡률 (r1)의 비 (r1/r2)는 약 1.1 내지 약 2의 범위에 속한다.
실현 가능한 적용들에서, 많은 다양한 방식들이 선회 부분 (101)의 제 1 곡률 (r1) 및 제 2 곡률 (r2)을 측정 및 획득하기 위해 적용될 수 있다. 적용가능한 측정들 중 하나는 이하에서 기술된다. 도 7의 선회 부분의 내부 및 외부 에지들의 곡률들을 측정하는 법을 도시한 도 8을 참조한다.
우선, 제 1 측방향 부분 (110)을 따른 뻗음 라인들, 예를 들면, 제 1 외부 에지 뻗음 라인 (L1SO) 및 제 1 내부 에지 뻗음 라인 (L1SI)이 도시된다. 하부 부분 (130)을 따른 뻗음 라인들, 예를 들면, 제 2 외부 에지 뻗음 라인 (LBO) 및 제 2 내부 에지 뻗음 라인 (LBI)이 도시된다.
그 후, 외부 원호 (CO)는 제 1 측방향 부분 (110)의 제 1 외부 에지 뻗음 라인 (L1SO) 및 선회 부분 (101)의 가장 가까운 접촉점 및 하부 부분 (130)의 제 2 외부 에지 뻗음 라인 (LBO)과 선회 부분 (101)의 가장 가까운 접촉점에 따라 결정될 수 있다. 이와 유사하게, 내부 원호 (CI)는 제 1 측방향 부분 (110)의 제 1 내부 에지 뻗음 라인 (L1SI)과 선회 부분 (101)의 가장 가까운 접촉점 및 하부 부분 (130)의 제 2 내부 에지 뻗음 라인 (LBI) 및 선회 부분 (101)의 가장 가까운 접촉점에 따라 결정될 수 있다.
그 다음으로, 임의의 2 개의 현들의 수직 이등분선들이 도시되며, 그리고 이러한 2 개의 수직 이등분선들의 교차점은 원호의 중심이다. 도 8에 도시된 바와 같이, 외부 원호 (CO)의 중심 (OO) 및 내부 원호 (CI)의 중심 (OI)이 찾아진다. 중심과 접촉점 (point of tangency) 사이의 거리는 곡률 반경이다. 도 8은 제 1 곡률 반경 (R1) 및 제 2 곡률 반경 (R2)을 도시한다. 곡률 반경 (R)을 찾는 것은 곡률 (r)을 찾는 것을 의미한다. 곡률 반경 (R)의 역수는 곡률 (r)이다.
상술된 설명에 따라서, 디스플레이 패널의 어레이 기판은, 특별하게 설계된 선회 부분을 가진 반도체 층을 형성함으로써 제공된다. 실시예에서, 반도체 층 (100)의 선회 부분 (101)의 내부 및 외부 에지들 (즉, 제 3 외부 에지 (ECO) 및 제 3 내부 에지 (ECI))은 서로 다른 만곡 조건들을 가진다. 상기의 실시예들에서 기술된 바와 같이, 선회 부분 (101)은 제 1 실시예에 기술된 바와 같이, 제 2 영역 (A2) (내부 에지들에 의해 정의됨)보다 작은 면적을 가진 제 1 영역 (A1) (외부 에지들에 의해 정의됨)을 형성함으로써 (A2 > A1), 선회 부분의 저항이 감소되도록 설계될 수 있다. 대안적으로, 선회 부분 (101)은 제 2 실시예에 기술된 바와 같이, 더 만곡된 제 3 내부 에지 (ECI) (즉, 보다 작은 곡률 (r2)) 및 덜 만곡된 제 3 외부 에지 (ECO) (즉, 보다 큰 곡률 (r1))를 가진, 구현된 선회 부분 (101)을 형성함으로써, 선회 부분의 저항이 감소되도록 설계될 수 있다. 또한, 선회 부분 (101)의 저항은 선형 부분들 (예를 들면, 제 1 측방향 부분 (110) 및 제 2 측방향 부분 (120))의 저항보다 통상적으로 크다. 구현된 선회 부분 (101) (더 만곡된 내부 에지 및 덜 만곡된 외부 에지를 가짐)의 폭은 종래의 선회 부분 (덜 만곡된 내부 및 외부 에지들을 가짐)의 폭보다 크고, 그 결과 구현된 선회 부분의 저항은 종래의 선회 부분의 저항보다 작다. 이에 따라서, 구현된 선회 부분과 선형 부분들 (예를 들면, 제 1 측방향 부분 (110) 및 제 2 측방향 부분 (120)) 사이의 저항 차이들은 감소될 수 있고, 이로 인해, 서로 다른 섹션들의 저항들이 보다 균일한 반도체 층 (100)이 얻어진다. 이로써, 실시예의 반도체 층 (100)을 가진 어레이 기판에 적용된 디스플레이 패널은 향상된 전기적 특징들 및 우수한 신뢰성을 가질 수 있다. 게다가, 특별하게 설계된 선회 부분으로 인해, 실시예의 반도체 층은 오버-에칭되지 않고, 패턴화 절차 이후에도 손쉽게 파손되지 않고, 이로 인해, 생산 수율을 증가시킬 수 있다.
본 발명이 예시 및 바람직한 실시예들로 기술되었지만, 이해되는 바와 같이, 본 발명은 이에 제한되지 않는다. 이와 달리, 다양한 변화 및 유사한 배치와 절차를 포함하는 것이 의도되며, 그리고 첨부된 청구항의 권리 범위는, 상기와 같은 변형 및 유사한 배치와 절차 모두를 포함하기 위해 가장 폭 넓은 해석을 따라야 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제 1 트랜지스터; 및
    상기 기판 상에 배치된 제 2 트랜지스터 - 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 전기적으로 연결되고 반도체 층을 공유함 -;을 포함하며,
    이때 상기 반도체 층은:
    제 1 측방향 부분;
    상기 제 1 측방향 부분에 연결된 선회 부분; 및
    상기 선회 부분에 연결된 하부 부분;을 포함하며,
    상기 제 1 측방향 부분의 제 1 외부 에지 뻗음 라인, 상기 하부 부분의 제 2 외부 에지 뻗음 라인 및 상기 선회 부분의 제 3 외부 에지는 제 1 영역을 정의하며, 그리고 상기 제 1 측방향 부분의 제 1 내부 에지 뻗음 라인, 상기 하부 부분의 제 2 내부 에지 뻗음 라인 및 상기 선회 부분의 제 3 내부 에지는 제 2 영역을 정의하고, 여기서 상기 제 1 영역의 면적은 상기 제 2 영역의 면적보다 작고, 상기 제 3 외부 에지와 상기 제 3 내부 에지는 동일한 선회 방향을 가지는, 어레이 기판.
  2. 청구항 1에 있어서,
    상기 제 2 영역의 면적에 대한 상기 제 1 영역의 면적의 비는 0.2 내지 0.7의 범위에 속하는, 어레이 기판.
  3. 청구항 1에 있어서,
    상기 선회 부분의 제 3 내부 에지는 실질적으로 상기 제 1 측방향 부분의 제 1 내부 에지와 평행을 이루지 않고, 상기 하부 부분의 제 2 내부 에지와도 평행을 이루지 않으며, 그리고
    상기 선회 부분의 제 3 외부 에지는 실질적으로 상기 제 1 측방향 부분의 제 1 외부 에지와 평행을 이루지 않고, 상기 하부 부분의 제 2 외부 에지와도 평행을 이루지 않는, 어레이 기판.
  4. 청구항 1에 있어서,
    상기 제 1 트랜지스터는 게이트 전극을 가지고, 상기 게이트 전극 상의 제 1 측방향 부분은 제 1 폭 (W1)을 가지며, 그리고 상기 하부 부분은 제 2 폭 (W2)을 가지며, 상기 제 1 폭 (W1)은 상기 제 2 폭 (W2)보다 작은, 어레이 기판.
  5. 삭제
  6. 청구항 4에 있어서,
    상기 선회 부분은 제 3 폭 (W3)을 가지며, 그리고 상기 제 1 폭 (W1), 상기 제 2 폭 (W2), 및 상기 제 3 폭 (W3)은 식
    Figure 112016105521229-pat00013
    을 만족하는, 어레이 기판.
  7. 청구항 4에 있어서,
    상기 반도체 층은 확대 부분을 더 포함하고, 상기 확대 부분은 제 4 폭 (W4)을 가지고,
    상기 반도체 층은 상기 제 1 측방향 부분과 상기 확대 부분 사이에 위치된 조인트 부분을 가지며, 그리고
    상기 조인트 부분은 제 5 폭 (W5)을 가지고, 상기 제 5 폭 (W5)은 제 1 폭 (W1)보다 크며, 상기 제 5 폭 (W5)은 상기 제 4 폭 (W4)보다 작은, 어레이 기판.
  8. 청구항 1에 있어서,
    상기 반도체 층은 제 2 측방향 부분을 더 포함하며, 그리고
    상기 하부 부분은 상기 제 1 측방향 부분과 상기 제 2 측방향 부분 사이에 위치되는, 어레이 기판.
  9. 청구항 8에 있어서,
    상기 반도체 층은, 상기 제 2 측방향 부분 및 상기 하부 부분에 각각 연결된 2 개의 말단들을 가진 또 다른 선회 부분을 더 포함하는, 어레이 기판.
  10. 청구항 8에 있어서,
    상기 제 2 측방향 부분의 제 4 내부 에지는 실질적으로 상기 제 1 측방향 부분의 제 1 내부 에지와 평행을 이루며, 그리고
    상기 제 2 측방향 부분의 제 4 외부 에지는 실질적으로 상기 제 1 측방향 부분의 제 1 외부 에지와 평행을 이루는, 어레이 기판.
  11. 청구항 1에 있어서,
    상기 반도체 층은 실질적으로 U-형상의 형태를 한, 어레이 기판.
  12. 청구항 1에 있어서,
    상기 하부 부분의 제 2 내부 에지는 실질적으로 상기 제 1 측방향 부분의 제 1 내부 에지와 수직을 이루며, 그리고
    상기 하부 부분의 제 2 외부 에지는 실질적으로 상기 제 1 측방향 부분의 제 1 외부 에지와 수직을 이루는, 어레이 기판.
  13. 청구항 1에 있어서,
    상기 선회 부분의 제 3 외부 에지는 제 1 곡률 (r1)을 가지고, 상기 선회 부분의 제 3 내부 에지는 제 2 곡률 (r2)을 가지며, 그리고 제 1 곡률 (r1)은 제 2 곡률 (r2)보다 큰, 어레이 기판.
  14. 청구항 13에 있어서,
    상기 제 2 곡률 (r2)에 대한 상기 제 1 곡률 (r1)의 비 (r1/r2)는 1.1 내지 2의 범위에 속하는, 어레이 기판.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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