KR101694575B1

KR101694575B1 - 서브어셈블리를 상호연결하기 위한 병렬 처리를 사용하는 인쇄 회로 기판 제조 방법

Info

Publication number: KR101694575B1
Application number: KR1020127031290A
Authority: KR
Inventors: 라제쉬 쿠마르; 몬트 피. 드레이어; 마이클 제이. 테일러
Original assignee: 디디아이 글로벌 코퍼레이션
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2017-01-09
Also published as: EP2564677A4; EP2564677A1; WO2011136817A1; CN103026805A; KR20130059356A

Abstract

서브어셈블리와 상호연결시키기 위하여 병렬 처리를 사용하는 인쇄 회로 기판 제조 방법이 제공된다. 한 구체 예에서, 본 발명은 최소 하나의 금속 층을 포함하는 코어 서브어셈블리를 제공하는 단계, 복수의 단일-금속 층 캐리어 각각을 병렬 처리한 이후 상기 복수의 단일-금속 층 캐리어를 제공하는 단계, 및 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계를 포함하는 인쇄 회로 기판 제조 방법에 관한 것이다.

Description

서브어셈블리를 상호연결하기 위한 병렬 처리를 사용하는 인쇄 회로 기판 제조 방법{METHODS OF MANUFACTURING PRINTED CIRCUIT BOARDS USING PARALLEL PROCESSES TO INTERCONNECT WITH SUBASSEMBLIES}

발명의 분야

본 발명은 일반적으로 인쇄 회로 기판 및 그 제조 방법에 관한 것이며, 더욱 상세하게는 서브어셈블리와 상호연결하기 위하여 병렬 처리(parallel process)를 사용하는 인쇄 회로 기판 제조 방법에 관한 것이다.

발명의 배경

대부분의 전자 시스템은 고밀도 전자적 상호연결을 갖는 인쇄 회로 기판을 포함한다. 인쇄 회로 기판(PCB)은 하나 이상의 회로 코어, 기판, 또는 캐리어를 포함할 수 있다. 하나 이상의 회로 캐리어를 갖는 인쇄 회로 기판에 대한 한 가지 제작 방식에 있어서, 전자 회로소자(예컨대, 패드, 전자적 상호연결부, 등)는 개별 회로 캐리어의 대향 측면(opposite side)에 조립되어 한 쌍의 회로 층을 형성한다. 이러한 회로판의 회로 층 쌍은 따라서, 접착제(또는 프리프레그 또는 결합 플라이)를 형성하고, 회로 층 쌍과 접착제를 프레스 내에서 적층하고, 산출된 회로판 구조물을 경화시키고, 관통-홀을 드릴링 하고, 그 후 관통-홀을 구리 물질로 도금하여 회로 층 쌍을 상호연결시킴으로써, 물리적으로 그리고 전자적으로 결합되어 인쇄 회로 기판을 형성한다.

경화 공정이 사용되어 접착제를 경화시켜 회로판 구조물의 영구적인 물질적 결합을 제공한다. 그렇지만, 접착제는 경화 공정 동안 일반적으로 상당히 수축한다. 추후 관통-홀 드릴링 및 도금 공정과 함께 수축은 전체 구조물에 상당한 스트레스를 야기할 수 있으며, 이는 회로 층 사이의 손상 또는 신뢰할 수 없는 상호연결 또는 결합을 유발한다. 따라서, 이러한 수축을 보상할 수 있으며 회로 층 쌍 사이의 더욱 스트레스 없고 신뢰할만한 전자적 상호연결을 제공할 수 있는 물질 및 공정이 요구된다.

또한, 구리 물질로 관통-홀(또는 비아)을 도금하는 것은 신속한 처리시간으로 수행하기 어려운 추가적인, 고가의, 그리고 시간 소비적인 공정 순서를 요구한다. 도 1은 고가의 시간 소비적인 시퀀셜 적층 및 도금 단계를 포함하는 적층된 비아를 갖는 인쇄 회로 기판 제조를 위한 시퀀셜 적층 공정(Sequential Lamination Process)의 흐름도이다. 따라서, 주요 공정의 반복을 감소시키고 이에 따라 제조 시간 및 비용을 감소시킴으로써 인쇄 회로 기판 상의 상호연결부(즉 관통-홀 또는 마이크로 비아)의 정렬을 보장하고 및/또는 신속하고 용이하게 제조될 수 있는 인쇄 회로 기판 및 그 제조 방법을 제공할 필요가 있다.

발명의 개요

본 발명의 구체 예의 양상은 서브어셈블리와 상호연결 시키기 위하여 병렬 처리를 사용하는 인쇄 회로 기판 제조 방법에 관한 것이다. 본 발명의 한 구체 예는 인쇄 회로 기판 제조 방법을 제공하며, 상기 방법은 최소 하나의 금속 층 캐리어를 포함하는 코어 서브어셈블리를 제공하는 단계; 복수의 단일-금속 층 캐리어 각각을 병렬 처리(parallel process)한 이후 상기 복수의 단일-금속 층 캐리어를 제공하는 단계, 여기서 복수의 단일-금속 층 캐리어 중 최소 하나의 병렬 처리는 기판의 제1 표면 상에 형성된 최소 하나의 구리 포일을 갖는 상기 기판의 적어도 하나의 파트 상에 포토레지스트를 이미징(imaging)하는 단계, 상기 기판으로부터 상기 최소 하나의 구리 포일의 일부분을 에칭하는 단계, 최소 하나의 포토레지스트를 제거하여 상기 최소 하나의 구리 포일의 적어도 하나의 파트를 노출시켜 이에 따라 최소 하나의 구리 포일 패드를 형성하는 단계, 라미네이션 접착제(lamination adhesive)를 상기 기판의 제2 표면에 도포하는 단계, 보호 필름을 상기 라미네이션 접착제에 도포하는 단계, 최소 하나의 마이크로 비아를 상기 상기 기판의 제2 표면 내에 형성시켜 상기 최소 하나의 구리 포일 패드를 노출시키는 단계, 전도성 페이스트를 상기 최소 하나의 마이크로 비아 내에 충전하는 단계, 및 부착을 위하여 상기 보호 필름을 제거하여 상기 기판 상의 상기 라미네이션 접착제를 노출시키는 단계를 포함함; 및 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계를 포함한다.

본 발명의 또 다른 구체 예는 인쇄 회로 기판 제조 방법을 제공하며, 상기 방법은 최소 하나의 금속 층 캐리어를 포함하는 코어 서브어셈블리를 제공하는 단계; 복수의 단일-금속 층 캐리어 각각을 병렬 처리한 이후 상기 복수의 단일-금속 층 캐리어를 제공하는 단계, 여기서 복수의 단일-금속 층 캐리어 중 최소 하나의 병렬 처리는 기판의 제1 표면 상에 형성된 최소 하나의 구리 포일을 갖는 상기 기판의 적어도 하나의 파트 상에 포토레지스트를 이미징하는 단계, 상기 기판으로부터 상기 최소 하나의 구리 포일의 일부분을 에칭하는 단계, 최소 하나의 포토레지스트를 제거하여 상기 최소 하나의 구리 포일의 적어도 하나의 파트를 노출시켜 이에 따라 최소 하나의 구리 포일 패드를 형성하는 단계, 라미네이션 접착제를 상기 기판의 제2 표면에 도포하는 단계, 보호 필름을 상기 라미네이션 접착제에 도포하는 단계, 최소 하나의 마이크로 비아를 상기 상기 기판의 제2 표면 내에 형성시켜 상기 최소 하나의 구리 포일 패드를 노출시키는 단계, 전도성 페이스트를 상기 최소 하나의 마이크로 비아 내에 충전하는 단계, 및 부착을 위하여 상기 보호 필름을 제거하여 상기 기판 상의 상기 라미네이션 접착제를 노출시키는 단계를 포함함; 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리의 제1 표면에 대하여 부착시키는 단계; 및 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계를 포함한다.

본 발명의 또 다른 구체 예는 인쇄 회로 기판 제조 방법을 제공하며, 상기 방법은 최소 하나의 금속 층 캐리어를 포함하는 코어 서브어셈블리를 제공하는 단계; 복수의 단일-금속 층 캐리어 각각을 병렬 처리한 이후 상기 복수의 단일-금속 층 캐리어를 서로 부착시켜 제1 서브어셈블리를 형성하는 단계, 여기서 복수의 단일-금속 층 캐리어 중 최소 하나의 병렬 처리는 기판의 제1 표면 상에 형성된 최소 하나의 구리 포일을 갖는 상기 기판의 적어도 하나의 파트 상에 포토레지스트를 이미징하는 단계, 상기 기판으로부터 상기 최소 하나의 구리 포일의 일부분을 에칭하는 단계, 최소 하나의 포토레지스트를 제거하여 상기 최소 하나의 구리 포일의 적어도 하나의 파트를 노출시켜 이에 따라 최소 하나의 구리 포일 패드를 형성하는 단계, 라미네이션 접착제를 상기 기판의 제2 표면에 도포하는 단계, 보호 필름을 상기 라미네이션 접착제에 도포하는 단계, 최소 하나의 마이크로 비아를 상기 상기 기판의 제2 표면 내에 형성시켜 상기 최소 하나의 구리 포일 패드를 노출시키는 단계, 전도성 페이스트를 상기 최소 하나의 마이크로 비아 내에 충전하는 단계, 및 부착을 위하여 상기 보호 필름을 제거하여 상기 기판 상의 상기 라미네이션 접착제를 노출시키는 단계를 포함함; 복수의 단일-금속 층 캐리어 각각을 병렬 처리한 이후 이러한 복수의 단일-금속 층 캐리어를 서로 부착시켜 제2 서브어셈블리를 형성하는 단계; 상기 제1 서브어셈블리를 상기 코어 서브어셈블리의 제1 표면에 부착시키는 단계; 및 상기 제2 서브어셈블리를 상기 코어 서브어셈블리의 제2 표면에 부착하는 단계를 포함한다.

도면의 간단한 설명
도 1은 시퀀셜 적층 및 도금 단계를 포함하는 적층된 비아를 갖는 인쇄 회로 기판 제조를 위한 시퀀셜 적층 공정의 흐름도이다.
도 2는 본 발명의 한 구체 예에 따라 단일 적층 공정을 포함하는 적층된 비아를 갖는 인쇄 회로 기판 제조 공정의 흐름도이다.
도 3a-3g는 본 발명의 한 구체 예에 따라, 적층된(또는 엇갈린) 마이크로 비아를 가지며, 단일 적층 사이클 또는 공정 시퀀스에서 사용될 인쇄 회로 기판을 위한 단일 금속 층 기판 제조 공정을 나타낸다.
도 4a는 본 발명의 한 구체 예에 따라, 코어 서브어셈블리를 샌드위칭 시키는, 도 3a-3g의 4개의 에칭된 단일 금속 층 기판 및 2개의 에칭-안된 단일 금속 층 기판을 포함하는 혼합된 인쇄 회로 기판의 횡단면 분해도이다.
도 4b는 본 발명의 한 구체 예에 따라, 코어 서브어셈블리를 샌드위칭 시키는, 도 3g의 에칭된 단일 금속 층 기판 6개를 포함하는 혼합된 인쇄 회로 기판의 횡단면 분해도이다.
도 4c는 본 발명의 한 구체 예에 따라, 코어 서브어셈블리를 샌드위칭 시키는, 사전-압축된 형태의 도 3g의 단일 금속 층 기판 6개를 포함하는 혼합된 인쇄 회로 기판의 횡단면 분해도이다.
도 5는 도 4b 또는 4c의 최종적인 혼합된 인쇄 회로 기판의 횡단면이다.
도 6은 본 발명의 한 구체 예에 따라, 4개 금속 층 코어 서브어셈블리의 양쪽 측면 상의 2개의 단일 금속 층 기판을 샌드위칭 시키는 바깥쪽 빌드업 층을 포함하는 혼합된 인쇄 회로 기판의 횡단면이다.
도 7은 본 발명의 한 구체 예에 따라 4개 금속 층 코어 서브어셈블리를 샌드위칭 시키는, 2개 단일 금속 층 기판 중 1개에 부착된 하나의 빌드업 층을 포함하는 혼합된 인쇄 회로 기판의 횡단면이다.
도 8은 본 발명의 한 구체 예에 따라, 능동 소자를 포함하는 코어 서브어셈블리를 샌드위칭 시키는, 도 3g의 6개의 단일 금속 층 기판을 포함하는 혼합된 인쇄 회로 기판의 횡단면이다.
도 9는 본 발명의 한 구체 예에 따라, 능동 소자를 포함하는 코어 서브어셈블리를 샌드위칭 시키는, 도 3g의 6개의 단일 금속 층 기판을 포함하는 혼합된 인쇄 회로 기판의 횡단면이다.
도 10은 본 발명의 한 구체 예에 따라, 어셈블리의 연성 부분을 강성 섹션으로부터 분리시킬 컷아웃 영역(cutout region)을 포함하는 인쇄 회로 기판 어셈블리의 횡단면이다.

발명의 상세한 설명

이하의 상세한 설명에서, 본 발명의 일부 예시적인 구체 예는 예시를 위하여 제시되고 설명된다. 해당 분야의 통상의 기술자가 인식하듯이, 개시된 예시적인 구체 예는 본 발명의 사상 또는 범위를 벗어나지 않으면서 다양한 방식으로 변형될 수 있다. 따라서, 도면 및 설명은 본질적으로 예로서 간주되며, 제한적으로 간주되지 않는다. 상세한 설명에서 기재되지 않았으나 도면에 도시된 부분 또는 도면에 도시되지 않은 부분이 존재할 수 있는데, 이는 이들이 본 발명을 완전하게 이해하는데 본질적이지 않기 때문이다. 유사한 도면 부호는 유사한 구성에 표시된다.

도 2는 본 발명의 한 구체 예에 따라 단일 적층 공정을 포함하는 적층된 비아를 갖는 인쇄 회로 기판 제조 공정의 흐름도이다. 도 1의 선행 기술의 공정과 비교하면, 도 2의 단일 적층 공정은 실질적으로 더 적은 수의 공정 단계를 포함한다. 더욱 구체적으로, 도 2의 단일 적층 공정은 다중-층 인쇄회로 기판 제조를 위한 시퀀셜 적층 공정에서 요구되는 다수의 적층 및 도금 공정 단계를 제거한다. 회로판 제조를 위한 단일 적층 공정의 양상은 미국 특허 7,523,545 및 미국 가특허출원 61/189171에 더욱 기재되어 있으며, 이들 각 문헌의 전체 내용은 참고로서 본 명세서에 수록된다.

도 2에 도시된 흐름도에서, 공정은 인쇄 회로 기판과 관련된 다수의 공정 단계를 수행한다. 또 다른 구체 예에서, 또 다른 적절한 인쇄 회로 기판 기술이 제시된 기술 대신 사용될 수 있으며, 예컨대 종래 PCB 제조 기술이 포함된다. 일부 구체 예에서, 공정은 기재된 모든 작업을 수행하는 것은 아니다. 또 다른 구체 예에서, 공정은 추가 작업을 수행한다. 한 구체 예에서, 공정은 제시된 것과 다른 순서로 작업을 수행한다. 일부 구체 예에서, 공정은 일부 작업을 동시에 수행한다. 한 구체 예에서, 공정은 "레이업 및 적층(LAYUP AND LAMINATE)" 에서 "최종 종료(FINAL FINISH)"로 직접 이동한다. 한 구체 예에서, "현상, 도금, 스트립, 에칭, 스트립(DEVELOP, PLATE, STRIP, ETCH, STRIP)"은 "현상, 에칭, 스트립(DEVELOP, ETCH, STRIP)"으로 대체된다.

도 3a-3g는 본 발명의 한 구체 예에 따라, 적층된(또는 엇갈린) 마이크로 비아를 가지며, 단일 적층 사이클 또는 공정 시퀀스에서 사용될 인쇄 회로 기판을 위한 단일 금속 층 기판 제조 공정을 나타낸다.

도 3a에 제시된 바와 같이, 2-면 기판(two-sided substrate) 또는 캐리어(10)가 준비된다. 기판(10)은 기판(10)의 대향 측면 또는 표면 상에 형성된 구리 포일(10a) 및 금속, 세라믹, 또는 절연 물질(예컨대, FR4, LCP, 서마운트(Thermount), BT, GPY, 예컨대 테플론(Teflon), 열적 전도성 탄소(스테블레코(stablecor)), 무-할로겐 절연 물질, 등, 여기서 GPY는 FR4 카테고리에 적절하지 않는 라미네이트임, 예컨대 폴리이미드, 폴리이미드 필름 예컨대 아프톤(apton)® 아지리딘(aziridine) 경화된 에폭시, 비스말이미드(bismalimide), 및 라미네이트의 또 다른 전기용 등급)로 이루어진 코어 물질(10b)을 포함한다. 그렇지만, 본 발명은 여기에 한정되지 않는다. 예를 들어, 본 발명의 한 구체 예에서, 기판의 단지 한쪽 측면(side) 상에서 형성된 구리 포일(예컨대, 단일 포일(10a))을 갖는 단일 측면(single sided) 코어 또는 기판이 사용된다. 또 다른 구체 예에서, 또 다른 적절한 기판 또는 전도성 층 물질이 사용될 수 있다.

도 3a에 제시된 구체 예에서, 기판(10)은 그 두께가 3 내지 4 밀(mils)(또는 약 3 내지 4 mils) 범위이다. 그렇지만, 또 다른 구체 예에서, 기판 및 또 다른 부품은 또 다른 적절한 치수를 가질 수 있다.

도 3b에서, 2개의 포토레지스트(20)가 기판(10) 상에 이미징(image)된다. 여기서, 제시된 상기 2개의 포토레지스트(20)는 기판(10)의 한쪽 측면(즉, 바닥 측면) 상에 레이저-직접-이미징(laser-direct-image)(또는 프린트)된다. 그렇지만, 본 발명은 여기에 한정되지 않는다. 예를 들어, 2개의 포토레지스트는 예컨대 포토, 실크스크린, 오프셋, 잉크젯 등과 같은 임의 적절한 프린팅 기술을 사용하여 이미징될 수 있다. 또 다른 구체 예에서, 2개 초과 또는 미만의 포토레지스트가 기판 상에 이미징될 수 있다.

도 3c에서, 구리 포일(10a)이 상기 2개의 포토레지스트(20)에 의해 덮인 구리 포일(10a)의 부분을 제외하고 기판(10)으로부터 에칭되며, 상기 포토레지스트(20)는 그 후 스트립되어 대응 구리 포일 패드(11)를 노출시킨다. 그렇지만, 본 발명은 여기에 한정되는 것은 아니다. 예를 들어, 본 발명의 또 다른 구체 예에서, 하나 이상의 단일-금속 층 캐리어(예컨대, 하나 이상의 단일 측면 회로)가 금속 판(예컨대, 스테인리스 강판)을 제공함으로써 형성된다.

금속 판을 사용하는 공정에 대한 더욱 상세한 사항에서, 구리 플래쉬(구리 flash) (약 5 미크론(micron))가 금속 판의 하나 이상의 측면 상에 전해 플래쉬 도금된다. 하나 이상의 포토레지스트가 금속 판의 하나 이상의 플래쉬 표면 상에 도포된다. 포토레지스트는 그 후 이미징(예컨대, 음각 이미징)되어 하나 이상의 캐비티를 현상한다. 구리가 그 후 캐비티 내에 도금된다. 포토레지스트가 그 후 스트립되어 하나 이상의 회로 층을 위한 하나 이상의 구리 포일 패드를 형성한다. 또한, 하나 이상의 프리프레그가 구리 포일 패드 상에 도포되어 프리프레그와 금속 판을 적층(laminate)시킨다. 프리프레그는 그 후 경화된다. 프리프레그는 따라서 금속 판, 구리 포일 패드 및 이들 사이의 구리 플래쉬로 적층되고 경화된다. 구리 포일 패드와 구리 플래쉬는 경화된 프리프레그와 함께 그 후 금속 판으로부터 벗겨진다. 구리 플래쉬는 그 후 에칭되어 경화된 프리프레그 상의 구리 포일 패드를 노출시킨다.

도 3d에 제시된 구리 포일 패드(예컨대, 패드(11) 또는 구리 패드를 포함하는 회로 층이 이미 형성되었음), 보호 필름(또는 마일라 시트)(40)을 포함하는 앞서 설명된 회로 층은 마일라 시트(40)와 코어 물질(10b) 사이에 삽입된 라미네이션 접착제(또는 프리프레그 또는 경화안된 프리프레그)(30)에 의해 기판(10)(또는 경화된 프리프레그)의 코어 물질(10b)에 부착된다. 도 3d에서, 보호 층 또는 마일라 시트(40)는 2개의 구리 포일 패드(11)가 위치하는 기판(10) 측면의 반대 쪽의 기판(10) 측면에 부착하는 것으로 도시된다. 그렇지만 본 발명의 보호 필름은 단지 마일라 시트에 한정되지 않으며, 임의 적절한 물질, 예컨대 폴리에스테르, 지향성 폴리프로필렌, 폴리비닐플루오라이드, 폴리에틸렌, 고밀도 폴리에틸렌, 폴리에틸렌 나프탈레이트, 파코탄, 폴리메틸펜텐, 또는 이들의 조합으로 제조될 수 있다.

도 3e에서, 비아 또는 마이크로 비아 홀(50)이 기판(10)(또는 경화된 프리프레그) 내에 형성된다. 마이크로 비아 홀(50) 각각은 지름이 4 내지 10 mils(또는 약 4 내지 10 mils) 범위인 홀을 기판(10)(또는 경화된 프리프레그) 내에 레이저 드릴링(및/또는 기계적 드릴링) 함으로써 형성된다. 또 다른 구체 예에서, 또 다른 적절한 지름의 마이크로 비아 홀이 사용될 수 있다. 또 다른 구체 예에서, 비아 또는 마이크로 비아 홀은 포토 이미징가능 절연 공정(photo imagable dielectric process), 플라즈마 공정(plasma process), 스탬핑 공정(stamping process), 또는 또 다른 적절한 비아 생성 공정을 사용하여 생성될 수 있다

도 3f에서, 전도성 페이스트(또는 잉크)(60)가 기판(10)(또는 경화된 프리프레그)에 형성된 각각의 마이크로 비아(50) 내에 충전되고, 도 3g에서, 마일라 시트(40)가 그 후 벗겨져서(peeled off) 레이-업(lay-up) 및 적층을 위한 단일-금속 층 캐리어(70)을 형성한다.

또 다른 구체 예에서, 금속 층 캐리어는 추가 층 또는 부품을 포함할 수 있다. 한 구체 예에서, 예를 들어, 금속 층 캐리어는 특정한 층 또는 라미네이션을 사용하여 이행되는 매립 저항 또는 매립 커패시터를 포함할 수 있다. 금속 층 캐리어는 또한 접착제 이전에, 비제한적으로, 유기금속, 침지 금(immersion gold), 침지 은(immersion silver), 침지 주석(immersion tin), 및/또는 외부 구리(outer 구리)를 비롯한 표면 처리를 포함할 수 있다. 이러한 표면 처리는 전기 전도도 및 열 전도도 둘 모두를 개선시킬 수 있다.

금속 층 캐리어는 비제한적으로, 절단 시트 적층기(cut sheet laminator), 적층 프레스(lamination press), 핫 롤 적층기(hot roll laminator), 진공 적층기(vacuum laminator), 고속 적층 프레스(quick lamination press), 또는 또 다른 적절한 적층 기계를 포함하는 여러 적층 기계를 사용하여 적층될 수 있다.

도 4a는 본 발명의 한 구체 예에 따라, 코어 서브어셈블리(102)를 샌드위칭 시키는, 도 3a-3g의 4개의 에칭된 단일 금속 층 기판(70-1) 및 2개의 에칭-안된 단일 금속 층 기판(70-2)을 포함하는 혼합된 인쇄 회로 기판(100-1)의 횡단면 분해도이다. 바깥쪽 단일 금속 층 기판 즉 에칭-안된 기판(70-2)은 자신의 바깥쪽 표면 상에 에칭-안된 구리 층을 가진다. 안쪽 단일 금속 층 기판(70-1)은 자신의 바깥쪽 표면 상에 에칭된 구리 층을 가진다.

코어 서브어셈블리(102)는 적층 공정을 사용하여 형성된 2개의 도금된 또는 충전된 관통-홀 비아(104) 및 4개 금속 층을 가진다. 또 다른 구체 예에서, 코어 서브어셈블리(102)는 관통-홀 비아 및/또는 마이크로 비아를 포함하여 2개 초과 또는 미만의 비아를 포함한다. 단일 금속 층 기판 또는 캐리어(70-1, 70-2) 각각은 어셈블리 당 2개의 적층형(stackded) 비아를 형성하는 전도성 페이스트로 충전된 다중 마이크로 비아(150)를 포함한다. 혼합된 PCB(100)를 어셈블링 하기 위하여, 단일 금속 층 기판(70-1, 70-2)은 코어 서브어셈블리(102) 상부 및 하부에 정렬될 수 있으며 모두 함께 압착(press)되어 하나 이상의 접착 층을 사용하여 서브어셈블리(102)를 샌드위칭(sandwich) 시킨다.

도 4a에 도시된 구체 예에서, 코어 서브어셈블리는 4개 금속 층 캐리어를 가진다. 또 다른 구체 예에서, 코어 서브어셈블리는 4개 초과 또는 미만의 금속 층 캐리어를 가진다. 이러한 한 가지 경우, 코어 서브어셈블리는 단지 1회의 적층을 포함하는 공정을 사용하여 어셈블링 된다. 또 다른 이러한 구체 예에서, 코어 서브어셈블리는 적층을 포함하지 않는 공정을 사용하여 어셈블링 된다(예컨대, 코어 서브어셈블리는 비아를 갖지 않음). 일부 구체 예에서, 코어 서브어셈블리의 층은 단일 금속 층 캐리어들이 함께 적층되어 PCB를 형성할 때 적층된다. 또 다른 구체 예에서, 코어 서브어셈블리의 층은 단일 금속 층 캐리어들이 함께 적층되어 혼합된 PCB를 형성하기 이전에 적층된다.

도 4a에 도시된 구체 예에서, 3개의 단일 금속 층 캐리어가 코어 서브어셈블리 상부에 위치되고 3개의 단일 금속 층 캐리어가 코어 서브어셈블리 하부에 위치된다. 또 다른 구체 예에서, 3개 초과 또는 미만의 단일 금속 층 캐리어가 코어 서브어셈블리 상부에 위치될 수 있다. 유사하게, 또 다른 구체 예에서, 3개 초과 또는 미만의 단일 금속 층 캐리어가 코어 서브어셈블리 하부에 위치될 수 있다. 한 구체 예에서, 하나 이상의 코어 서브어셈블리 층이 전도성 페이스트 마이크로 비아를 갖는 단일 금속 층 기판으로 대체된다. 도 4a에 도시된 구체 예에서, 혼합된 PCB가 2개의 적층형 비아를 포함한다. 또 다른 구체 예에서, 혼합된 PCB가 2개 초과 또는 미만의 적층형 비아를 포함할 수 있다.

도 4b는 본 발명의 한 구체 예에 따라, 코어 서브어셈블리를 샌드위칭 시키는, 도 3g의 에칭된 단일 금속 층 기판(70-1) 6개를 포함하는 혼합된 인쇄 회로 기판(100-2)의 횡단면 분해도이다. 도 4b는 도 4a와 실질적으로 유사하지만 다만, 바깥쪽 단일 금속 층 캐리어가 도 4a의 에칭-안된 것이 아니라 오히려 도 3a-3g에 기재된 공정에 따라 에칭된다는 것이 다르다. 또 다른 양상에서, 도 4b는 도 4a에 대하여 전술한 바에 따라 작용할 수 있다. 도 4b에서, 마이크로 비아(151)의 하나의 스택이 그 하부의 하나의 관통 홀 비아(104)와 정렬되며, 한편 또 다른 마이크로 비아(150)가 관통 홀 비아(104)로부터 오프셋(offset)되어 있다.

도 4c는 본 발명의 한 구체 예에 따라, 코어 서브어셈블리를 샌드위칭 시키는, 사전-압축된 형태의 도 3g의 단일 금속 층 기판(70-1) 6개를 포함하는 혼합된 인쇄 회로 기판(100-3)의 횡단면 분해도이다. 사전-압축된 형태는 6개의 단일 금속 층 기판(70-1) 중 3개를 포함하는 상단 어셈블리(80-1) 및 6개의 단일 금속 층 기판(70-1) 중 3개를 포함하는 하단 어셈블리(80-2)를 포함한다. 도 4c의 구체 예는 도 4b의 구체 예와 유사하지만 다만, 도 4b의 단일 금속 층 기판은 압축된 상태에서 시작하는 점이 다르다. 또 다른 양상에서, 도 4c는 도 4b에 대하여 전술한 바에 따라 작용할 있다.

도 5는 도 4b 또는 4c의 구체 예에 따르는 최종적인 혼합된 인쇄 회로 기판(100-4)의 횡단면이다. 몇 가지 구체 예에서, 도 4a에 대한 최종적인 혼합된 인쇄 회로 기판은 도 5와 유사할 수 있으나, 다만 바깥 층이 에칭-안된 구리를 포함할 수 있다는 점이 다르다.

도 6은 본 발명의 한 구체 예에 따라, 4개 금속 층 코어 서브어셈블리(202)의 양쪽 측면 상의 2개의 단일 금속 층 기판(270-1)을 샌드위칭 시키는 빌드업 층(270-2)을 포함하는 혼합된 PCB(200)의 횡단면이다. 몇 가지 구체 예에서, 혼합된 PCB(200)는 시퀀셜 적층 판 제조 공정 및 단일 적층 판 제조 공정 둘 모두의 장점을 포함한다. 예를 들어, 혼합된 PCB(200)는 실질적으로 또는 정확하게 평탄한 바깥쪽 표면을 제공할 수 있다. 일부 구체 예에서, 이러한 실질적으로 또는 정확하게 평탄한 표면은 매우 바람직할 수 있다. 또한, 혼합된 PCB(200) 제조 공정은 여러 적층 및 도금 단계를 제거함으로써 제조 시간 및 비용을 극적으로 개선할 수 있다.

4개 단일 금속 층 기판(270-1)은 다중 적층형 마이크로 비아(250)를 포함하며 전술한 공정 중 임의 것을 사용하여 형성될 수 있다. 4개 금속 층 코어 서브어셈블리(202)는 다중 관통-홀 비아(204)를 포함하며 전술한 시퀀셜 적층 공정을 사용하여 형성될 수 있다. 일부 구체 예에서, 관통-홀 비아는 구리 또는 전도성 페이스트로 충전된 마이크로 비아로 대체될 수 있다. 2개 빌드업 층(270-2)은 다중 도금된 또는 충전된 마이크로 비아(예컨대, 관통-홀 비아)(284)를 포함하며 도 1에서 기재된 PCB 제조 공정을 사용하여 형성될 수 있다.

도 6에 도시된 구체 예에서, PCB는 코어 서브어셈블리 상부 및 하부에 2개의 단일 금속 층 기판을 포함한다. 또 다른 구체 예에서, PCB는 2개 초과의 단일 금속 층 기판을 포함할 수 있다. 도 6에 도시된 구체 예에서, 하나의 빌드업 층(270-2)이 단일 금속 층 기판 상부에 위치되고 하나의 빌드업 층(270-2)이 단일 금속 층 기판 하부에 위치된다. 또 다른 구체 예에서, 둘 이상의 빌드업 층이 단일 금속 층 기판 상부에 위치될 수 있고 둘 이상의 빌드업 층이 단일 금속 층 기판 하부에 위치될 수 있다. 한 구체 예에서, 하나 이상의 빌드업 층이 단일 금속 층 기판 중 하나의 또 다른 층으로 대체되거나 또는 모두 제거된다.

도 6에 도시된 구체 예에서, 4개 금속 층 코어 서브어셈블리(202)가 혼합된 PCB(200)의 중앙에 위치된다. 또 다른 구체 예에서, 코어 서브어셈블리는 4개 초과 또는 미만의 층을 포함할 수 있다. 도 6에 도시된 구체 예에서, 4개 금속 층 코어 서브어셈블리는 2개의 도금된 또는 충전된 관통-홀 비아(204)를 포함한다. 또 다른 구체 예에서, 코어 서브어셈블리는 2개 초과 또는 미만의 비아로 실시될 수 있다. 이러한 한 구체 예에서, 코어 서브어셈블리는 어떠한 비아도 없이 실시될 수 있다. 도 6에 도시된 구체 예에서, 혼합된 PCB는 2개의 적층형 비아를 포함한다. 또 다른 구체 예에서, 혼합된 PCB는 2개 초과 또는 미만의 적층형 비아를 포함할 수 있다

도 5 및 6에서, 코어 서브어셈블리(102 및 202)는 서브어셈블리 당 2개의 관통 홀 비아(104, 204)을 포함하며 상기 관통 홀 비아(104, 204)은 단일 금속 층 기판 (70-1, 270-1)의 적층형 비아(150)로부터 오프셋 되어 있다. 또 다른 구체 예에서, 코어 서브어셈블리(102 및 202)는 하나 이상의 마이크로 비아를 포함할 수 있다. 일부 구체 예에서, 마이크로 비아는 전도성 페이스트, 전도성 잉크 또는 구리로 충전된다. 이러한 한 구체 예에서, 전도성 잉크 마이크로 비아는 사다리꼴 횡단면을 가지는데 여기서 마이크로 비아의 더 넓은 개구(opening)가 코어 서브어셈블리의 코어 서브어셈블리의 중앙선에 가깝다(예를 들어 도 5의 마이크로 비아(150)의 방향을 참고할 것). 일부 구체 예에서, 서브어셈블리(102 및 202)의 관통 홀 비아는 단일 금속 층 기판의 적층형 비아로부터 오프셋 되지 않는다.

도 7은 본 발명의 한 구체 예에 따라 4개 금속 층 코어 서브어셈블리(202)를 샌드위칭 시키는, 4개 단일 금속 층 기판(270-1) 중 2개에 부착된 하나의 빌드업 층(270-2)을 포함하는 혼합된 PCB(300)의 횡단면이다. 혼합된 PCB(300)는 코어 서브어셈블리(202)의 한쪽 측면 상에서 2개의 단일 금속 층 기판(270-1)을 샌드위칭 시키는 빌드업 층(270-2)을 포함한다. 혼합된 PCB(300)는 코어 서브어셈블리(202)의 다른 쪽 측면 상에서 4개 층 코어 서브어셈블리(202)를 샌드위칭 시키는 2개의 단일 금속 층 기판(270-1)을 더욱 포함한다. 도 7에 도시된 구체 예는 도 6의 구체 예와 유사하지만 다만, 바깥쪽 빌드업 층 중 하나가 제거되었다는 점이 다르다. 또 다른 구체 예에서, 상단 단일 금속 층 캐리어(270-1) 중 하나 또는 둘 모두가 또한 제거될 수 있다. 몇 가지 구체 예에서, 도 7의 혼합된 PCB의 구조는 도 6의 혼합된 PCB에 대하여 전술한 변형과 유사한 방식으로 변형될 수 있다.

도 8은 본 발명의 한 구체 예에 따라, 능동 소자(406)를 포함하는 코어 서브어셈블리(402)를 샌드위칭 시키는, 도 3g의 6개의 단일 금속 층 기판 (470-1, 470-2)을 포함하는 혼합된 인쇄 회로 기판(400)의 횡단면이다. 도 8에 도시된 혼합된 PCB(400)는 도 5의 것과 유사하나 다만, 코어 서브어셈블리(402)가 매립형 능동 소자(406)를 포함하고 상단 단일 금속 층 기판(470-2)이 능동 소자(406)에 대한 연결을 위한 적층형 비아(stacked via)를 형성하는 추가 마이크로 비아(450)를 포함한다는 점이 다르다. 능동 소자(406)는 트랜지스터, 집적 회로, 또는 통상 인쇄 회로 기판과 결합되어 사용되는 또 다른 능동 소자일 수 있다. 도 8에 도시된 구체 예에서, 혼합된 PCB(400)는 단일 능동 소자(406)를 포함한다. 또 다른 구체 예에서, 추가 능동 소자가 추가 비아와 함께 사용되어 요구되는 다양한 연결을 지원할 수 있다. 몇 가지 구체 예에서, 도 8의 혼합된 PCB의 구조는 앞서 도 4a, 4b, 4c, 5 및 6의 혼합된 PCB에 대하여 설명한 변형과 유사하게 변형될 수 있다. 한 구체 예에서, 능동 소자는 단일 금속 층 기판의 어느 하나 상부 또는 내부에 위치될 수 있다. 또 다른 구체 예에서, 능동 소자는 단일 금속 층 기판 및 코어 서브어셈블리 중 임의 것의 상부 또는 내부에 위치될 수 있다.

도 9는 본 발명의 한 구체 예에 따라, 능동 소자(506)를 포함하는 코어 서브어셈블리(502)를 샌드위칭 시키는, 도 3g의 2가지의 단일 금속 층 기판(570-1, 570-2)을 포함하는 혼합된 인쇄 회로 기판(500)의 횡단면이다. 도 9에 도시된 PCB는 도 8에 도시된 것과 실질적으로 유사하지만 다만, 도 8에 비하여 코어 어셈블리(502) 내에 더욱 매립된 능동 소자(506)와 연결하기 위한 추가 비아(584)를 포함한다는 점이 다르다. 또 다른 양상에서, 도 9의 혼합된 PCB는 도 8의 혼합된 PCB와 같은 기능을 하며 변형될 수 있다.

도 10은 본 발명의 한 구체 예에 따라, 어셈블리의 연성(flexible) 부분(606)을 강성(rigid) 섹션(602, 604)으로부터 분리시킬 컷아웃 영역(cutout region)을 포함하는 인쇄 회로 기판 어셈블리(600)의 횡단면이다. 비아(608)는 여러 연성, 강성, 및 강성-연성 층 사이의 전기적 상호연결을 제공할 수 있다.

몇 가지 구체 예에서, 회로판 어셈블리(600)는 예를 들어, 도 3a-3g, 4a-4c에서 앞서 설명한 단일 적층 공정을 비롯하여, 본 명세서에 기재된 제조 공정 중 임의 것을 사용하여 형성될 수 있다. 시퀀셜 적층 타입 공정을 비롯하여 종래 적층 공정(lamination process)은 제조 공정 동안 연성 또는 강성-연성 기판을 손상시킬 수 있는 상대적으로 많은 공정 단계를 요구한다. 더욱 구체적으로, 도금, 세정, 스크러빙(scrubbing), 및 평탄화(planarization)와 같은 종래 공정 단계는 연성 또는 강성-연성 기판을 손상시킬 수 있으며 특정한 위치 공차(positional tolerance) 달성과 관련된 문제를 야기한다. 여기에 기재된 제조 공정과 관련하여, 회로판 어셈블리(600)는 예를 들어, 침해성 도금(intrusive plating), 세정, 스크러빙, 및 평탄화 공정 단계를 비롯하여, 종래 공정에서 통상적인 다수의 반복 단계를 회피하거나 또는 실질적으로 감소시키면서 형성될 수 있다.

전술한 설명이 발명의 많은 특정한 구체 예를 포함하지만, 이들은 발명의 범위를 제한하는 것으로 간주되어서는 안되며, 오히려 발명의 이러한 특정한 구체 예의 실시예로서 간주되어야 한다. 따라서, 발명의 범위는 제시된 구체 예에 의해 결정되어서는 안되며, 첨부된 청구 범위 및 이의 균등물에 의해 결정되어야 한다.

예를 들어, 본 명세서에 기재된 제조 공정은 비-제한적으로, 플립 칩(flip chip), MEMS 회로, 세라믹 패키지, 유기 패키지(organic package), 고밀도 기판, BGA 기판, 강성 기판, 연성 기판, 및 강성-연성(rigid-flex) 기판을 포함하는, 다수의 기술과 결합되어 사용될 수 있다.

일부 구체 예에서, 본 명세서에 기재된 마이크로 비아 및 비아는 Z-축 상호연결로서 불릴 수 있다.

전술한 구체 예에서, 회로판 어셈블리는 관통 홀 비아, 비아, 마이크로 비아, 블라인드 비아 또는 또 다른 비아를 사용하여 형성된다. 또 다른 구체 예에서, 이들 비아는 상호교환 가능하며 및/또는 해당 분야에 공지된 또 다른 적절한 비아로 대체될 수 있다.

Claims

인쇄 회로 기판 제조 방법에 있어서, 상기 방법은
최소 하나의 금속 층 캐리어를 포함하는 코어 서브어셈블리를 제공하는 단계;
복수의 단일-금속 층 캐리어 각각을 병렬 처리(parallel process)한 이후 상기 복수의 단일-금속 층 캐리어를 제공하는 단계, 여기서 복수의 단일-금속 층 캐리어 중 최소 하나의 병렬 처리는:
기판의 제1 표면 상에 형성된 최소 하나의 구리 포일을 갖는 상기 기판의 적어도 하나의 파트 상에 포토레지스트를 이미징하는 단계;
상기 기판으로부터 상기 최소 하나의 구리 포일의 일부분을 에칭하는 단계;
최소 하나의 포토레지스트를 제거하여 상기 최소 하나의 구리 포일의 적어도 하나의 파트를 노출시켜 이에 따라 최소 하나의 구리 포일 패드를 형성하는 단계;
하나 이상의 구리 포일 패드를 형성한 후에,
라미네이션 접착제를 상기 기판의 제2 표면에 도포하는 단계;
보호 필름을 상기 라미네이션 접착제 상에 형성하는 단계;
최소 하나의 마이크로 비아를 상기 기판의 제2 표면 내에 형성시켜 상기 최소 하나의 구리 포일 패드를 노출시키는 단계;
전도성 페이스트를 상기 최소 하나의 마이크로 비아 내에 충전하는 단계; 및
부착을 위하여 상기 보호 필름을 제거하여 상기 기판 상의 상기 라미네이션 접착제를 노출시키는 단계를 포함함; 및
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계
를 포함하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서, 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계는
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리의 제1 표면에 대하여 부착시키는 단계; 및
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리의 제2 표면에 대하여 부착시키는 단계
를 포함하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서, 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계는
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 부착시켜 제1 단일 라미네이션 서브어셈블리를 형성하고 상기 코어 서브어셈블리의 제1 표면에 대하여 부착시키는 단계; 및
최소 하나의 마이크로 비아를 갖는 제1 빌드업 층을 상기 제1 단일 라미네이션 서브어셈블리의 표면에 부착시키는 단계
를 포함하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서, 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계는
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 부착시켜 제1 단일 라미네이션 서브어셈블리를 형성하고 상기 코어 서브어셈블리의 제1 표면에 대하여 부착시키는 단계;
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 부착시켜 제2 단일 라미네이션 서브어셈블리를 형성하고 상기 코어 서브어셈블리의 제2 표면에 대하여 부착시키는 단계;
최소 하나의 마이크로 비아를 갖는 제1 빌드업 층을 제1 서브어셈블리의 표면에 부착시키는 단계; 및
최소 하나의 마이크로 비아를 갖는 제2 빌드업 층을 제2 서브어셈블리의 표면에 부착시키는 단계
를 포함하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서, 상기 코어 서브어셈블리는 최소 하나의 마이크로 비아를 포함하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서, 상기 코어 서브어셈블리는 최소 하나의 능동 소자를 포함하는, 인쇄 회로 기판 제조 방법.
제 6 항에 있어서, 상기 최소 하나의 능동 소자는 트랜지스터 및 집적 회로로 구성된 군으로부터 선택되는 소자를 포함하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서,
단일-금속 층 캐리어를 병렬 처리한 이후 최소 하나의 제2 단일-금속 층 캐리어를 제공하는 단계, 여기서 제2 단일-금속 층 캐리어의 병렬 처리는:
제2 기판의 제1 표면 상에 형성된 구리 포일을 갖는 제2 기판의 제2 표면에 제2 라미네이션 접착제를 도포하는 단계;
제2 보호 필름을 상기 제2 라미네이션 접착제 상에 형성하는 단계;
상기 제2 기판의 상기 제2 표면 내에 최소 하나의 마이크로 비아를 형성하여 상기 구리 포일의 일부를 노출시키는 단계;
전도성 페이스트를 상기 최소 하나의 마이크로 비아 내에 충전하는 단계; 및
부착을 위하여 상기 제2 보호 필름을 제거하여 상기 제2 기판 상의 상기 제2 라미네이션 접착제를 노출시키는 단계를 포함하며,
여기서 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리의 표면에 대하여 부착시키는 단계는
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 부착시켜 제1 단일 라미네이션 서브어셈블리를 형성하고 상기 코어 서브어셈블리의 표면에 대하여 부착시키는 단계; 및
최소 하나의 제2 단일-금속 층 캐리어를 상기 제1 단일 라미네이션 서브어셈블리의 표면에 부착시키는 단계를 포함하는, 인쇄 회로 기판 제조 방법.
제 8 항에 있어서,
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 부착시켜 제2 단일 라미네이션 서브어셈블리를 형성하고 상기 코어 서브어셈블리의 제2 표면에 대하여 부착시키는 단계; 및
최소 하나의 제2 단일-금속 층 캐리어의 제2 단일-금속 층 캐리어를 제2 단일 라미네이션 서브어셈블리의 표면에 부착시키는 단계
를 더욱 포함하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서,
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계는 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 부착시켜 제1 단일 라미네이션 서브어셈블리를 형성하고 상기 코어 서브어셈블리의 표면에 대하여 부착시키는 단계를 포함하며;
여기서 상기 코어 서브어셈블리는 비아를 포함하며;
여기서 상기 코어 서브어셈블리의 상기 비아의 위치는 상기 제1 단일 라미네이션 서브어셈블리의 마이크로 비아의 위치로부터 오프셋(offset)되는, 인쇄 회로 기판 제조 방법.
제 10 항에 있어서, 상기 코어 서브어셈블리의 상기 비아는 도금된 관통 홀 비아임을 특징으로 하는, 인쇄 회로 기판 제조 방법.
제 10 항에 있어서, 상기 코어 서브어셈블리의 상기 비아는 마이크로 비아임을 특징으로 하는, 인쇄 회로 기판 제조 방법.
제 10 항에 있어서, 상기 코어 서브어셈블리의 상기 비아는 구리로 충전된 마이크로 비아임을 특징으로 하는, 인쇄 회로 기판 제조 방법.
제 10 항에 있어서, 상기 코어 서브어셈블리의 상기 비아는 전도성 페이스트로 충전된 마이크로 비아임을 특징으로 하는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서,
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리에 대하여 부착시키는 단계는 상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 부착시켜 제1 단일 라미네이션 서브어셈블리를 형성하고 상기 코어 서브어셈블리의 표면에 대하여 부착시키는 단계를 포함하며;
여기서 상기 코어 서브어셈블리는 비아를 포함하며;
여기서 상기 코어 서브어셈블리의 상기 비아의 위치는 상기 제1 단일 라미네이션 서브어셈블리의 마이크로 비아의 위치와 실질적으로 정렬(aligne)되는, 인쇄 회로 기판 제조 방법.
제 1 항에 있어서, 상기 기판은 연성 기판 및 강성-연성 기판으로 구성된 군으로부터 선택되는 기판을 포함하는, 인쇄 회로 기판 제조 방법.
인쇄 회로 기판 제조 방법에 있어서, 상기 방법은
최소 하나의 금속 층 캐리어를 포함하는 코어 서브어셈블리를 제공하는 단계;
복수의 단일-금속 층 캐리어 각각을 병렬 처리한 이후 상기 복수의 단일-금속 층 캐리어를 제공하는 단계, 여기서 복수의 단일-금속 층 캐리어 중 최소 하나의 병렬 처리는:
기판의 제1 표면 상에 형성된 최소 하나의 구리 포일을 갖는 상기 기판의 적어도 하나의 파트 상에 포토레지스트를 이미징하는 단계;
상기 기판으로부터 상기 최소 하나의 구리 포일의 일부분을 에칭하는 단계;
최소 하나의 포토레지스트를 제거하여 상기 최소 하나의 구리 포일의 적어도 하나의 파트를 노출시켜 이에 따라 최소 하나의 구리 포일 패드를 형성하는 단계;
하나 이상의 구리 포일 패드를 형성한 후에,
라미네이션 접착제를 상기 기판의 제2 표면에 도포하는 단계;
보호 필름을 상기 라미네이션 접착제 상에 형성하는 단계;
최소 하나의 마이크로 비아를 상기 기판의 제2 표면 내에 형성시켜 상기 최소 하나의 구리 포일 패드를 노출시키는 단계;
전도성 페이스트를 상기 최소 하나의 마이크로 비아 내에 충전하는 단계; 및
부착을 위하여 상기 보호 필름을 제거하여 상기 기판 상의 상기 라미네이션 접착제를 노출시키는 단계를 포함함;
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리의 제1 표면에 대하여 부착시키는 단계; 및
상기 복수의 단일-금속 층 캐리어 중 적어도 2개를 서로 그리고 상기 코어 서브어셈블리의 제2 표면에 대하여 부착시키는 단계
를 포함하는, 인쇄 회로 기판 제조 방법.
인쇄 회로 기판 제조 방법에 있어서, 상기 방법은
최소 하나의 금속 층 캐리어를 포함하는 코어 서브어셈블리를 제공하는 단계;
복수의 단일-금속 층 캐리어 각각을 병렬 처리한 이후 상기 복수의 단일-금속 층 캐리어를 서로 부착시켜 제1 서브어셈블리를 형성하는 단계, 여기서 복수의 단일-금속 층 캐리어 중 최소 하나의 병렬 처리는:
기판의 제1 표면 상에 형성된 최소 하나의 구리 포일을 갖는 상기 기판의 적어도 하나의 파트 상에 포토레지스트를 이미징하는 단계;
상기 기판으로부터 상기 최소 하나의 구리 포일의 일부분을 에칭하는 단계;
최소 하나의 포토레지스트를 제거하여 상기 최소 하나의 구리 포일의 적어도 하나의 파트를 노출시켜 이에 따라 최소 하나의 구리 포일 패드를 형성하는 단계;
하나 이상의 구리 포일 패드를 형성한 후에,
라미네이션 접착제를 상기 기판의 제2 표면에 도포하는 단계;
보호 필름을 상기 라미네이션 접착제 상에 형성하는 단계;
최소 하나의 마이크로 비아를 상기 기판의 제2 표면 내에 형성시켜 상기 최소 하나의 구리 포일 패드를 노출시키는 단계;
전도성 페이스트를 상기 최소 하나의 마이크로 비아 내에 충전하는 단계; 및
부착을 위하여 상기 보호 필름을 제거하여 상기 기판 상의 상기 라미네이션 접착제를 노출시키는 단계를 포함함;
복수의 단일-금속 층 캐리어 각각을 병렬 처리한 이후 이러한 복수의 단일-금속 층 캐리어를 서로 부착시켜 제2 서브어셈블리를 형성하는 단계;
상기 제1 서브어셈블리를 상기 코어 서브어셈블리의 제1 표면에 부착시키는 단계; 및
상기 제2 서브어셈블리를 상기 코어 서브어셈블리의 제2 표면에 부착하는 단계
를 포함하는, 인쇄 회로 기판 제조 방법.