KR101692102B1 - 슈트-스루 전류 격리를 가진 레벨 시프터 - Google Patents

슈트-스루 전류 격리를 가진 레벨 시프터 Download PDF

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Abstract

슈트-스루 전류 격리와 더불어 하이 전압을 인가하는데 적합한 레벨 시프터 회로가 제시된다. 레벨 시프터는 제 1 활성화 신호를 수신하고 제 1 노드에서 입력 전압을 수신하고 제 2 노드에서 출력 전압을 공급한다. 회로는 제 1 활성화 신호가 어서트된 것에 응하여 입력 전압으로부터 출력 전압을 제공하며 제 1 활성화 신호가 디어서트되었을 때 출력 노드를 로우 전압 값에 설정한다. 레벨 시프트 회로는 출력 노드에 연결된 게이트를 가진 공핍형 NMOS 트랜지스터, 및 제 1 활성화 신호에 연결된 게이트를 가진 PMOS 트랜지스터를 포함한다. 이것은 또한 NMOS 및 PMOS 트랜지스터들과는 다른 제 1 저항성 소자를 포함한다. NMOS 트랜지스터, PMOS 트랜지스터 및 제 1 저항성 소자들은 제 1 노드와 제 2 노드 사이에 직렬로 연결되고, NMOS 트랜지스터는 제 1 노드에 연결된다. 레벨 시프터는, 제 2 노드에 연결되고 제 2 활성화 신호를 수신하게 연결된 방전 회로를 더 포함한다. 제 2 활성화 신호는 제 1 활성화 신호가 디어서트되었을 때 어서트되고, 제 1 활성화 신호가 디어서트되었을 때 어서트된다. 방전 회로는 제 2 활성화 신호가 어서트되었을 때 제 2 노드를 로우 전압값에 연결하고 제 2 활성화 신호가 디어서트되었을 때 제 2 노드를 그라운드로부터 격리한다.

Description

슈트-스루 전류 격리를 가진 레벨 시프터{LEVEL SHIFTER WITH SHOOT-THROUGH CURRENT ISOLATION}
이 출원은 일반적으로 집적 회로 반도체 장치들에 관한 것으로, 특히, 하이 전압 스위치들에 관한 것이다.
집적회로에서 입력 신호에 응하여 전압을 소스에서 출력에 제공하기 위한 회로를 필요로 하는 것이 일반적이다. 예로서는 비휘발성 메모리 내 워드라인 선택 회로이다. 이러한 회로에서, 장치 대 장치 로직 레벨에 입력 신호에 응하여 워드라인에 비교적 높은 프로그래밍 전압이 공급된다. 예를 들면, NAND형 플래시 메모리를 위한 상당히 전형적인 값들에서, 그라운드에서 3 ~ 5V의 "하이" 값으로 가는 입력에 응하여 워드라인 상에 10 ~ 30V가 제공된다. 이러한 하이 전압들을 취급할 수 있는 이러한 레벨 시프터들은 프로그램가능 비휘발성 메모리들의 주변 회로 내 많은 곳들에서 사용될 수 있다. 회로의 동작을 개선하기 위해서, 활성화되었을 때 출력 상에 전압이 이의 최대 값에 신속하게 도달할 것과 비활성화되었을 때 레벨 시프터가 신속하게 턴 오프하는 것이 중요하다.
이러한 스위치들을 위한 많은 설계들이 존재한다. 다수의 공통되는 설계는 트랜지스터를 턴 온시켜 소스에서 출력으로 하이 전압을 전달하기 위해 사용되는 게이트 전압값들을 상승시키 위해 NMOS 트랜지스터들 및 로컬 충전 펌프를 사용한다. NMOS 트랜지스터들의 바이 바이어스와 충전 펌프 램프(ramping) 속도에 기인하여, 이들 스위치들은 일반적으로 완전한 하이 전압을 전달하기 위해 필요한 전달 전압 레벨에 도달하는데 비교적 긴 시간이 걸린다. 이들 문제들은 충전 펌프 내 NMOS 트랜지스터들의 바디 효과에 기인하여 효율적이고 적시에 펌핑하는 이것을 필요한 높은 프로그래밍 전압 레벨 및 낮은 장치 서플라이 전압들 둘 다가 겸하여 어렵게 하기 때문에 이들 둘 다에 의해 악화된다. 결국, 하이 전압들을 취급할 수 있고 활성화 및 비활성화되었을 때 신속한 응답을 갖는 레벨 시프터 회로들에 대한 계속적인 필요성이 있다.
일반적인 한 세트의 측면들에 따라, 레벨 시프터 회로가 제시된다. 레벨 시프터는 제 1 노드에서 입력 전압을 수신하고, 제 1 활성화 신호를 수신하고, 제 2 노드에서 출력 전압을 공급하게 연결된다. 출력 전압은 제 1 활성화 신호가 어서트된 것에 그리고 제 1 활성화 신호가 디어서트되었을 땐 로우 전압값에 응하여, 입력 전압으로부터 제공된다. 레벨 시프트 회로는 제 2 노드에 연결된 게이트를 가진 공핍형 NMOS 트랜지스터, 및 제 1 활성화 신호에 연결된 게이트를 가진 PMOS 트랜지스터를 포함한다. 이것은 또한 NMOS 및 PMOS 트랜지스터들과는 다른 제 1 저항성 소자를 포함한다. NMOS 트랜지스터, PMOS 트랜지스터 및 제 1 저항성 소자들은 제 1 노드와 제 2 노드 사이에 직렬로 연결되고, NMOS 트랜지스터는 제 1 노드에 연결된다. 레벨 시프터는, 제 2 노드에 연결되고 제 2 활성화 신호를 수신하게 연결된 방전 회로를 더 포함한다. 제 2 활성화 신호는 제 1 활성화 신호가 디어서트될 때 어서트되고, 제 1 활성화 신호가 디어서트될 때 어서트되며, 방전 회로는 제 2 활성화 신호가 어서트될 때 제 2 노드를 로우 전압값에 연결하고 제 2 활성화 신호가 디어서트되었을 때 제 2 노드를 그라운드로부터 격리한다.
또 다른 측면들에서, 레벨 시프터 회로는 입력 노드와 출력 노드 사이에 연결되고 제 1 전류 경로 및 제 2 전류 경로를 포함한다. 제 1 전류 경로는 입력 노드와 출력 노드 간에 있고 제 1 활성화 신호를 수신하게 연결된다. 제 1 전류 경로는, 출력 노드에 연결된 게이트를 가지며 입력 노드에 연결된 공핍형 NMOS 트랜지스터, 및 입력 노드와 출력 노드 사이에 공핍형 NMOS 트랜지스터와 직렬로 연결된 PMOS 트랜지스터를 포함한다. PMOS 트랜지스터는 제 1 활성화 신호가 어서트되었을 때 PMOS 트랜지스터가 턴 온되게 하는 제 1 활성화 신호를 수신하게 연결된 게이트를 갖는다. 제 2 전류 경로는 출력 노드와 그라운드 사이에 있고 제 2 활성화 신호가 어서트되었을 때 출력 노드가 연결되게 하는 제 2 활성화 신호를 수신하게 연결된다. 레벨 시프터 회로는 제 1 활성화 회로가 어서트되고 제 2 활성화 신호가 어서트되지 않았을 때 활성화되며, 레벨 시프터 회로는 제 2 활성화 회로가 어서트되고 제 1 활성화 신호가 어서트되지 않았을 때 비활성화된다. 또한, 제 1 전류 경로는, 공핍형 NMOS 트랜지스터와 출력 노드 사이에 PMOS 트랜지스터와 직렬로 연결되고 공핍형 NMOS 및 PMOS 트랜지스터들과는 다른 하나 이상의 저항성 소자들을 포함한다.
본 발명의 다양한 측면들, 잇점들, 특징들 및 실시예들은 이들의 예들에 대한 다음 설명에 포함되며, 이 설명은 동반된 도면들에 관련하여 취해질 것이다. 본원에서 참조되는 모든 특허들, 특허출원들, 논문들, 그외 공보, 문서 및 자료들은 모든 목적을 위해 이들 전부가 참조로서 본원에 포함된다. 포함시킨 공보, 문서 혹은 자료들의 어느 것과 본원 간에 용어들의 정의 혹은 사용에 있어 어떤 모순 혹은 상충되는 범위에 있어선 본원의 정의 혹은 사용이 우선할 것이다.
상술한 바와 같이 본 발명에 따르면 하이 전압들을 취급할 수 있고 활성화 및 비활성화되었을 때 신속한 응답을 갖는 레벨 시프터 회로들을 제공할 수 있다.
도 1은 레벨 시프터의 회로도이다.
도 2는 도 1의 회로의 동작을 예시한 한 세트의 파형들이다.
도 3은 도 1 및 도 4의 상세도이다.
도 4는 본원에 기술된 측면들을 채용하는 레벨 시프터의 예시적 실시예이다.
도 5는 도 4의 회로의 동작을 예시한 한 세트의 파형들이다.
레벨 시프터들은 활성화 신호에 응하여 특정한 전압을 주어진 노드에 제공할 필요성이 있을 때 집적 회로들에서 적용할 곳들이 많이 발견된다. 예를 들면, 빈번하게 이들은 비휘발성 메모리 장치들에서 사용되는 이를테면 10 ~ 30 볼트의 범위에 있는 상당히 높은 전압 레벨들의 일부를 공급할 필요성이 있는 비휘발성 메모리 장치들 상에 주변 회로의 부분으로서 나타난다. 이러한 비휘발성 메모리 장치들의 예들은 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있는데, 예를 들면, 이러한 레벨 시프터가 사용될 수 있는 스위치의 구체적 예는 본원과 동시에 출원된, Jonathan Hoang Huynh 및 Feng Pan의 "High Voltage Switch Suitable for use in Flaqsh Memory" 명칭의 미국특허출원에 제시되어 있다. 전형적으로, 이러한 레벨 시프터 회로는 이러한 레벨 시프터 회로가 턴 온 및 턴 오프 둘 다를 위해 활성화 신호에 신속하게 응답할 것이 중요하다.
상황은 도 1을 참조로 간략히 예시될 수 있다. 생각은 활성화 신호(EN)에 응하여 입력 전압(노드(X)에 TG_IN)을 회로의 출력(노드(Y)에 TG_OUT)에 공급할 수 있다는 것이다. 여기에서, 출력은 전달 게이트(121)에 공급되고 있다. 활성화되었을 때, 노드(Y)를 충전하기 위해 전류(I1)이 사용된다. 비활성화되었을 때, 노드(Y)를 그라운드에 취하기 위해 전류(Idis)가 사용된다.
도 1의 예에서, 레벨 시프터는 충전 펌프를 사용할 필요 없이 하이 전압을 입력(TG_IN)에서 출력(TG_OUT)으로 전달하기 위해 스위치로서 공핍 장치(101) 및 p-채널 장치(103)를 사용한다. 리셋 동안에, 입력이 여전히 하이이고 출력이 그라운드에 방전되고 있을 때, 전류(Idis)가 그라운드에 취할려고 하는 반면 전류(I1)가 계속하여 노드(Y)를 충전하려고 함에 따라, 슈트-스루(shoot-through) 전류가, 대응하는 파워 유실과 더불어 발생한다. 전류의 기간은 입력 전압 레벨에 따를 것이다. 이 슈트-스루 전류의 량을 감소시키기 위해서, 레벨 시프터 회로의 예시적 실시예들은 충전 경로 내에 저항을 추가하여, 유실되는 입력 파워를 최소화하기 위해 방전 국면 동안 격리를 생성한다.
도 1을 더욱 고찰하면, 이것은 배경기술에 기술된 문제들의 대부분을 극복하는 한 설계를 제시한다. 활성화 신호(EN)에 응하여, 레벨 시프터는 입력 전압 소스(TG_IN)로부터 도출된 전압(TG_OUT)을, 이 경우엔, 트랜지스터(121)의 게이트에 공급하여, 전압 Vin을 Vout에 전달하게 한다. 스위치는 입력 전압(TG_IN)을 직렬로 연결된 공핍형 NMOS 트랜지스터 NFETD(101) 및 PMOS 트랜지스터 HPFET(103)을 통해 노드(X)에서 출력 노드(Y)에 공급한다. HPFET(103)의 게이트는 활성화 신호(EN)에 연결되고, NFETD의 게이트는 전압 레벨(TG_OUT)을 수신하기 위해 연결된다. 시프트된 레벨이 비활성화되었을 때 노드(Y)를 방전시키기 위해 이 노드에 방전 회로(110)가 또한 연결된다. 방전 블록(110)은 이 실시예에서, 방전 활성화 신호(EN_DIS)를 수신하는데, 이것이 제 1 활성화 신호(EN)에 대한 관계는 이하 기술될 것이다.
노드(X)에 전압 레벨(TG_IN)은 NAND 메모리 구조의 경우에 10 ~ 30 볼트의 값들을 가질 수 있기 때문에, 장치들 NFETD(101) 및 HPFET(103)는 특정 응용에서 예상되는 전압들을 취급하기 위해 형성된 하이 전압 장치들일 필요가 있을 수 있다. 본원에 제시된 예시적 실시예들에서, 회로 상에 로우 전압 레벨(Vss)은 그라운드로서 취해질 것이며 하이 값(Vdd)은 전형적으로 1.8 내지 2.2V이다.
도 1의 레벨 시프터 회로의 기능은 도 2의 파형들을 참조하여 기술될 수 있다. 초기에, 회로는 EN이 디어서트(de-assert)되고 EN_DIS이 어서트(assert)되어, 비활성화된다. 여기에 배열된 바와 같이, EN_DIS 신호는 어서트되었을 땐 Vdd에 있고 디어서트되었을 땐 Vss에 있다. EN 신호는 어서트되었을 땐 로우 값(Vss)에 있고 값(VA)에 있다. VA의 값은 HPFET(103)을 유효하게 턴 오프하기에 충분하도록 선택된다. 도 2로부터 알 수 있는 바와 같이(그리고 이하 논의되는 도 5에 대해서도 유사하게), EN 및 EN_DIS은 동시에 모두 하이가 되고 모두 로우가 되며 이들의 진폭만이 서로 다르다. 어느 정도, 이들은 동일 활성화 신호(또는, 정의들에 따라, 서로 역들)인 것으로 간주될 수 있으나, EN 신호는 이것이 p형 장치 HPFET(103)를 유효하게 턴 오프할 필요성에 기인하여 이의 하이 값(여기에서와 같이)에서 상이할 수 있다. 이해되는 바와 같이, 언제 EN 및 EN_DIS 각각이 하이 또는 로우가 되는가, 및 이들이 언제 어서트 또는 디어서트된 것으로 간주되는가의 정의는 이들 신호들이 어쩌면 이들의 반전된 버전들 관점에서 쉽게 정의될 수 있기 때문에 반대가 될 수 있다. 이 논의를 위해서, EN 신호는 입력 전압을 노드(X)에서 출력 노드(Y)로 전달하기 위해 레벨 시프터가 언제 활성화될 것인가를 제어하는 것으로 여겨질 수 있고, EN_DIS 신호는 방전 블록(110)(또는 이하 논의되는 도 4에서 210)가 노드(Y)를 Vss에 방전하기 위해 언제 활성화될 것인가를 제어하는 것으로 여겨질 수 있다.
도 2로 돌아가서, 초기에, 입력 전압(TG_IN)은 Vdd에 있고, EN은 VA에 있고, EN_DIS은 Vdd에 있다. 결국, 노드(Y)는 블록(110)을 통해 Vss에 연결되고, 출력 레벨(TG_OUT) 또한 Vss에 있다. EN은 VA에 있기 때문에, HPFET(103)은 턴 오프되고, 따라서 NFETD(101)이 게이트가 Vss에 있는 공핍형 장치일지라도, 전류(I1)는 제로이다.
레벨 시프터를 활성화하기 위해서, t0에서 TG_IN는 VHIGH의 하이 값에 취해진다. t1에서, EN이 어서트되고 EN_DIS는 디어서트되는데, 즉, 여기에서 사용되는 배열 하에서, EN 및 EN_DIS는 Vss까지 낮아진다. 이것은 노드(Y)에 대해 방전 블록(110)를 통한 그라운드로의 경로를 차단한다. EN이 Vss로 갈 때, HPFET(103)는 턴 온되고 TG_OUT은 상승하기 시작하며, NFETD(101)의 게이트가 노드(Y)에 연결될 때, 이것은 전류(I1)를 더욱 증가시킨다. 이것은 노드(X)와 노드(Y) 간에 임피던스를 유효하게 감소시키며, 전류 경로(I1)가 TG_OUT = TG_IN= VHIGH을 충전하게 하여, 전달 게이트(121)를 통해 Vin = Vout이 되게 한다.
예시적 실시예들에서, 방전 블록(110)(및 유사하게 이하 논의되는 도 4의 210)은 입력으로서 EN_DIS을 수신하기 위해 연결되고 자신의 출력이 출력 노드에 연결된 인버터(111)를 포함한다. 인버터 회로의 단순 예가 도 3에 도시되었다. 도 3에 도시된 바와 같이, 하측에 트랜지스터는 EN_DIS가 하이가 됨에 의해 이 트랜지스터가 턴 온되었을 때 전류(Idis)에 대해 그라운드(또는, 더 일반적으로, Vss)로의 경로를 제공할 것이다. 노드(Y) 상에 있을 수 있는 높은 전압 값들로부터 인버터(111)를 보호하기 위해서, 하나 이상의 트랜지스터들이 인버터(111)의 출력과 노드(Y) 사이에 놓여질 수 있다. 예시적 실시예에서, 각각이 이들의 게이트가 EN_DIS에 연결된 한 쌍의 트랜지스터들(113, 115)은 레벨 시프터가 활성화(그리고 EN_DIS가 로우)되었을 때, 인버터(111)를 VHIGH로부터 보호하기 위해 사용된다. 비활성화되고 EN_DIS가 어서트(여기에서는 Vdd에)되었을 때, 트랜지스터들은 방전 전류(Idis)를 인버터(111)에 그리고 그라운드/Vss에 전달할 것이다.
도 1 및 도 2로 돌아가서 레벨 시프터의 비활성화를 고찰하면, 이것은 t2에서 시작되는데 여기에서 EN_DIS는 VTD를 NFETD(101)의 임계 전압까지 낮추기 위해서 TG_OUT를 Vss까지 방전하기 위해 활성화된다(예에서는 Vdd에 취해진다). 노드(Y)를 방전시키고 전달 게이트(121)를 턴 오프하기 위해서, 블록(110)을 통해 방전되는 전류(Idis)은 NFETD(101)의 게이트로부터 I2, 전달 게이트(121)로부터 전류(13), 노드(X)로부터 여전히 레벨 시프터로 흐르는 임의의 잔류 전류(I1)를 포함할 것이다. 동시에, EN_DIS는 상승되고, EN은 경로를 완전히 차단하게 VTD과 거의 동일한 전압(VA)까지 상승된다. (위에 논의된 바와 같이, VA는 Vdd보다 다소 높은 이 경우에서와 같이, 이를 달성하기 위해 Vdd를 다르게 필요가 있을 수 있다). 즉, 레벨 시프터를 비활성화하기 위해서, 이것은 NFETD(101)의 게이트를 낮추기 위해(노드(Y)를 방전시킴으로써) 사용되는 저항성 분할기 회로와 거의 유사하며 HPFET(103)의 게이트 상에 전압을 VTD까지 상승시키기 위해서는 전류(I1)의 온 레벨을 감소시키기 위해 노드(X)와 노드(Y) 간에 경로 상에 유효 임피던스를 증가시킨다. 레벨 시프터의 서플라이 전압(TG_IN)은 스위칭 시간의 기간 및 t2와 t3 사이에 방전 국면 동안에 유실된 슈트-스루 전류(Idis 전류에의 I1의 기여)의 진폭을 달성할 것이다. 결국, t3에서, TG_OUT의 레벨은 Vss까지 낮아지고, 레벨 시프터는 비활성화되며, 서플라이 레벨(TG_IN)은 Vdd까지 다시 아래로 취해진다. (도 1의 것과 유사한 회로는 레벨 시프터를 더 신속하게 활성화하기 위한 기술들을 포함하여, 도 1 및 도 4 둘 다의 회로들에 탑재될 수 있는 변형예들에 관계된 동작 및 상세에 관련된 논의를 더욱 제공하는 미국특허 6,696,880에 논의되어 있다).
레벨 시프터의 동작에서, 비활성화된 상태에서 활성화된 상태로 신속하게 천이하는 것 외에도, 회로가 비활성화된 상태로 신속하게 다시 천이할 수 있는 것도 바람직하다. 레벨 시프터가 어떻게 신속하게 비활성화(t2에서 t3까지의 시간)할 것인가는 전류(I1)가 노드(Y)를 계속하여 충전하려고 있는 중에 전류(Idis)가 전류(I2) 및 전류(I3)를 싱크(sink)하려고 하는 상황에서, 어떻게 신속하게 장치 NFETD(101)가 턴 온 될 수 있는가를 보기 위한 콘테스트와 같다. 본원에 제시된 주요 측면에서, 방전 동안에 충전 경로(I1)를 경로(12) 및 경로(13)로부터 격리하기 위해 도 1의 레벨 시프터 회로에 하나 이상의 저항들이 추가된다. 저항기들 R1(231), R2(233), 또는 둘 다(임의의 조합으로 사용되는)가 추가된 도 4에 실시예가 도시되었다. 이들 저항들의 값은 설계에 따라 다를 수 있지만, 전형적인 응용에서 예를 들면, 10 ~ 100kΩ의 범위 내 어떤 것일 수도 있을 것이다. 전달 게이트(221)의 커패시턴스는 작기 때문에, 저항의 추가로, 레벨 시프터의 턴 온 속도엔 거의 영향이 미치지 않는다. (예를 들면, 물론 설계마다 다르게 되겠지만, TG_OUT 노드에 커패시턴스가 대충 lOOfF인 것이 한 전형적인 구현이다).
도 4의 예시적 실시예를 더욱 고찰하면, 소자들 R1(231) 및 R2(233) 이외에, 소자들은 대부분 도 1에서와 같게 취해질 수 있고 유사하게 참조부호가 매겨졌다(즉, 101에 대해 201, 103에 대해선 203, 등등). 도 5는 도 1의 회로에 대한 도 2의 도 4에 대해 등가이다. 도 5에 도시된 바와 같이, 도 4의 회로의 입력들에 대한 파형들은 동일하고, TG_IN은 t'0에서 Vdd에서 VHIGH에 취해지고 EN 및 EN_DIS은 t'1에서 각각 활성화 및 비활성화된다. 현재의 R1(231), R2(233), 또는 둘 다에 기인하여, TG_OUT에 대한 상승 시간은 도 1 및 도 2보다 얼마간 더 느릴 것이지만, 언급된 바와 같이, 연루된 커패시턴스는 전형적으로 작으므로, 상대적 RC 시정수는 작으며, 여기에서 고찰되는 응용들에서, 활성화를 위해 속도에서의 작은 비용은 개선된 방전 행동에서 보충된다.
방전 동안에, t'2에서, EN 및 EN_DIS는 이들의 하이 값들에 취해진다. 저항기 또는 저항기들의 추가로, 유효한 저항성 분할기는 NFETD의 게이트에 대해서 하측 분할점을 가능하게 하고 전류(I1)의 온 레벨을 감소시킨다. 결국, 기술은 NFETD(201)을 더 빠르게 턴 오프되게 한다. 이것은 TG_OUT가 다시 Vss에 있을 때 t'3까지의 시간이 더 신속하게 오게 한다. 레벨 시프터의 비활성화 응답을 개선하는 NFETD(203)의 빠른 턴 오프 타이밍 외에도, I1의 감소된 레벨은 슈트-스루 전류의 량을 적어지게 하며 파워 절약이 달성된다.
발명의 앞에 상세한 설명은 예시 및 설명의 목적을 위해 제시되었다. 발명을 빠진 것이 없게 하거나 개시된 상세한 형태로 제한하려는 것은 아니다. 위에 교시된 바에 비추어 많은 수정들 및 변형들이 가능하다. 기술된 실시예들은 발명의 원리 및 이의 실제 적용을 최상으로 설명하고 그럼으로써 당업자들이 여러 실시예들에서 그리고 고찰된 특별한 사용에 적합한 다양한 수정예들로 발명을 이용할 수 있게 하기 위해서 선택되었다. 발명의 범위는 이에 첨부된 청구항들에 의해 정의되게 하였다.
101: 공핍 장치
103: p-채널 장치
110: 방전 회로
121: 전달 게이트

Claims (20)

  1. 제 1 노드에서 입력 전압을 수신하고, 제 1 활성화 신호를 수신하고, 제 2 노드에서 출력 전압을 공급하게 연결된 레벨 시프터 회로로서 - 상기 출력 전압은, 상기 제 1 활성화 신호가 어서트된 것에 그리고 상기 제 1 활성화 신호가 디어서트되었을 때의 로우 전압값에 응하여 상기 입력 전압으로부터 제공됨 - ,
    상기 제 2 노드에 연결된 게이트를 가진 공핍형 NMOS 트랜지스터;
    상기 제 1 활성화 신호에 연결된 게이트를 가진 PMOS 트랜지스터;
    상기 NMOS 및 PMOS 트랜지스터들과는 다른 제 1 저항성 소자 - 상기 NMOS 트랜지스터, 상기 PMOS 트랜지스터 및 상기 제 1 저항성 소자는 상기 제 1 노드와 상기 제 2 노드 사이에 직렬로 연결되고, 상기 NMOS 트랜지스터는 상기 제 1 노드에 연결됨 - ; 및
    상기 제 2 노드에 연결되고 제 2 활성화 신호를 수신하게 연결된 방전 회로 - 상기 제 2 활성화 신호는 상기 제 1 활성화 신호가 디어서트될 때 어서트되고, 상기 방전 회로는 상기 제 2 활성화 신호를 수신하게 연결된 제어 게이트들을 가진 하나 이상의 직렬 연결된 트랜지스터들을 포함하고 상기 제 2 활성화 신호가 어서트될 때 상기 제 2 노드를 상기 로우 전압값에 연결하고 상기 제 2 활성화 신호가 디어서트되었을 때 상기 제 2 노드를 그라운드로부터 격리함 -
    를 포함하는, 레벨 시프터 회로.
  2. 제 1 항에 있어서, 상기 제 1 저항성 소자는 상기 PMOS 트랜지스터와 상기 제 2 노드 사이에 연결된, 레벨 시프터 회로.
  3. 제 2 항에 있어서, 상기 NMOS 및 PMOS 트랜지스터들과는 다르며 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터 사이에 연결된 제 2 저항성 소자를 더 포함하는, 레벨 시프터 회로.
  4. 제 1 항에 있어서, 상기 제 1 저항성 소자는 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터 사이에 연결된, 레벨 시프터 회로.
  5. 제 1 항에 있어서, 상기 방전 회로는,
    입력으로서 상기 제 2 활성화 신호를 가지며, 게이트들이 상기 제 2 활성화 신호에 연결된 공핍형 NMOS 트랜지스터들을 포함하는 상기 하나 이상의 직렬 연결된 트랜지스터들을 통해 상기 제 2 노드에 연결된 출력을 가진 인버터를 포함하는, 레벨 시프터 회로.
  6. 제 1 항에 있어서, 상기 로우 전압값은 그라운드인, 레벨 시프터 회로.
  7. 제 1 항에 있어서, 상기 제 1 활성화 신호의 어서트된 레벨과 디어서트된 레벨 사이의 전압차는 상기 제 2 활성화 신호의 어서트된 레벨과 디어서트된 레벨 사이의 전압차와는 다른, 레벨 시프터 회로.
  8. 제 1 항에 있어서, 상기 제 1 활성화 신호는 어서트되었을 때 상기 로우 전압값을 갖는, 레벨 시프터 회로.
  9. 제 1 항에 있어서, 상기 제 1 활성화 신호의 어서트된 값과 디어서트된 값 사이의 레벨의 차는 1.8 내지 2.2 볼트의 범위 내에 있는, 레벨 시프터 회로.
  10. 제 1 항에 있어서, 상기 제 2 활성화 신호는 디어서트되었을 때 상기 로우 전압값을 갖는, 레벨 시프터 회로.
  11. 제 1 항에 있어서, 상기 제 2 활성화 신호의 어서트된 값과 디어서트된 값 사이의 레벨의 차는 2.5 내지 2.7 볼트의 범위 내에 있는, 레벨 시프터 회로.
  12. 제 1 항에 있어서, 상기 입력 전압은 10 내지 30 볼트의 범위 내에 있는, 레벨 시프터 회로.
  13. 제 12 항에 있어서, 상기 PMOS 트랜지스터는 하이 전압 장치인, 레벨 시프터 회로.
  14. 입력 노드와 출력 노드 사이에 연결된 레벨 시프터 회로에 있어서,
    상기 입력 노드와 상기 출력 노드 간에 제 1 활성화 신호를 수신하게 연결된 제 1 전류 경로 - 상기 제 1 전류 경로는,
    상기 입력 노드에 연결되고 상기 출력 노드에 연결된 게이트를 가진 공핍형 NMOS 트랜지스터; 및
    상기 입력 노드와 출력 노드 사이에 상기 공핍형 NMOS 트랜지스터와 직렬로 연결되고 상기 제 1 활성화 신호를 수신하도록 연결된 게이트를 가지는 PMOS 트랜지스터로서, 상기 제 1 활성화 신호가 어서트되었을 때 턴 온 되는 PMOS 트랜지스터를 포함함 - ; 및
    제 2 활성화 신호가 어서트되었을 때 상기 출력 노드가 그라운드에 연결되게 하는 상기 제 2 활성화 신호를 수신하도록 연결된 그라운드와 상기 출력 노드 사이의 제 2 전류 경로
    를 포함하고,
    상기 레벨 시프터 회로는 상기 제 1 활성화 회로가 어서트되고 상기 제 2 활성화 신호가 어서트되지 않았을 때 활성화되고, 상기 레벨 시프터 회로는 상기 제 2 활성화 회로가 어서트되고 상기 제 1 활성화 신호가 어서트되지 않았을 때 비활성화되고,
    상기 제 1 전류 경로는 상기 공핍형 NMOS 트랜지스터와 상기 출력 노드 사이에 상기 PMOS 트랜지스터와 직렬로 연결되고, 상기 공핍형 NMOS 및 PMOS 트랜지스터들과는 다른, 하나 이상의 저항성 소자들을 더 포함하고,
    상기 제 2 전류 경로는 상기 제 2 활성화 신호를 수신하게 연결된 입력과 상기 출력 노드에 연결된 출력을 가진 인버터를 포함하며, 상기 인버터는 상기 제 2 활성화 신호를 수신하게 연결된 제어 게이트들을 가진 하나 이상의 직렬 연결된 트랜지스터들에 의해 상기 출력 노드에 연결된, 레벨 시프터 회로.
  15. 제 14 항에 있어서, 상기 PMOS 트랜지스터는 하이 전압 장치인, 레벨 시프터 회로.
  16. 제 14 항에 있어서, 상기 하나 이상의 저항성 소자들은 상기 PMOS 트랜지스터와 상기 출력 노드 사이에 연결된 제 1 저항기를 포함하는, 레벨 시프터 회로.
  17. 제 16 항에 있어서, 상기 하나 이상의 저항성 소자들은 상기 공핍형 NMOS 트랜지스터와 상기 PMOS 트랜지스터 사이에 연결된 제 2 저항기를 더 포함하는, 레벨 시프터 회로.
  18. 제 14 항에 있어서, 상기 하나 이상의 저항성 소자들은 상기 공핍형 NMOS 트랜지스터와 상기 PMOS 트랜지스터 사이에 연결된 제 1 저항기를 포함하는, 레벨 시프터 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8537593B2 (en) 2011-04-28 2013-09-17 Sandisk Technologies Inc. Variable resistance switch suitable for supplying high voltage to drive load
JP2013030622A (ja) * 2011-07-28 2013-02-07 Ricoh Co Ltd スタンダードセル回路、半導体集積回路、及び半導体集積回路装置
US8395434B1 (en) * 2011-10-05 2013-03-12 Sandisk Technologies Inc. Level shifter with negative voltage capability
US8531229B2 (en) * 2012-01-31 2013-09-10 Macronix International Co., Ltd. Level shifting circuit
US9589642B2 (en) 2014-08-07 2017-03-07 Macronix International Co., Ltd. Level shifter and decoder for memory
US9330776B2 (en) 2014-08-14 2016-05-03 Sandisk Technologies Inc. High voltage step down regulator with breakdown protection
US9361995B1 (en) 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448198A (en) 1992-03-31 1995-09-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having circuitry for limiting forward junction current from a terminal
US20070013977A1 (en) 2000-12-15 2007-01-18 Canon Kabushiki Kaisha Dust and/or dirt detection in image reading apparatus having read-while-feed function
US20080198667A1 (en) 2007-02-15 2008-08-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7592858B1 (en) 2008-04-15 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a gate control circuit with reduced voltage stress

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4580067A (en) 1982-12-28 1986-04-01 Mostek Corporation MOS dynamic load circuit for switching high voltages and adapted for use with high threshold transistors
US4678941A (en) 1985-04-25 1987-07-07 International Business Machines Corporation Boost word-line clock and decoder-driver circuits in semiconductor memories
JPH0234022A (ja) 1988-07-25 1990-02-05 Hitachi Ltd パルス出力回路
US4954731A (en) 1989-04-26 1990-09-04 International Business Machines Corporation Wordline voltage boosting circuits for complementary MOSFET dynamic memories
JPH0341694A (ja) 1989-07-07 1991-02-22 Oki Electric Ind Co Ltd ワード線駆動回路
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5436587A (en) 1993-11-24 1995-07-25 Sundisk Corporation Charge pump circuit with exponetral multiplication
KR960013861B1 (ko) 1994-02-16 1996-10-10 현대전자산업 주식회사 고속 데이타 전송을 위한 부트스트랩 회로
JP3284036B2 (ja) 1995-11-15 2002-05-20 株式会社東芝 半導体集積回路装置
US5723985A (en) 1995-11-21 1998-03-03 Information Storage Devices, Inc. Clocked high voltage switch
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5790453A (en) 1996-10-24 1998-08-04 Micron Quantum Devices, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
US6078518A (en) 1998-02-25 2000-06-20 Micron Technology, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
JPH11126478A (ja) 1997-10-21 1999-05-11 Toshiba Corp 半導体集積回路装置
US6166982A (en) 1998-06-25 2000-12-26 Cypress Semiconductor Corp. High voltage switch for eeprom/flash memories
US6208542B1 (en) 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US5940333A (en) 1998-07-08 1999-08-17 Advanced Micro Devices, Inc. Recursive voltage boosting technique
US6169432B1 (en) 1998-11-09 2001-01-02 Vantis Corporation High voltage switch for providing voltages higher than 2.5 volts with transistors made using a 2.5 volt process
US6044012A (en) 1999-03-05 2000-03-28 Xilinx, Inc. Non-volatile memory array using gate breakdown structure in standard sub 0.35 micron CMOS process
US6717851B2 (en) 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
US6696880B2 (en) 2001-11-09 2004-02-24 Sandisk Corporation High voltage switch suitable for non-volatile memories
US6861894B2 (en) 2002-09-27 2005-03-01 Sandisk Corporation Charge pump with Fibonacci number multiplication
US6922096B2 (en) 2003-08-07 2005-07-26 Sandisk Corporation Area efficient charge pump
KR100554841B1 (ko) * 2003-12-05 2006-03-03 주식회사 하이닉스반도체 고전압 스위치 회로
US7030683B2 (en) 2004-05-10 2006-04-18 Sandisk Corporation Four phase charge pump operable without phase overlap with improved efficiency
US20070126494A1 (en) 2005-12-06 2007-06-07 Sandisk Corporation Charge pump having shunt diode for improved operating efficiency
KR100644224B1 (ko) 2005-12-06 2006-11-10 삼성전자주식회사 누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는불휘발성 반도체 메모리 장치의 블락 드라이버
US20070139099A1 (en) 2005-12-16 2007-06-21 Sandisk Corporation Charge pump regulation control for improved power efficiency
KR100778082B1 (ko) 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
US7554311B2 (en) 2006-07-31 2009-06-30 Sandisk Corporation Hybrid charge pump regulation
US7368979B2 (en) 2006-09-19 2008-05-06 Sandisk Corporation Implementation of output floating scheme for hv charge pumps
US7446596B1 (en) 2007-05-25 2008-11-04 Atmel Corporation Low voltage charge pump
US8044705B2 (en) 2007-08-28 2011-10-25 Sandisk Technologies Inc. Bottom plate regulation of charge pumps
US20090058507A1 (en) 2007-08-28 2009-03-05 Prajit Nandi Bottom Plate Regulated Charge Pump
US7586362B2 (en) 2007-12-12 2009-09-08 Sandisk Corporation Low voltage charge pump with regulation
US7969235B2 (en) 2008-06-09 2011-06-28 Sandisk Corporation Self-adaptive multi-stage charge pump
US20090302930A1 (en) 2008-06-09 2009-12-10 Feng Pan Charge Pump with Vt Cancellation Through Parallel Structure
US8710907B2 (en) 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
US7683700B2 (en) 2008-06-25 2010-03-23 Sandisk Corporation Techniques of ripple reduction for charge pumps
JP2010073246A (ja) 2008-09-17 2010-04-02 Toshiba Corp 不揮発性半導体記憶装置
US7795952B2 (en) 2008-12-17 2010-09-14 Sandisk Corporation Regulation of recovery rates in charge pumps
US8102705B2 (en) 2009-06-05 2012-01-24 Sandisk Technologies Inc. Structure and method for shuffling data within non-volatile memory devices
US7973592B2 (en) 2009-07-21 2011-07-05 Sandisk Corporation Charge pump with current based regulation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448198A (en) 1992-03-31 1995-09-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having circuitry for limiting forward junction current from a terminal
US20070013977A1 (en) 2000-12-15 2007-01-18 Canon Kabushiki Kaisha Dust and/or dirt detection in image reading apparatus having read-while-feed function
US20080198667A1 (en) 2007-02-15 2008-08-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7592858B1 (en) 2008-04-15 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a gate control circuit with reduced voltage stress

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